TWI722903B - 積體電路與其形成方法 - Google Patents

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Abstract

本揭露的各種實施例涉及一種積體電路裝置與其相關的形成方法。在部分實施例中，將記憶體區域和邏輯區域整合在基板中。記憶體單元結構設置在記憶體區域上。複數個邏輯裝置設置在邏輯區域的複數個邏輯子區域上。第一邏輯裝置設置在第一邏輯子區域的第一上表面上。第二邏輯裝置設置在第二邏輯子區域的第二上表面上。第三邏輯裝置設置在第三邏輯子區域的第三上表面上。邏輯子區域的第一上表面、第二上表面和第三上表面的高度依次遞減。透過將多個邏輯裝置配置在基板的多個凹陷位置，可以提高設計靈活性並且更適合具有多個操作電壓的裝置。

Description

積體電路與其形成方法
本揭露涉及積體電路及其製造方法。
在過去的幾十年中，積體電路(integrated circuit,IC)製造業經歷了指數增長。隨著積體電路的發展，功能密度(即，每個晶片區域的互連裝置的數量)一般而言會增加，而幾何尺寸(即，可以製造的最小元件(或線寬))會減小。一些積體電路演變的進展包括嵌入式記憶體技術。嵌入式記憶體技術將記憶體裝置與邏輯裝置整合在同一個半導體晶片上，從而使記憶體裝置支援邏輯裝置的運作。嵌入式記憶體積體電路包括在不同電壓下運作的多個邏輯裝置。
依據本揭露之部分實施例，提供一種積體電路，包含：記憶體區域、邏輯區域、邊界區域、記憶體單元結構和複數個邏輯裝置。邊界區域位於整合於基板中的記憶體區域與邏輯區域之間。記憶體單元結構設置在記憶體區域上。複數個邏輯裝置設置在邏輯區域的複數個邏輯子區域 上。複數個邏輯子區域包含：第一邏輯裝置、第二邏輯裝置和第三邏輯裝置。第一邏輯裝置設置在第一邏輯子區域的第一上表面上並被配置為在第一電壓下運作，並且包含透過第一邏輯閘極介電質與基板分開的第一邏輯閘極電極。第二邏輯裝置設置在第二邏輯子區域的第二上表面上並被配置為在第二電壓下運作，並且包含透過第二邏輯閘極介電質與基板分開的第二邏輯閘極電極。第三邏輯裝置設置在第三邏輯子區域的第三上表面上並被配置為在第三電壓下運作，並且包含透過第三邏輯閘極介電質與基板分開的第三邏輯閘極電極。第一電壓、第二電壓和第三電壓依次遞減，並且第一邏輯閘極介電質的厚度、第二邏輯閘極介電質的厚度和第三邏輯閘極介電質的厚度依次遞減。邏輯子區域之第一上表面的高度、第二上表面的高度和第三上表面的高度依次遞減。
依據本揭露之部分實施例，提供一種用於形成積體電路的方法，包含：提供基板，此基板包含記憶體區域以及與記憶體區域相鄰的邏輯區域，其中邏輯區域具有複數個邏輯子區域；形成並圖案化第一遮罩層以暴露第一邏輯子區域和記憶體區域並覆蓋第二邏輯子區域和第三邏輯子區域，並且其中第一邏輯子區域具有配置在第一電壓下運作的第一邏輯裝置，第二邏輯子區域具有配置在第二電壓下運作的第二邏輯裝置，並且第三邏輯子區域具有配置在第三電壓下運作的第三邏輯裝置；執行第一凹陷製程，以將第一邏輯子區域的頂表面和記憶體區域的頂表面降低到 在基板的頂表面下方的第一凹陷位置；形成記憶體單元結構於基板的記憶體區域上；以及執行第二凹陷製程以將第二邏輯子區域的頂表面降低到在基板的頂表面下方的第二凹陷位置。
依據本揭露之部分實施例，提供一種積體電路，包含：記憶體區域、邏輯區域、記憶體單元結構和複數個邏輯裝置。記憶體區域和邏輯區域整合在基板中並透過邊界區域連接。記憶體單元結構設置在記憶體區域上。複數個邏輯裝置設置在邏輯區域的複數個邏輯子區域上，其中第一邏輯裝置設置在第一邏輯子區域的第一上表面上，第二邏輯裝置設置在第二邏輯子區域的第二上表面上，並且第三邏輯裝置設置在第三邏輯子區域的第三上表面上。第一上表面位於低於第二上表面並且更低於與記憶體區域的頂表面共面的第三上表面的一位置。
104:基板
104b:邊界區域
1041:邏輯區域
10411:邏輯子區域
10412:邏輯子區域
10413:邏輯子區域
10414:邏輯子區域
104m:記憶體區域
106b:邊界隔離結構
1061:邏輯隔離結構
10611:邏輯隔離結構
10612:邏輯隔離結構
10613:邏輯隔離結構
106m:記憶體隔離結構
108:記憶體單元結構
110a:邏輯裝置
110b:邏輯裝置
110c:邏輯裝置
110d:邏輯裝置
124:主側壁間隔物
126:源極/汲極區域
128:源極/汲極區域
130:記憶體通道
132:浮動閘極介電層
134:浮動閘極電極
136:控制閘極介電層
138:控制閘極電極
140:控制閘極間隔物
142:浮動閘極間隔物
144:抹除閘極電極
146:抹除閘極介電層
148:選擇閘極介電層
150:選擇閘極電極
152:源極/汲極區域
156a:邏輯閘極介電質
156b:邏輯閘極介電質
156c:邏輯閘極介電質
156d:邏輯閘極介電質
158a:邏輯閘極電極
158b:邏輯閘極電極
158c:邏輯閘極電極
158d:邏輯閘極電極
158a':金屬閘極電極
158b':金屬閘極電極
158c':金屬閘極電極
158d':金屬閘極電極
162:層間介電層
1621:下部層間介電層
162u:上部層間介電層
164:接觸通孔
166:接觸蝕刻停止層
171:介電前驅物層
172:介電前驅物層
173:介電前驅物層
174:介電層
180:第一上表面
182:第二上表面
184:第三上表面
184':頂表面
186s:頂表面
190:第一深度
192:第二深度
400:積體電路
500:積體電路
600:積體電路
602:第一氧化前驅物
700:橫截面圖
702:下部焊墊層
704:上部焊墊層
706:光阻層
800:橫截面圖
802:下部焊墊層
804:上部焊墊層
806:前驅物層
900:橫截面圖
1000:橫截面圖
1002:遮罩層
1100:橫截面圖
1102:控制閘極硬遮罩
1104:選擇閘極硬遮罩
1200:橫截面圖
1202:虛設襯墊層
1204:虛設覆蓋層
1300:橫截面圖
1302:下部焊墊層
1304:上部焊墊層
1400:橫截面圖
1402:光阻層
1500:橫截面圖
1502:第二前驅物層
1600:橫截面圖
1700:橫截面圖
1800:橫截面圖
1802:硬遮罩層
1804:邏輯閘極層
1900:橫截面圖
2000:橫截面圖
2100:橫截面圖
2200:橫截面圖
2300:橫截面圖
2400:橫截面圖
2500:橫截面圖
2600:橫截面圖
2700:流程圖
2702:步驟
2704:步驟
2706:步驟
2708:步驟
2710:步驟
2712:步驟
2714:步驟
2716:步驟
2718:步驟
2720:步驟
2722:步驟
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本揭露的各方面。應理解，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚起見，各種特徵的尺寸可以任意地增加或減小。
第1圖至第3圖繪示用於形成嵌入式記憶體積體電路的方法的部分實施例之一系列的橫截面圖。
第4圖繪示根據部分實施例之積體電路的橫截面圖，此積體電路包括配置在基板的多個高度上並且以不同的電壓運 作的多個邏輯裝置。
第5圖至第6圖繪示積體電路的部分其他實施例之更詳細的橫截面圖，此積體電路包括配置在基板的多個凹陷位置上的多個邏輯裝置。
第7圖至第26圖繪示用於形成積體電路的方法的部分實施例之一系列的橫截面圖，此積體電路包括配置在基板的多個凹陷位置上的多個邏輯裝置。
第27圖繪示第7圖至第26圖的方法之部分實施例的流程圖。
本揭露提供用於實現本揭露之不同特徵的許多不同的實施例或示例。以下描述元件和配置的特定示例以簡化本揭露。當然，這些僅僅是示例，而無意於進行限制。例如，在下面的描述中，在第二特徵之上或上方形成第一特徵可以包括其中第一特徵和第二特徵直接接觸形成的實施例，並且還可以包括其中在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各個示例中重複參考數字和/或文字。此重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。此外，為了便於描述，本文中可以使用諸如「在...下方」、「在...下面」、「低於」、「在...上方」、「在...上面」等在空間上相對的術語來描述一個元件或特徵與如圖所示的另一 個元件或特徵的關係。除了在圖中描述的方位之外，空間關係術語還意圖涵蓋使用或操作中的裝置或設備的不同方位。可以以其他方式定向(旋轉90度或在其他方向)裝置或設備，並且在此使用的空間相對描述語也可以相應地解釋。此外，術語「第一」、「第二」、「第三」、「第四」等僅是通用標識符號，因此，在各種實施例中可以互換。例如，儘管在部分實施例中一個元件(例如，開口)可以被稱為「第一」元件，但是在其他實施例中，此元件可以被稱為「第二」元件。
在嵌入式記憶體積體電路中，可以將多個不同的邏輯裝置分別地配置在多個邏輯子區域上並以不同的電壓位準(voltage level)進行操作。例如，第一邏輯裝置可以配置在第一邏輯子區域上，可以用於驅動記憶體單元，並且可以具有相對較高的操作電壓位準(例如，大於10伏特(V))。第二邏輯裝置可以配置在第二邏輯子區域上，可以是中電壓裝置(例如，射頻(radio frequency,RF)裝置或金屬-絕緣體-金屬(metal-insulator-metal,MIM)裝置)，並且可以具有操作電壓位準小於高電壓裝置的操作電壓位準(例如，大約5V)。第三邏輯裝置可以配置在第三邏輯子區域上，可以是I/O(輸入和輸出)裝置，並且可以具有操作電壓位準小於第二裝置的操作電壓位準(例如，大約1.5V至3V)。還有其他在較低的電壓下運作的邏輯裝置，例如，操作電壓位準在約1V至2V的字元線裝置或操作電壓位準小於1.5V的核心裝置。 核心邏輯裝置具有較小厚度的閘極介電質。另一方面，高電壓裝置具有較大厚度的閘極介電質，以便處理相對較高的操作電壓位準。較大厚度的閘極介電質提供高電壓裝置較高的閘極高度，其將在執行諸如化學機械平坦化(chemical mechanical polishing,CMP)製程的平坦化製程時限制操作範圍(process window)。在化學機械平坦化製程之後，用於高電壓裝置之所得的閘極電極可能會太薄。另外，具有大面積圖案或高圖案密度的設計將在化學機械平坦化製程期間造成凹陷(dishing)或腐蝕，這將不必要的降低平坦化的表面。
鑑於前述內容，本揭露的各個實施例針對包括嵌入式記憶體的積體電路以及用於形成具有多個凹陷位置的積體電路的方法。透過將邏輯裝置配置在基板的多個凹陷位置，可以提高設計靈活性，並且更適合具有多個操作電壓的裝置。參考第1圖至第3圖的示例，其繪示部分實施例之用於形成嵌入式記憶體積體電路的方法之一系列橫截面圖。如第1圖所示，提供基板104，其包括具有多個邏輯子區域(例如，10411、10412和10413)的邏輯區域1041。多個邏輯子區域10411、10412和10413對應於要在其上形成的多個邏輯裝置，其中多個邏輯裝置被配置為在不同的電壓下運作。在部分實施例中，基板104的多個上表面180、182、184透過多次凹陷製程形成在多個凹陷位置處。如第1圖所示，第一凹陷製程包括首先在第一邏輯子區域10411上執行第一氧化製程，以將基板104的頂層轉 移到第一氧化前驅物602。然後，執行第一蝕刻製程以去除透過濕式氧化製程形成的第一氧化前驅物602，並且將基板104降低並凹陷到第一上表面180。如第2圖所示，可以在第一凹陷製程之後在第二邏輯子區域10412上執行第二凹陷製程，以將基板104降低並凹陷到第二上表面182。第二凹陷製程可以透過第二氧化製程接著第二蝕刻製程來執行，以形成並去除第二前驅物層1502。在其他部分實施例中，可以將第一凹陷製程整合到記憶體區域104m的凹陷製程中，並且可以在形成記憶體單元結構之後執行第二凹陷製程。因此，第一上表面180可以具有與記憶體區域104m的頂表面相同的高度。由於記憶體區域104m可以包含具有更大高度的記憶體單元結構108，因此記憶體區域的基板104的頂表面可以是邏輯區域1041的最低凹陷位置。在部分實施例中，記憶體單元結構108可以被虛設覆蓋層1204覆蓋，以用於第二凹陷位置的圖案化和形成，並且也可用於邏輯裝置110a至110c的形成。在設置好第二凹陷位置之後，在各種非凹陷和凹陷位置上形成邏輯裝置110a至110c。
參考第4圖作為示例，在部分實施例中，積體電路400包括整合在基板104中的記憶體區域104m和邏輯區域1041。記憶體單元結構108設置在記憶體區域104m上。多個邏輯裝置110a至110d分別地配置在多個邏輯子區域10411至10414上。在多個邏輯子區域10411至10414上的基板104可以具有不同的高度。第一 邏輯裝置110a可以位於第一上表面180上，此第一上表面是從基板104的頂表面向下降低的第一凹陷位置。第二邏輯裝置110b可以位於基板104的第二上表面182上，此第二上表面是從基板104的頂表面向下降低但高於第一上表面180的第二凹陷位置。第三邏輯裝置110c可以位於基板104的第三上表面184上，此第三上表面184的凹陷位置可以比第一凹陷位置和第二凹陷位置高或與基板104的頂表面齊平。位於較低位置的邏輯裝置110a/110b可以具有較厚的閘極介電質、較大的橫向裝置尺寸或較大的圖案密度。透過將邏輯裝置110a至110d配置在基板104的多個凹陷位置上，提高了設計靈活性並且更適合具有多個操作電壓的裝置。
在部分實施例中，將第一邏輯子區域10411上的第一邏輯裝置110a配置為在第一電壓下運作，將第二邏輯子區域10412上的第二邏輯裝置110b配置為在第二電壓下運作，並且將第三邏輯子區域10413上的第三邏輯裝置110c配置為在第三電壓下運作。第二電壓小於第一電壓，並且第三電壓小於第一電壓和第二電壓。第一邏輯裝置110a和記憶體區域104m均可以配置在第一凹陷位置(例如，第一上表面180)上，此第一凹陷位置可以透過執行如第1圖所示的第一凹陷製程來形成。第二邏輯裝置110b可以配置在位於第一凹陷位置和基板104的頂表面之間的第二凹陷位置(例如，第二上表面182)。如第2圖所示，可以在形成記憶體單元結構108並透過虛設覆蓋 層1204覆蓋所形成的記憶體單元結構108之後的第二凹陷製程形成第二凹陷位置。可以在第二凹陷製程之後形成邏輯裝置110a至110c。另外，第四邏輯裝置110d可以形成在邏輯區域1041的第四邏輯子區域10414中，並且具有邏輯裝置110a至110c的高圖案密度和/或大的橫向尺寸。為了抵消後續執行之化學機械平坦化製程的腐蝕或碟盤效應(dishing effect)，具有高圖案密度或大的橫向尺寸的第四邏輯裝置110d也可以配置在較低的位置。因此，雖然在第四邏輯子區域10414其上的操作電壓可以低於在第一邏輯子區域10411其上的操作電壓低，但第四邏輯子區域10414可以位於第一凹陷位置。第四邏輯裝置110d的頂表面可能低於邏輯裝置110a至110c的頂表面。
第5圖繪示根據部分其他實施例之積體電路500的橫截面圖，此積體電路500包括配置在基板的多個高度上並且在不同的電壓下操作的多個邏輯裝置。積體電路500具有基板104，基板104包括由邊界區域104b間隔開的記憶體區域104m和邏輯區域1041。基板104可以包括例如塊狀矽基板、III至V族基板、絕緣體上矽(silicon-on-insulator,SOI)基板或一些其他合適的半導體基板。記憶體單元結構108設置在記憶體區域104m上。多個邏輯裝置110a至110d設置在多個對應的邏輯子區域10411至10414上。例如，第一邏輯裝置110a配置在第一邏輯子區域10411上，第二邏輯裝置 110b配置在第二邏輯子區域10412上，第三邏輯裝置110c配置在第三邏輯子區域10413上，並且第四邏輯裝置110d配置在第四邏輯子區域10414上。第一邏輯裝置110a可以用於驅動記憶體單元並且可以具有相對較高的操作電壓位準。例如，相對較高的操作電壓位準可以大於10V，然而亦可為其他合適的電壓。第二邏輯裝置110b可以是中電壓裝置(例如，射頻裝置或金屬-絕緣體-金屬裝置)，並且可以具有小於高電壓裝置的操作電壓位準。例如，第二邏輯裝置110b的操作電壓位準可以為約5V，然而亦可為其他合適的電壓。第三邏輯裝置110c可以是I/O(輸入和輸出)裝置，並且可以具有小於第二裝置的操作電壓位準。例如，第三邏輯裝置110c的操作電壓位準可以在約1.5V至約3V之間，然而亦可為其他合適的電壓。第四邏輯裝置110d可以是字元線裝置，並且可以具有小於第三邏輯裝置110c的操作電壓位準。例如，第四邏輯裝置110d的操作電壓位準可以在約1V至約2V之間，然而亦可為其他合適的電壓。邏輯裝置110a至110d中的每個可以是例如絕緣閘極場效應電晶體、金屬氧化物半導體場效應電晶體、雙重擴散金屬氧化物半導體裝置、雙極-互補式金屬氧化物半導體-雙重擴散金屬氧化物半導體裝置、一些其他合適的電晶體裝置或一些其他合適的半導體裝置。
在部分實施例中，邏輯裝置110a至110d分別地包括在基板104內的一對邏輯源極/汲極區域152。邏輯 源極/汲極區域152設置在相應的邏輯閘極電極158a至158d和邏輯閘極介電質156a至156d的相對側上。一對邏輯源極/汲極區域152是具有第一摻雜類型(例如，p型或n型)的重度摻雜半導體區域。為了便於說明，僅標記一個或一些具有相同符號的元件，而可能未標記其他具有相同圖示底紋、對稱位置和/或重複的結構的元件。例如，僅一些邏輯源極/汲極區域被標記為152，但是在對應的閘極電極旁邊的相似區域也可以具有未繪示或標記之成對的源極/汲極區域。在部分實施例中，第一邏輯裝置110a、第二邏輯裝置110b、第三邏輯裝置110c和第四邏輯裝置110d的操作電壓按順序依次遞減，並且相應的邏輯閘極介電質156a、156b、156c和156d的厚度也依次遞減。在部分實施例中，第一邏輯裝置110a、第二邏輯裝置110b、第三邏輯裝置110c和第四邏輯裝置110d中的一些可以具有相似或實質上相同的操作電壓和閘極介電質厚度。儘管未在第5圖中繪示，但是可以在邏輯閘極電極158a至158d上設置矽化物焊墊。矽化物焊墊可以是或另外包括例如矽化鎳或一些其他合適的矽化物。矽化物焊墊也可以形成在邏輯源極/汲極區域152上。在部分實施例中，邏輯閘極電極158a至158d可以包括金屬。邏輯閘極電極158a至158d也可以是或包括其他導電材料，例如，摻雜的多晶矽或其他合適的導電材料。邏輯閘極介電質156a至156d可以是或包括例如氮化矽、氧化矽、高κ介電質、一些其他合適的介電質或前述的任意組合。如這裡和下文所 用，高κ介電質是介電常數κ大於約3.9的介電質。在製程期間，透過施加偏壓，邏輯閘極電極158a至158d分別地控制在相應之成對的邏輯源極/汲極區域152之間通過相應的邏輯閘極電極158a至158d下方的基板104內之相應的邏輯通道流動的載子。邏輯通道是具有與第一摻雜類型相反的第二摻雜類型(例如，p型或n型)之摻雜的半導體區域。在部分實施例中，記憶體單元結構108包括由一對記憶體通道分開之一對個別的記憶體源極/汲極區域126和共同的記憶體源極/汲極區域128。個別的記憶體源極/汲極區域126和共同的記憶體源極/汲極區域128是具有第一摻雜類型(例如，p型或n型)之摻雜的半導體區域。記憶體通道是具有與第一摻雜類型相反的第二摻雜類型(例如，p型或n型)之摻雜的半導體區域。
在部分實施例中，多個隔離結構設置在基板104內。隔離結構可以包括設置在記憶體區域104m內並圍繞記憶體單元結構108的記憶體隔離結構106m。此外，隔離結構可以包括在邊界區域104b內的邊界隔離結構106b。此外，隔離結構可包括在邏輯裝置110a至110d之間的邏輯區域1041內的多個邏輯隔離結構10611至10613。邏輯裝置110a至110d透過邏輯隔離結構10611至10613物理性地和電氣性地間隔開。多個邏輯隔離結構10611至10613可以是或包括例如淺溝槽隔離(shallow trench isolation,STI)結構、深溝槽隔離(deep trench isolation,DTI)結構或一些其他合適的隔離結 構。在部分實施例中，記憶體隔離結構106m和邊界隔離結構106b可以在基板104中延伸到相同或實質上相同的深度。第一邏輯隔離結構10611可以具有位於第一深度190的底表面，此第一深度與記憶體隔離結構106m的深度相同或實質上相同。第二邏輯隔離結構10612在靠近第一邏輯隔離結構10611的一側上具有深度為第一深度190的底表面，在基板104中，此第一深度190與第一邏輯隔離結構10611的深度相同或實質上相同。第二邏輯隔離結構10612在與第一邏輯隔離結構10611相反的一側上可以具有第二深度192，在基板104中，此第二深度192小於第一邏輯隔離結構10611的深度。第三邏輯隔離結構10613的底表面可以具有與第二深度192相同或實質上相同的深度。
第6圖繪示根據部分其他實施例之具有更多細節的積體電路600的橫截面圖。與第5圖相關的描述可以完全地被結合在積體電路600中。如第6圖所示，一對控制閘極電極138、一對控制閘極介電層136、一對浮動閘極電極134和一對浮動閘極介電層132堆疊在記憶體通道130上。在部分實施例中，控制閘極介電層136可以包括三層結構。例如，在部分實施例中，三層結構可以包括ONO結構，此ONO結構具有第一介電層(例如，二氧化矽層)、氮化物層(例如，氮化矽層)以及第二介電層(例如，二氧化矽層)，其中氮化物層與第一介電層接觸，第二介電層與氮化物層接觸。控制閘極間隔物140對齊覆蓋每個浮 動閘極電極134的每個控制閘極電極138的相對側壁。浮動閘極間隔物142對齊浮動閘極電極134的側壁。控制閘極間隔物140和浮動閘極間隔物142可以是或可以包括例如氮化矽、氧化矽、一些其他合適的介電質或前述的任意組合。在部分實施例中，控制閘極間隔物140可以包括ONO膜。一對選擇閘極介電層(select gate dielectric layer)148和一對選擇閘極電極(select gate electrode)150堆疊在選擇性導電記憶體通道130上。抹除閘極電極(erase gate gate electrode)144和抹除閘極介電層(erase gate dielectric layer)146覆蓋橫向地位於浮動閘極電極134之間的共用記憶體源極/汲極區域128上。抹除閘極電極144可以是或包括例如摻雜的多晶矽、金屬或一些其他合適的導電材料。抹除閘極介電層146可以是或包括例如氧化矽、氮化矽或一些其他合適的介電質。在操作期間，可以將電荷(例如，電子)注入到浮動閘極電極134以對記憶體單元結構108進行編程。施加低電壓以使汲極電流最小化並且造成相對較小的編程功率。對控制閘極電極138施加高電壓以將電子吸引到浮動閘極電極134或從浮動閘極電極134排斥電子，從而產生高注入或去除效率。記憶體單元結構108可以是或包括例如第三代嵌入式超級快閃(third generation embedded super flash,ESF3)記憶體、第一代嵌入式超級快閃(first generation embedded super flash,ESF1)記憶體、矽-氧化矽-氮化矽-氧化矽- 矽(silicon-oxide-nitride-oxide-silicon,SONOS)記憶體、金屬-氧化矽-氮化矽-氧化矽-矽(metal-oxide-nitride-oxide-silicon,MONOS)記憶體或一些其他合適類型的記憶體。
在部分實施例中，主側壁間隔物124沿邏輯閘極電極158a至158d和邏輯閘極介電質156a至156d的側壁表面排列。主側壁間隔物124還可以具有沿著記憶體區域104m中的選擇閘極電極150的側壁配置的元件。主側壁間隔物124可以是或另外包括例如氮化矽、氧化矽或一些其他合適的介電質。此外，在部分實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)166沿基板104的上表面設置，並沿主側壁間隔物124的側壁表面向上延伸。此外，在部分實施例中，接觸蝕刻停止層166透過主側壁間隔物124與邏輯閘極電極158a至158d和邏輯閘極介電質156a至156d間隔開。層間介電(inter-layer dielectric,ILD)層162設置在接觸蝕刻停止層166上並覆蓋邏輯裝置110a至110d。此外，層間介電層162在記憶體單元結構108和邏輯裝置110a至110d之間並在其之上。層間介電層162可以是或包括例如氧化矽、氮化矽、低κ介電質、一些其他合適的介電質或前述的任意組合。如本文所用，低κ介電質是介電常數κ小於約3.9的介電質。此外，在部分實施例中，接觸通孔164延伸穿過層間介電層162到達邏輯源極/汲極區域152和邏輯閘極電極158a至158d。接觸通孔164是 導電的，並且可以是或包括例如鎢、鋁銅、銅、鋁、一些其他合適的金屬或一些其他合適的導電材料。在部分實施例中，層間介電層162可以包括由相同或不同的材料製成的多個介電層。例如，層間介電層162可以包括彼此堆疊的下部層間介電層1621和上部層間介電層162u。下部層間介電層1621可以具有與記憶體單元結構108和/或邏輯裝置110a至110d中的至少一些的頂表面齊平的頂表面。一些其他邏輯裝置可以具有低於下部層間介電層1621的頂表面的頂表面186s。
在部分實施例中，第一邏輯裝置110a的第一閘極介電質156a包括閘極介電質的第一堆疊，其包括至少三個閘極介電前驅物層。第二邏輯裝置110b的第二邏輯閘極介電質156b包括閘極介電質的第二堆疊，其包括三個閘極介電前驅物層中的兩個。第三邏輯裝置110c的第三閘極介電質156c包括閘極介電質的第三堆疊，其包括三個閘極介電前驅物層之一。邏輯子區域10411至10413中的閘極介電前驅物層的部分具有相同的組成和厚度。在部分實施例中，高κ介電層的部分堆疊在相應的邏輯閘極電極158a、158b、158c或158d正下方之閘極介電質的頂部上。
參考第7圖至第26圖，一系列的橫截面圖700至2600繪示用於形成積體電路的方法的部分實施例，此積體電路包括以不同電壓運作的多個邏輯裝置。
如第7圖的橫截面圖700所示，提供基板104。 基板104包括由邊界區域104b間隔開的記憶體區域104m和邏輯區域1041。邏輯區域1041包括多個邏輯子區域，例如，第一邏輯子區域10411、第二邏輯子區域10412、第三邏輯子區域10413和第四邏輯子區域10414。在部分實施例中，形成第一下部焊墊層702於邏輯區域1041上，並且形成第一上部焊墊層704以覆蓋第一下部焊墊層702。第一下部焊墊層702和第一上部焊墊層704可以由不同的材料製成，並且可以例如透過化學氣相沉積(chemical vapor deposition,CVD)、物理氣相沉積(physical vapor deposition,PVD)、濺鍍、熱氧化或一些其他合適的生長或沉積製程形成。第一下部焊墊層702可以例如由氧化矽或其他合適的介電質形成，和/或第一上部焊墊層704可以例如由氮化矽或其他合適的介電質形成。
可以對記憶體區域104m和選擇性邏輯子區域(例如，第一邏輯子區域10411和第四邏輯子區域10414)執行圖案化製程。在部分實施例中，在第二邏輯子區域10412和第三邏輯子區域10413被光阻層706覆蓋的情況下執行光刻製程。將第一下部焊墊層702和第一上部焊墊層704從第一邏輯子區域10411、第四邏輯子區域10414和記憶體區域104m中去除。
如第8圖的橫截面圖800所示，執行第一凹陷製程，並且在第一邏輯子區域10411、第四邏輯子區域10414和記憶體區域104m內凹陷基板104。在第二邏輯子區域 10412和第三邏輯子區域10413被第一下部焊墊層702和第一上部焊墊層704覆蓋的情況下，從基板104的頂表面形成前驅物層806，從而減小了在第一邏輯子區域10411、第四邏輯子區域10414和記憶體區域104m內之基板104的頂表面高度。在部分實施例中，前驅物層806是氧化物層並且透過濕式氧化製程或熱製程形成。
如第9圖的橫截面圖900所示，隨後將前驅物層806(參見第8圖)去除，從而使基板104的頂表面184'凹陷至基板104的第一上表面180。在部分實施例中，可以透過濕式蝕刻製程去除前驅物層806。
如第10圖的橫截面圖1000所示，第二下部焊墊層802形成在邏輯區域1041、邊界區域104b和記憶體區域104m內。在第二下部焊墊層802上形成第二上部焊墊層804。可以透過沉積覆蓋記憶體區域104m、邏輯區域1041和邊界區域104b的介電質材料來形成第二上部焊墊層804。然後，執行蝕刻製程以降低在第二邏輯子區域10412和第三邏輯子區域10413中的第二上部焊墊層804。在部分實施例中，執行平坦化製程以降低在第二邏輯子區域10412和第三邏輯子區域10413中的第二上部焊墊層804，並且可以形成具有平坦的頂表面的第二上部焊墊層804。第二下部焊墊層802可以例如由氧化矽或其他合適的介電質形成，和/或第二上部焊墊層804可以例如由氮化矽或其他合適的介電質形成。
如第11圖的橫截面圖1100所示，在基板104 內形成多個隔離結構。首先執行蝕刻製程以在記憶體區域104m、邊界區域104b和邏輯區域1041內形成延伸到基板104中的多個溝槽，並且將第一邏輯子區域10411、第二邏輯子區域10412、第三邏輯子區域10413和第四邏輯子區域10414分開。第一邏輯子區域10411可以例如用於形成具有相對較高的操作電壓位準(例如，大於10V)的高電壓裝置。第二邏輯子區域10412可以例如用於形成具有小於高電壓裝置的操作電壓位準(例如，大約5V)的中電壓裝置。第三邏輯子區域10413可以例如用於形成具有小於中電壓裝置的操作電壓位準(例如，大約1.5V至3V)的I/O(輸入和輸出)裝置或形成具有最小的操作電壓(例如，低於1.5V)的核心裝置。第四邏輯子區域10414可以例如用於形成具有小於I/O(輸入和輸出)裝置的操作電壓位準(例如，大約1V至2V)的字元線裝置。然後，用介電質材料填充多個溝槽以形成多個隔離結構，其包括記憶體隔離結構106m、邊界隔離結構106b和邏輯隔離結構1061。介電材料可以例如由氧化矽或一些其他合適的介電材料形成，和/或可以例如透過化學氣相沉積、物理氣相沉積、濺鍍或一些其他合適的沉積製程來執行。多個隔離結構的形成可以透過先對第二下部焊墊層802(例如，氧化物焊墊)進行底部蝕刻(underetching)，然後，在多個溝槽中生長襯墊氧化物。接著，多個溝槽的其餘部分被沉積的氧化物填充。接下來，透過平坦化製程去除過量的(沉積的)氧化物。平坦化製程可以例如透過 化學機械平坦化或一些其他合適的平坦化製程來執行。在部分實施例中，記憶體隔離結構106m、邏輯隔離結構1061和邊界隔離結構106b可以在基板104中延伸到相同或實質上相同的深度。在部分其他實施例中，記憶體隔離結構106m和在第一邏輯子區域10411與第四邏輯子區域10414之間的一些邏輯隔離結構1061形成為具有第一深度190，此第一深度190大於位於第二邏輯子區域10412與第三邏輯子區域10413之間的其他邏輯隔離結構1061的第二深度192。
如第12圖至第13圖的橫截面圖1200至1300所圖示，執行一系列製造製程以在記憶體區域104m上形成記憶體單元結構108。下述之一些製造過程僅用於作為示例，而不是用於限制的目的。在第12圖中，在遮罩層1002覆蓋邏輯區域1041以及較靠近邏輯區域1041之一部分的邊界區域104b的情況下，執行蝕刻製程以去除在記憶體區域104m內之第二上部焊墊層804、第二下部焊墊層802以及記憶體隔離結構106m的上部。邊界隔離結構106b的左上部分可以同時地被去除。蝕刻製程可以包括一系列的乾式和/或濕式蝕刻製程。遮罩層1002可以由光阻形成。在第13圖中，在記憶體區域104m上形成一對控制閘極電極138、一對控制閘極介電層136、一對浮動閘極電極134和一對浮動閘極介電層132。在部分實施例中，控制閘極介電層136可以包括三層結構。例如，在部分實施例中，三層結構可以包括ONO結構，此ONO結 構具有第一介電層(例如，二氧化矽層)、氮化物層(例如，氮化矽層)以及第二介電層(例如，二氧化矽層)，其中氮化物層與第一介電層接觸，第二介電層與氮化物層接觸。控制閘極間隔物140沿每個控制閘極電極138的相對側壁形成並覆蓋每個浮動閘極電極134。浮動閘極間隔物142沿浮動閘極電極134和控制閘極間隔物140的一個側壁形成。控制閘極間隔物140和浮動閘極間隔物142可以是或另外包括例如氮化矽、氧化矽、一些其他合適的介電質或前述的任意組合。在部分實施例中，控制閘極間隔物140可以包括ONO膜。一對選擇閘極介電層148和一對選擇閘極電極150形成在浮動閘極間隔物142的相對側上。抹除閘極電極144和抹除閘極介電層146橫向地形成在浮動閘極電極134之間。抹除閘極電極144可以是或包括例如摻雜的多晶矽、金屬或一些其他合適的導電材料。抹除閘極介電層146可以是或包括例如氧化矽、氮化矽或一些其他合適的介電質。在部分實施例中，控制閘極硬遮罩1102和選擇閘極硬遮罩1104分別地形成在控制閘極電極138和選擇閘極電極150上。
如第14圖的橫截面圖1400所示，形成並圖案化虛設襯墊層1202和虛設覆蓋層1204以覆蓋記憶體單元結構108而不覆蓋邏輯區域1041。虛設襯墊層1202可以例如共形地形成。在部分實施例中，虛設襯墊層1202由氧化矽或一些其他合適的介電質形成。在部分實施例中，虛設覆蓋層1204由多晶矽或一些其他合適的材料形成。 此外，虛設襯墊層1202和/或虛設覆蓋層1204可以例如透過化學氣相沉積、物理氣相沉積、一些其他合適的沉積製程或前述的任意組合來形成。此後，可以執行圖案化製程。在部分實施例中，透過形成並圖案化覆蓋記憶體區域104m的光阻層(未繪示)來執行圖案化製程。然後，在具有光阻層的地方施加蝕刻劑，直到蝕刻劑到達基板104的上表面，之後，光阻層被剝離。
接著，如第14圖的橫截面圖1400所示，可以將第三下部焊墊層1302和第三上部焊墊層1304共形地沉積作為硬遮罩層。第三下部焊墊層1302可以例如由氮化矽或一些其他合適的介電質形成，和/或第三上部焊墊層1304可以例如由氧化矽或一些其他合適的介電質形成。
如第15圖的橫截面圖1500所示，執行圖案化製程以從一個或多個選擇性邏輯子區域(在此示例中為第二邏輯子區域10412)中去除第三下部焊墊層1302、第三上部焊墊層1304、第二上部焊墊層804和第二下部焊墊層802。在部分實施例中，利用覆蓋工件的其餘區域的光阻層1402執行光刻製程。然後，執行蝕刻製程以從第二邏輯子區域10412去除第三下部焊墊層1302、第三上部焊墊層1304、第二上部焊墊層804和第二下部焊墊層802。
如第16圖的橫截面圖1600所示，執行第二凹陷製程，並且基板104在第二邏輯子區域10412內凹陷至第二凹陷位置。因此，基板104在第二邏輯子區域10412中 具有第二上表面182。在部分實施例中，在剩餘的區域被第三下部焊墊層1302和第三上部焊墊層1304覆蓋的情況下，在基板104的上表面形成第二前驅物層1502，從而減小了在第二邏輯子區域10412內之基板104的上表面高度。在部分實施例中，第二前驅物層1502是氧化物層並且透過濕式氧化製程或熱製程形成。
如第17圖的橫截面圖1700所示，隨後去除第二前驅物層1502(參見第16圖)，使基板104的第二上表面182從基板104的第三上表面184凹陷。可以透過濕式蝕刻製程去除第二前驅物層1502。在部分實施例中，可以透過與去除第二前驅物層1502相同的蝕刻製程來去除第二上部焊墊層804、第二下部焊墊層802、第三下部焊墊層1302和第三上部焊墊層1304(參見第16圖)。由於蝕刻製程的結果，基板104的第一上表面180和第三上表面184也被暴露。
如第18圖的橫截面圖1800所示，在邏輯區域1041上形成閘極介電質和閘極電極層。
作為示例，第一閘極介電前驅物層171形成在第一邏輯子區域10411上。第一閘極介電前驅物層171可以透過沉積製程來沉積，隨後進行圖案化製程，以從除了第一邏輯子區域10411之外的其餘區域中去除第一閘極介電前驅物層171。類似地，第二閘極介電前驅物層172形成在第一邏輯子區域10411、第二邏輯子區域10412和第四邏輯子區域10414上。第二閘極介電前驅物層172可以形 成在第一邏輯子區域10411中的第一閘極介電前驅物層171正上方，並且可以形成在第二邏輯子區域10412和第四邏輯子區域10414的基板104的正上方。類似地，然後形成第三閘極介電前驅物層173並對其進行圖案化。第三閘極介電前驅物層173可以形成在第一邏輯子區域10411、第二邏輯子區域10412和第四邏輯子區域10414中的第二閘極介電前驅物層172上，並且可以形成在第三邏輯子區域10413中的基板104的正上方。因此，在邏輯子區域10411至10414中形成具有不同厚度的閘極介電質堆疊。
閘極介電前驅物層171至173可以是一層或多層的二氧化矽，包括但不限於室溫氧化物(room temperature oxide,RTO)和/或高溫氧化物(high temperature oxide,HTO)。閘極介電前驅物層171至173也可以由一些其他合適的介電質材料形成，和/或可以例如透過原位蒸汽產生(in-situ steam generation,ISSG)、化學氣相沉積、物理氣相沉積、濺鍍或一些其他合適的沉積製程。圖案化製程可以包括乾式蝕刻和/或濕式蝕刻。應當理解，所公開的方法不限於如以上示例那樣以精確的方式形成和圖案化閘極介電質，可以採用其他方法來形成具有不同厚度的閘極介電質。可以使用類似的方法來處理積體電路的其他區域。
還透過第18圖的橫截面圖1800示出，可以在覆蓋邏輯區域1041的第三閘極介電前驅物層173上形成高κ介電層174。邏輯閘極層1804形成在高κ介電層174 上。
如第19圖的橫截面圖1900所示，對邏輯閘極層1804進行一系列的蝕刻製程，以形成覆蓋邏輯區域1041的多個邏輯閘極電極158a至158d。可以根據在邏輯閘極層1804上形成並圖案化的硬遮罩層1802來形成多個邏輯閘極電極158a至158d。根據硬遮罩層1802來圖案化邏輯閘極介電前驅物層171至173，以形成在相應的邏輯閘極電極158a至158d下方的邏輯閘極介電質156a至156d。
如第20圖的橫截面圖2000所示，執行蝕刻製程以從記憶體區域104m中去除虛設覆蓋層1204和虛設襯墊層1202(如第19圖所示)。蝕刻製程可以包括一系列的乾式和/或濕式蝕刻製程。遮罩層(例如，光阻層，未繪示)可以用於覆蓋並保護邏輯區域1041免受蝕刻。
如第21圖的橫截面圖2100所示，主側壁間隔物124在邏輯區域1041處沿著邏輯閘極電極158a至158d的側壁形成，並且在記憶體區域104m處沿著記憶體單元結構108的側壁形成。在部分實施例中，主側壁間隔物124由氧化矽、氮化矽、一些其他合適的介電質或前述的任意組合製成。主間隔層可以例如保形地沉積，和/或可以例如透過化學氣相沉積、物理氣相沉積、一些其他合適的沉積製程或前述的任意組合形成。
還由第21圖的橫截面圖2100示出，在記憶體區域104m內分別地形成與記憶體單元結構108鄰接的一對 記憶體源極/汲極區域126。另外，在邏輯區域1041內成對地形成邏輯源極/汲極區域152，其中每對源極/汲極區域分別地與邏輯閘極電極158a至158d的相對側壁鄰接。在部分實施例中，用於形成源極/汲極區域的製程包括將離子注入到基板104中。在其他實施例中，使用除了離子注入之外的一些製程形成源極/汲極區域。在部分實施例中，在第一邏輯閘極電極158a上形成矽化物焊墊。矽化物焊墊可以是或包括例如矽化鎳或一些其他合適的矽化物，和/或可以例如透過自對準矽化物製程(salicide process)或一些其他合適的生長製程來形成。儘管未在圖中繪示，但是矽化物焊墊也可以形成在記憶體源極/汲極區域126和邏輯源極/汲極區域152上。
如第22圖的橫截面圖2200所示，執行蝕刻製程以去除硬遮罩層1802(參見第21圖)，並且蝕刻製程可以暴露相應的邏輯閘極電極158a至158d。蝕刻製程還可以降低邏輯隔離結構10611至10613。
如第23圖的橫截面圖2300所示，形成接觸蝕刻停止層166和下部層間介電層1621，以覆蓋第23圖的結構。下部層間介電層1621可以例如透過化學氣相沉積、物理氣相沉積、濺鍍或前述的任何組合來沉積。下部層間介電層1621可以例如是氧化物、低κ介電質、一些其他合適的介電質或前述的任意組合。
如第24圖的橫截面圖2400所示，對下部層間介電層1621和接觸蝕刻停止層166進行平坦化製程。平坦 化製程可以是例如化學機械平坦化或一些其他合適的平坦化製程。平坦化製程還可以使下部層間介電層1621的頂表面凹陷至大約與邏輯閘極電極158a至158d中的至少一些的頂表面平齊，從而露出邏輯閘極電極158a至158d。在部分實施例中，平坦化製程可在具有較大密度或較大尺寸的裝置的子區域中引起碟盤效應。第四邏輯子區域10414被繪示為這種子區域的示例。第四邏輯閘極電極158d的頂表面被降低到低於下部層間介電層1621的頂表面的位置。由於第四邏輯閘極介電質156d和第四邏輯閘極電極158d位於相對較低的位置(在此示例中為第一上表面180)，第四邏輯閘極電極158d被保護並保持足夠的高度以用於其功能。第四邏輯閘極介電質156d的厚度可以實質上等於位於相對較高位置的另一邏輯閘極介電質的厚度。第四邏輯閘極介電質156d的厚度也可以小於位於相同位置的另一邏輯閘極介電質的厚度。在此示例中，第四邏輯閘極介電質156d的厚度可以實質上等於位於第二邏輯子區域10412中的第二上表面182上之第二邏輯閘極介電質156b的厚度(此厚度小於位於第一邏輯子區域10411中的第一邏輯閘極介電質156a的厚度)。
如第25圖的橫截面圖2500所示，在部分實施例中，接著執行替換閘極製程。首先執行蝕刻製程以去除邏輯閘極電極158a至158d(參考第24圖)。然後在邏輯閘極電極158a至158d的位置形成多個金屬閘極電極158a'至158d'。金屬閘極電極158a'至158d'可以例如 是金屬、與邏輯閘極電極158a至158d不同的材料或一些其他合適的導電材料。在部分實施例中，用於形成金屬閘極電極158a'至158d'的製程包括透過例如化學氣相沉積、物理氣相沉積、無電電鍍、電鍍或其他合適的生長或沉積製程來形成導電層。然後對導電層進行平坦化，直到到達下部層間介電層1621。平坦化可以例如透過化學機械平坦化或其他合適的平坦化製程來執行。
如第26圖的橫截面圖2600所示，形成覆蓋第25圖的結構的上部層間介電層162u，並且其頂表面是平坦的或實質上平坦的。上部層間介電層162u可以例如是氧化物、低κ介電質、其他合適的介電質或前述的任意組合。此外，上部層間介電層162u可以例如透過沉積上部層間介電層162u並隨後在上部層間介電層162u的頂表面中執行平坦化來形成。沉積可以例如透過化學氣相沉積、物理氣相沉積、濺鍍或前述的任何組合來執行。平坦化可以例如透過化學機械平坦化或一些其他合適的平坦化製程來執行。還透過第26圖的橫截面圖2600繪示接觸通孔164的形成，其中接觸通孔164延伸穿過上部層間介電層162u和下部層間介電層1621到達記憶體源極/汲極區域126和邏輯源極/汲極區域152。亦可形成耦合至控制閘極電極138、選擇閘極電極150、金屬閘極電極158a'至158d'或前述的任意組合的接觸通孔164。
參考第27圖，提供了一種用於形成積體電路的方法之部分實施例的流程圖2700，此積體電路包括在不同電 壓下運作的多個邏輯裝置。此積體電路可以是例如對應於第7圖至第26圖的積體電路。
在步驟2702，提供基板。基板包括透過邊界區域連接的記憶體區域和邏輯區域。在部分實施例中，形成覆蓋邏輯區域的下部焊墊層和上部焊墊層，並且下部焊墊層和上部焊墊層被圖案化以暴露記憶體區域和一些選擇性邏輯子區域。參見，例如，第7圖。
在步驟2704，對基板執行第一凹陷製程。在記憶體區域和複數個選擇性邏輯子區域中，可以蝕刻基板的頂表面以形成位於比頂表面低的第一凹陷位置的第一頂表面。第一凹陷製程的執行可以透過執行氧化製程將基板的上部轉化為二氧化矽層。然後，執行蝕刻製程以去除二氧化矽層並暴露基板的第一上表面。因此，複數個選擇性邏輯子區域的頂表面與記憶體區域的頂表面位於同一高度。參見，例如，第8圖至第9圖。
在步驟2706，在邏輯區域和記憶體區域中形成複數個介電隔離結構。在部分實施例中，在第一凹陷製程之後形成複數個介電隔離結構。複數個介電隔離結構的複數個底表面可以位於記憶體區域和複數個選擇性邏輯子區域中的基板的第一深度，其中基板的第一深度比位於其他複數個邏輯子區域中的複數個介電隔離結構的複數個底表面之基板的第二深度深。參見，例如，第10圖至第11圖。
在步驟2708，在記憶體區域內形成記憶體單元結構。參見，例如，第12圖至第13圖。
在步驟2710，在記憶體區域處形成覆蓋記憶體單元結構的虛設覆蓋層。參見，例如，第14圖。
在步驟2712，對基板的一些選擇性邏輯子區域執行第二凹陷製程。在部分實施例中，複數個選擇性邏輯子區域的頂表面是在第二凹陷製程之前整個基板的頂表面(即，不是第一凹陷製程的選擇性邏輯子區域)。可以蝕刻基板的頂表面以形成第二上表面，此第二上表面位於第二凹陷位置，此第二凹陷位置低於頂表面但是高於第一凹陷位置。與第一凹陷製程相似，第二凹陷製程可以透過執行氧化製程以將基板的上部轉化成二氧化矽層。然後，執行蝕刻製程以去除二氧化矽層並暴露基板的第二上表面。因此，複數個選擇性邏輯子區域具有位於第二上表面的頂表面，此第二上表面位於第一凹陷位置和基板的頂表面之間。參見，例如，第15圖至第17圖。
在部分其他實施例中，可以在與第一凹陷製程的一些邏輯子區域重疊的一些邏輯子區域中執行第二凹陷製程。在與第一凹陷製程的一些邏輯子區域重疊的一些邏輯子區域中，所得的上表面可以位於比基板中的第一凹陷位置深的位置。在與第一凹陷製程的一些邏輯子區域不重疊的其他邏輯子區域中，所得的上表面可以位於比基板中的第一凹陷位置淺的位置。另外，在一些替代實施例中，當複數個邏輯裝置具有不同的密度或橫向尺寸時，為具有相同厚度和/或相同操作電壓的複數個邏輯裝置設計和形成具有不同高度的複數個上表面。因此，碟盤效應或腐蝕效應可 以被基板的不同高度抵消。
透過使基板形成位於不同高度的複數個上表面，可以使後來形成的複數個邏輯裝置配置在不同的高度，從而提供更多的設計靈活性。
在步驟2714，在邏輯區域中圖案化並形成複數個閘極介電質和複數個閘極電極。參見，例如，第18圖至第19圖。
在步驟2716，在記憶體區域和邏輯區域中形成主側壁間隔物和複數個源極/汲極區域。參見，例如，第20圖至第21圖。
在步驟2718，去除硬遮罩層。參見，例如，第22圖。
在步驟2720，形成下部層間介電層，以填充在記憶體區域處的複數個記憶體裝置結構之間的空間，並且亦填充在邏輯區域中的複數個邏輯裝置之間的空間。參見，例如，第23圖至第24圖。
在步驟2722處，可以執行可選的替換閘極製程以在邏輯區域的複數個邏輯裝置處使用複數個金屬閘極電極替換複數個邏輯閘極電極。上部層間介電層形成在下部層間介電層上、在記憶體區域的複數個記憶體裝置結構上以及在邏輯區域的複數個邏輯裝置上。隨後可以形成複數個接觸。參見，例如，第25圖至第26圖。
雖然在此將第27圖的流程圖2700繪示和描述為一系列步驟或事件，但是應當理解，所繪示之步驟或事件 的順序不應以限制性的意義來解釋。例如，除了本文圖示和/或描述的這些步驟或事件之外，一些步驟可以以不同的順序發生和/或與其他步驟或事件同時發生。此外，可能不需要全部繪示的步驟來實現本文描述之一個或多個方面的實施例，並且本文描述的一個或多個步驟可以在一個或多個單獨的步驟和/或階段中執行。
鑑於前述內容，本揭露的部分實施例針對積體電路。此積體電路包括整合在基板中的記憶體區域、邏輯區域以及位於記憶體區域和邏輯區域之間的邊界區域。記憶體單元結構設置在記憶體區域上。多個邏輯裝置設置在邏輯區域的多個邏輯子區域上。第一邏輯裝置設置在第一邏輯子區域的第一上表面上，並且被配置為在第一電壓下操作，並且包括透過第一邏輯閘極介電質與基板分離的第一邏輯閘極電極。第二邏輯裝置設置在第二邏輯子區域的第二上表面上，並且被配置為在第二電壓下操作，並且包括透過第二邏輯閘極介電質與基板分開的第二邏輯閘極電極。第三邏輯裝置設置在第三邏輯子區域的第三上表面上，並且被配置為在第三電壓下操作，並且包括透過第三邏輯閘極介電質與基板分離的第三邏輯閘極電極。第一電壓、第二電壓和第三電壓依次遞減(monotonically decrease)，並且其中第一邏輯閘極介電質、第二邏輯閘極介電質和第三邏輯閘極介電質的厚度依次遞減。邏輯子區域的第一上表面、第二上表面和第三上表面的高度依次遞減。於一些實施例中，第三邏輯子區域的第三上表面與記憶體區域的 頂表面共平面。於一些實施例中，積體電路更包含一第四邏輯裝置，設置在第四邏輯子區域的第四上表面上並被配置為在第四電壓下運作，並且包含透過第四邏輯閘極介電質與基板分開的第四邏輯閘極電極，其中第四邏輯閘極介電質具有與第二邏輯閘極介電質相同的厚度，基板的第四上表面具有與第一邏輯子區域的第一上表面相同的高度。於一些實施例中，第四邏輯子區域的裝置密度大於該第二邏輯子區域的裝置密度。於一些實施例中，第一邏輯閘極電極的頂表面、第二邏輯閘極電極的頂表面和第三邏輯閘極電極的一頂表面彼此對齊並且比該第四邏輯閘極電極的一頂表面高。於一些實施例中，記憶體單元結構包含分別設置在基板上的一對控制閘極電極和設置在控制閘極電極的相對側上的一對選擇閘極電極。於一些實施例中，第一邏輯閘極電極、第二邏輯閘極電極或第三邏輯閘極電極包含金屬，控制閘極電極和該對選擇閘極電極包含多晶矽。
此外，本揭露的部分實施例針對一種形成積體電路的方法。在此方法中，提供了基板，此基板包括記憶體區域和與記憶體區域相鄰的邏輯區域。邏輯區域具有多個邏輯子區域。形成並圖案化第一遮罩層以暴露第一邏輯子區域和記憶體區域並覆蓋第二邏輯子區域和第三邏輯子區域。第一邏輯子區域具有配置為在第一電壓下運作的第一邏輯裝置，第二邏輯子區域具有配置為在第二電壓下運作的第二邏輯裝置，並且第三邏輯子區域具有配置為在第三電壓下運作的第三邏輯裝置。執行第一凹陷製程以將第一邏輯 子區域和記憶體區域的頂表面降低到基板頂表面下方的第一凹陷位置。在基板的記憶體區域上形成記憶體單元結構。執行第二凹陷製程以將第二邏輯子區域的頂表面降低到基板頂表面下方的第二凹陷位置。於一些實施例中，第二凹陷位置高於第一凹陷位置。於一些實施例中，第一邏輯子區域和記憶體區域之基板的頂表面是共平面的。於一些實施例中，第二邏輯子區域和第三邏輯子區域的頂表面比第一邏輯子區域和記憶體區域的頂表面高。於一些實施例中，第一凹陷製程和第二凹陷製程分別包含濕式氧化製程接著濕式蝕刻製程，以去除由濕式氧化製程形成的二氧化矽前驅物。於一些實施例中，第二電壓小於第一電壓，第三電壓小於第一電壓和第二電壓。於一些實施例中，方法更包含形成與第一邏輯子區域的頂表面對齊的第四邏輯子區域的頂表面，其中在第四邏輯子區域上形成具有圖案密度大於第二邏輯子區域的第四邏輯裝置，第四邏輯裝置被配置為在第二電壓下運作。於一些實施例中，方法更包含形成與第一邏輯子區域的頂表面對齊的第四邏輯子區域的頂表面，其中在第四邏輯子區域上形成具有橫向尺寸大於第一邏輯子區域的第四邏輯裝置，第四邏輯裝置被配置為在小於第一電壓的操作電壓下運作。於一些實施例中，方法更包含形成覆蓋記憶體單元結構的虛設覆蓋層，其中在形成虛設覆蓋層之後，在虛設覆蓋層上形成複數個邏輯閘極介電質和電極前驅物層的一堆疊。於一些實施例中，方法更包含形成並圖案化第一閘極介電前驅物層於第一邏輯子區 域，形成第二閘極介電前驅物層於第二邏輯子區域的該基板上以及於第一邏輯子區域的第一閘極介電前驅物層中，執行圖案化製程，以透過第二閘極介電前驅物層形成第二邏輯閘極介電質於第二邏輯子區域中，並透過第一閘極介電前驅物層和第二閘極介電前驅物層共同地形成第一邏輯閘極介電質於第一邏輯子區域中，形成並圖案化導電層於第二邏輯子區域和第一邏輯子區域中，以分別地形成第一邏輯閘極電極於第一邏輯閘極介電質上及第二邏輯閘極電極於第二邏輯閘極介電質上。於一些實施例中，方法更包含從記憶體區域去除虛設覆蓋層，形成複數個源極/汲極區域於記憶體單元結構的相對側上以及於記憶體區域內，並且進一步於邏輯閘極電極的相對側上以及於該輯區域內，沿著記憶體單元結構和邏輯裝置的輪廓形成接觸蝕刻停止層，以及形成下部層間介電層於記憶體單元結構和邏輯裝置之間和上方。於一些實施例中，方法更包含對下部層間介電層和接觸蝕刻停止層進行化學機械平坦化製程以到達邏輯裝置的複數個頂表面，以及用金屬閘極電極代替第一邏輯閘極電極或第二邏輯閘極電極。
此外，本揭露的部分實施例針對積體電路。積體電路包括整合在基板中並透過邊界區域連接的記憶體區域和邏輯區域。記憶體單元結構設置在記憶體區域上。多個邏輯裝置設置在邏輯區域的多個邏輯子區域上。第一邏輯裝置配置在第一邏輯子區域的第一上表面上，第二邏輯裝置配置在第二邏輯子區域的第二上表面上，第三邏輯裝置 配置在第三邏輯子區域的第三上表面上。第一上表面位於比第二上表面低並且比與記憶體區域的頂表面共面的第三上表面更低的位置。
前述內容概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施例相同的目的和/或實現相同的益處。本領域技術人員還應該理解到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變、替換和變更。
104:基板
1041:邏輯區域
10411:邏輯子區域
10412:邏輯子區域
10413:邏輯子區域
10414:邏輯子區域
104m:記憶體區域
108:記憶體單元結構
110a:邏輯裝置
110b:邏輯裝置
110c:邏輯裝置
110d:邏輯裝置
180:第一上表面
182:第二上表面
184:第三上表面
400:積體電路

Claims (10)

  1. 一種積體電路，包含：一基板，包括一記憶體區域、一邏輯區域和一邊界區域，其中該邊界區域位於整合於該基板中的該記憶體區域與該邏輯區域之間；一記憶體單元結構，設置在該記憶體區域上；以及複數個邏輯裝置，設置在該邏輯區域的複數個邏輯子區域上，包含：一第一邏輯裝置，設置在一第一邏輯子區域的一第一上表面上並被配置為在一第一電壓下運作，並且包含透過一第一邏輯閘極介電質與該基板分開的一第一邏輯閘極電極；一第二邏輯裝置，設置在一第二邏輯子區域的一第二上表面上並被配置為在一第二電壓下運作，並且包含透過一第二邏輯閘極介電質與該基板分開的一第二邏輯閘極電極；一第三邏輯裝置，設置在一第三邏輯子區域的一第三上表面上並被配置為在一第三電壓下運作，並且包含透過一第三邏輯閘極介電質與該基板分開的一第三邏輯閘極電極；以及一第四邏輯裝置，設置在一第四邏輯子區域的一第四上表面上並被配置為在一第四電壓下運作，並且包含透過一第四邏輯閘極介電質與該基板分開的一第四邏輯閘極電極； 其中該第一電壓、該第二電壓和該第三電壓依次遞減，並且其中該第一邏輯閘極介電質的一厚度、該第二邏輯閘極介電質的一厚度和該第三邏輯閘極介電質的一厚度依次遞減；其中該些邏輯子區域之該第一上表面的一高度、該第二上表面的一高度和該第三上表面的一高度依次遞增；其中該第四上表面低於該第二上表面，該第四邏輯裝置的頂表面碟型凹陷(dishing)至低於該第二邏輯裝置的頂表面。
  2. 根據請求項1所述的積體電路，其中該第一邏輯子區域的該第一上表面與該記憶體區域的一頂表面共平面。
  3. 根據請求項1所述的積體電路，其中該第四邏輯閘極介電質具有與該第二邏輯閘極介電質相同的厚度；以及其中該基板的該第四上表面具有與該第一邏輯子區域的該第一上表面相同的高度。
  4. 根據請求項1所述的積體電路，其中該第四邏輯子區域的裝置密度大於該第二邏輯子區域的裝置密度。
  5. 根據請求項1所述的積體電路，其中該第一邏輯閘極電極的一頂表面、該第二邏輯閘極電極的一頂表面和該第三邏輯閘極電極的一頂表面彼此對齊並且比該第四邏輯閘極電極的一頂表面高。
  6. 一種用於形成積體電路的方法，該方法包含：提供一基板，該基板包含一記憶體區域以及與該記憶體區域相鄰的一邏輯區域，其中該邏輯區域具有複數個邏輯子區域；形成並圖案化一第一遮罩層以暴露一第一邏輯子區域和該記憶體區域並覆蓋一第二邏輯子區域和一第三邏輯子區域，並且其中該第一邏輯子區域具有配置在一第一電壓下運作的一第一邏輯裝置，該第二邏輯子區域具有配置在一第二電壓下運作的一第二邏輯裝置，並且該第三邏輯子區域具有配置在一第三電壓下運作的一第三邏輯裝置；執行一第一凹陷製程，以將該第一邏輯子區域的一頂表面和該記憶體區域的一頂表面降低到在該基板的一頂表面下方的一第一凹陷位置；形成一記憶體單元結構於該基板的該記憶體區域上；以及執行一第二凹陷製程以將該第二邏輯子區域的一頂表面降低到在該基板的該頂表面下方的一第二凹陷位置。
  7. 根據請求項6所述的方法，其中該第二凹陷位置高於該第一凹陷位置。
  8. 根據請求項6所述的方法，更包含形成與該第一邏輯子區域的該頂表面對齊的一第四邏輯子區域的一頂表面，其中在該第四邏輯子區域上形成具有一圖案密度大於該第二邏輯子區域的一第四邏輯裝置，該第四邏輯裝置被配置為在該第二電壓下運作。
  9. 根據請求項6所述的方法，更包含形成與該第一邏輯子區域的該頂表面對齊的一第四邏輯子區域的一頂表面，其中在該第四邏輯子區域上形成具有一橫向尺寸大於該第一邏輯子區域的一第四邏輯裝置，該第四邏輯裝置被配置為在小於該第一電壓的一操作電壓下運作。
  10. 一種積體電路，包含：一記憶體區域和一邏輯區域整合在一基板中並透過一邊界區域連接；一記憶體單元結構，設置在該記憶體區域上；以及複數個邏輯裝置，設置在該邏輯區域的複數個邏輯子區域上，其中一第一邏輯裝置設置在一第一邏輯子區域的一第一上表面上，一第二邏輯裝置設置在一第二邏輯子區域的一第二上表面上，一第三邏輯裝置設置在一第三邏輯子區域的一第三上表面上，並且一第四邏輯裝置設置在一第 四邏輯子區域的一第四上表面上；其中該第一上表面位於低於該第二上表面並且更低於該第三上表面的一位置，並且該位置與該記憶體區域的該基板的一頂表面共面；其中該第四邏輯裝置的橫向尺寸大於該第二邏輯裝置的橫向尺寸，並且該第四邏輯裝置的頂表面凹陷至低於該第二邏輯裝置的頂表面。
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