TW201633510A - U型垂直薄通道記憶體 - Google Patents

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Abstract

　　一種記憶體元件，可配置來做為一種三維否及閘快閃記憶體，包括多個導電條帶疊層，其又包括具有側壁的多個偶數疊層與多個奇數疊層。疊層中部分的導電條帶可配置來做為字元線。多個資料儲存結構係配置於偶數疊層與奇數疊層的側壁上。介於導電條帶之相對應偶數疊層與奇數疊層之間的主動柱狀體包括偶數半導體膜與奇數半導體膜，於疊層間溝槽的底部連接，並具有外表面與內表面。外表面連接對應偶數疊層與奇數疊層之側壁上的資料儲存結構，形成記憶胞所構成的三維陣列；內表面以可包括一間隙之絕緣結構分隔。半導體膜可為具有U型電流路徑的薄膜。

Description

U型垂直薄通道記憶體 【0001】
本揭露技術有關於一種高密度記憶體元件，特別是有關於一種藉由多層記憶胞平面排列以提供三維立體陣列的記憶體元件。

 【0002】
隨著積體電路元件的臨界尺寸縮小到了通用記憶胞技術領域（common memory cell technologies）的極限，設計師正持續尋找將多層記憶體胞平面加以堆疊的技術，以達成更大儲存容量、更少每位元成本。舉例而言，薄膜電晶體技術被應用在電荷捕捉記憶體技術，於Lai, et al., “A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006之中，以及於Jung et al., “Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node,” IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006之中。
【0003】
另一個於電荷捕捉記憶技術中提供垂直反及閘元件(NAND)的結構被描述於Katsumata, et al., “Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices,” 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009。Katsumata等人所描述的結構包括一垂直反及閘，並使用矽─氧化物─氮化物─氧化物─矽（SONOS）電荷捕捉技術於每一個閘極/垂直通道介面上建立一存儲點。這個記憶體結構，係以排列成反及閘之垂直通道的半導體材料柱、鄰接於基板的下層選擇閘以及位於頂端的上層選擇閘為基礎；使用與半導體材料柱相交的平面字元線層來形成多個水平字元線；並於各層中形成所謂的環繞式閘極記憶胞（gate all around the cell）。
【0004】
Katsumata等人建議可以使用每單元多位元（multiple-bit-per-cell）寫入技術來實施此結構。這些每單元多位元寫入技術需要精細掌控臨界電壓，使得讀取與寫入的擾動特徵（disturb characteristics）更加關鍵。因此，即便採用高密度三維快閃記憶體技術，資料儲存的密度仍會受到限制。
【0005】
因為半導體材料柱與介電電荷捕捉結構使用相對較大的橫截面而限制了擾動，三維記憶結構的密度因此受到限制。
【0006】
因此有需要提供三維積體電路記憶體，一種具有低製造成本、可靠、非常小的記憶體元件，以及高的資料密度的結構。

 【0007】
本揭露內容係描述一種垂直薄通道記憶體，其可配置來做為一三維反及閘快閃記憶體。在記憶體中，垂直薄通道記憶胞沿著包括U形半導體薄膜的垂直主動柱狀體排列，提供具有沿著柱狀體的長軸兩側電性分離，並在底部電性連接之半導體薄膜的結構。主動柱狀體配置於導電條帶疊層之間，其中導電條帶疊層可用來作為字元線，並具有記憶體單元在其間。這種結構的結果是，使每一個主動柱狀體的平截頭體（frustum）形成兩個記憶胞，其中每一個位於平截頭體的記憶胞包括一個位於主動柱狀體一側的半導體薄膜之中的通道。另外，此陣列還可被配置來進行每位址多位元之操作。可提供以串聯方式連接多個記憶胞的反及閘串列（NAND string of series），此反及閘串列包括沿著單一主動柱狀體的U形路徑排列的多個記憶胞。
【0008】
如本揭露內容所描述的一實施例，記憶體元件包括多個導電條帶疊層，導電條帶疊層包括多個偶數疊層與奇數疊層。多個主動柱狀體包括U形半導體薄膜，排列於導電條帶疊層中對應的偶數疊層與奇數疊層之間，在主動柱狀體的相對兩側面與對應的偶數疊層與奇數疊層之導電條帶之交叉點的介面區定義出一多層陣列。主動柱狀體可包括第一與第二垂直通道膜，電性連接於底部，並具有沿著主動柱狀體長軸的外表面與內表面。外表面配置於位在第一與第二疊層之側壁上的資料儲存結構上。絕緣結構，例如間隙（gap），至少位於記憶胞所配置的平截頭體上，用來分隔垂直通道膜。垂直通道膜可為薄膜半導體材料，其中「薄膜」一詞在此是指約10奈米（nm）或10奈米以下的厚度。此一薄膜的厚度範圍可用來抑制記憶胞的短通道效應，以提升元件的效能。而且，對比於先前技術，此薄膜的厚度範圍使均勻的通道厚度得以實現，而較少取決於記憶胞的水平位置。而且，此結構提供了由導電條帶的厚度而非由蝕刻布局圖案來決定的通道長度尺寸。這使記憶胞具有非常短且均勻的通道長度成為可能。結合短通道以及由薄通道膜所提升之短通道效能，可達成高密度良好效能的記憶體。
【0009】
揭露一種具有U形反及閘串列的三維陣列，其中U形反及閘串列包括串接的偶數與奇數記憶胞。偶數記憶胞被配置於一介面區之中，可透過主動柱狀體與偶數疊層中的導電條帶進行存取。奇數記憶胞被配置於一介面區之中，可透過主動柱狀體與奇數疊層中的導電條帶進行存取。主動柱狀體頂部的平截頭體包括位於奇數側之第一開關，以及位於偶數側之第二開關。第一開關可由位於奇數疊層之頂部導電條帶中的訊號所控制，第二開關可由偶數疊層之頂部導電條帶中的訊號所控制。第一開關（例如接地選擇線，GSL）可用來將反及閘串列連接至一通用源極線，或其他參考線，而第二開關（例如串列選擇線，SSL）可用來將反及閘串列連接至一位源極線，或耦合至感應電路的其他導線。控制電路被配置來對提供不同的偏壓至偶數與奇數導電條帶，並且可配置藉由其中一者或多於一者來執行寫入操作，資料位元可被存儲於被選擇的主動柱狀體中特定平截頭體中的偶數記憶胞與奇數記憶胞兩者之中。
【0010】
位於偶數疊層與奇數疊層之中間層的導電條帶可配置來做為位於特定主動柱狀體上之U形反及閘串列之第一部分與第二部分的字元線，。偶數疊層與奇數疊層中下層導電條帶可配置來做為反相輔助閘極線（inversion assist gate lines）以增加於柱狀體底部半導體薄膜的導電性。
【0011】
導電條帶疊層排列成區塊狀，並且在特定區塊中，奇數疊層中特定層的導電條帶係配置為梳狀結構，此梳狀結構具有自奇數平板延伸出的導電條帶，以及在偶數疊層中特定層的導電條帶係配置為梳狀結構，此梳狀結構具有自偶數平板延伸出的導電條帶，在特定區塊中自奇數與偶數疊層延伸出的導電條帶相互交叉。
【0012】
本揭露內容亦提供製造此處所述之記憶體元件的方法。在一實施例之中，此製造方法包括下述步驟：形成一層薄膜半導體位於導電條帶疊層之上，包含形成於導電條帶疊層之間的溝槽的側壁上。之後，圖案化薄膜半導體層以形成薄垂直通道膜於溝槽的相對兩側，使位於相對兩側的垂直通道膜之間具有包括有間隙的一絕緣結構。
【0013】
本揭露內容之其他方面以及優點可見於以圖式及以下的詳細敘述與專利申請範圍。

 【0135】
50‧‧‧垂直通道結構
51a‧‧‧供串列選擇線電晶體通道本體的一部分
51b‧‧‧供串列選擇線電晶體通道本體的另一部分
52‧‧‧絕緣層
53‧‧‧夾層
54、55‧‧‧導電條帶
56、57‧‧‧導電膜
58、59‧‧‧字元線
60、61‧‧‧輔助閘極線
62、63‧‧‧導電膜
69‧‧‧電荷儲存元件
70、71‧‧‧記憶胞
80-1、80-2、80-3、80-4‧‧‧薄膜半導體條帶
80a、80b、81a、81b‧‧‧垂直通道膜
82‧‧‧串列選擇線
83‧‧‧接地選擇線
84、85‧‧‧記憶儲存結構
86‧‧‧間隙
87‧‧‧間隙
90、91、92、93‧‧‧字元線
94、96‧‧‧記憶胞
95‧‧‧區域
100‧‧‧記憶體元件
101‧‧‧底閘極
118‧‧‧字元線接點
119‧‧‧源極線接點
120‧‧‧垂直通道結構
121、121-E、121-O‧‧‧反及閘串列
125‧‧‧參考線
126‧‧‧層間導體
127‧‧‧接點
128‧‧‧位元線接點
129‧‧‧通用源極線接點
130‧‧‧連接元件
131‧‧‧第一開關
132‧‧‧第二開關
134‧‧‧底層
135‧‧‧輔助閘極結構
140‧‧‧垂直導電元件
148‧‧‧主動柱狀體
149‧‧‧疊層
150‧‧‧銲墊
161‧‧‧接地選擇線
162‧‧‧串列選擇線
163‧‧‧字元線
179‧‧‧參考選擇開關
180‧‧‧交叉點
190‧‧‧串列選擇開關
214、215、216‧‧‧落著區
217‧‧‧接地選擇線區域
260‧‧‧主動柱狀體
261‧‧‧層間連接器
262‧‧‧層間連接器
263、265‧‧‧串列選擇線
264、266‧‧‧落著銲墊區
300‧‧‧水平導電條帶
301、302‧‧‧垂直通道膜
303、304‧‧‧資料儲存結構
305‧‧‧記憶胞
310、311‧‧‧半導體膜
310a、311a‧‧‧外表面
310b、311b‧‧‧內表面
314‧‧‧區域
316‧‧‧間隙
320‧‧‧資料儲存結構
330、331、332、333‧‧‧導電條帶
350‧‧‧記憶胞
901‧‧‧積體電路
905、930‧‧‧匯流排
910‧‧‧控制邏輯
920‧‧‧區塊
940、950、970‧‧‧解碼器
945‧‧‧串列選擇線/接地選擇線
955‧‧‧字元線
960‧‧‧記憶體陣列
965‧‧‧全域字元線
975、985‧‧‧資料線
980‧‧‧寫入緩衝電路
990‧‧‧多層資料緩衝區
991‧‧‧輸入/輸出電路
993‧‧‧資料途徑
1101‧‧‧絕緣層
1105‧‧‧頂層
1110、1111、1112、1113‧‧‧疊層
1121、1122、1123、1124、1125‧‧‧絕緣材料層
1130‧‧‧阻隔層
1131‧‧‧電荷儲存層
1132‧‧‧穿隧層
1140‧‧‧薄層
1140-E、1140-O‧‧‧區域
1141‧‧‧區域
1160‧‧‧填充物
1161‧‧‧間隙
1162‧‧‧區域
1163‧‧‧區域
2000、2001、2002、2003、2004、2005‧‧‧垂直通道結構
2011‧‧‧間隙
2011-E、2011-O‧‧‧疊層
2012‧‧‧絕緣材料層
2020、2021、2022、2023、2024、2025、2026、2027‧‧‧接觸插塞
2030、2031、2032、2033、2034、2035、2036、2037、2051、2052、2053、2055、2056、2057‧‧‧層間連接器
2040、2044‧‧‧導體線
2041、2042、2043、2045、2046、2047‧‧‧導體柱
2060、2061、2062‧‧‧位元線
2069‧‧‧電流路徑
2070、2071、2073、2074、2075、2076、2077、2078、2079‧‧‧部分
3001、3002、3003、3004‧‧‧導電條帶
3010、3011、3012‧‧‧介電層
3013、3022‧‧‧薄膜半導體層
3030、3031、3033、3035、3036、3037、3038‧‧‧記憶胞
3040、3041、3042、3043、3044、3045、3046‧‧‧絕緣體
3050、3051‧‧‧絕緣結構
3060‧‧‧間隙
3061、3062‧‧‧薄絕緣層
3063、3064‧‧‧薄通道膜
3070‧‧‧間隙
3071‧‧‧薄通道內襯
3601‧‧‧於基板上形成絕緣層
3602‧‧‧形成多個第一導電材料層於絕緣層之上
3603‧‧‧形成一資料儲存結構於導電條帶疊層的側表面
3604‧‧‧於疊層上方的記憶層之上形成半導體薄膜，並使半導體薄膜沿著疊層之間的溝槽側壁往下延伸，並覆蓋於溝槽的底部
3605‧‧‧在位於相鄰疊層之側壁上相對兩側的薄膜之間提供絕緣結構
3606‧‧‧進行圖案化，以定義出包含有彼此分離之薄垂直通道膜的主動柱狀體
3607‧‧‧於主動柱狀體之間提供絕緣結構
3608‧‧‧圖案化半導體層，藉以定義出位元線銲墊以及源極參考線銲墊
3609‧‧‧形成第一上方圖案化導體層，連接至複數個位元線銲墊；以及形成第二上方圖案化導體層，連接至源極參考線銲墊
4001、4002、4003、4004‧‧‧導電條帶
4010、4030、5030‧‧‧阻隔層
4011、4031、5031‧‧‧電荷捕捉層
4012、4032、5032‧‧‧穿隧層
4013、4014、4033、4034、5033‧‧‧薄通道膜
4020‧‧‧絕緣結構
4025‧‧‧區域
4045‧‧‧間隙
4046‧‧‧片段
5003、5004‧‧‧導電條帶
5005、5006‧‧‧側壁
5038、5039‧‧‧空氣間隙
5070、5071、5072、5073、5075、5076、5077、5078‧‧‧導電條帶
5080、5081、5082、5083、5084、5085、5086、5087‧‧‧絕緣層
5090‧‧‧介電電荷捕捉層
5091、5092‧‧‧薄膜層
6050‧‧‧通道結構
6050a‧‧‧表面
6052、6057‧‧‧阻隔層
6053、6054、6055‧‧‧穿隧層
6056、6059‧‧‧電荷儲存層
6058‧‧‧閘極材料層
AG‧‧‧輔助閘極
BL‧‧‧位元線
CSL‧‧‧通用源極線
GSL、GSL0~GSL4‧‧‧接地選擇線
SL‧‧‧源極線
SSL、SSL0~SSL3‧‧‧串列選擇線
WL‧‧‧字元線
【0014】

第1圖係繪示包含垂直通道結構之三維記憶體元件的簡化結構透視圖。
第1A圖係繪示第1圖中位於單一主動柱狀體上之反及閘串列的電路示意圖。
第2圖為根據本揭露內容所述之結構所繪示位於單一主動柱狀體上之U形反及閘串列的電路示意圖。
第2A圖係繪示位於三維記憶體元件中具有U形垂直通道膜之主動柱狀體的剖面示意圖。
第3圖係繪示位於三維記憶體元件中之U形垂直通道膜的下部結構透視圖。
第4圖與第2圖類似，係繪示三維記憶體元件中主動柱狀體的串列選擇電晶體結構透視圖。
第5圖係繪示三維記憶體元件中具有被間隙分隔的薄通道膜結構之主動柱狀體的兩個平截頭體以及記憶胞的結構透視圖。
第6圖係繪示具有位於偶數邊與奇數邊之記憶胞以及薄通道膜結構之主動柱狀體平截頭體的結構俯視圖。
第7圖係繪示用來形成本揭露內容所述之三維陣列之薄膜垂直通道結構的結構透視圖。
第8圖至第18圖係繪示形成三維反及閘的各個製造階段的結構透視圖。
第19圖係繪示本揭露內容中三維反及閘之字元線、串列選擇線與接地選擇線的佈局圖。
第20圖係根據本發明的一實施例繪示薄通道膜三維反及閘結構的佈局圖。
第21圖係根據本發明的另一實施例繪示具有間隙用來分隔相反兩側之垂直通道膜的薄通道三維反及閘佈局圖。
第22A圖至第22B圖係根據本揭露內容的數個替代實施例所繪示三維反及閘結構之主動柱狀體的結構剖面圖。
第23圖係根據本揭露內容另一替代實施例繪示三維反及閘結構之主動柱狀體的結構剖面圖。
第24圖係繪示位於本揭露內容所述之導電條帶疊層之側壁上的薄通道膜的結構剖面圖。
第25係繪示一種適用於本揭露內容之三維反及閘記憶體中的記憶儲存結構。
第26圖係繪示製造雙閘垂直通道結構的方法流程圖。
第27圖係繪示包括具有薄通道結構之三維記憶體陣列的積體電路記憶體的方塊圖。

 【0015】
本揭露內容之實施例的詳細說明係參照圖式第1~27圖。
【0016】
第1圖係繪示具有獨立雙閘結構的三維記憶體元件100之示意圖。此三維記憶體元件100係根據揭露於美國專利申請號14/471,788，於2014年8月28日提出申請之共同申請案的三維垂直通道技術所繪示，，其中該申請案將通過引用併入（incorporated by reference）的方式，將此專利全文收載於本揭露內容之中。
【0017】
記憶體元件100包括記憶胞的反及閘串列陣列，配置於一獨立雙閘垂直通道（independent double gate vertical channel，IDGVC）記憶體陣列，每個垂直通道具有兩個反及閘串列，適合於每單元多位元之資料儲存。記憶體元件100包括一積體電路基板，以及被絕緣材料分隔的多個導電條帶疊層，其包括了至少一底層（接地選擇線）、多個中間層（字元線），以及一頂層（串列選擇線）。在第1圖所繪示的實施例中，一導電條帶疊層149包括了一底部平面層（接地選擇線）、範圍自WL0 至WLN -1 的多個中間平面層（字元線），以及一頂部平面層（串列選擇線），其中N可為8、16、32、64等等。相鄰的偶數字元線WLi 與奇數字元線WLi +1 相連接以分開偏壓電路（未繪示），如此一來位於兩相鄰字元線之間的每一個垂直通道結構之平截頭體中的兩個電荷儲存點可被分別存取並用於資料儲存。獨立字元線的排列方式，可藉由例如連接偶數字元線至第一偏壓結構，以及連接奇數字元線至另一分開的偏壓結構來加以實現，其詳細的實施方式將描述如下。
【0018】
用來作為字元線、串列選擇線以及接地選擇線的導電條帶可包括各種材料，這些材料包括摻雜半導體、金屬，以及導電化合物，包括含有矽、鍺、鍺化矽、碳化矽、氮化鈦、氮化鉭、鎢及鉑的材料。
【0019】
垂直通道結構（例如垂直通道結構120）為記憶體元件中位元線結構的一部份，並可包括適於作為記憶胞之通道的半導體材料，這些材料例如矽、鍺、鍺化矽、砷化鎵、碳化矽，以及石墨烯。
【0020】
於所說明的範例中，多個字元線結構正交排列於多個疊層之上並與疊層表面共形，還包括位於疊層之間，用來作為垂直通道結構120的疊層間半導體本體元件（inter-stack semiconductor body elements）；以及位於此這些疊層上方，並且連接疊層間垂直通道結構120的連接構件130。連接構件130，於此實施例中，包括一半導體，例如多晶矽，具有相對高的摻雜濃度，故而可以具有比疊層間的垂直通道結構120高的導電性。其中，疊層間的垂直通道結構120係建構造來提供通道區域（channel regions）給位於疊層中的記憶胞。於一替代實施方式中，此些連接元件可是利用層間連接器或是插塞連接至垂直通道結構的一部份上方圖案化金屬層（overlying patterned metal layers）。
【0021】
記憶元件（memory device）包括記憶層，例如資料儲存結構，係位於交叉點180之介面區上。其中，交叉點180位於疊層中多個中間平面層（字元線）中的偶數與奇數導電條帶的側表面和多個字元線結構的疊層間垂直通道結構120之間。
【0022】
記憶層可包括多層資料儲存結構，由快閃記憶體技術可知，包括例如氧化物─氮化物─氧化物（oxide-nitride-oxide，ONO）、氧化物─氮化物─氧化物─氮化物─氧化物 （oxide-nitride-oxide-nitride-oxide，ONONO）、矽─氧化物─氮化物─氧化物─矽（silicon-oxide-nitride-oxide-silicon，SONOS）、能隙工程矽-氧化物-氮化物-氧化物-矽（bandgap engineered silicon-oxide-nitride-oxide-silicon，BE-SONOS）、氮化鉭、氧化鋁、氮化矽、氧化矽、矽（tantalum nitride, aluminum oxide, silicon nitride, silicon oxide, silicon，TANOS）以及高介電常數金屬能隙工程矽-氧化物-氮化物-氧化物-矽（metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon， MA BE-SONOS）。於其他實施例中，記憶層可以是如後述第25圖所示之介電電荷捕捉結構，並詳述於本案之共同申請案：美國專利14/309,622，標題為Bandgap-Engineered Memory with Multiple Charge Trapping Layers Storing Charge，由呂函庭發明；該申請案將通過引用併入的方式，將此專利全文收載於本揭露內容之中。
【0023】
於一代表元件中，記憶材料介電層115可包括一能隙工程複合穿隧介電層，包括一層少於2奈米厚的二氧化矽、一層少於3奈米厚的氮化矽，以及一層少於4奈米厚的耳氧化矽。於一實施例中，該複合穿隧介電層由超薄二氧化矽層O1（例如厚度為15埃（Å）以下）、超薄氮化矽層N1（例如厚度為30埃以下），以及超薄二氧化矽層O2（例如厚度為35埃以下）所構成，可在從半導體本體介面起算15埃或更少之偏移距離（offset）上，測得價帶能階增加約2.6電子伏特（eV）。O2層藉由一低價帶能階（高電洞穿隧障壁）及一高導帶能階之區域，使N1層自電荷捕捉層分離，約第二偏移距離（例如距離介面約30~45埃）。此電場足以促使電洞穿隧進而抬升第二位置的價帶能階，到達有效消除電洞穿隧障壁的程度。由於，此第二位置自介面起算的距離較遠。因此，O2層不會顯著干擾輔助電洞穿隧的電場，同時提高了穿隧介電層於低場狀況下阻止漏電的能力。上述這些層可使用，例如低壓化學氣相沉積（low pressure chemical vapor deposition，LPCVD），來共形沉積。
【0024】
於此一實施例中，記憶材料介電層115中的電荷捕捉層包括厚度大於50埃的氮化矽層，於此一實施例中，包含藉由，例如低壓化學氣相沉積所形成，厚度約70埃的氮化矽層。亦可採用其他電荷捕捉材料與結構，包括例如氮氧化矽（Six Oy Nz ）、富矽氮化矽、富矽氧化矽，捕捉層包括嵌入式奈米粒子等等。
【0025】
於此一實施例中，記憶材料介電層115的阻擋介電層包括厚度大於50埃的二氧化矽層，包含藉由，例如低壓化學氣相沉積或以濕爐氧化製程（wet furnace oxidation process）將氮化物進行其他濕式氧化，形成厚度例如，於此一實施例中，約90埃的二氧化矽。其他阻擋介電層可包括高介電常數材料，例如氧化鋁。
【0026】
用用形成前述能隙工程矽-氧化物-氮化物-氧化物-矽或氧化物-氮化物-氧化物薄膜及通道材料的沉積技術，可以使用傳統的低壓化學氣相沉積方法來進行。另一方面，例如原子層沉積（atomic layer deposition，ALD）等工具可利用來形成這些膜。於串列選擇線與接地選擇線層區域的閘極介電層可使用相較於記憶層不同的組成。
【0027】
垂直通道結構與其資料儲存結構之組合於此處稱為主動柱狀體（例如主動柱狀體148）。於本實施例中，位於交叉點180中的記憶胞被配置在垂直反及閘串列之中。於此配置中，兩個分開的反及閘串列分別被建構在單一的疊層間垂直通道結構的相反兩側面上。兩分開的反及閘串列可獨立進行每單元一位元（single-bit-per-cell）或每單元多位元之讀取、抹除與寫入操作。
【0028】
於本實施例中，參考導體160配置於導電條帶之底層（接地選擇線）以及積體電路基板（未繪示）之間。至少一參考線結構正交排列於疊層之上；包括位於疊層之間，並且電性連接至參考導體160的疊層間垂直導電元件140，以及包括位於疊層（例如疊層149）之上，並且連接疊層間垂直導電元件140的連接接觸墊150。疊層間垂直導電元件140可以使用與垂直通道結構120相同的材料來形成，或可替換使用導電度較垂直通道結構120高的材料來形成。
【0029】
於第1圖所示的結構中，串列選擇線（例如串列選擇線162）係配置於每一主動柱狀體（例如主動柱狀體148）的每一側。字元線（例如字元線163）亦配置於每一主動柱狀體（例如主動柱狀體148）的每一側。此外，接地選擇線（例如接地選擇線161）亦配置於每一主動柱狀體（例如主動柱狀體148）的每一側。
【0030】
記憶體元件包括串列選擇開關190，位於導電條帶之上層平面層或頂部平面層的介面區，以及參考選擇開關179位於導電條帶之底部平面層（接地選擇線）的介面區。在某些實施例中，資料儲存結構的介電層可用來做為串列選擇開關190與參考選擇開關179的閘極介電材料。
【0031】
記憶體元件包括連接至位元線結構的第一上方圖案化導體層（未繪示），包括多個全域位元線耦接至感應電路。記憶體元件亦包括第二上方圖案化導體層（未繪示），其可被圖案化，亦可位於第一圖案化導體層之上或之下。此第二上方圖案化導體層，例如藉由與連接接觸墊150形成接觸，來與至少一參考線結構連接。此第二上方圖案化導體層可將至少一參考線結構連接至參考電源，或將至少一參考線結構連接至提供參考電壓的電路。
【0032】
於第1圖所繪示的實施例中，位元線結構中的連接構件130包括N型重摻雜半導體材料。位元線結構中的層間垂直通道結構120包括未參雜或是輕摻雜的半導體材料，是用來作為通道。於第1圖所繪示的實施例中，參考導體160包括N型重摻雜半導體材料，至少一參考線結構的連接接觸墊150包括N型重摻雜半導體材料。至少一參考線結構的層間垂直導電構件140亦包括N型重摻雜半導體材料。於一替代實施例中，一金屬或金屬化合物可用來取代摻雜半導體。
【0033】
於一實施例中，為了降低參考導體160的電阻，記憶體元件可包括靠近參考導體160的底部閘極101。於讀寫操作中，底部閘極101可藉由合適的導通電壓來開啟，以增加參考導體160的導電性。其中，導通電壓係施加於底部閘極101下方之基板中部的摻雜井或其他位於其下方的圖案化導體結構。
【0034】
第1A圖係繪示第1圖所示結構中的單一主動柱狀體之電路示意圖，其繪示位於此柱狀體的各個側邊的多個反及閘串列。主動柱狀體從（例如與第1圖之連接構件130連接的）字元線接點118延伸至（例如與第1圖之參考導體160連接的）源極線接點119。源極線接點119連接主動柱狀體至參考線125，對應第1圖之參考導體160。參考線125連接至層間導體126，再連接至接點127，係一圖案化導體，可用以作為反及閘陣列之通用源極線。如圖所示，介於字元線接點118與源極線接點119之間的主動柱狀體包括偶數反及閘串列121-E，與奇數反及閘串列121-O。此主動柱狀體設置於偶數與奇數導電條帶疊層之間，其中偶數疊層的上層包括偶數串列選擇線，以及奇數疊層的上層包括奇數串列選擇線。疊層中之中間層包括偶數與奇數字元線WL0 至WLn ，分別對應偶數與奇數反及閘串列。疊層中之一下層包括一偶數接地選擇線與一奇數接地選擇線。
【0035】
將記憶體結構詳述如下，在記憶體結構中，每個主動柱狀體提供位於U型反及閘串列中的多個記憶胞一個薄通道結構。第2圖係繪示單一主動柱狀體中U型反及閘串列的電路示意圖。U型反及閘串列連接於位元線接點128與通用源極線接點129之間。主動柱狀體配置於偶數疊層與奇數疊層之間，其中奇數疊層的上層，於此實施例中，可包括串列選擇線。此串列選擇線可作為反及閘串列之第一開關131的閘極。另外，偶數疊層之上層，於此實施例中，可包括串列選擇線作為同一個反及閘串列之第二開關132的閘極。疊層中之中間層包括偶數與奇數字元線，其中奇數字元線包括字元線WL0 至WLi ，而偶數字元線包括字元線WLi +1 至WLn 。於疊層之底層134，提供薄通道結構的半導體薄膜彼此電性連接的，例如藉由形成單一連續的薄膜，來聯通位於導電條帶疊層之間的空間。在本實施例中，還包括輔助閘極結構135，經由閘極介電材料耦接至疊層底部的半導體薄膜。輔助閘極結構135可用於產生反轉區域，以增加奇數側與偶數疊層之導電條帶的導電性。此輔助閘極135可藉由位於主動柱狀體下方之基板中的摻雜區或藉由其他技術來據以實施。此U型反及閘串列包括連設置於偶數疊層之一側彼此串接的多個偶數記憶胞，以及設置於奇數疊層之一側的多個奇數記憶胞。
【0036】
第2A圖係繪用來實現第2圖之U型反及閘串列之主動柱狀體的結構剖面圖。第2A圖之主動柱狀體包括垂直通道結構50，垂直通道結構50包括一垂直多晶矽半導體本體，包括被沿著柱狀體所設置之夾層53分隔的偶數與奇數薄通道膜，並電性連接於此柱狀體的底部。電荷儲存元件69設置於柱狀體的每一側面。垂直通道結構50包括位於一側面，用來提供串列選擇線電晶體通道本體的一部分51a；以及位於另一側面用來提供位接地選擇線電晶體通道本體的另一部分51b。夾層53設置於部分51a和51b，以及垂直通道結構的底部之間，並且設置於位在偶數與奇數字元線之間的垂直通道結構50之中。在一部份的實施例當中，夾層53在與字元線交叉（例如位於字元線58、59層）的一列平截頭體上，將分隔兩個彼此分離的薄通道本體。夾層53也將垂直通道結構分隔成數個彼此分離且延伸穿過串列選擇線與接地選擇線的垂直薄通道。
【0037】
第2A圖係繪示分別用來作為串列選擇線與接地選擇線的導電條帶54與導電條帶55。其中，兩者均位於導電條帶疊層之上層。導電條帶54與導電條帶55可包括位於其外表面，導電性更高的導電膜56、57，例如金屬矽化物膜。
【0038】
第2A圖更繪示輔助閘極線60、61，其實施方式可為包括字元線之疊層中的導電條帶。輔助閘極線60、61可包括位於外表面，導電性更高的導電膜62、63，例如金屬矽化物膜。
【0039】
同樣地，導電條帶係配置來做為偶數與奇數字元線，於垂直通道結構50的相對側面。因此，在此一結構中，偶數字元線59係配置於奇數字元線58的相反一側。於本實施例中，繪示有八個字元線層。當然，採用更大數量，例如16、32或更多的字元線層。
【0040】
如第2A圖所繪示，字元線亦可能包括位於外表面的矽化物膜或其他導電性更高的導電膜（例如導電膜62）。
【0041】
於其他實施例中，全部或是部分的串接選擇線、字元線以及接地選擇線可用金屬或其他導電材料來實施，而非僅使用多晶矽。
【0042】
第2A圖所繪示之結構提供具有獨立的電荷儲存結構，且位於垂直通道結構50之偶數側與奇數側的多個記憶胞70、71。並且，此結構支援沿著垂直通道結構50的相對兩側延伸之單一U形反及閘串列的操作。
【0043】
在第2A圖所繪示的結構中，字元線、串列選擇線與接地選擇線垂直方向的厚度，可以決定串列選擇電晶體、記憶胞以及接地選擇電晶體的通道長度。
【0044】
於第2A圖所繪示之結構中，串列選擇線導電條帶54與接地選擇線導電條帶55相較於字元線導電條帶具有實質上較大的厚度，例如大上四倍的厚度。此較大的通道寬度便於在垂直通道結構之一側，使用足以關閉電晶體的偏壓來操作串列選擇電晶體，即便是此一偏壓若施加於對側時可能反而足以使電晶體開啟。
【0045】
於第2A圖所繪示之結構中，輔助閘極線60、61相較於字元線亦具有實質上較大的厚度。這提升了位於U形迴轉區域之反及閘串列的導電性。第3圖所繪示之輔助閘極線60、61延伸越過基板之絕緣層52。
【0046】
參考線結構，例如位於圖案化金屬層中的導線，可正交排列於導電條帶之偶數疊層與奇數疊層之上，並於源極線接點SL連接主動柱狀體。位元線結構，例如於圖案化金屬層中的導線，可正交排列於導電條帶之偶數疊層與奇數疊層之上，並於位元線接點BL連接主動柱狀體。此位元線結構與參考線結構可配置於同一圖案化導體層或配置於不同的圖案化導體層中。
【0047】
主動柱狀體包括垂直通道元件，垂直通道元件包括位於中間層以及上層上的夾層。其中，串列選擇電晶體與接地選擇電晶體設置於此上層。記憶胞70、71中之通道為半導體材料薄膜，藉由間隙來加以分隔，以作為隔離結構，或藉由位於薄膜之間的隔離結構來加以分隔。此間隙含有空氣，例如來自於製作過程中腔體氣氛（atmosphere）中的氣體，基於本揭露之目的，將其稱作「空氣」。
【0048】
第3圖係根據本發明的一實施例所繪示的記憶體結構。第3圖所繪示之實施例包括垂直通道結構。此垂直通道結構包括半導體膜310以及半導體膜311，分別具有外表面310a、311a以及內表面310b、311b，並在越過柱狀體底部的區域314連接，以形成U形膜。外表面310a、311a係配置於相對應導電條帶疊層之側壁上的資料儲存結構（例如資料儲存結構320）之上。從而導電條帶疊層的偶數側包括導電條帶330與導電條帶331，如圖所繪示，並可配置為字元線。導電條帶疊層的偶數側包括導電條帶332與導電條帶333繪示於本圖當中，並可配置為字元線。本結構中的記憶胞（例如記憶胞350）位於半導體膜310、311和導電條帶330、331、332、333二者之交叉點上。
【0049】
半導體膜310、311係藉由間隙316或其他種類的分隔結構，至少在記憶胞的區域中彼此分隔。
【0050】
此半導體膜較佳是薄膜，在記憶胞區域中具有10奈米或10奈米以下之厚度。
【0051】
第4圖係繪示主動柱狀體的頂部區域，該區域中具有串接選擇線82與接地選擇線83。在本圖中，繪示了包括垂直通道膜80a/80b的主動柱狀體以及包括垂直通道膜81a/81b的主動柱狀體體。記憶儲存結構84、85形成於相對兩側，延伸於左側（奇數）串列選擇線以及右側（偶數）接地選擇線之間，並可作為閘極介電層。在介於串列選擇線與接地選擇線之間的每一個主動柱狀體之平截頭體中，實現（包含）了一個串列選擇電晶體以及一個接地選擇電晶體。
【0052】
於本圖中，間隙86被實現於包括垂直通道膜80a/80b之主動柱狀體及包括垂直通道膜81a/81b之主動柱狀體之間。這可以降低主動柱狀體中垂直通道膜之間的電容耦合。於其他實施例中，可使用固態絕緣體，例如二氧化矽、低介電常數介電材料或其他適合的絕緣體，來填充間隙86。
【0053】
第5圖係繪示包括垂直通道膜80a/80b之主動柱狀體，以及包括垂直通道膜81a/81b之主動柱狀體的中間區域。其所繪示的是字元線的區域。於本圖中，主動柱狀體具有垂直通道結構，包括偶數與奇數薄通道膜，藉由前述的間隙來加以分隔，區分為由半導體薄膜所構成的第一主動柱狀體部份（垂直通道膜80a）以及由半導體薄膜所構成的第二主動柱狀體部份（垂直通道膜80b），並且第一主動柱狀體部份（垂直通道膜81a）與第二主動柱狀體部份（垂直通道膜81b），且兩者均由半導體薄膜所形成。記憶儲存結構84、85排列於字元線之側邊，字元線包括位於左側的偶數字元線90、92以及位於右側的奇數字元線91、93。
【0054】
雖然未繪示於第4圖與第5圖，在輔助閘極（例如第2A圖所繪示的輔助閘極線線60、61）的區域中，兩垂直通道結構之間的間隙可合併成一個單一本體，或可通過輔助閘極繼續將垂直通道結構分離。
【0055】
第6圖係繪示字元線90、91層的俯視圖，其中，字元線90、91為第一與第二導電條帶疊層中的導電條帶。第6圖繪示位於主動柱狀體之各平截頭體的記憶胞結構。字元線90為導電條帶疊層中之導電條帶。導電條帶疊層具有第一側邊以及第二側邊，可讓資料儲存裝置（例如資料儲存裝置84）設置其上。資料儲存裝置（例如資料儲存裝置84）係位於導電條帶疊層之導電條帶的側壁上，且同時位於第一側邊與第二側邊之上。請參照字元線90，第一薄膜半導體條帶80-1係垂直配置而於第一側邊與資料儲存結構84接觸，同樣地，第二薄膜半導體條帶80-2係垂直配置而於字元線90的第二側邊與資料儲存結構84接觸。複數個記憶胞中的多個記憶胞具有位於薄膜半導體條帶80-1、80-2之中的通道，以及位於用來形成字元線90之導體條帶中的閘極。
【0056】
第6圖中亦繪示字元線91，為第二導電條帶疊層中的一個導電條帶。第二導電條帶疊層具有第一側邊以及第二側邊，可讓資料儲存裝置（例如資料儲存裝置85）設置於其上。資料儲存裝置（例如資料儲存裝置85）係位於導電條帶疊層之導電條帶的側壁上，且同時位於第一側邊與第二側邊。
【0057】
請參照字元線91，第三薄膜半導體條帶80-3係垂直配置，而於字元線91的第一側邊與資料儲存結構接觸。第四薄膜半導體條帶80-4係垂直配置，而於字元線91的第二側邊與資料儲存結構接觸。於本圖所繪示的絕緣結構包括間隙87，用來分隔第二薄膜半導體條帶80-2與第三薄膜半導體條帶80-3。於某些實施例中，絕緣結構可包括固態絕緣體，例如二氧化矽，或是固態絕緣體與間隙的組合。
【0058】
於第6圖所繪示之實施例中，位於兩導電條帶疊層（包括字元線90、91）之間的主動柱狀體，如圖所示，係由第二與第三薄膜半導體條帶組成。於記憶胞（記憶胞94、96）之區域中，這些薄膜半導體條帶被分隔為彼此分離的半導體本體，記憶胞的通道則形成於這些半導體本體之中。
【0059】
為了獨立地對主動柱狀體的各側邊進行寫入，寫入偏壓可獨立地施加於字元線90與字元線91。為了對位於左側的記憶胞94進行寫入，可將閘極寫入電壓施加於左側字元線90，同時對右側字元線91施加抑制電壓。位於主動柱狀體中之垂直通道結構會被施加一合適的偏壓水準，藉以使閘極寫入電壓與垂直通道上的電壓之間的壓差足以在記憶胞94的區域95中誘發電荷捕捉效應，同時抑制電荷由鄰接之記憶胞96中的介電電荷捕捉結構向外轉移。
【0060】
第7圖係繪示藉由水平導電條帶300來實現具有共享字元線之雙垂直通道快閃記憶胞的結構。資料儲存結構304係設置於水平導電條帶300的左側。資料儲存結構303係設置於水平導電條帶300的右側。用來作為第一垂直通道膜301的薄膜半導體條帶，係配置於資料儲存結構304之上，並位於水平導電條帶300的左側。用來作為第二垂直通道膜302薄膜半導體條帶，係配置於資料儲存結構303之上，並位於水平導電條帶300的右側。
【0061】
在此結構中，記憶胞305係形成於右側。另一相似的記憶胞結構則形成於左側。記憶胞305之閘極係配置於導電條帶300中，而記憶胞305之通道係設置於垂直薄膜半導體條帶302中。因此，薄膜半導體條帶上之垂直箭頭代表記憶體結構中之電流方向。
【0062】
水平導電條帶300具有一寬度，於圖中標記為WL CD，代表字元線的關鍵尺寸。此一寬度是決定記憶胞陣列布局之面積與密度的關鍵因素。此WL CD可藉由用來形成如下所述之多個導電條帶疊層的一些蝕刻圖案製程來決定。垂直通道膜（半導體條帶302）的寬度，於圖中標記為BL CD，代表位元線的關鍵尺寸。此一寬度也是決定記憶胞陣列布局之面積與密度的關鍵因素。此BL CD可藉由用來形成多個薄膜半導體條帶的一些蝕刻圖案製程來決定。
【0063】
水平導電條帶300也具有一尺寸，標記為Lg，代表閘極長度。閘極長度，為決定快閃記憶胞之效能的重要參數。Lg，在一些製程中，可藉由具有良好均勻性用來形成導電條帶之導電材料沉積層的厚度來決定。
【0064】
垂直通道膜（半導體條帶302）具有一尺寸標記為Tsi，為矽之厚度。此一標記假設用來形成薄膜條帶的半導體材料為矽。亦可利用其他的半導體材料。在本實施例所述的技術中，尺寸Tsi可藉由具有良好均勻性的材料沉積層的厚度來決定。
【0065】
在結構中，尺寸Tsi可為10奈米或10奈米以下。基於本揭露之目的，垂直薄通道結構可以使用至少在記憶胞區域具有尺寸Tsi為10奈米或10奈米以下之厚度的薄膜半導體條帶，而至少在記憶胞區域中形成。
【0066】
第8圖至第18圖係繪示垂直薄通道膜結構的製作過程。第8圖繪示在形成絕緣層1101之後的製程階段，絕緣層1101可包括位於半導體基板上的二氧化矽或其他介電材料。
【0067】
為了形成第8圖所繪示之結構，複數層第一導電材料，例如摻雜多晶矽，或其他適合作為字元線的材料，被多層的絕緣材料分隔，設置於絕緣層1101之上。於本實施例中，導電材料可為P型重摻雜多晶矽，或選用其他相容於資料儲存結構的材料。於此例中，氮化矽層設置於頂層之上，用於提供拉伸應力。當前述結構被蝕刻而具有高深寬比及窄線時，此層可提升疊層之均勻性並降低彎折，。絕緣材料層可包括藉由多種習知的方法所沉積而成的二氧化矽。絕緣材料層亦可包括其他絕緣材料，以及多種絕緣材料之組合。於此實施例中，所有的絕緣材料層，除了頂層1105之外，皆由相同的材料組成。於其他實施例中，不同的材料可用於不同的層，以配合特定的設計目標。在前述多層結構形成之後，對多層結構進行圖案化蝕刻，以形成多個導電條帶疊層。
【0068】
第8圖係繪示在對多層結構進行蝕刻並停止於絕緣層1101，以定義多個導電條帶疊層，包括疊層1110、1111、1112、1113，之後的製程階段。疊層1110、1111、1112、1113包括至少一底部平面層（輔助閘極AG）、多個中間平面層（字元線WLs以及至少一頂部平面層（串列選擇線SSL/接地選擇線GSL）。多個中間平面層可包括N個平面層，範圍從0至N-1層。氮化矽頂層1105位於每一疊層之上。雖然沒有繪示出來，但導電條帶可以藉由被定義在用於蝕刻疊層之圖案中的平板所連接。疊層1110、1111、1112、1113包括絕緣材料層1120、1121、1122、1123、1124、1125，如疊層1110所標示，並將導電條帶彼此分隔開。
【0069】
第9圖係繪於疊層中的導電條帶上方與側邊形成記憶層之後的製程階段。記憶層與導電條帶之側表面接觸。記憶層可包括多層資料儲存結構，如圖所示，包括穿隧層1132、電荷儲存層1131，以及阻隔層1130，相關實施例已揭露於前。有關記憶層實施的一較佳實施例，將詳述於後，並請參照第25圖。
【0070】
第10圖繪示於複數個疊層上方的記憶層上形成半導體薄層1140，並使半導體薄層1140與記憶層具者具有共形的表面之後的製程階段。在介電電荷存儲的實施例中，半導體薄層1140至少在形成記憶胞的區域中與穿隧層1132接觸。半導體薄層1140中的半導體材料，包括經過挑選而採用的半導體材料，例如矽，以及摻雜濃度（例如未摻雜或是輕摻雜）以至少在疊層之間的區域中，用來作為記憶胞垂直串列的通道區域。半導體薄層1140可具有10奈米或10奈米以下的厚度。如圖所示，位於疊層間的區域1141，半導體薄層1140延伸至位於疊層之間的溝槽之底部，並覆蓋於絕緣層1101之上。可對半導體薄層1140進行短程氧化藉以形成一薄層氧化物。
【0071】
第11圖繪示填充絕緣材料，例如二氧化矽於疊層之間薄膜半導體層1140之內表面上，並至少在鄰接導電條帶之中間層的區域留置空氣間隙之後的製程階段。於填充步驟後，進行一回蝕（etch back）或平坦化步驟，例如化學機械研磨製程，藉以暴露薄膜半導體層1140之頂表面。在本實施例中，填充物1160包括位於記憶胞區域中的間隙（例如間隙1161）。在鄰接可作為串列選擇線與接地選擇線之頂層導電條帶的區域（例如區域1162）中，以及在鄰接可作為輔助閘極線之底層導電條帶的區域（例如區域1163）中，氧化物材料可完全填充於疊層之間的區域。於其他實施例中，可形成一絕緣內襯，並在整個疊層之間留下空隙。
【0072】
第12圖係繪示施加柱狀體切割蝕刻之後的製程階段，此步驟包括於疊層之間蝕刻孔洞使其穿過薄層半導體層，藉以形成多個垂直通道結構2000、2001、2002、2003、2004、2005。於本實施例中，這些孔洞延伸以暴露出絕緣層1101。蝕刻這些孔洞的結果，形成了配置於偶數疊層（例如疊層2011-E）與奇數疊層（例如疊層2011-O）之間的垂直通道結構。於本實施例中，垂直通道結構2002配置於疊層2011-E與疊層2011-O之間。這些垂直通道結構包括用來作為垂直通道膜的偶數與奇數半導體膜，具有外表面以及內表面。外表面係配置於儲存結構之上，且與儲存結構接觸。其中，儲存結構位於用來形成記憶胞三維陣列之相對應偶與奇疊層的側壁上。內表面係藉由絕緣結構（例如垂直通道結構2000）加以分隔，在本實施例中，絕緣結構包括絕緣材料層（例如絕緣材料層2012）與位於記憶胞區域中的間隙（例如間隙2011）。在薄通道的實施例中，垂直通道結構中的偶數與奇數半導體膜具有10奈米或10奈米以下的厚度。
【0073】
如第12圖所繪示，垂直通道結構2000~2005係配置成蜂窩狀排列，使垂直通道結構的每一行在行的方向上由鄰接的行向外偏移。此蜂窩狀排列有助於位於上方的位元線以更窄的線距（pitch）來形成。絕緣填充物（未繪示）係用來填充於垂直通道結構之間的孔洞中。下述的第20圖與第21圖係以橫截面視角繪示字元線層之XY平面的替代布局圖。
【0074】
在圖案化孔洞蝕刻之後，薄膜半導體1140的頂表面上具有孔洞陣列圖案，構成一個連續的半導體膜位於疊層之頂部，並連接至主動柱狀體之垂直通道元件。於第12圖中，薄膜半導體層1140的部分1140-O位於奇數疊層2011-O之上。於第12圖中，薄膜半導體層1140的部分1140-E位於偶數疊層2011-E之上，並連續沿著疊層2011-E之頂部，進而連接位於包括垂直通道結構2002之主動柱狀體之右側的垂直通道膜、連接位於包括垂直通道結構2003之主動柱狀體之左側的垂直通道膜，以及連接位於包括垂直通道結構2004之主動柱狀體之左側的垂直通道膜。
【0075】
第13圖係繪示為了形成陣列連接之目的而進行圖案化蝕刻，將位於疊層上的剩餘薄膜半導體層1140加以分隔之後的結構。在圖案化步驟之後，薄膜半導體層1140被分隔為覆蓋於奇數疊層之上的部分2070、2071，以及覆蓋於偶數疊層之上的部分2073、2074、2075、2078、2079。部分2070、2071連接主動柱狀體（例如部分2071連接部分2076、2077）於反及閘串列之共同源極側，並提供落著區給用來連接通用源極線的層間連接器。部分2073、2074、2075、2078、2079彼此分離，並提供落著區給層間連接器，用來形成獨立連接至位元線。如圖所示，主動柱狀體包括垂直通道結構2005，圖中還繪示位於反及閘串列中具有串列選擇線之一側之垂直通道膜之頂部上的銲墊圖案。然而，在反及閘串列中具有接地選擇線之一側的圖並未完整。
【0076】
第14圖係繪示形成接觸插塞2020、2021、2022、2023、2024、2025、2026、2027陣列，穿過層間介電層（未繪示），並著落於相對應之薄膜半導體層的區域之後的製程階段。此一製程可包括形成層間介電層例如氧化矽於陣列之頂部，層間介電層的厚度可為例如約100奈米至500奈米，接著形成通過層間介電層的多個介層窗（via），而暴露出位於薄膜半導體層之部分上的落著區。此些接觸插塞可包括多晶矽插塞，或相容於用於垂直通道結構之上表面的導電材料的其他材料。接觸插塞2020、2024提供電性連接至部分2070、2071，這些區域與位於主動柱狀體中具有接地選擇線的一側上方之薄通道膜相連（續）。接觸插塞2021、2022、2023、2025、2026、2027提供一電性連接至部分2073、2074、2075、2078、2079以及連接至主動柱狀體中具有串列選擇線之一側上方未標示的區域，包括對應的垂直通道結構2005，此些區域與位於主動柱狀體中具有串列選擇線的一側上方的薄通道膜相連（續）。
【0077】
第15圖係繪示形成位於層間介電層（未繪示）上方的層間連接器2030、2031、2032、2033、2034、2035、2036、2037之之後的結構。層間連接器2030、2031、2032、2033、2034、2035、2036、2037可以包括鎢插塞或其他金屬材料，位於層間介電層之中。於本實施例中，層間連接器2030~2037係於上方對準（aligned over）多晶矽接觸插塞（例如接觸插塞2027），並與多晶矽接觸插塞電性接觸。於本實施例中，此一對準方式可使用無邊界氮化矽製程或其他可提供良好電性連接至下方多晶矽插塞的技術來進行。
【0078】
於其他的實施例中，前述的層間連接可用其他材料之組合製造，或使用單一互連插塞來構成。
【0079】
第16圖係繪示形成第一圖案化導體層，使其與層間連接器（例如2037）接觸之後的結構。其中，第一圖案化導體層包括導線2040、2044以及導體柱2041、2042、2043、2045、2046、2047。此圖案化導線2040、2044連接於反及閘串列具有接地選擇線的一側，且在一些陣列配置中，可作為通用源極線。導體柱2041、2042、2043、2045、2046、2047提供內連線，由反及閘串列之串列選擇線的一側，穿過第一圖案化導體層連接至後述之上方圖案化導體層。
【0080】
第17圖係繪示形成層間連接器2051、2052、2053、2055、2056、2057，由反及閘串列具有串列選擇線的一側，經由如第16圖所述之方法所形成之導體柱（例如導體柱2047）連接到上方圖案化導體之後的結構。層間連接器2051可為橢圓形或是在X軸方向具有更窄寬度（例如約20奈米）的長形，以便於與上方位元線的密集圖案連接。
【0081】
第18圖係繪示在層間連接器2051、2052、2053、2055、2056、2057上方提供第二圖案化導體層，例如一金屬層，之後的結構。在本實施例中，第二圖案化導體層包括位元線2060、2061、2062。此些位元線可採用自對準雙圖案法（self-aligned double patterning，SADP）來進行圖案化，以達到窄線距的效果。如第18圖所繪示，沿著行與位於主動柱狀體之反及閘串列中具有接地選擇線之一側上的垂直通道膜相互連接的薄膜半導體層之部分2070，係利用層間連接器與位於第一圖案化導體層中，用來作為源極參考線的導線2040相互連接。類似地，沿著行與位於主動柱狀體之反及閘串列中具有接地選擇線之一側上的垂直通道膜相連接的薄膜半導體層之部分2071係利用層間連接器與位於第一圖案化導體層中，用來作為源極參考線的導體線2044相互連接。著陣列中第一列而與位於主動柱狀體之反及閘串列中具有串列選擇線之一側相連接的薄膜半導體層之部分2073、2079，係利用層間連接器與第一位元線2060相互連接沿著陣列中的一列而與位於主動柱狀體之反及閘串列中具有串列選擇線的一側相連接的薄膜半導體層之部分2075、2079，係利用層間連接器與第二位元線2061相互連接。沿著陣列中的一列與主動柱狀體之反及閘串列中具有串列選擇線之一側相連接的薄膜半導體層之部分2074、2078，係利用層間連接器與第三位元線2062相互連接。
【0082】
如第18圖係繪示電流路徑2069，其揭示了流經連接於源極選擇線2044與位元線2060之間的U形反及閘串列之電流。圖中的結構繪示了多個位於相對應之偶數與奇數導電條帶疊層之間的主動柱狀體。此主動柱狀體包括具有外表面與內表面的半導體膜。此外導體膜係設置於資料儲存結構上，。其中資料儲存結構位於對應之偶數疊層與奇數疊層的側壁上，並且形成一個記憶胞三維陣列。記憶胞相互連接以形成一電流路徑。此電流路徑自偶數垂直通道膜的上端連通至下端，並且自奇數垂直通道膜的下端連通至上端。
【0083】
第18圖還繪示一記憶元件，其導電條帶疊層係以溝槽分隔。參照位於第一疊層與第二疊層中的導電條帶，即可描繪出U形反及閘串列之層間連接的結構。第一疊層與第二疊層分別具有位於用來分隔這些疊層之溝槽的第一側邊和第二側邊上的多個側壁。資料儲存結構形成在溝槽中之導電條帶的側壁上。垂直通道結構位於第一疊層與第二疊層之間的溝槽中。每一個垂直通道結構包括第一半導體膜及第二半導體膜垂直配置並與溝槽之相對兩側邊上的資料儲存結構接觸，且第一半導體膜及第二半導體膜於溝槽之底部電性連接。第一疊層中的上層導電條帶係配置來作為第一開關，例如串列選擇線開關，的閘極。其中，第一開關具有位於第一半導體膜中的通道；以及第二疊層中的上層導電條帶，係配置來做為第二開關，例如接地選擇線開關，的閘極。其中，第二開關具有位於第二半導體膜中的通道。第一與第二疊層中的中間層導電條帶係配置來做為字元線。第一與第二導電條帶疊層中的底層導電條帶係配置來做為輔助閘極。一或多個圖案化導體層位於疊層上方。第一層間連接器連接第一導體（例如字元線2060）至主動柱狀體中第一半導體膜的頂表面。第二層間連接器連接第二導體（例元及參考導體線2040）至垂直通道結構中第二半導體膜的頂表面。另外，可將額外的垂直通道結構亦設置於相同的第一疊層與第二疊層之間。如此一來，位於溝槽之第二側邊的第二半導體膜會全部電性連接，並可共同連結至相同源極參考線。更進一步，設置額外的垂直通道結構於相同的第一疊層與第二疊層之間，會使位於溝槽之第一側邊的第一半導體膜係全部電性分隔，並使用獨立的層間連接器（例如第三層間連接器）獨立連接至分隔的位元線。
【0084】
位於第三疊層與第二疊層之間的垂直通道結構包括第一半導體膜，沿著介於第二疊層與第三疊層間之溝槽的的第一側邊，並位於第二疊層的側壁上，以及第二半導體膜，沿著介於第二疊層與第三疊層間之溝槽的第二側邊。位於第二疊層與第三疊層之間之垂直通道結構的第一半導體膜可電性連接（透過部分2071）至位於第一疊層與第二疊層之間之垂直通道結構之第二半導體膜。
【0085】
針對如第18圖所示之U形反及閘串列，第1表提供一偏壓配置以施加於選定的記憶胞，來對其進行寫入操作。可透過實驗測試、模擬或是兩者的組合，採用特定的偏壓配置來加以實施。
【0086】
第1表：寫入偏壓


 
【0087】
針對如第18圖所示之U形反及閘串列，第2表提供一偏壓配置以施加於選定的記憶胞來對其進行抹除操作。可透過實驗測試、模擬或是兩者的組合，採用特定的偏壓配置來加以實施。
【0088】
第2表：抹除偏壓
 
【0089】
針對如第18圖所示之U形反及閘串列，第3表提供一偏壓配置以施加於選定的記憶胞來對其進行讀取操作。可透過實驗測試、模擬或是兩者的組合，採用特定的偏壓配置來加以實施。
【0090】
第3表：讀取偏壓
 
【0091】
第19圖係繪示複數個記憶體陣列三維區塊的佈局圖。其中，記憶體陣列包括上述之U形反及閘串列。如圖所示之佈局，六個區塊B1~B6排成一行。這些區塊係沿此行以鏡像形式佈局。複數個導電條帶疊層中的上層圖案也被繪示於此圖中，其中這些導電條帶自與區塊中之其他導電條帶共享之落著墊區域向外延伸。這些疊層的中間層與下層具有相同的佈局，且除了配置為串列選擇線的導電條帶需要被斷開以提供獨立的接觸點之外，可使用相同的圖案化步驟來形成。每一個區塊包括由配置來做為串列選擇線的第一落著區（例如落著區214、215）向外延伸的導電條帶，以及位於下方的多個偶數字元線，以及由配置來做為接地選擇線的第二落著區（例如落著區214、215） 向外延伸的導電條帶，以及位於下方的多個奇數字元線。此些落著區可支持相鄰區塊中的導電條帶。因此，落著區216係用來作為區塊B1與B2中鏡像佈局的導電條帶。落著區214係用來作為區塊B1與B3中鏡像佈局的導電條帶。
【0092】
位於疊層之上層中的串列選擇線被分隔為個別的落著區。因此，區塊B5中之串列選擇線263連接至落著銲墊區264，以及串列選擇線265連接至落著銲墊區266。層間連接器以符號262代表，連接至相對應的串列選擇線落著區（例如264、266）。另外，此圖示還繪示跨過疊層之上層以建立個別連接至位於下方之每一層的梯級狀層間連接器。因此，例如接地選擇線銲墊（位於落著區216之上）包括八個層間連接器，一個連接頂層，六個連接包括奇數字元線的中間層，以及一個連接包括輔助閘極線或其他字元線的底層。例如串列選擇線銲墊（位於落著區215之上）包括多個彼此分隔的層間連接器，分別連接每一個串列選擇線落著區（例如266），以及七個層間連接器以連接下方各層，其中六個用來連接包括偶數字元線的中間層，以及一個用來連接可以包括輔助閘及線或其他字元線的底層。
【0093】
延伸自接地選擇線區域（例如接地選擇線區域217）的導電條帶係與延伸自串列選擇線區域（例如區域215）的導電條帶以一相互交叉的形狀佈局。如區塊B6所示，疊層之上層包括五條接地選擇線GSL0~GSL4以及四條串列選擇線SSL0~SSL3。於此佈局中，所有的接地選擇線GSL0~GSL4係共同連接至位於接地選擇線疊層，例如位於接地選擇線區域217之上的疊層，之頂層的落著區。
【0094】
此結構支援圖中被標示為區塊B1之主動柱狀體陣列佈局的形成。於區塊B1中，主動柱狀體以符號260代表，其用來連接至位元線的層間連接器則以符號261標示之。為避免圖式過於擁擠，用來連接至源極參考線的層間連接器並未被繪示出來。四個主動柱狀體組成之一行係沿著每一個串列選擇線的上方側排列，以及四個主動柱狀體組成之一行係沿著每一個串列選擇線的下方側排列，與位於串列選擇線之上方側的主動柱狀體具有水平方向之偏移，其偏移距離係位元線的線距。這造成了每一條串列選擇線上有八個主動柱狀體，每一側邊有四個。於此具有八層導電條帶的佈局中，字元線的數量分配如下，其中一層提供給接地選擇線與串列選擇線，其中一層提供來作為輔助閘及，剩下六層作為字元線。這使得在每一個主動柱狀體中的U形反及閘串列中包括了十二個以串聯形式排列的記憶胞。導電條帶層的數量係用來決定U形反及閘串列中記憶胞數量的指標。位於每一個串列選擇線上的主動柱狀體數量，決定於此結構中可同時由單一區塊連結至位元線的位元數量。
【0095】
第20圖係繪示穿過三維區塊之中間層，並與配置來作為字元線的導電條帶相交的XY平面剖面圖。此一剖面圖穿過三維區塊其中一層繪示出位於垂直通道結構之間，提供絕緣結構（例如絕緣體3040、3041、3042、3043、3044、3045、3046），並沿著導電條帶分隔相鄰記憶胞通道的絕緣填充物的佈局。第20圖所示之佈局亦繪示出，位於主動柱狀體中之薄通道膜之間的絕緣結構為固態絕緣體的一實施例。固態絕緣體可採用絕緣材料，例如二氧化矽，來加以實現。於此佈局中，繪示了導電條帶3001、3002、3003、3004。每一個導電條帶係設置於個別的導電條帶疊層中。主動柱狀體係設置於導電條代之間。於本實施例中，主動柱狀體包括介電電荷捕捉材料，以多個介電層3010~3012表示。具有代表性的介電電荷材料種類已詳述如前。介電層3010可為阻隔介電層（blocking dielectric），包括與條帶3002接觸的一或多個介電層。介電層3011可包括一或多個介電層，並且與阻隔介電層3010接觸。介電層3012可為穿隧層，可使用一或多個介電層來加以實現，並且分別與介電層3011以及用來作為垂直通道膜之薄膜半導體層3013的外表面接觸。具有垂直通道結構之絕緣結構3050係設置於薄膜半導體層3013之內表面，並分隔薄膜半導體層3013與薄膜半導體層3022。薄膜半導體層3022係為疊層之對向側壁上的記憶胞的垂直通道層，並耦接導電條帶3001。
【0096】
在導電條帶的相對應層上，主動柱狀體的平截頭體具有兩個記憶胞。因此，鄰接於絕緣填充物3044之主動柱狀體包括一個與導電條帶3004接觸的記憶胞3030，以及一個與導電條帶3003接觸的記憶胞3031。而絕緣結構3051分隔這兩個記憶胞3030與3031。第20圖所繪示之層中的記憶胞，包括複數個設置於導電條帶之第一側邊上的記憶胞，例如位於導電條帶3003之第一側邊上的記憶胞3031，以及複數個設置於導電條帶之第二側邊上的記憶胞，例如位於導電條帶3003之第二側邊上的記憶胞3033。沿著導電條帶之第一側邊的記憶胞（例如記憶胞3031、3035、3036） 以一固定間距（uniform pitch）P，在X軸方向上沿著導電條帶3003之第一側邊排列。沿著導電條帶相對一側邊的記憶胞（例如記憶胞3033、3037、3038）亦以固定間距P，在X軸方向上延著導電條帶3003之第二側邊排列。於本實施例中，位於導電條之第一側邊上的記憶胞，在X軸方向上相對於位於導電條之第二側邊上的記憶胞偏移了固定間距之一半（1/2 P）的距離。這構成了交錯式佈局（twisted layout），可允許位於上方的字元線具有更緊密的間距。間距P的長度係經過選擇以符合導電條帶疊層以及前述疊層之側壁上之結構的製造需求。在某些實施例中，此一間距的長度範圍可藉於60奈米至100奈米之間。
【0097】
第21圖，如同第20圖，為穿過三維區塊之一中間層，，並與配置來作為字元線的導電條帶相交的XY平面剖面圖。第20圖中對應結構所使用的元件符號，也適用於第21圖，在此不另外贅述。第21圖之剖面圖係穿過三維區塊中之一層，並繪示位於主動柱狀體中之絕緣結構的佈局，其中絕緣結構包括間隙。舉例而言，介於導電條帶3003與導電條帶3004之間的主動柱狀體中的絕緣結構，包括薄通道膜3063以及薄通道膜3064，也包括包含有間隙3060的絕緣結構，以及位於於薄通道膜3063、3064之內表面上的薄絕緣層3061、3062。當薄通道膜3063、3064包括矽，例如多晶矽，時，薄絕緣層3061、3062可包括二氧化矽。第20圖與第21圖的另一個不同點在於垂直主動柱狀體之間的絕緣結構。第21圖之垂直主動柱狀體之間的絕緣結構包括間隙（例如間隙3070）與薄通道內襯3071。
【0098】
於一個具有代表性的結構中，記憶胞之通道寬度決定於薄通道膜3063、3064在X軸方向的寬度，範圍可介於30奈米至50奈米之間。記憶胞之通道長度係決定於水平導電條帶3003、3004在Z軸方向的厚度，範圍可介於30奈米至50奈米之間。薄通道膜在Y軸方向的厚度，可藉由用來形成本結構之半導體膜的厚度來決定其中，半導體膜的厚度可以足夠薄，例如小於等於10奈米，以提升元件效能，例如降低短通道效應。
【0099】
導電條帶3003、3004之間的間距係根據製造過程來選擇。如此處所述包含多層沉積、用來打開溝槽之底部的多晶矽間隙壁蝕刻、以及用來降低背對背通道耦合，且位於主動柱狀體之絕緣結構中的空氣間隙之實施例，導電條帶3003、3004之間的間距範圍可介於120奈米至160奈米之間。於一具有代表性的實施例中，導電條帶於Y軸方向的寬度範圍可介於30奈米至50奈米的之間。
【0100】
如上所述，圖案化孔洞蝕刻係用來分隔位於導電條帶疊層之間的主動柱狀體。於第20圖與第21圖所繪示的佈局中，此孔洞切穿介電電荷捕捉結構，可暴露導電條帶疊層中導電條帶的側壁，或如第20圖或第21圖所繪示，僅餘留下介電電荷捕捉結構中的一小部分阻隔介電層。第20圖與第21圖中孔洞切割之圖案導致薄通道條帶之寬度與每一個主動柱狀體中的介電電荷捕捉結構之寬度相同。
【0101】
第22A圖與第22B圖係繪示於主動柱狀體之間形成絕緣結構的替代孔洞切割圖案。於第22A圖中，此圖案化孔洞蝕刻並不會去除主動柱狀體之間的介電電荷捕捉結構。因此，每一個主動柱狀體中用來作為介電電荷捕捉結構的多層介電結構包括連續沿著導電條帶4001、4002的穿隧層4012、電荷捕捉層4011，以及阻隔層4010。如圖所示，絕緣結構4020分隔薄通道膜4013、4014。介電電荷捕捉結構延伸進入位於相鄰主動柱狀體之間的區域4025中。薄通道膜4013、4014具有由孔洞蝕刻所決定的通道寬度Wch。
【0102】
第22B圖係繪示採用與形成第20圖與第21圖之結構類似的圖案化孔洞蝕刻所形成之結構。接著，對用來作為薄通道膜之薄膜半導體進行輕微側向凹槽蝕刻（slight lateral recess etch）。因此，使每一個主動柱狀體中的介電電荷捕捉結構包括一個片段4046。其中，片段4046沿著導電條帶4004包括穿隧層4032、電荷捕捉層4031，以及阻隔層4030。鏡像之電荷捕捉結構配置於導電條帶4003之上。介電電荷捕捉結構具有藉由孔洞蝕刻所決定之寬度Wtrp，進而形成間隙（例如間隙4045）延著導電條帶分隔用來作為電荷捕捉結構的多重介電層。薄通道膜4033、4034具有略小於寬度Wtrp之寬度Wch。如圖所述，絕緣結構4040分隔薄通道膜4033、4034。電荷捕捉結構以及被凹槽蝕刻的薄通道膜使記憶胞具有更佳的元件域（device windows）。
【0103】
第23圖係繪示一替代佈局圖案，其中導電條帶5003、5004具有鋸齒型的側壁5005、5006。此鋸齒狀之效果可由例如將用於製造第8圖之結構的圖案化線性蝕刻置換為成對的圖案化孔洞蝕刻，其包括較大孔洞直徑的第一圖案，並於任意順序與較小孔洞直徑的第二圖案結合。用來在鋸齒狀側壁5005、5006上形成介電電荷捕捉結構的介電層沉積步驟會產生弧形佈局。其中，弧形佈局包括阻隔層5030、電荷捕捉層5031，以及與曲形薄通道膜5033接觸的穿隧層5032。介電電荷捕捉結構中薄通道膜5033的曲面可對電荷捕捉記憶胞產生較輕的場增強效應。於本實施例中，空氣間隙5039在主動柱狀體中提供了絕緣結構，用以分隔薄通道膜，且空氣間隙5038在主動柱狀體之間提供了預訂的結構（slated structures）。
【0104】
第24圖係繪示薄通道膜的均勻性，可採用本文中對應於第16圖之內容所述之薄膜沉積製成來達成。於第24圖中，第一導電條帶疊層包括導電條帶5070、5071、5072、5073與絕緣層5080、5081、5082、5083交替排列。相鄰的第二導電條帶疊層包括導電條帶5075、5076、5077、5078與交替排列的絕緣層5084、5085、5086、5087。此些疊層被繪示為具有陡峭斜率的側壁，此係代表深度蝕刻的結果，使其不具有完美的垂直側壁。使用薄膜製程，有別於填充製程，可以使位於疊層之側壁，介電電荷捕捉層（例如介電電荷捕捉層5090）之上方的薄膜層5091、5092之厚度，在疊層的整個深度範圍中都非常均勻。這種薄膜的厚度與均勻性，用於形成垂直薄通道結構時可提升三維陣列中記憶胞之操作的均勻性。
【0105】
第25圖係繪示為可用於本文所述之改良式能隙工程矽-氧化物-氮化物-氧化物-矽（BE-SONOS）介電電荷儲存層的結構簡化圖。
【0106】
介電電荷捕捉結構包括與垂直通道結構6050接觸的穿隧層，包括一複合材料，此複合材料包括一多層結構，此多層結構包括材質為二氧化矽的第一穿隧層6053、材質為氮化矽的穿隧層6054，以及材質為二氧化矽的穿隧層6055。
【0107】
位於通道結構6050之表面6050a且材質為二氧化矽的第一穿隧層6053係，例如使用原位蒸氣產生技術（in-situ steam generation，ISSG）搭配可選擇的氮化製程來形成。其中，氮化製程係利用一氧化氮沉積後退火（post deposition NO anneal）或是於沉積過程對沉積氣氛進行一氧化氮加成（addition of NO to the ambient during deposition）。材質為二氧化矽之第一通道層6053的厚度小於20埃，較佳的是介於7埃至15埃之間。第一通道層6053可使用替代材料，例如氮化氧化物，來形成以增加其耐受性，且/或藉由氟化處理以增加其介面狀態的品質。
【0108】
氮化矽穿隧層6054，又被稱為穿隧氮化物層，位於材質為二氧化矽的第一穿隧層6053之上，使用例如低壓化學氣相沉積（low-pressure chemical vapor deposition，LPCVD），以及使用例如二氯矽烷（dichlorosilane，DCS）與氨作為前驅物，於攝氏680℃的製程條件下形成。於一替代製程中，此氮化物穿隧層包括氮氧化矽，使用類似的製程以一氧化二氮（N2 O）當作前驅物進行製造。材質為氮化矽的穿隧層6054厚度小於30埃，較佳的範圍是介於10埃至30埃之間，例如包括20埃。因其厚度的關係，穿隧層6054較難儲存電荷。
【0109】
穿隧層6054提供較低的電洞能障高度（hole barrier height）以利於電洞注入來進行福勒─諾德漢抹除（Fowler-Nordheim erasing, FN erasing）之。然而，穿隧層6054具有低捕捉效能。各種用於穿隧層6054之材料，相較於矽的價帶偏移分別為：二氧化矽4.4電子伏特，氮化矽1.8電子伏特，五氧化二鉭3.0電子伏特，鈦酸鋇2.3電子伏特，鋯酸鋇3.4電子伏特，二氧化鋯3.3電子伏特，二氧化鉿3.4電子伏特，氧化鋁4.9電子伏特，氧化釔3.6電子伏特，矽酸鋯3.4電子伏特。其中，氮化矽具有最低的電洞能障高度，為1.8電子伏特。僅管如此，其他材料亦可使用。
【0110】
材質為二氧化矽的第二穿隧層6055位於氮化矽穿隧層6054之上，係使用低壓化學氣相沉積或是高溫氧化物（high temperature oxide，HTO）沉積所形成。二氧化矽第二穿隧層之厚度小於45埃，較佳的是介於15埃至45埃之間，例如30埃。第二穿隧層6055提供足夠的能障厚度，以阻擋電荷流失以提升電荷之滯留。第二穿隧層6055可阻擋直接穿隧漏電。亦可使用其他低電荷漏電之氧化物，例如氧化鋁（Al2 O3 ）。
【0111】
於本實施例中，第一電荷儲存層6056包括氮化矽，其厚度大於45埃，較佳的是介於45埃至80埃之間。例如在使用低壓化學氣相沉積來形成的實施例之中，其厚度更包括例如55埃。可採用其他電荷捕捉材料及結構，包括例如氮氧化矽（Six Oy Nz ）、富矽氮化矽、富矽氧化矽，捕捉層包括嵌入式奈米粒子等等。各種上述之電荷捕捉材料可參考美國專利申請案，申請案號為2006/0261401 A1，標題為Novel Low Power Non-Volatile Memory and Gate Stack，由Bhattacharyya發明，公開日為2006年11月23日，該案目前已公告為美國專利案，案號為7,612,403號。高電荷捕捉效能之替代材料為氮氧化物、富矽氮化矽、嵌入式奈米粒子，以及二氧化鉿（HfO2 ）。
【0112】
材質為二氧化矽的第一阻隔層6057位於第一電荷儲存層6056之上，係藉由例如低壓化學氣相沉積或是高溫氧化物沉積所形成。二氧化矽第一阻隔層6057之厚度小於70埃，包括例如介於55埃至70埃之間的範圍，更包括例如50埃。第一阻隔層6057提供足夠的能障厚度，以阻擋電荷儲存層6056與電荷儲存層6059之間的電荷混合及電荷傳輸。亦可使用其他低電荷漏電之氧化物，如氧化鋁。
【0113】
於本實施例中，第二電荷儲存層6059包括氮化矽，其厚度大於30埃，包括例如介於30埃至60埃之間的範圍，例如在使用低壓化學氣相沉積來形成的實施例中，其厚度更包括例如40埃。其他實施例係類似於第一電荷捕捉層。第二電荷儲存層6059於福勒─諾德漢抹除時捕捉電子，藉以停止閘極電子注入，並藉由通道電洞注射允許對第一電荷儲存層6056進行連續抹除。高電子捕捉效能的替代材料，包括氮氧化物、富矽氮化矽、嵌入式奈米粒子，以及二氧化鉿。
【0114】
材質為二氧化矽的第二阻隔層6052位於第二電荷儲存層6059之上並，係使用低壓化學氣相沉積或是高溫氧化物沉積所形成。二氧化矽第二阻隔層6052之厚度小於60埃，包括例如介於30埃至60埃之間的範圍，更包括例如35埃。
【0115】
最後，閘極材料層6058，例如一薄膜半導體層，設置來作為一垂直通道膜，係形成於第二阻隔層6052之上。
【0116】
第26圖係繪示製造一記憶體元件的方法流程圖。此方法包括識別位於基板上之區域，以形成具有如第19圖所述結構之三維記憶體區塊。針對每個區域，此方法包括於基板上形成絕緣層，例如設置二氧化矽層，或其他介電材料，或是基底上材料的組合（請參照步驟3601）。此製程包括形成多個第一導電材料層於絕緣層（例如第18圖之絕緣層1101）之上。其中，此些導電材料層適合作為字元線，可藉由絕緣材料加以分隔，並蝕刻上述這些層，以定義多個導電條帶之疊層（疊層1111、1112等等） （請參照步驟3602）。這些疊層包括至少一底部導電條帶平面層（輔助閘極）、多個中間導電條帶平面層（字元線），以及至少一頂部導電條帶平面層（串列選擇線與接地選擇線）。
【0117】
此方法包括形成一記憶層於導電條帶疊層的側表面，藉以提供資料儲存結構（請參照步驟3603）。，記憶層可包括如第9和第25圖所述之介電電荷捕捉結構。記憶層與導電條帶的側表面接觸。
【0118】
此方法包括於疊層上方的記憶層之上形成半導體薄膜層（例如第10圖中的薄膜層1140）並使半導體薄膜層與記憶層具有共形表面。此半導體薄膜係沿著疊層之間的溝槽側壁往下延伸，並覆蓋於溝槽的底部（請參照步驟3604）。
【0119】
參照第11圖所述，在位於相鄰疊層之側壁上相對兩側的薄膜之間提供絕緣結構（例如第11圖中的填充物1160） （請參照步驟3605）。在一些實施例中，結緣結構包括間隙，至少位於記憶胞形成之區域中。提供絕緣結構的步驟，可包括單純地餘留用來分隔溝槽之相對兩側薄膜的一間隙，而不加以處理。.
【0120】
然後，使用孔洞圖案蝕刻位於導電條帶堆疊之間的結構，藉以在如第12圖所述的記憶胞之區域中，定義出包含有彼此分離之薄垂直通道膜的主動柱狀體（請參照步驟3606）。再於主動柱狀體之間提供絕緣結構。其中，主動柱狀體如可參照上述第20圖、第21圖來形成（請參照步驟3607）。
【0121】
圖案化位於疊層上方的半導體層，藉以定義出位元線銲墊以及源極參考線銲墊（請參照步驟3608）。主動柱狀體包括一個連接位元線銲墊（例如部分2073）的垂直通道膜以及一個一個連接源極參考線銲墊（例如部分2070）的垂直通道膜。其中超過一個主動柱狀體可共用一個源級參考線銲墊。但每一個主動柱狀體僅與單一位元線銲墊連接。
【0122】
此方法可更包括形成具有層間連接器的第一上方圖案化導體層，其可連接至複數個位元線銲墊，並包括複數個全域位元線耦合至感應電路；以及形成第二上方圖案化導體層，其可連接至源極參考線銲墊，並耦接至如第18圖所述的參考電壓源（請參照步驟3609）。又，相同的或是額外的圖案化導體層可包括耦接至位於導電條帶疊層中之串列選擇線條帶、接地選擇線條帶以及字元線銲墊的導體。
【0123】
結果形成主動柱狀體。其中，記憶胞係形成於複數個中間平面層（字元線）的導電條帶與複數個位元線結構之薄垂直通道膜之相對兩側表面之交叉點介面區中的每一個主動柱狀體的平截頭體上。並且，串列選擇開關係設置於偶數疊層中具有頂部平面層（串列選擇線）的介面區上。參考選擇開關係設置於奇數疊層具有頂部平面層（接地選擇線）的介面區上。記憶層可包括可用來作為串列選擇開關和參考選擇開關之閘極介電層的介電層。
【0124】
請參照第26圖與其他本揭露內容，可以理解此製造過程的多個面向。其中一個面向揭露了一種製造方法，其包括下述步驟：形成具有側壁的第一與第二導電條帶疊層；再於第一與第二導電條帶疊層之側壁上形成資料儲存結構；以及於資料儲存結構上形成相對兩側的第一與第二垂直通道膜，並於相對兩側的第一與第二垂直通道膜之間餘留一間隙。將位於相對兩側的第一與第二垂直通道膜連接，以形成U形電流路徑，建構出U形反及閘串列。並且，於第一疊層之上形成第一銲墊，並連接至第一垂直通道膜；以及在第二疊層之上形成第二銲墊，並連接至第二垂直通道膜。此第一銲墊可連接至位元線，以及第二銲墊可連接源極參考線。最後所形成的結構，可用來作為U形反及閘串列的半導體膜，提供了自第一疊層上方之銲墊連通至第二疊層上方之銲墊的電流路徑。
【0125】
第27圖係繪示包括三維垂直薄通道膜反及閘串列之積體電路901的簡化晶片方塊圖。積體電路901包括記憶體陣列960，包括如本文所述的一個或多個具有U形反及閘串列的記憶區塊。其中，U形反及閘串列包括位於積體電路基板上的垂直通道記憶胞。
【0126】
串列選擇線/接地選擇線解碼器940耦接多個串列選擇線/接地選擇線945，並排列於記憶體陣列960中。偶數/奇數層解碼器950耦接多個偶數/奇數字元線955。全域位元線列解碼器970耦接沿著記憶體陣列960之列排列的複數條全域字元線965，用來對記憶體陣列960進行資料讀取與寫入。位址由控制邏輯910提供到匯流排930上，再到列解碼器970、解碼器940以及偶數/奇數層解碼器950。感測放大器與寫入緩衝電路980透過，例如第一資料線975，耦接至列解碼器970。感測放大器與寫入緩衝電路980之寫入緩衝區可存儲用於多層寫入的程式碼，或為儲存程式碼之函數的值，以顯示被選定之位元線的寫入或是抑制狀態。列解碼器970可包括電路，用以選擇性地對記憶體中的位元線施加寫入或是抑制電壓，以回應位於寫入緩衝區中資料值。
【0127】
來自於感應放大器/寫入緩衝電路的感應資料，係經由第二資料線985提供給多層資料緩衝區990。其中，多層資料緩衝區990係經由資料途徑993依序耦合至輸入/輸出電路991。並且在本實施例中，輸入資料係提供至多層資料緩衝區990，用來支在陣列中每一個獨立雙閘記憶胞之每一個獨立側邊上進行的多層寫入操作。
【0128】
輸入/輸出電路991將資料輸出至位於積體電路901的外部目的地。輸入/輸出資料及控制訊號係經由資料匯流排905來進行移動。其中，資料匯流排905介於輸入/輸出電路991、控制邏輯910以及積體電路901上之輸入/輸出埠，或其他積體電路901內部或外部之資料來源之間。而其中，積體電路901內部或外部之資料來源可以是，例如通用處理器或特殊用途應用電路，或提供單晶片系統（system-on-a-chip）功能，並且被記憶體陣列960所支援之的多種模組的組合
【0129】
在第27圖所繪示的實施例中，控制邏輯910使用一偏壓配置狀態機來控制經由位於區塊920中的一個或多個電源供應器所產生或提供之供電電壓，例如讀取、抹除、檢驗或寫入偏壓的應用。控制邏輯910耦合多層資料緩衝器990以及記憶體陣列960。控制邏輯910包括用來控制多層寫入操作的邏輯。於一些實施例中，本文所述的U形垂直反及閘結構以及上述的邏輯係配置來以執行下列方法：
　　使用，例如字元線層解碼器，來選擇陣列中的一層記憶胞；
　　藉由選擇偶數或奇數側的字元線結構來選擇所選之層中垂直通道結構之一側邊；
　　藉由使用位於垂直通道結構之複數行上的串列選擇線開關及接地選擇線開關來選擇陣列中位於所選之行中的多個垂直通道結構；以及
　　將電荷儲存於陣列中一或多個所選之列中之垂直通道結構的所選之一側邊上的所選之層中的電荷儲存點中，以使用位元線電路，像是位於耦接至垂直通道結構中所選之行之全域位元線上的分頁緩衝器來表示資料。
【0130】
於一些實施例中，此邏輯係配置來透過選擇陣列中所選之層中的互相交叉之偶數與奇數字元線結構之一者，例如透過控制偶數與奇數字元線層解碼器，來選擇一層以及選擇一側邊。
【0131】
於一些實施例中，此邏輯係配置用來儲存多層電荷以表示位於所選之側邊上所選之層中的電荷捕捉點中多於一位元的資料。於此狀況，陣列中垂直通道結構之所選之平截頭體中的所選記憶包，會儲存超過多於兩位元，其包括位於記憶胞之每一側邊大於一的位元。
【0132】
控制邏輯910可使用習知技術中的特殊用途邏輯電路來實施。於一替代實施例中，控制邏輯包括通用處理器，此通用處理器可實施於相同的積體電路之上，此積體電路係用來執行電腦程式以控制元件之操作。在又其他實施例中，可利用特殊用途邏輯電路與通用處理器之組合以實施邏輯電路。
【0133】
記憶體陣列960可包括配置來儲存多位元的多個電荷捕捉記憶胞。其藉由回應所儲存之電荷數量建立多重寫入層的方式來儲存多位元，並依序建立記憶胞閾值電壓VT。如上所述，每一記憶胞一位元的實施例可包括本文所述之結構。
【0134】
雖然本技術乃參照上述所選的實施例與範例詳細公開，然而應知道這些範例僅是意在說明而非意圖限制。可想而知，本領域技術人員易於對此做出改進與組合，其改進與組合均包括在本發明之技術精神與下列請求項的範圍內。
1101‧‧‧絕緣層
1105‧‧‧頂層
1121、1122、1123、1124、1125‧‧‧絕緣材料層
1130‧‧‧阻隔層
1131‧‧‧電荷儲存層
1132‧‧‧穿隧層
2040、2044‧‧‧導體線
2060、2061、2062‧‧‧位元線
2069‧‧‧電流路徑
2070、2071、2073、2074、2075、2078、2079‧‧‧部分
AG‧‧‧輔助閘極
GSL‧‧‧接地選擇線
SSL‧‧‧串列選擇線
WL‧‧‧字元線

Claims (41)

  1. 【第1項】
    一種記憶體元件包括複數個記憶胞，包括：
    　　一第一導電條帶疊層(stacks of conductive strips)與一第二導電條帶疊層，二者藉由一第一溝槽(trench)分隔，該第一導電條帶疊層和該第二導電條帶疊層具有複數個導電條帶，每一該些導電條帶具有分別位於該第一溝槽的一第一側壁和一第二側壁上的複數個側壁；
    　　複數個資料儲存結構，位於該些導電條帶之該些側壁上；
    　　一第一垂直通道結構，具有一第一半導體膜垂直配置並與位於該第一溝槽之該第一側壁上的該些資料儲存結構所形成的一第一堆疊接觸，以及具有一第二半導體膜垂直配置並與位於該第一溝槽之該第二側壁上的該些資料儲存結構所形成的一第二堆疊接觸，並在該第一堆疊與該第二堆疊之間形成一電性連接到該第一半導體膜；
    　　該些複數個記憶胞中的多個該些記憶胞具有複數個通道，位於該第一半導體膜與該第二半導體膜中，並具有複數個閘極，位於該第一導電條帶疊層和該第二導電條帶疊層的複數個導電條帶中；以及
    　　一或複數個圖案化導體層，位於該第一導電條帶疊層與該第二導電條帶疊層上方，一第一層間連接器連接位於該或該些圖案化導體層中之一第一導體至該第一半導體膜之一頂表面，以及一第二層間連接器連接位於該或該些圖案化導體層中之一第二導體至該第二半導體膜之頂表面；其中
    　　該第一導電條帶疊層中的一上層導電條帶，係配置來做為一第一開關的一閘極，該第一開關具有位於該第一半導體膜中的一通道，以及該第二導電條帶疊層中的一上層導電條帶，係配置來做為一第二開關的一閘極，該第二開關具有位於該第二半導體中的一通道。
  2. 【第2項】
    如申請專利範圍1所述之記憶體元件，更包括：
    　　複數個垂直通道結構，包括該第一垂直通道結構，以及至少一第二垂直通道結構，該第二垂直通道結構具有一第一半導體膜垂直配置並與位於該第一溝槽之該第一側壁上的該些資料儲存結構接觸，以及具有一第二半導體膜垂直配置並與位於該第一溝槽之該第二側壁上的該些資料儲存結構接觸，並在該第一堆疊與該第二堆疊之間電性連接並連接到該第一半導體膜；以及
    　　其中該第二垂直通道結構之該第二半導體膜之一頂表面係電性連接至該第一垂直通道結構之該第二半導體膜之該頂表面。
  3. 【第3項】
    如申請專利範圍2所述之記憶體元件，更包括一第三層間連接器，連接位於該或該些圖案化導體層中之一第三導體至位於該第二垂直通道結構中之該第二半導體膜之該頂表面。
  4. 【第4項】
    如申請專利範圍2所述之記憶體元件，更包括：
    　一第三導電條帶疊層，與該第二導電條帶疊層相鄰，並藉由一第二溝槽與該第二導電條帶疊層分隔，該第二導電條帶疊層和該第三導電條帶疊層中的每一該些導電條帶，具有分別位於該第二溝槽的一第一側壁和一第二側壁上的複數個側壁；
    　　複數個資料儲存結構，位於該第二溝槽中的該些導電條帶的複數個側壁上；以及
    　　複數個垂直通道結構，包括一第三垂直通道結構，具有一第一半導體膜垂直配置並與位於該第二溝槽之該第一側壁上的該些資料儲存結構所形成的一第二堆疊接觸，以及具有一第二半導體膜垂直配置並與位於該第二溝槽之該第二側壁上的該些資料儲存結構所形成的一第三堆疊接觸，並在該第二堆疊與該第三堆疊之間形成一電性連接到該第一半導體膜；以及
    　　其中該第三垂直通道結構之該第一導電膜之一頂表面係電性連接至該第一垂直通道結構之該第二導電膜之該頂表面。
  5. 【第5項】
    如申請專利範圍4所述之記憶體元件，更包括一第三層間連接器，連接位於該或該些圖案化導體層之一第三導體，至位於該第二垂直通道結構中之該第二半導體膜之該頂表面。
  6. 【第6項】
    如申請專利範圍1所述之記憶體元件，更包括一絕緣結構，分隔該第一半導體膜與該第二半導體膜，於該些記憶胞所配置的該第一垂直通道結構中的複數個截錐體當中。
  7. 【第7項】
    如申請專利範圍1所述之記憶體元件，其中該絕緣結構包括一空隙。
  8. 【第8項】
    如申請專利範圍1所述之記憶體元件，更包括一絕緣層，位於該第一堆疊與該第二堆疊下方。
  9. 【第9項】
    一種記憶體元件，包括：
    　　複數個導電條帶疊層，該些導電條帶疊層包括具有複數個側壁的複數個偶數疊層(even stacks)以及複數個奇數疊層(odd stacks)，該些導電條帶疊層中的至少一部份導電條帶配置來作為複數條字元線(word lines)；
    　　複數個資料儲存結構，位於該些偶數疊層與該些奇數疊層的該些側壁上；以及
    　　複數個主動柱狀體(active pillars)，位於該些導電條帶疊層中相應的該些偶數疊層與該些奇數疊層之間，該些主動柱狀體包括複數個半導體膜，該些半導體膜包括複數個外表面與內表面，該些外表面配置在位於該些導電條帶疊層中之該些偶數疊層與該些奇數疊層中相應的該些側壁上，形成由複數個記憶胞所構成的一三維陣列，並彼此連接以形成自該些偶數疊層之一偶數垂直通道膜(even vertical channel film)之一上端連通至一下端的一電流路徑(current path)，以及以形自該些奇數疊層之一奇數垂直通道膜(odd vertical channel film)的一下端連通至一上端的一電流路徑；以及
    　　其中該些偶數疊層包括複數個上層配置為複數條串列選擇線，以及該奇數疊層的包括複數個上層配置為接地選擇線。
  10. 【第10項】
    如申請專利範圍9所述之記憶體元件，其中該些複數個主動柱狀體中之多個主動柱狀體包括一固態介電材料，分隔該偶數垂直通道膜與該奇數垂直通道膜。
  11. 【第11項】
    如申請專利範圍9所述之記憶體元件，其中該些複數個主動柱狀體中之多個主動柱狀體包括一間隙(gap)，分隔該偶數垂直通道膜與該奇數垂直通道膜。
  12. 【第12項】
    如申請專利範圍9所述之記憶體元件，更包括一控制電路，配置來提供該些偶數疊層和該些奇數疊層中之該些導電條帶不同的偏壓。
  13. 【第13項】
    如申請專利範圍9所述之記憶體元件，其中沿著該偶數垂直通道膜和該奇數垂直通道膜設置的該些記憶胞具有小於10奈米(nm)的通道寬度。
  14. 【第14項】
    如申請專利範圍9所述之記憶體元件，其中該些資料儲存結構包括複數個多層介電電荷捕捉結構。
  15. 【第15項】
    如申請專利範圍14所述之記憶體元件，更包括一或複數個圖案化導體層，位於該些導電條帶疊層之上，包括複數條位元線，以及複數個層間連接器，連接該些位元線至相應的該些主動柱狀體。
  16. 【第16項】
    如申請專利範圍9所述之記憶體元件，其中該些偶數疊層及該些奇數疊層至少一者包括複數個下層，配置為複數個輔助閘極(assist gates)。
  17. 【第17項】
    如申請專利範圍9所述之記憶體元件，更包括一或複數個圖案化導體層，位於該些導電條帶疊層之上，包括複數條位元線，以及至少一源極線，以及複數個層間連接器，該些層間連接器連接該些位元線至相應的該偶數垂直通道膜並且連接該至少一源極線至相應的該奇數垂直通道膜。
  18. 【第18項】
    如申請專利範圍9所述之記憶體元件，其中該些導電條帶疊層導係排列於複數個區塊(block)中；在一特定區塊中，位於一奇數疊層之一特定層中的多個該些導電條帶，係配置為一梳狀結構，該梳狀結構具有自一奇數平板延伸出來的複數個條帶，以及位於一偶數疊層之該特定層中的該些導電條帶，係配置為一梳狀結構，該梳狀結構具有自一偶數平板延伸出來的複數個條帶，於該特定區塊中自該奇數平板與該偶數平板延伸出來的該些條帶係相互交叉(interdigitated)。
  19. 【第19項】
    一種記憶體元件，包括：
    　　複數個導電條帶疊層，該些導電條帶疊層包括複數個偶數疊層以及複數個奇數疊層；
    　　複數個主動柱狀體，排列於該些導電條帶疊層中相應的之該些偶數疊層與該些奇數疊層之間，該些主動柱狀體包括一數垂直通道膜與一奇數垂直通道膜，該偶數垂直通道膜與該奇數垂直通道膜具有複數個外表面與複數個內表面，定義出複數個位於該偶數垂直通道膜與該奇數垂直通道膜之該些外表面與相對應的該些偶數疊層與該些奇數疊層中之複數個導電條帶之間的複數個交叉點(cross-points)上之複數個介面區(interface regions)上的一多層陣列(multi-layer array)，該偶數垂直通道膜與該奇數垂直通道膜相互連接，以分別自該偶數垂直通道膜之一上端至一下端，及自該奇數垂直通道膜的一下端連通至一上端形成一電流路徑；
    　　一三維陣列，包括複數個偶數記憶胞以及複數個奇數記憶胞，該些偶數記憶胞位於該些介面區，可經由該偶數疊層中之該些導電條帶及該些主動柱狀體進行存取，該些奇數記憶胞位於該些介面區，可經由該奇數疊層中之該些導電條帶及該些主動柱狀體存取，其中位於一特定主動柱狀體上之該些偶數記憶胞與該些奇數記憶胞係配置來做為一反及閘串列(NAND string)；
    　　位於該些偶數疊層中之一上層中的複數個導電條帶，係配置於一特定主動柱狀體上用來做為該反及閘串列的複數個串接選擇線(string select lines)；
    　　位於該些奇數疊層中之一上層中的複數個導電條帶，係配置於一特定主動柱狀體上用來做為該反及閘串列的複數個接地選擇線(ground select lines)；
    　　位於該些偶數疊層與該些奇數疊層中的複數個中間層的複數導電條帶，係配置於一特定主動柱狀體上用來做為該反及閘串列之複數個字元線；
    　　位於該些偶數疊層與該些奇數疊層中之一下層的複數導電條帶，係配置來做為複數個輔助閘極；以及
    　　一控制電路，配置來將不同的偏壓施加至該些偶數疊層與該些奇數疊層中的該些導電條帶。
  20. 【第20項】
    如申請專利範圍19所述之記憶體元件，更包括一或複數個圖案化導體層位於該些導電條帶疊層上，該或該些圖案化導體層包括複數個位元線、至少一源極線，以及複數個層間連接器，該些層間連接器連接該些字元線至相應的該偶數垂直通道膜，以及連接該至少一源極線至相應的該奇數垂直通道膜。
  21. 【第21項】
    如申請專利範圍19所述之記憶體元件，其中該些複數個主動柱狀體中的多個該些主動柱狀體包括一固態介電材料，分隔該偶數垂直通道膜與該奇數垂直通道膜。
  22. 【第22項】
    如申請專利範圍19所述之記憶體元件，其中該些複數個主動柱狀體中的多個該些主動柱狀體包括一間隙，分隔該偶數垂直通道膜與該奇數垂直通道膜。
  23. 【第23項】
    如申請專利範圍19所述之記憶體元件，其中該些導電條帶疊層係排列於複數個區塊中；並且在其中一特定之區塊中，位於一偶數疊層之一特定層的複數個導電條帶，係配置為一梳狀結構，該梳狀結構具有自一偶數平板延伸出來的複數個條帶，以及位於一奇數疊層之該特定層之該些導電條帶係配置為一梳狀結構，該梳狀結構具有自一奇數平板延伸出來的複數個條帶，於該區塊中自該奇數平板與該偶數平板延伸出來的該些導電條帶係相互交叉。
  24. 【第24項】
    如申請專利範圍19所述之記憶體元件，其中該些記憶胞包括複數個電荷儲存結構。
  25. 【第25項】
    一種記憶體元件，包括：
    　　具有複數個導電條帶的一第一疊層與一第二疊層，該第一疊層與該第二疊層具有複數個側壁；
    　　複數個資料儲存結構，位於該第一疊層與第二疊層之該些側壁上；
    　　一第一垂直通道膜與一第二垂直通道膜，該第一垂直通道膜與該第二垂直通道膜各自具有複數個外表面與複數個內表面，該些外表面配置於該些資料儲存結構上，而該些資料儲存結構位於該第一疊層與該第二疊層之複數個側壁之上的；其中該第一垂直通道膜包括一平板於位該第一疊層上，該第二垂直通道膜包括一平板位於該第二疊層上，並且該第一垂直通道膜與第二垂直通道膜在遠離該些平板的一端相互連接，以形成自位於該第一疊層上之該平板連通至位於該第二疊層上之該平板的一電流路徑；以及
    　　一或複數個圖案化導體層，位於該第一疊層與該第二疊層之上，包括一位元線以及一源極線，以及複數個層間連接器，該層間連接器連接該位元線至位於該第一疊層上的該平板，並連接該源極線至該第二疊層上的該平板。
  26. 【第26項】
    如申請專利範圍25所述之記憶體元件，更包括一固態介電材料，位於該些第一垂直通道膜與該些第二垂直通道膜之該些內表面之間。
  27. 【第27項】
    如申請專利範圍25所述之記憶體元件，更包括一間隙，位於該些第一垂直通道膜與該些第二垂直通道膜之該些內表面之間。
  28. 【第28項】
    如申請專利範圍25所述之記憶體元件，其中該些第一垂直通道膜與該些第二垂直通道膜具有小於10奈米的厚度。
  29. 【第29項】
    如申請專利範圍25所述之記憶體元件，其中該些資料儲存結構包括一多層介電電荷捕捉結構。
  30. 【第30項】
    如申請專利範圍25所述之記憶體元件，其中該第一疊層與該第二疊層二者中之至少一者包括位於該該第一疊層或該第二疊層之一底層中的一導電條帶，該導電條帶配置來作為一輔助閘極。
  31. 【第31項】
    一種記憶元件的製造方法，包括：
    　　形成具有複數個導電條帶的一第一疊層與一第二疊層，使其具有複數個側壁；
    　　形成複數個資料儲存結構於該第一疊層與該第二疊層的該些側壁上；以及
    　　形成一第一垂直通道膜與一第二垂直通道膜於該第一疊層與該第二疊層的該些側壁上的該些資料儲存結構之上，該第一垂直通道膜包括一第一平板，位於該第一疊層之上，且位於該第一垂直通道膜的一上端；以及該第二垂直通道膜包括一第二平板，位覆蓋於該第二疊層之上，且位於該第二垂直通道膜的一上端，該第一垂直通道膜與該第二垂直通道膜於遠離該些平板的一端相互連接，以形成一電流路徑自位於該第一疊層上之該平板連通至該第二疊層上之該平板。
  32. 【第32項】
    如申請專利範圍31所述之方法，更包括形成一固態介電材料於該第一垂直通道膜與該第二垂直通道膜之間。
  33. 【第33項】
    如申請專利範圍31所述之方法，更包括留有一間隙於該第一垂直通道膜與該第二垂直通道膜之間。
  34. 【第34項】
    如申請專利範圍31所述之方法，其中該第一垂直通道膜與該第二垂直通道膜具有小於10奈米的厚度。
  35. 【第35項】
    如申請專利範圍31所述之方法，其中形成該些電荷儲存結構包括形成一多層介電電荷捕捉結構於該些側壁上。
  36. 【第36項】
    如申請專利範圍31所述之方法，其中該第一疊層與該第二疊層二者中至少一者包括該第一疊層或該第二疊層之一底層中的一導電條帶，該導電條帶具有大於該第一疊層或該第二疊層中複數個上方導電條帶之至少一者的一厚度。
  37. 【第37項】
    如申請專利範圍31所述之方法，更包括一或複數個圖案化導電層位於該第一疊層與該第二疊層之上，包括一位元線包括一位元線以及一源極線以及複數個層間連接器，該層間連接器連接該位元線至位於該第一疊層上之該平板，並連接該源極線至該第二疊層上之該平板。
  38. 【第38項】
    如申請專利範圍31所述之方法，在形成該第一疊層與該第二疊層之前，更包括於形成一絕緣層於該第一疊層與該第二疊層之下，且其中該第一垂直通道膜與該第二垂直通道膜比此連接，並跨越位於該第一疊層與該第二疊層底部的該絕緣層。
  39. 【第39項】
    如申請專利範圍31所述之方法，其中形成該第一疊層與該第二疊層的步驟更包括：
    　　形成被複數個絕緣材料層分開的複數個導電材料層，；以及
    　　於該些絕緣材料層和該些導電材料層中蝕刻出至少一凹槽，以定義該第一疊層與該第二疊層。
  40. 【第40項】
    如申請專利範圍39所述之方法，其中形成該些垂直通道膜更的步驟包括：於該第一疊層與該第二疊層之上沉積一半導體材料層，並於該半導體材料層中蝕刻出一圖案以定義該第一垂直通道膜與該第二垂直通道膜。
  41. 【第41項】
    如申請專利範圍40所述之方法，其中形成該資料儲存結構的步驟更包括：形成複數個介電材料層於該第一疊層與第二疊層的該些側壁之上。
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