CN106206583A - U型垂直薄通道存储器 - Google Patents

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Abstract

本发明公开了一种存储元件，可配置来做为一种三维与非门快闪存储器，包括多个导电条带叠层，其又包括具有侧壁的多个偶数叠层与多个奇数叠层。叠层中部分的导电条带可配置来做为字线。多个数据储存结构配置于偶数叠层与奇数叠层的侧壁上。介于导电条带的相对应偶数叠层与奇数叠层之间的有源柱状体包括偶数半导体膜与奇数半导体膜，在叠层间沟道的底部连接，并具有外表面与内表面。外表面连接对应偶数叠层与奇数叠层的侧壁上的数据储存结构，形成存储单元所构成的三维阵列；内表面以可包括一间隙的绝缘结构分隔。半导体膜可为具有U型电流路径的薄膜。

Description

U型垂直薄通道存储器
技术领域
本发明涉及一种高密度存储元件，尤其涉及一种借助多层存储单元平面排列以提供三维立体阵列的存储元件。
背景技术
随着集成电路元件的临界尺寸缩小到了通用存储单元技术领域(common memory cell technologies)的极限，设计师正持续寻找将多层存储单元平面加以堆叠的技术，以达成更大储存容量、更少每位元成本。举例而言，在Lai，et al.，“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory，”IEEE Int′l Electron Devices Meeting，11-13Dec.2006之中，以及在Jung et al.，“Three Dimensionally Stacked NAND FlashMemory Technology Using Stacking Single Crystal Si Layers on ILD andTANO S Structure for Beyond 30nm N ode，”IEEE Int′l Electron DevicesMeeting，11-13Dec.2006之中，薄膜电晶体技术被应用于电荷捕捉存储技术中。
在Katsumata，et al.，“Pipe-shaped BiCS Flash Memory with 16StackedLayers and Multi-Level-Cell Operation for Ultra High Density StorageDevices，”2009Symposium on VLSI Technology Digest of Technical Papers，2009中描述了另一个在电荷捕捉存储技术中提供垂直与非门元件(NAND)的结构。Katsumata等人所描述的结构包括一垂直与非门，并使用硅-氧化物-氮化物-氧化物-硅(SONOS)电荷捕捉技术在每一个栅极/垂直通道界面上建立一存储点。这个存储器结构，是以排列成与非门的垂直通道的半导体材料柱、与基板邻接的下层选择门以及位于顶端的上层选择门为基础；使用与半导体材料柱相交的平面字线层来形成多个水平字线；并在各层中形成所谓的环绕式栅极存储单元(gate all around the cell)。
Katsumata等人建议可以使用每单元多位元(multiple-bit-per-cell)写入技术来实施此结构。这些每单元多位元写入技术需要精细掌控阈值电压，使得读取与写入的扰动特征(disturb characteristics)更加关键。因此，即便采用高密度三维快闪存储器技术，数据储存的密度仍会受到限制。
因为半导体材料柱与介电电荷捕捉结构使用相对较大的横截面而限制了扰动，三维存储结构的密度因此受到限制。
因此有需要提供三维集成电路存储器，一种具有低制造成本、可靠、非常小的存储器元件，以及高的数据密度的结构。
发明内容
本发明描述了一种垂直薄通道存储器，其可配置来做为一三维与非门快闪存储器。在存储器中，垂直薄通道存储单元沿着包括U形半导体薄膜的垂直有源柱状体排列，提供具有沿着柱状体的长轴两侧电性分离，并在底部电性连接的半导体薄膜的结构。有源柱状体配置在导电条带叠层之间，其中导电条带叠层可用来作为字线，并具有存储单元在其间。这种结构的结果是，使每一个有源柱状体的平截头体(frustum)形成两个存储单元，其中每一个位于平截头体的存储单元包括一个位于有源柱状体一侧的半导体薄膜之中的通道。另外，此阵列还可被配置来进行每位址多位元的操作。可提供以串联方式连接多个存储单元的与非门串列(NAND string ofseries)，此与非门串列包括沿着单一有源柱状体的U形路径排列的多个存储单元。
如本发明所描述的一实施例，存储元件包括多个导电条带叠层，导电条带叠层包括多个偶数叠层与奇数叠层。多个有源柱状体包括U形半导体薄膜，排列在导电条带叠层中对应的偶数叠层与奇数叠层之间，在有源柱状体的相对两侧面与对应的偶数叠层与奇数叠层的导电条带的交叉点的介面区定义出一多层阵列。有源柱状体可包括第一与第二垂直通道膜，电性连接于底部，并具有沿着有源柱状体长轴的外表面与内表面。外表面配置在位于第一与第二叠层侧壁上的数据储存结构上。绝缘结构，例如间隙(gap)，至少位于存储单元所配置的平截头体上，用来分隔垂直通道膜。垂直通道膜可为薄膜半导体材料，其中“薄膜”一词在此是指约10纳米(nm)或10纳米以下的厚度。此一薄膜的厚度范围可用来抑制存储单元的短通道效应，以提升元件的效能。而且，对比于现有技术，此薄膜的厚度范围使均匀的通道厚度得以实现，而较少取决于存储单元的水平位置。而且，此结构提供了由导电条带的厚度而非由蚀刻布局图案来决定的通道长度尺寸。这使存储单元具有非常短且均匀的通道长度成为可能。结合短通道以及由薄通道膜所提升的短通道效能，可得到高密度良好效能的存储器。
本发明公开了一种具有U形与非门串列的三维阵列，其中U形与非门串列包括串接的偶数与奇数存储单元。偶数存储单元被配置在一介面区中，可透过有源柱状体与偶数叠层中的导电条带进行存取。奇数存储单元被配置在一介面区中，可透过有源柱状体与奇数叠层中的导电条带进行存取。有源柱状体顶部的平截头体包括位于奇数侧的第一开关，以及位于偶数侧的第二开关。第一开关可由位于奇数叠层的顶部导电条带中的信号所控制，第二开关可由偶数叠层的顶部导电条带中的信号所控制。第一开关(例如接地选择线，GSL)可用来将与非门串列连接至一通用源极线，或其他参考线，而第二开关(例如串列选择线，SSL)可用来将与非门串列连接至一位源极线，或耦合至感应电路的其他导线。配置控制电路来提供不同的偏压至偶数与奇数导电条带，并且可配置成借助其中之一或多于之一的导电条带来执行写入操作，数据位元可被存储在被选择的有源柱状体中特定平截头体中的偶数存储单元或奇数存储单元之中。
位于偶数叠层与奇数叠层的中间层的导电条带可配置来做为位于特定有源柱状体上的U形与非门串列的第一部分与第二部分的字线。偶数叠层与奇数叠层中下层导电条带可配置来做为反相辅助栅极线(inversionassist gate lines)以增加在柱状体底部的半导体薄膜的导电性。
导电条带叠层排列成区块状，并且在特定区块中，奇数叠层中特定层的导电条带配置为梳状结构，此梳状结构具有自奇数平板延伸出的导电条带，以及在偶数叠层中特定层的导电条带配置为梳状结构，此梳状结构具有自偶数平板延伸出的导电条带，在特定区块中自奇数与偶数叠层延伸出的导电条带相互交叉。
本发明也提供制造此处所述的存储元件的方法。在一实施例中，此制造方法包括下述步骤：形成一层薄膜半导体位于导电条带叠层之上，包含形成在导电条带叠层之间沟道的侧壁上。之后，图案化薄膜半导体层以在沟道的相对两侧形成薄垂直通道膜，使位于相对两侧的垂直通道膜之间具有包括有间隙的一绝缘结构。
本发明的其他方面以及优点可见于附图及以下的详细叙述，以及本申请的权利要求书。
附图说明
图1为包含垂直通道结构的三维存储元件的简化结构透视图；
图1A为图1中位于单一有源柱状体上的与非门串列的电路示意图；
图2为根据本发明所述的结构所绘示的位于单一有源柱状体上的U形与非门串列的电路示意图；
图2A为位于三维存储元件中具有U形垂直通道膜的有源柱状体的剖面示意图；
图3为位于三维存储元件中的U形垂直通道膜的下部结构透视图；
图4与图2类似，为三维存储元件中有源柱状体的串列选择电晶体结构透视图；
图5为三维存储元件中具有被间隙分隔的薄通道膜结构的有源柱状体的两个平截头体以及存储单元的结构透视图；
图6为具有位于偶数边与奇数边的存储单元以及薄通道膜结构的有源柱状体平截头体的结构俯视图；
图7为用来形成本发明所述的三维阵列的薄膜垂直通道结构的结构透视图；
图8至图18为形成三维与非门的各个制造阶段的结构透视图；
图19为本发明中三维与非门的字线、串列选择线与接地选择线的布局图；
图20为根据本发明的一实施例绘示的薄通道膜三维与非门结构的布局图；
图21为根据本发明的另一实施例绘示的具有间隙用来分隔相反两侧的垂直通道膜的薄通道三维与非门的布局图；
图22A至图22B为根据本发明的数个替代实施例所绘示的三维与非门结构的有源柱状体的结构剖面图；
图23为根据本发明的另一替代实施例绘示的三维与非门结构的有源柱状体的结构剖面图；
图24为位于本发明所述的导电条带叠层的侧壁上的薄通道膜的结构剖面图；
图25为一种适用于本发明的三维与非门存储器中的储存结构；
图26为制造双栅垂直通道结构的方法流程图；
图27为包括具有薄通道结构的三维存储阵列的集成电路存储器的方块图。
【附图标记说明】
50：垂直通道结构
51a：供串列选择线电晶体通道本体的一部分
51b：供串列选择线电晶体通道本体的另一部分
52：绝缘层 53：夹层
54、55：导电条带 56、57：导电膜
58、59：字线 60、61：辅助栅极线
62、63：导电膜 69：电荷储存元件
70、71：存储单元
80-1、80-2、80-3、80-4：薄膜半导体条带
80a、80b、81a、81b：垂直通道膜
82：串列选择线 83：接地选择线
84、85：存储储存结构 86：间隙
87：间隙 90、91、92、93：字线
94、96：存储单元 95：区域
100：存储元件 101：底栅极
118：字线接点 119：源极线接点
120：垂直通道结构 121、121-E、121-O：与非门串列125：参考线 126：层间导体
127：接点 128：位线接点
129：通用源极线接点 130：连接元件
131：第一开关 132：第二开关
134：底层 135：辅助栅极结构
140：垂直导电元件 148：有源柱状体
149：叠层 150：焊垫
161：接地选择线 162：串列选择线
163：字线 179：参考选择开关
180：交叉点 190：串列选择开关
214、215、216：落着区 217：接地选择线区域
260：有源柱状体 261：层间连接器
262：层间连接器 263、265：串列选择线
264、266：落着焊垫区 300：水平导电条带
301、302：垂直通道膜 303、304：数据储存结构
305：存储单元 310、311：半导体膜
310a、311a：外表面 310b、311b：内表面
314：区域 316：间隙
320：数据储存结构 330、331、332、333：导电条带
350：存储单元 901：集成电路
905、930：汇流排 910：控制逻辑
920：区块 940、950、970：解码器
945：串列选择线/接地选择线 955：字线
960：存储阵列 965：全域字线
975、985：数据线 980：写入缓冲电路
990：多层数据缓冲区 991：输入/输出电路
993：数据途径 1101：绝缘层
1105：顶层 1110、1111、1112、1113：叠层
1121、1122、1123、1124、1125：绝缘材料层
1130：阻隔层 1131：电荷储存层
1132：隧穿层 1140：薄层
1140-E、1140-O：区域 1141：区域
1160：填充物 1161：间隙
1162：区域 1163：区域
2000、2001、2002、2003、2004、2005：垂直通道结构
2011：间隙 2011-E、2011-O：叠层
2012：绝缘材料层
2020、2021、2022、2023、2024、2025、2026、2027：接触插塞
2030、2031、2032、2033、2034、2035、2036、2037、2051、2052、2053、2055、2056、2057：层间连接器 2040、2044：导体线
2041、2042、2043、2045、2046、2047：导体柱
2060、2061、2062：位线 2069：电流路径
2070、2071、2073、2074、2075、2076、2077、2078、2079：部分
3001、3002、3003、3004：导电条带
3010、3011、3012：介电层 3013、3022：薄膜半导体层
3030、3031、3033、3035、3036、3037、3038：存储单元
3040、3041、3042、3043、3044、3045、3046：绝缘体
3050、3051：绝缘结构
3060：间隙 3061、3062：薄绝缘层
3063、3064：薄通道膜 3070：间隙
3071：薄通道内衬
3601：在基板上形成绝缘层
3602：在绝缘层上形成多个第一导电材料层
3603：在导电条带叠层的侧表面上形成一数据储存结构
3604：在叠层上方的存储层上形成半导体薄膜，并使半导体薄膜沿着叠层之间的沟道侧壁往下延伸，并覆盖沟道的底部
3605：在位于相邻叠层的侧壁上相对两侧的薄膜之间提供绝缘结构
3606：进行图案化，以定义出包含有彼此分离的薄垂直通道膜的有源柱状体
3607：在有源柱状体之间提供绝缘结构
3608：图案化半导体层，由此定义出位线焊垫以及源极参考线焊垫
3609：形成第一上方图案化导体层，连接至多个位线焊垫；以及形成第二上方图案化导体层，连接至源极参考线焊垫
4001、4002、4003、4004：导电条带
4010、4030、5030：阻隔层 4011、4031、5031：电荷捕捉层
4012、4032、5032：隧穿层
4013、4014、4033、4034、5033：薄通道膜
4020：绝缘结构 4025：区域
4045：间隙 4046：片段
5003、5004：导电条带 5005、5006：侧壁
5038、5039：空气间隙
5070、5071、5072、5073、5075、5076、5077、5078：导电条带
5080、5081、5082、5083、5084、5085、5086、5087：绝缘层
5090：介电电荷捕捉层 5091、5092：薄膜层
6050：通道结构 6050a：表面
6052、6057：阻隔层 6053、6054、6055：隧穿层
6056、6059：电荷储存层 6058：栅极材料层
AG：辅助栅极 BL：位线
CSL：通用源极线 GSL、GSL0～GSL4：接地选择线SL：源极线 SSL、SSL0～SSL3：串列选择线
WL：字线
具体实施方式
本发明内容的实施例的详细说明参照附图1～27。
图1为具有独立双栅结构的三维存储元件100的示意图。此三维存储元件100为根据，在2014年8月28日提出申请的美国专利申请号14/471,788的共同申请案的三维垂直通道技术所绘示，其中该申请案将通过引用并插入此处(incorporated by reference)的方式，将此专利全文收载于本发明内容之中。
存储元件100包括存储单元的与非门串列阵列，配置于一独立双栅垂直通道(independent double gate vertical channel，IDGVC)存储阵列，每个垂直通道具有两个与非门串列，适合于每单元多位元的数据储存。存储元件100包括一集成电路基板，以及被绝缘材料分隔的多个导电条带叠层，其包括了至少一底层(接地选择线)、多个中间层(字线)，以及一顶层(串列选择线)。在图1所绘示的实施例中，一导电条带叠层149包括了一底部平面层(接地选择线)、范围自WL0至WLN-1的多个中间平面层(字线)，以及一顶部平面层(串列选择线)，其中N可为8、16、32、64等等。相邻的偶数字线WLi与奇数字线WLi+1相连接以分开偏压电路(未绘示)，如此一来位于两相邻字线之间的每一个垂直通道结构的平截头体中的两个电荷储存点可被分别存取并用于数据储存。独立字线的排列方式，可通过例如连接偶数字线至第一偏压结构，以及连接奇数字线至另一分开的偏压结构来加以实现，其详细的实施方式将描述如下。
用来作为字线、串列选择线以及接地选择线的导电条带可包括各种材料，这些材料包括掺杂半导体、金属，以及导电化合物，包括含有硅、锗、锗化硅、碳化硅、氮化钛、氮化钽、钨及铂的材料。
垂直通道结构(例如垂直通道结构120)为存储元件中位线结构的一部分，并可包括适于作为存储单元的通道的半导体材料，这些材料例如包括硅、锗、锗化硅、砷化镓、碳化硅，以及石墨烯。
在所说明的范例中，多个字线结构正交排列于多个叠层之上并与叠层表面共形，还包括位于叠层之间，用来作为垂直通道结构120的叠层间半导体本体元件(inter-stack semiconductor body elements)；以及位于这些叠层上方，并且连接叠层间垂直通道结构120的连接构件130。连接构件130，在此实施例中，包括一半导体，例如多晶硅，具有相对高的掺杂浓度，故而可以具有比叠层间的垂直通道结构120高的导电性。其中，叠层间的垂直通道结构120是构造用来提供通道区域(channel regions)给位于叠层中的存储单元。在一替代实施方式中，这些连接元件可以是利用层间连接器或是插塞连接至垂直通道结构的一部分分上方的图案化金属层(overlyingpatterned metal layers)。
存储元件(memory device)包括存储层，例如数据储存结构，位于交叉点180的介面区上。其中，交叉点180位于叠层中多个中间平面层(字线)中的偶数与奇数导电条带的侧表面和多个字线结构的叠层间垂直通道结构120之间。
存储层可包括多层数据储存结构，由快闪存储技术可知，包括例如氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)、硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)、能隙工程硅-氧化物-氮化物-氧化物-硅(bandgap engineeredsilicon-oxide-nitride-oxide-silicon，BE-SONOS)、氮化钽、氧化铝、氮化硅、氧化硅、硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)以及高介电常数金属能隙工程硅-氧化物-氮化物-氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MABE-SONOS)。在其他实施例中，存储层可以是如后述图25所示的介电电荷捕捉结构，并详述于本案的共同申请案：美国专利14/309,622，标题为Bandgap-Engineered Memory with Multiple Charge Trapping Layers StoringCharge，由吕函庭发明；该申请案将通过引用并入的方式，将此专利全文收载于本发明内容之中。
在一代表元件中，存储材料介电层115可包括一能隙工程复合隧穿介电层，包括一层少于2纳米厚的二氧化硅、一层少于3纳米厚的氮化硅，以及一层少于4纳米厚的二氧化硅。在一实施例中，该复合隧穿介电层由超薄二氧化硅层O1(例如厚度为15埃()以下)、超薄氮化硅层N1(例如厚度为30埃以下)，以及超薄二氧化硅层O2(例如厚度为35埃以下)所构成，可在从半导体本体介面起算15埃或更少的偏移距离(offset)上，测得价带能阶增加了约2.6电子伏特(eV)。O2层通过一低价带能阶(高空穴空穴隧穿壁障)及一高导带能阶的区域，使N1层自电荷捕捉层分离，约第二偏移距离(例如距离介面约30～45埃)。此电场足以促使空穴空穴隧穿进而抬升第二位置的价带能阶，到达有效消除空穴空穴隧穿壁障的程度。由于，此第二位置自介面起算的距离较远。因此，O2层不会显著干扰辅助空穴空穴隧穿的电场，同时提高了隧穿介电层在低场状况下阻止漏电的能力。上述这些层可使用，例如低压化学气相沉积(low pressurechemical vapor deposition，LPCVD)，来共形沉积。
在此一实施例中，存储材料介电层115中的电荷捕捉层包括厚度大于50埃的氮化硅层，在此一实施例中，包含通过，例如低压化学气相沉积所形成，厚度约70埃的氮化硅层。也可以采用其他电荷捕捉材料与结构，包括例如氮氧化硅(SixOyNz)、富硅氮化硅、富硅氧化硅，捕捉层包括嵌入式纳米粒子等等。
在此一实施例中，存储材料介电层115的阻挡介电层包括厚度大于50埃的二氧化硅层，包含通过，例如低压化学气相沉积或以湿炉氧化工艺(wet furnace oxidation process)将氮化物进行其他湿式氧化，形成厚度例如，在此一实施例中，约90埃的二氧化硅。其他阻挡介电层可包括高介电常数材料，例如氧化铝。
用于形成前述能隙工程硅-氧化物-氮化物-氧化物-硅或氧化物-氮化物-氧化物薄膜及通道材料的沉积技术，可以使用传统的低压化学气相沉积方法来进行。另一方面，例如原子层沉积(atomic layer deposition，ALD)等工具可利用来形成这些膜。在串列选择线与接地选择线层区域的栅极介电层可使用相较于存储层不同的组成。
垂直通道结构与其数据储存结构的组合此处称为有源柱状体(例如有源柱状体148)。在本实施例中，位于交叉点180中的存储单元被配置在垂直与非门串列之中。在此配置中，两个分开的与非门串列分别被构建在单一的叠层间垂直通道结构的相反两侧面上。两分开的与非门串列可独立进行每单元一位元(single-bit-per-cell)或每单元多位元的读取、抹除与写入操作。
在本实施例中，参考导体160配置在导电条带的底层(接地选择线)以及集成电路基板(未绘示)之间。至少一参考线结构正交排列于叠层之上；包括位于叠层之间，并且电性连接至参考导体160的叠层间垂直导电元件140上，以及包括位于叠层(例如叠层149)之上，并且连接叠层间垂直导电元件140的连接接触垫150上。叠层间垂直导电元件140可以使用与垂直通道结构120相同的材料来形成，或可替换使用导电度较垂直通道结构120高的材料来形成。
在图1所示的结构中，串列选择线(例如串列选择线162)配置于每一有源柱状体(例如有源柱状体148)的每一侧。字线(例如字线163)也配置于每一有源柱状体(例如有源柱状体148)的每一侧。此外，接地选择线(例如接地选择线161)也配置于每一有源柱状体(例如有源柱状体148)的每一侧。
存储元件包括串列选择开关190，位于导电条带的上层平面层或顶部平面层的介面区，以及参考选择开关179位于导电条带的底部平面层(接地选择线)的介面区。在某些实施例中，数据储存结构的介电层可用来做为串列选择开关190与参考选择开关179的栅极介电材料。
存储元件包括连接至位线结构的第一上方图案化导体层(未绘示)，包括多个全域位线耦接至感应电路。存储元件也包括第二上方图案化导体层(未绘示)，其可被图案化，也可位于第一图案化导体层之上或之下。此第二上方图案化导体层，例如通过与连接接触垫150形成接触，来与至少一参考线结构连接。此第二上方图案化导体层可将至少一参考线结构连接至参考电源，或将至少一参考线结构连接至提供参考电压的电路。
在图1所绘示的实施例中，位线结构中的连接构件130包括N型重掺杂半导体材料。位线结构中的层间垂直通道结构120包括未掺杂或是轻掺杂的半导体材料，用来作为通道。在图1所绘示的实施例中，参考导体160包括N型重掺杂半导体材料，至少一参考线结构的连接接触垫150包括N型重掺杂半导体材料。至少一参考线结构的层间垂直导电构件140也包括N型重掺杂半导体材料。在一替代实施例中，一金属或金属化合物可用来取代掺杂半导体。
在一实施例中，为了降低参考导体160的电阻，存储元件可包括靠近参考导体160的底部栅极101。在读写操作中，底部栅极101可借助合适的导通电压来开启，以增加参考导体160的导电性。其中，导通电压施加于底部栅极101下方的基板中部的掺杂井或其他位于其下方的图案化导体结构上。
图1A为图1所示结构中的单一有源柱状体的电路示意图，其绘示位于此柱状体的各个侧边的多个与非门串列。有源柱状体从(例如与图1的连接构件130连接的)字线接点118延伸至(例如与图1的参考导体160连接的)源极线接点119。源极线接点119连接有源柱状体至参考线125，对应图1的参考导体160。参考线125连接至层间导体126，再连接至接点127，为一图案化导体，可用以作为与非门阵列的通用源极线。如图所示，介于字线接点118与源极线接点119之间的有源柱状体包括偶数与非门串列121-E，与奇数与非门串列121-O。此有源柱状体设置于偶数与奇数导电条带叠层之间，其中偶数叠层的上层包括偶数串列选择线，以及奇数叠层的上层包括奇数串列选择线。叠层中的中间层包括偶数与奇数字线WL0至WLn，分别对应偶数与奇数与非门串列。叠层中的一下层包括一偶数接地选择线与一奇数接地选择线。
将存储器结构详述如下，在存储器结构中，每个有源柱状体提供位于U型与非门串列中的多个存储单元一个薄通道结构。图2为单一有源柱状体中U型与非门串列的电路示意图。U型与非门串列连接于位线接点128与通用源极线接点129之间。有源柱状体配置于偶数叠层与奇数叠层之间，其中奇数叠层的上层，在此实施例中，可包括串列选择线。此串列选择线可作为与非门串列的第一开关131的栅极。另外，偶数叠层的上层，在此实施例中，可包括串列选择线作为同一个与非门串列的第二开关132的栅极。叠层中的中间层包括偶数与奇数字线，其中奇数字线包括字线WL0至WLi，而偶数字线包括字线WLi+1至WLn。在叠层的底层134，提供薄通道结构的半导体薄膜彼此电性连接的，例如通过形成单一连续的薄膜，来联通位于导电条带叠层之间的空间。在本实施例中，还包括辅助栅极结构135，经由栅极介电材料耦接至叠层底部的半导体薄膜。辅助栅极结构135可用于产生反转区域，以增加奇数侧与偶数叠层的导电条带的导电性。此辅助栅极135可通过位于有源柱状体下方的基板中的掺杂区或通过其他技术来据以实施。此U型与非门串列包括设置于偶数叠层的一侧彼此串接的多个偶数存储单元，以及设置于奇数叠层的一侧的多个奇数存储单元。
图2A为用来实现图2的U型与非门串列的有源柱状体的结构剖面图。图2A的有源柱状体包括垂直通道结构50，垂直通道结构50包括一垂直多晶硅半导体本体，包括被沿着柱状体所设置的夹层53分隔的偶数与奇数薄通道膜，并电性连接于此柱状体的底部。电荷储存元件69设置于柱状体的每一侧面。垂直通道结构50包括位于一侧面，用来提供串列选择线电晶体通道本体的一部分51a；以及位于另一侧面用来提供位接地选择线电晶体通道本体的另一部分51b。夹层53设置在部分51a和51b，以及垂直通道结构的底部之间，并且设置在位于偶数与奇数字线之间的垂直通道结构50之中。在一部分的实施例当中，夹层53在与字线交叉(例如位于字线58、59层)的一列平截头体上，将分隔两个彼此分离的薄通道本体。夹层53也将垂直通道结构分隔成数个彼此分离且延伸穿过串列选择线与接地选择线的垂直薄通道。
图2A为分别用来作为串列选择线与接地选择线的导电条带54与导电条带55。其中，两者均位于导电条带叠层的上层。导电条带54与导电条带55可包括位于其外表面，导电性更高的导电膜56、57，例如金属硅化物膜。
图2A更绘示辅助栅极线60、61，其实施方式可以为包括字线的叠层中的导电条带。辅助栅极线60、61可以包括位于外表面，导电性更高的导电膜62、63，例如金属硅化物膜。
同样地，导电条带配置在垂直通道结构50的相对侧面来做为偶数与奇数字线。因此，在此一结构中，偶数字线59配置于奇数字线58的相反一侧。在本实施例中，绘示有八个字线层。当然，可以采用更大数量，例如16、32或更多的字线层。
如图2A所绘示，字线亦可能包括位于外表面的硅化物膜或其他导电性更高的导电膜(例如导电膜62)。
在其他实施例中，全部或是部分的串接选择线、字线以及接地选择线可用金属或其他导电材料来实施，而非仅使用多晶硅。
图2A所绘示的结构提供具有独立的电荷储存结构，且位于垂直通道结构50的偶数侧与奇数侧的多个存储单元70、71。并且，此结构支援沿着垂直通道结构50的相对两侧延伸的单一U形与非门串列的操作。
在图2A所绘示的结构中，字线、串列选择线与接地选择线垂直方向的厚度，可以决定串列选择电晶体、存储单元以及接地选择电晶体的通道长度。
在图2A所绘示的结构中，串列选择线导电条带54与接地选择线导电条带55相较于字线导电条带具有实质上较大的厚度，例如大上四倍的厚度。此较大的通道宽度便于在垂直通道结构的一侧，使用足以关闭电晶体的偏压来操作串列选择电晶体，即便是此一偏压若施加于对侧时可能反而足以使电晶体开启。
在图2A所绘示的结构中，辅助栅极线60、61相较于字线也具有实质上较大的厚度。这提升了位于U形回转区域的与非门串列的导电性。图3所绘示的辅助栅极线60、61延伸越过基板的绝缘层52。
参考线结构，例如位于图案化金属层中的导线，可正交排列于导电条带的偶数叠层与奇数叠层之上，并于源极线接点SL连接有源柱状体。位线结构，例如在图案化金属层中的导线，可正交排列于导电条带的偶数叠层与奇数叠层之上，并在位线接点BL处连接有源柱状体。此位线结构与参考线结构可配置于同一图案化导体层或配置于不同的图案化导体层中。
有源柱状体包括垂直通道元件，垂直通道元件包括位于中间层以及上层上的夹层。其中，串列选择电晶体与接地选择电晶体设置于此上层。存储单元70、71中的通道为半导体材料薄膜，通过间隙来加以分隔，以作为隔离结构，或通过位于薄膜之间的隔离结构来加以分隔。此间隙含有空气，例如来自于制作过程中腔体气氛(atmosphere)中的气体，基于本发明的目的，将其称作“空气”。
图3为根据本发明的一实施例所绘示的存储器结构。图3所绘示的实施例包括垂直通道结构。此垂直通道结构包括半导体膜310以及半导体膜311，分别具有外表面310a、311a以及内表面310b、311b，并在越过柱状体底部的区域314连接，以形成U形膜。外表面310a、311a配置于相对应导电条带叠层的侧壁上的数据储存结构(例如数据储存结构320)之上。从而导电条带叠层的偶数侧包括导电条带330与导电条带331，如图所示，并可配置为字线。导电条带叠层的偶数侧包括导电条带332与导电条带333绘示于本图当中，并可配置为字线。本结构中的存储单元(例如存储单元350)位于半导体膜310、311和导电条带330、331、332、333二者的交叉点上。
半导体膜310、311系通过间隙316或其他种类的分隔结构，至少在存储单元的区域中彼此分隔。
此半导体膜优选是薄膜，在存储单元区域中具有10纳米或10纳米以下的厚度。
图4绘示的是有源柱状体的顶部区域，该区域中具有串接选择线82与接地选择线83。在本图中，绘示了包括垂直通道膜80a/80b的有源柱状体以及包括垂直通道膜81a/81b的有源柱状体。存储储存结构84、85形成于相对两侧，延伸于左侧(奇数)串列选择线以及右侧(偶数)接地选择线之间，并可作为栅极介电层。在介于串列选择线与接地选择线之间的每一个有源柱状体的平截头体中，实现(包含)了一个串列选择电晶体以及一个接地选择电晶体。
在本图中，间隙86形成在包括垂直通道膜80a/80b的有源柱状体及包括垂直通道膜81a/81b的有源柱状体之间。这可以降低有源柱状体中垂直通道膜之间的电容耦合。在其他实施例中，可使用固态绝缘体，例如二氧化硅、低介电常数介电材料或其他适合的绝缘体，来填充间隙86。
图5为包括垂直通道膜80a/80b的有源柱状体，以及包括垂直通道膜81a/81b的有源柱状体的中间区域。其所绘示的是字线的区域。在本图中，有源柱状体具有垂直通道结构，包括偶数与奇数薄通道膜，通过前述的间隙来加以分隔，区分为由半导体薄膜所构成的第一有源柱状体部分(垂直通道膜80a)以及由半导体薄膜所构成的第二有源柱状体部分(垂直通道膜80b)，并且第一有源柱状体部分(垂直通道膜81a)与第二有源柱状体部分(垂直通道膜81b)，且两者均由半导体薄膜所形成。存储储存结构84、85排列于字线的侧边，字线包括位于左侧的偶数字线90、92以及位于右侧的奇数字线91、93。
虽然在图4与图5未示出，在辅助栅极(例如图2A所绘示的辅助栅极线线60、61)的区域中，两垂直通道结构之间的间隙可合并成一个单一本体，或可通过辅助栅极继续将垂直通道结构分离。
图6为字线90、91层的俯视图，其中，字线90、91为第一与第二导电条带叠层中的导电条带。图6绘示位于有源柱状体的各平截头体的存储单元结构。字线90为导电条带叠层中的导电条带。导电条带叠层具有第一侧边以及第二侧边，可让数据储存装置(例如数据储存装置84)设置其上。数据储存装置(例如数据储存装置84)位于导电条带叠层的导电条带的侧壁上，且同时位于第一侧边与第二侧边之上。请参照字线90，第一薄膜半导体条带80-1垂直配置而在第一侧边与数据储存结构84接触，同样地，第二薄膜半导体条带80-2垂直配置而在字线90的第二侧边与数据储存结构84接触。多个存储单元中的多个存储单元具有位于薄膜半导体条带80-1、80-2之中的通道，以及位于用来形成字线90的导体条带中的栅极。
图6中也绘示了字线91，为第二导电条带叠层中的一个导电条带。第二导电条带叠层具有第一侧边以及第二侧边，可让数据储存装置(例如数据储存装置85)设置于其上。数据储存装置(例如数据储存装置85)位于导电条带叠层的导电条带的侧壁上，且同时位于第一侧边与第二侧边。
请参照字线91，第三薄膜半导体条带80-3垂直配置，而在字线91的第一侧边与数据储存结构接触。第四薄膜半导体条带80-4垂直配置，而在字线91的第二侧边与数据储存结构接触。本图所绘示的绝缘结构包括间隙87，用来分隔第二薄膜半导体条带80-2与第三薄膜半导体条带80-3。在某些实施例中，绝缘结构可包括固态绝缘体，例如二氧化硅，或是固态绝缘体与间隙的组合。
在图6所绘示的实施例中，位于两导电条带叠层(包括字线90、91)之间的有源柱状体，如图所示，由第二与第三薄膜半导体条带组成。在存储存储单元(存储存储单元94、96)的区域中，这些薄膜半导体条带被分隔为彼此分离的半导体本体，存储单元的通道则形成于这些半导体本体之中。
为了独立地对有源柱状体的各侧边进行写入，写入偏压可独立地施加于字线90与字线91。为了对位于左侧的存储单元94进行写入，可将栅极写入电压施加于左侧字线90，同时对右侧字线91施加抑制电压。位于有源柱状体中的垂直通道结构会被施加一合适的偏压水准，由此使栅极写入电压与垂直通道上的电压之间的压差足以在存储单元94的区域95中诱发电荷捕捉效应，同时抑制电荷由邻接的存储单元96中的介电电荷捕捉结构向外转移。
图7为通过水平导电条带300来实现具有共享字线的双垂直通道快闪存储单元的结构。数据储存结构304设置在水平导电条带300的左侧。数据储存结构303设置在水平导电条带300的右侧。用来作为第一垂直通道膜301的薄膜半导体条带，配置在数据储存结构304上，并位于水平导电条带300的左侧。用来作为第二垂直通道膜302薄膜半导体条带，配置在数据储存结构303上，并位于水平导电条带300的右侧。
在此结构中，存储单元305形成在右侧。另一相似的存储单元结构则形成在左侧。存储单元305的栅极配置在导电条带300中，而存储单元305的通道设置在垂直薄膜半导体条带302中。因此，薄膜半导体条带上的垂直箭头代表存储结构中的电流方向。
水平导电条带300具有一宽度，在图中标记为WL CD，代表字线的关键尺寸。此一宽度是决定存储单元阵列布局的面积与密度的关键因素。此WL CD可通过用来形成如下所述的多个导电条带叠层的一些蚀刻图案工艺来决定。垂直通道膜(半导体条带302)的宽度，在图中标记为BL CD，代表位线的关键尺寸。此一宽度也是决定存储单元阵列布局的面积与密度的关键因素。此BL CD可通过用来形成多个薄膜半导体条带的一些蚀刻图案工艺来决定。
水平导电条带300也具有一尺寸，标记为Lg，代表栅极长度。栅极长度，为决定快闪存储单元的效能的重要参数。Lg，在一些工艺中，可通过具有良好均匀性用来形成导电条带的导电材料沉积层的厚度来决定。
垂直通道膜(半导体条带302)具有一尺寸标记为Tsi，为硅的厚度。此一标记假设用来形成薄膜条带的半导体材料为硅。也可以利用其他的半导体材料。在本实施例所述的技术中，尺寸Tsi可通过具有良好均匀性的材料沉积层的厚度来决定。
在结构中，尺寸Tsi可为10纳米或10纳米以下。基于本发明的目的，垂直薄通道结构可以使用至少在存储单元区域具有尺寸Tsi为10纳米或10纳米以下的厚度的薄膜半导体条带，而至少在存储单元区域中形成。
图8至图18为垂直薄通道膜结构的制作过程。图8绘示在形成绝缘层1101之后的工艺阶段，绝缘层1101可包括位于半导体基板上的二氧化硅或其他介电材料。
为了形成图8所绘示的结构，多层第一导电材料，例如掺杂多晶硅，或其他适合作为字线的材料，被多层的绝缘材料分隔，设置在绝缘层1101之上。在本实施例中，导电材料可为P型重掺杂多晶硅，或选用其他相容于数据储存结构的材料。在此例中，氮化硅层设置在顶层之上，用于提供拉伸应力。当前述结构被蚀刻而具有高深宽比及窄线时，此层可提升叠层的均匀性并降低弯折。绝缘材料层可包括通过多种已知的方法所沉积而成的二氧化硅。绝缘材料层也可以包括其他绝缘材料，以及多种绝缘材料的组合。在此实施例中，所有的绝缘材料层，除了顶层1105之外，皆由相同的材料组成。在其他实施例中，不同的材料可用于不同的层，以配合特定的设计目标。在前述多层结构形成后，对多层结构进行图案化蚀刻，以形成多个导电条带叠层。
图8为在对多层结构进行蚀刻并停止在绝缘层1101，以定义多个导电条带叠层，包括叠层1110、1111、1112、1113，的后的工艺阶段。叠层1110、1111、1112、1113包括至少一底部平面层(辅助栅极AG)、多个中间平面层(字线WLs以及至少一顶部平面层(串列选择线SSL/接地选择线GSL)。多个中间平面层可包括N个平面层，范围从0至N-1层。氮化硅顶层1105位于每一叠层之上。虽然没有绘示出来，但导电条带可以通过被定义在用于蚀刻叠层的图案中的平板所连接。叠层1110、1111、1112、1113包括绝缘材料层1120、1121、1122、1123、1124、1125，如叠层1110所标示，并将导电条带彼此分隔开。
图9为叠层中的导电条带上方与侧边形成存储层之后的工艺阶段。存储层与导电条带的侧表面接触。存储层可包括多层数据储存结构，如图所示，包括隧穿层1132、电荷储存层1131，以及阻隔层1130，相关实施例已揭露于前。有关存储层实施的一优选实施例，将详述于后，并请参照图25。
图10为多个叠层上方的存储层上形成半导体薄层1140，并使半导体薄层1140与存储层具有共形的表面之后的工艺阶段。在介电电荷存储的实施例中，半导体薄层1140至少在形成存储单元的区域中与隧穿层1132接触。半导体薄层1140中的半导体材料，包括经过挑选而采用的半导体材料，例如硅，以及掺杂浓度(例如未掺杂或是轻掺杂)以至少在叠层之间的区域中，用来作为存储单元垂直串列的通道区域。半导体薄层1140可具有10纳米或10纳米以下的厚度。如图所示，位于叠层间的区域1141，半导体薄层1140延伸至位于叠层之间的沟道的底部，并覆盖在绝缘层1101之上。可对半导体薄层1140进行短程氧化由此形成一薄层氧化物。
图11为填充绝缘材料，例如二氧化硅在叠层之间薄膜半导体层1140的内表面上，并至少在邻接导电条带的中间层的区域留置空气间隙之后的工艺阶段。在填充步骤后，进行一回蚀(etch back)或平坦化步骤，例如化学机械研磨工艺，由此暴露薄膜半导体层1140的顶表面。在本实施例中，填充物1160包括位于存储单元区域中的间隙(例如间隙1161)。在邻接可作为串列选择线与接地选择线的顶层导电条带的区域(例如区域1162)中，以及在邻接可作为辅助栅极线的底层导电条带的区域(例如区域1163)中，氧化物材料可完全填充在叠层之间的区域。在其他实施例中，可形成一绝缘内衬，并在整个叠层之间留下空隙。
图12为施加柱状体切割蚀刻之后的工艺阶段，此步骤包括在叠层之间蚀刻孔洞使其穿过薄层半导体层，由此形成多个垂直通道结构2000、2001、2002、2003、2004、2005。在本实施例中，这些孔洞延伸以暴露出绝缘层1101。蚀刻这些孔洞的结果，形成了配置于偶数叠层(例如叠层2011-E)与奇数叠层(例如叠层2011-O)之间的垂直通道结构。在本实施例中，垂直通道结构2002配置在叠层2011-E与叠层2011-O之间。这些垂直通道结构包括用来作为垂直通道膜的偶数与奇数半导体膜，具有外表面以及内表面。外表面配置在储存结构之上，且与储存结构接触。其中，储存结构位于用来形成存储单元三维阵列的相对应偶与奇叠层的侧壁上。内表面通过绝缘结构(例如垂直通道结构2000)加以分隔，在本实施例中，绝缘结构包括绝缘材料层(例如绝缘材料层2012)与位于存储单元区域中的间隙(例如间隙2011)。在薄通道的实施例中，垂直通道结构中的偶数与奇数半导体膜具有10纳米或10纳米以下的厚度。
如图12所示，垂直通道结构2000～2005配置成蜂窝状排列，使垂直通道结构的每一行在行的方向上由邻接的行向外偏移。此蜂窝状排列有助于位于上方的位线以更窄的线距(pitch)来形成。绝缘填充物(未绘示)用来填充在垂直通道结构之间的孔洞中。下述的图20与图21以横截面视角绘示字线层的XY平面的替代布局图。
在图案化孔洞蚀刻之后，薄膜半导体1140的顶表面上具有孔洞阵列图案，构成一个连续的半导体膜位于叠层的顶部，并连接至有源柱状体的垂直通道元件。在图12中，薄膜半导体层1140的部分1140-O位于奇数叠层2011-O之上。在图12中，薄膜半导体层1140的部分1140-E位于偶数叠层2011-E之上，并连续沿着叠层2011-E的顶部，进而连接位于包括垂直通道结构2002的有源柱状体的右侧的垂直通道膜、连接位于包括垂直通道结构2003的有源柱状体的左侧的垂直通道膜，以及连接位于包括垂直通道结构2004的有源柱状体的左侧的垂直通道膜。
图13表示为了形成阵列连接的目的而进行图案化蚀刻，将位于叠层上的剩余薄膜半导体层1140加以分隔之后的结构。在图案化步骤之后，薄膜半导体层1140被分隔为覆盖在奇数叠层之上的部分2070、2071，以及覆盖于偶数叠层之上的部分2073、2074、2075、2078、2079。部分2070、2071连接有源柱状体(例如区域2071连接区域2076、2077)在与非门串列的共同源极侧，并提供落着区给用来连接通用源极线的层间连接器。区域2073、2074、2075、2078、2079彼此分离，并提供落着区给层间连接器，用来形成独立连接至位线。如图所示，有源柱状体包括垂直通道结构2005，图中还绘示位于与非门串列中具有串列选择线的一侧的垂直通道膜的顶部上的焊垫图案。然而，在与非门串列中具有接地选择线的一侧的图并未完整。
图14为形成接触插塞2020、2021、2022、2023、2024、2025、2026、2027阵列，穿过层间介电层(未绘示)，并着落于相对应的薄膜半导体层的区域之后的制工艺阶段。此一工艺可包括在阵列的顶部形成层间介电层例如氧化硅，层间介电层的厚度例如可以为约100纳米至500纳米，接着形成通过层间介电层的多个介层窗(via)，而暴露出位于薄膜半导体层的部分上的落着区。这些接触插塞可包括多晶硅插塞，或相容于用于垂直通道结构的上表面的导电材料的其他材料。接触插塞2020、2024提供电性连接至区域2070、2071，这些区域与位于有源柱状体中具有接地选择线的一侧上方的薄通道膜相连(续)。接触插塞2021、2022、2023、2025、2026、2027提供一电性连接至区域2073、2074、2075、2078、2079以及连接至有源柱状体中具有串列选择线的一侧上方未标示的区域，包括对应的垂直通道结构2005，这些区域与位于有源柱状体中具有串列选择线的一侧上方的薄通道膜相连(续)。
图15为形成位于层间介电层(未绘示)上方的层间连接器2030、2031、2032、2033、2034、2035、2036、2037之后的结构。层间连接器2030、2031、2032、2033、2034、2035、2036、2037可以包括钨插塞或其他金属材料，位于层间介电层之中。在本实施例中，层间连接器2030～2037在上方对准(aligned over)多晶硅接触插塞(例如接触插塞2027)，并与多晶硅接触插塞电性接触。在本实施例中，此一对准方式可使用无边界氮化硅工艺或其他可提供良好电性连接至下方多晶硅插塞的技术来进行。
在其他的实施例中，前述的层间连接可用其他材料的组合制造，或使用单一互连插塞来构成。
图16为形成第一图案化导体层，使其与层间连接器(例如2037)接触之后的结构。其中，第一图案化导体层包括导线2040、2044以及导体柱2041、2042、2043、2045、2046、2047。此图案化导线2040、2044连接于与非门串列具有接地选择线的一侧，且在一些阵列配置中，可作为通用源极线。导体柱2041、2042、2043、2045、2046、2047提供内连线，由与非门串列的串列选择线的一侧，穿过第一图案化导体层连接至后述的上方图案化导体层。
图17为形成层间连接器2051、2052、2053、2055、2056、2057，由与非门串列具有串列选择线的一侧，经由如图16所述的方法所形成的导体柱(例如导体柱2047)连接到上方图案化导体之后的结构。层间连接器2051可为椭圆形或是在X轴方向具有更窄宽度(例如约20纳米)的长形，以便于与上方位线的密集图案连接。
图18为在层间连接器2051、2052、2053、2055、2056、2057上方提供第二图案化导体层，例如一金属层，之后的结构。在本实施例中，第二图案化导体层包括位线2060、2061、2062。这些位线可采用自对准双图案法(self-aligned double patterning，SADP)来进行图案化，以达到窄线距的效果。如图18所示，沿着行与位于有源柱状体的与非门串列中具有接地选择线的一侧上的垂直通道膜相互连接的薄膜半导体层的部分2070，利用层间连接器与位于第一图案化导体层中，用来作为源极参考线的导线2040相互连接。类似地，沿着行与位于有源柱状体的与非门串列中具有接地选择线的一侧上的垂直通道膜相连接的薄膜半导体层的部分2071利用层间连接器与位于第一图案化导体层中，用来作为源极参考线的导体线2044相互连接。沿着阵列中第一列而与位于有源柱状体的与非门串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2073、2079，利用层间连接器与第一位线2060相互连接沿着阵列中的一列而与位于有源柱状体的与非门串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2075、2079，利用层间连接器与第二位线2061相互连接。沿着阵列中的一列与有源柱状体的与非门串列中具有串列选择线的一侧相连接的薄膜半导体层的部分2074、2078，利用层间连接器与第三位线2062相互连接。
如图18为电流路径2069，其揭示了流经连接于源极选择线2044与位线2060之间的U形与非门串列的电流。图中的结构绘示了多个位于相对应的偶数与奇数导电条带叠层之间的有源柱状体。此有源柱状体包括具有外表面与内表面的半导体膜。此外导体膜设置在数据储存结构上，。其中数据储存结构位于对应的偶数叠层与奇数叠层的侧壁上，并且形成一个存储单元三维阵列。存储单元相互连接以形成一电流路径。此电流路径自偶数垂直通道膜的上端连通至下端，并且自奇数垂直通道膜的下端连通至上端。
图18还绘示一存储元件，其导电条带叠层以沟道分隔。参照位于第一叠层与第二叠层中的导电条带，即可描绘出U形与非门串列的层间连接的结构。第一叠层与第二叠层分别具有位于用来分隔这些叠层的沟道的第一侧边和第二侧边上的多个侧壁。数据储存结构形成在沟道中的导电条带的侧壁上。垂直通道结构位于第一叠层与第二叠层之间的沟道中。每一个垂直通道结构包括第一半导体膜及第二半导体膜垂直配置并与沟道的相对两侧边上的数据储存结构接触，且第一半导体膜及第二半导体膜在沟道的底部电性连接。第一叠层中的上层导电条带配置来作为第一开关，例如串列选择线开关的栅极。其中，第一开关具有位于第一半导体膜中的通道；以及第二叠层中的上层导电条带，配置来做为第二开关，例如接地选择线开关的栅极。其中，第二开关具有位于第二半导体膜中的通道。第一与第二叠层中的中间层导电条带配置来做为字线。第一与第二导电条带叠层中的底层导电条带配置来做为辅助栅极。一或多个图案化导体层位于叠层上方。第一层间连接器连接第一导体(例如字线2060)至有源柱状体中第一半导体膜的顶表面。第二层间连接器连接第二导体(例元及参考导体线2040)至垂直通道结构中第二半导体膜的顶表面。另外，可将额外的垂直通道结构也设置在相同的第一叠层与第二叠层之间。如此一来，位于沟道的第二侧边的第二半导体膜会全部电性连接，并可共同连结至相同源极参考线。更进一步，设置额外的垂直通道结构在相同的第一叠层与第二叠层之间，会使位于沟道的第一侧边的第一半导体膜全部电性分隔，并使用独立的层间连接器(例如第三层间连接器)独立连接至分隔的位线。
位于第三叠层与第二叠层之间的垂直通道结构包括第一半导体膜，沿着介于第二叠层与第三叠层间的沟道的的第一侧边，并位于第二叠层的侧壁上，以及第二半导体膜，沿着介于第二叠层与第三叠层间的沟道的第二侧边。位于第二叠层与第三叠层之间的垂直通道结构的第一半导体膜可电性连接(透过区域2071)至位于第一叠层与第二叠层之间的垂直通道结构的第二半导体膜。
针对如图18所示的U形与非门串列，表1提供一偏压配置以施加于选定的存储单元，来对其进行写入操作。可透过实验测试、模拟或是两者的组合，采用特定的偏压配置来加以实施。
表1：写入偏压
所选字线 Vpgm(例如ISPP约+15V步进至约+24V)
其他字线 Vpass，pgm(例如约+9V)
全部接地选择线 约0V或-1V
所选串列选择线 Vdd(例如约+3V)
未选串列选择线 Vinh.Read(例如约0、约-1V)
IGs： Vpass，pgm(例如约+9V)
所选位线 Vsense(例如约0V)
未选位线 Vinh(例如约+Vdd)
源极线 Vref(例如约+3V)
针对如图18所示的U形与非门串列，表2提供一偏压配置以施加于选定的存储单元来对其进行抹除操作。可透过实验测试、模拟或是两者的组合，采用特定的偏压配置来加以实施。
表2：抹除偏压
所有字线 约0V
所有接地选择线 浮动，或约+7V
IGs： 浮动
所有位线 约+20V
所有源极线 浮动，或约+7V
针对如图18所示的U形与非门串列，表3提供一偏压配置以施加于选定的存储单元来对其进行读取操作。可透过实验测试、模拟或是两者的组合，采用特定的偏压配置来加以实施。
表3：读取偏压
图19为多个存储阵列三维区块的布局图。其中，存储阵列包括上述的U形与非门串列。如图所示的布局，六个区块B1～B6排成一行。这些区块沿此行以镜像形式布局。多个导电条带叠层中的上层图案也被绘示于此图中，其中这些导电条带自与区块中的其他导电条带共享的落着垫区域向外延伸。这些叠层的中间层与下层具有相同的布局，且除了配置为串列选择线的导电条带需要被断开以提供独立的接触点之外，可使用相同的图案化步骤来形成。每一个区块包括由配置来做为串列选择线的第一落着区(例如落着区214、215)向外延伸的导电条带，以及位于下方的多个偶数字线，以及由配置来做为接地选择线的第二落着区(例如落着区214、215)向外延伸的导电条带，以及位于下方的多个奇数字线。这些落着区可支持相邻区块中的导电条带。因此，落着区216用来作为区块B1与B2中镜像布局的导电条带。落着区214用来作为区块B1与B3中镜像布局的导电条带。
位于叠层的上层中的串列选择线被分隔为个别的落着区。因此，区块B5中的串列选择线263连接至落着焊垫区264，以及串列选择线265连接至落着焊垫区266。层间连接器以符号262代表，连接至相对应的串列选择线落着区(例如264、266)。另外，此图示还绘示跨过叠层的上层以建立个别连接至位于下方的每一层的梯级状层间连接器。因此，例如接地选择线焊垫(位于落着区216之上)包括八个层间连接器，一个连接顶层，六个连接包括奇数字线的中间层，以及一个连接包括辅助栅极线或其他字线的底层。例如串列选择线焊垫(位于落着区215之上)包括多个彼此分隔的层间连接器，分别连接每一个串列选择线落着区(例如266)，以及七个层间连接器以连接下方各层，其中六个用来连接包括偶数字线的中间层，以及一个用来连接可以包括辅助栅及线或其他字线的底层。
延伸自接地选择线区域(例如接地选择线区域217)的导电条带与延伸自串列选择线区域(例如区域215)的导电条带以一相互交叉的形状布局。如区块B6所示，叠层的上层包括五条接地选择线GSL0～GSL4以及四条串列选择线SSL0～SSL3。在此布局中，所有的接地选择线GSL0～GSL4共同连接至位于接地选择线叠层，例如位于接地选择线区域217上的叠层，的顶层的落着区。
此结构支援图中被标示为区块B1的有源柱状体阵列布局的形成。在区块B1中，有源柱状体以符号260代表，其用来连接至位线的层间连接器则以符号261标示之。为避免附图过于拥挤，用来连接至源极参考线的层间连接器并未被示出。四个有源柱状体组成的一行沿着每一个串列选择线的上方侧排列，以及四个有源柱状体组成的一行沿着每一个串列选择线的下方侧排列，与位于串列选择线的上方侧的有源柱状体具有水平方向的偏移，其偏移距离为位线的线距。这造成了每一条串列选择线上有八个有源柱状体，每一侧边有四个。在此具有八层导电条带的布局中，字线的数量分配如下，其中一层提供给接地选择线与串列选择线，其中一层提供来作为辅助栅极，剩下六层作为字线。这使得在每一个有源柱状体中的U形与非门串列中包括了十二个以串联形式排列的存储单元。导电条带层的数量用来决定U形与非门串列中存储单元数量的指标。位于每一个串列选择线上的有源柱状体数量，决定于此结构中可同时由单一区块连结至位线的位元数量。
图20为穿过三维区块的中间层，并与配置来作为字线的导电条带相交的XY平面剖面图。此一剖面图穿过三维区块其中一层绘示出位于垂直通道结构之间，提供绝缘结构(例如绝缘体3040、3041、3042、3043、3044、3045、3046)，并沿着导电条带分隔相邻存储单元通道的绝缘填充物的布局。图20所示的布局也绘示出，位于有源柱状体中的薄通道膜之间的绝缘结构为固态绝缘体的一实施例。固态绝缘体可采用绝缘材料，例如二氧化硅，来加以实现。于此布局中，绘示了导电条带3001、3002、3003、3004。每一个导电条带设置在个别的导电条带叠层中。有源柱状体设置在导电条带之间。在本实施例中，有源柱状体包括介电电荷捕捉材料，以多个介电层3010～3012表示。具有代表性的介电电荷材料种类已详述如前。介电层3010可为阻隔介电层(blocking dielectric)，包括与条带3002接触的一或多个介电层。介电层3011可包括一或多个介电层，并且与阻隔介电层3010接触。介电层3012可为隧穿层，可使用一或多个介电层来加以实现，并且分别与介电层3011以及用来作为垂直通道膜的薄膜半导体层3013的外表面接触。具有垂直通道结构的绝缘结构3050设置在薄膜半导体层3013的内表面，并分隔薄膜半导体层3013与薄膜半导体层3022。薄膜半导体层3022为叠层的对向侧壁上的存储单元的垂直通道层，并耦接导电条带3001。
在导电条带的相对应层上，有源柱状体的平截头体具有两个存储单元。因此，邻接于绝缘填充物3044的有源柱状体包括一个与导电条带3004接触的存储单元3030，以及一个与导电条带3003接触的存储单元3031。而绝缘结构3051分隔这两个存储单元3030与3031。图20所绘示的层中的存储单元，包括多个设置在导电条带的第一侧边上的存储单元，例如位于导电条带3003的第一侧边上的存储单元3031，以及多个设置在导电条带的第二侧边上的存储单元，例如位于导电条带3003的第二侧边上的存储单元3033。沿着导电条带的第一侧边的存储单元(例如存储单元3031、3035、3036)以一均匀间距(uniform pitch)P，在X轴方向上沿着导电条带3003的第一侧边排列。沿着导电条带相对一侧边的存储单元(例如存储单元3033、3037、3038)也以均匀间距P，在X轴方向上延着导电条带3003的第二侧边排列。在本实施例中，位于导电条的第一侧边上的存储单元，在X轴方向上相对于位于导电条的第二侧边上的存储单元偏移了均匀间距的一半(1/2P)的距离。这构成了交错式布局(twisted layout)，可允许位于上方的字线具有更紧密的间距。间距P的长度经过选择以符合导电条带叠层以及前述叠层的侧壁上的结构的制造需求。在某些实施例中，此一间距的长度范围可介于60纳米至100纳米之间。
图21，如同图20，为穿过三维区块的一中间层，并与配置来作为字线的导电条带相交的XY平面剖面图。图20中对应结构所使用的元件符号，也适用于图21，在此不另外赘述。图21的剖面图穿过三维区块中的一层，并绘示位于有源柱状体中的绝缘结构的布局，其中绝缘结构包括间隙。举例而言，介于导电条带3003与导电条带3004之间的有源柱状体中的绝缘结构，包括薄通道膜3063以及薄通道膜3064，也包括包含有间隙3060的绝缘结构，以及位于在薄通道膜3063、3064的内表面上的薄绝缘层3061、3062。当薄通道膜3063、3064包括硅，例如多晶硅时，薄绝缘层3061、3062可包括二氧化硅。图20与图21的另一个不同点在于垂直有源柱状体之间的绝缘结构。图21的垂直有源柱状体之间的绝缘结构包括间隙(例如间隙3070)与薄通道内衬3071。
在一个具有代表性的结构中，存储单元的通道宽度决定于薄通道膜3063、3064在X轴方向的宽度，范围可介于30纳米至50纳米之间。存储单元的通道长度决定于水平导电条带3003、3004在Z轴方向的厚度，范围可介于30纳米至50纳米之间。薄通道膜在Y轴方向的厚度，可借助用来形成本结构的半导体膜的厚度来决定其中，半导体膜的厚度可以足够薄，例如小于等于10纳米，以提升元件效能，例如降低短通道效应。
导电条带3003、3004之间的间距根据制造过程来选择。如此处所述包含多层沉积、用来打开沟道的底部的多晶硅间隙壁蚀刻、以及用来降低背对背通道耦合，且位于有源柱状体的绝缘结构中的空气间隙的实施例，导电条带3003、3004之间的间距范围可介于120纳米至160纳米之间。在一具有代表性的实施例中，导电条带于Y轴方向的宽度范围可介于30纳米至50纳米之间。
如上所述，图案化孔洞蚀刻用来分隔位于导电条带叠层之间的有源柱状体。在图20与图21所绘示的布局中，此孔洞切穿介电电荷捕捉结构，可暴露导电条带叠层中导电条带的侧壁，或如图20或图21所绘示，仅余留下介电电荷捕捉结构中的一小部分阻隔介电层。图20与图21中孔洞切割的图案导致薄通道条带的宽度与每一个有源柱状体中的介电电荷捕捉结构的宽度相同。
图22A与图22B为在有源柱状体之间形成绝缘结构的替代孔洞切割图案。在图22A中，此图案化孔洞蚀刻并不会去除有源柱状体之间的介电电荷捕捉结构。因此，每一个有源柱状体中用来作为介电电荷捕捉结构的多层介电结构包括连续沿着导电条带4001、4002的隧穿层4012、电荷捕捉层4011，以及阻隔层4010。如图所示，绝缘结构4020分隔薄通道膜4013、4014。介电电荷捕捉结构延伸进入位于相邻有源柱状体之间的区域4025中。薄通道膜4013、4014具有由孔洞蚀刻所决定的通道宽度Wch。
图22B为采用与形成图20与图21的结构类似的图案化孔洞蚀刻所形成的结构。接着，对用来作为薄通道膜的薄膜半导体进行轻微侧向凹槽蚀刻(slight lateral recess etch)。因此，使每一个有源柱状体中的介电电荷捕捉结构包括一个片段4046。其中，片段4046沿着导电条带4004包括隧穿层4032、电荷捕捉层4031，以及阻隔层4030。镜像的电荷捕捉结构配置于导电条带4003之上。介电电荷捕捉结构具有借助孔洞蚀刻所决定的宽度Wtrp，进而形成间隙(例如间隙4045)延着导电条带分隔用来作为电荷捕捉结构的多重介电层。薄通道膜4033、4034具有略小于宽度Wtrp的宽度Wch。如图所述，绝缘结构4040分隔薄通道膜4033、4034。电荷捕捉结构以及被凹槽蚀刻的薄通道膜使存储单元具有更佳的元件域(devicewindows)。
图23为一替代布局图案，其中导电条带5003、5004具有锯齿型的侧壁5005、5006。此锯齿状的效果可由例如将用于制造图8的结构的图案化线性蚀刻置换为成对的图案化孔洞蚀刻，其包括较大孔洞直径的第一图案，并在任意顺序与较小孔洞直径的第二图案结合。用来在锯齿状侧壁5005、5006上形成介电电荷捕捉结构的介电层沉积步骤会产生弧形布局。其中，弧形布局包括阻隔层5030、电荷捕捉层5031，以及与曲形薄通道膜5033接触的隧穿层5032。介电电荷捕捉结构中薄通道膜5033的曲面可对电荷捕捉存储单元产生较轻的场增强效应。在本实施例中，空气间隙5039在有源柱状体中提供了绝缘结构，用以分隔薄通道膜，且空气间隙5038在有源柱状体之间提供了预订的结构(slated structures)。
图24为薄通道膜的均匀性，可采用本文中对应于图16的内容所述的薄膜沉积制成来达成。在图24中，第一导电条带叠层包括导电条带5070、5071、5072、5073与绝缘层5080、5081、5082、5083交替排列。相邻的第二导电条带叠层包括导电条带5075、5076、5077、5078与交替排列的绝缘层5084、5085、5086、5087。这些叠层被绘示为具有陡峭斜率的侧壁，这代表深度蚀刻的结果，使其不具有完美的垂直侧壁。使用薄膜工艺，有别于填充工艺，可以使位于叠层的侧壁，介电电荷捕捉层(例如介电电荷捕捉层5090)的上方的薄膜层5091、5092的厚度，在叠层的整个深度范围中都非常均匀。这种薄膜的厚度与均匀性，用于形成垂直薄通道结构时可提升三维阵列中存储单元的操作的均匀性。
图25为可用于本文所述的改良式能隙工程硅-氧化物-氮化物-氧化物-硅(BE-SONOS)介电电荷储存层的结构简化图。
介电电荷捕捉结构包括与垂直通道结构6050接触的隧穿层，包括一复合材料，此复合材料包括一多层结构，此多层结构包括材质为二氧化硅的第一隧穿层6053、材质为氮化硅的隧穿层6054，以及材质为二氧化硅的隧穿层6055。
位于通道结构6050的表面6050a且材质为二氧化硅的第一隧穿层6053，例如使用原位蒸气产生技术(in-situ steam generation，ISSG)搭配可选择的氮化工艺来形成。其中，氮化工艺是利用一氧化氮沉积后退火(post deposition NO anneal)或是在沉积过程中对沉积气氛进行一氧化氮加成(addition of NO to the ambient during deposition)。材质为二氧化硅的第一通道层6053的厚度小于20埃，较佳的是介于7埃至15埃之间。第一通道层6053可使用替代材料，例如氮化氧化物，来形成以增加其耐受性，且/或通过氟化处理以增加其介面状态的品质。
氮化硅隧穿层6054，又被称为隧穿氮化物层，位于材质为二氧化硅的第一隧穿层6053上，使用例如低压化学气相沉积(1ow-pressure chemicalvapor deposition，LPCVD)，以及使用例如二氯硅烷(dichlorosilane，DCS)与氨作为前驱物，在摄氏680℃的工艺条件下形成。在一替代工艺中，此氮化物隧穿层包括氮氧化硅，使用类似的工艺以一氧化二氮(N2O)当作前驱物进行制造。材质为氮化硅的隧穿层6054厚度小于30埃，优选的范围是介于10埃至30埃之间，例如包括20埃。因其厚度的关系，隧穿层6054较难储存电荷。
隧穿层6054提供较低的空穴能障高度(hole barrier height)以利于空穴注入来进行福勒-诺德汉抹除(Fowler-Nordheim erasing，FN erasing)之。然而，隧穿层6054具有低捕捉效能。各种用于隧穿层6054的材料，相较于硅的价带偏移分别为：二氧化硅4.4电子伏特，氮化硅1.8电子伏特，五氧化二钽3.0电子伏特，钛酸钡2.3电子伏特，锆酸钡3.4电子伏特，二氧化锆3.3电子伏特，二氧化铪3.4电子伏特，氧化铝4.9电子伏特，氧化钇3.6电子伏特，硅酸锆3.4电子伏特。其中，氮化硅具有最低的空穴能障高度，为1.8电子伏特。尽管如此，其他材料也可以使用。
材质为二氧化硅的第二隧穿层6055位于氮化硅隧穿层6054之上，使用低压化学气相沉积或是高温氧化物(high temperature oxide，HTO)沉积所形成。二氧化硅第二隧穿层的厚度小于45埃，优选的是介于15埃至45埃之间，例如30埃。第二隧穿层6055提供足够的能障厚度，以阻挡电荷流失以提升电荷的滞留。第二隧穿层6055可阻挡直接隧穿漏电。也可以使用其他低电荷漏电的氧化物，例如氧化铝(Al2O3)。
在本实施例中，第一电荷储存层6056包括氮化硅，其厚度大于45埃，优选的是介于45埃至80埃之间。例如在使用低压化学气相沉积来形成的实施例之中，其厚度还包括例如55埃。可采用其他电荷捕捉材料及结构，包括例如氮氧化硅(SixOyNz)、富硅氮化硅、富硅氧化硅，捕捉层包括嵌入式纳米粒子等等。各种上述的电荷捕捉材料可参考美国专利申请案，申请案号为2006/0261401A1，标题为Novel Low Power Non-Volatile Memoryand Gate Stack，由Bhattacharyya发明，公开日为2006年11月23日，该案目前已公告为美国专利案，案号为7,612,403号。高电荷捕捉效能的替代材料为氮氧化物、富硅氮化硅、嵌入式纳米粒子，以及二氧化铪(HfO2)。
材质为二氧化硅的第一阻隔层6057位于第一电荷储存层6056上，通过例如低压化学气相沉积或是高温氧化物沉积所形成。二氧化硅第一阻隔层6057的厚度小于70埃，包括例如介于55埃至70埃之间的范围，还包括例如50埃。第一阻隔层6057提供足够的能障厚度，以阻挡电荷储存层6056与电荷储存层6059之间的电荷混合及电荷传输。也可以使用其他低电荷漏电的氧化物，如氧化铝。
在本实施例中，第二电荷储存层6059包括氮化硅，其厚度大于30埃，包括例如介于30埃至60埃之间的范围，例如在使用低压化学气相沉积来形成的实施例中，其厚度还包括例如40埃。其他实施例类似于第一电荷捕捉层。第二电荷储存层6059在福勒-诺德汉抹除时捕捉电子，通过停止栅极电子注入，并借助通道空穴注射允许对第一电荷储存层6056进行连续抹除。高电子捕捉效能的替代材料，包括氮氧化物、富硅氮化硅、嵌入式纳米粒子，以及二氧化铪。
材质为二氧化硅的第二阻隔层6052位于第二电荷储存层6059上，并使用低压化学气相沉积或是高温氧化物沉积所形成。二氧化硅第二阻隔层6052的厚度小于60埃，包括例如介于30埃至60埃之间的范围，还包括例如35埃。
最后，栅极材料层6058，例如一薄膜半导体层，设置来作为一垂直通道膜，形成在第二阻隔层6052上。
图26为制造一存储元件的方法流程图。此方法包括识别位于基板上的区域，以形成具有如图19所述结构的三维存储区块。针对每个区域，此方法包括在基板上形成绝缘层，例如设置二氧化硅层，或其他介电材料，或是基底上材料的组合(请参照步骤3601)。此工艺包括形成多个第一导电材料层在绝缘层(例如图18的绝缘层1101)上。其中，这些导电材料层适合作为字线，可通过绝缘材料加以分隔，并蚀刻上述这些层，以定义多个导电条带的叠层(叠层1111、1112等等)(请参照步骤3602)。这些叠层包括至少一底部导电条带平面层(辅助栅极)、多个中间导电条带平面层(字线)，以及至少一顶部导电条带平面层(串列选择线与接地选择线)。
此方法包括形成一存储层在导电条带叠层的侧表面，由此提供数据储存结构(请参照步骤3603)。，存储层可包括如第9和图25所述的介电电荷捕捉结构。存储层与导电条带的侧表面接触。
此方法包括在叠层上方的存储层之上形成半导体薄膜层(例如图10中的薄膜层1140)并使半导体薄膜层与存储层具有共形表面。此半导体薄膜沿着叠层之间的沟道侧壁往下延伸，并覆盖于沟道的底部(请参照步骤3604)。
参照图11所述，在位于相邻叠层的侧壁上相对两侧的薄膜之间提供绝缘结构(例如图11中的填充物1160)(请参照步骤3605)。在一些实施例中，绝缘结构包括间隙，至少位于存储单元形成的区域中。提供绝缘结构的步骤，可包括单纯地余留用来分隔沟道的相对两侧薄膜的一间隙，而不加以处理。
然后，使用孔洞图案蚀刻位于导电条带堆叠之间的结构，通过在如图12所述的存储单元的区域中，定义出包含有彼此分离的薄垂直通道膜的有源柱状体(请参照步骤3606)。再在有源柱状体之间提供绝缘结构。其中，有源柱状体例如可以参照上述图20、图21来形成(请参照步骤3607)。
图案化位于叠层上方的半导体层，由此定义出位线焊垫以及源极参考线焊垫(请参照步骤3608)。有源柱状体包括一个连接位线焊垫(例如部分2073)的垂直通道膜以及一个连接源极参考线焊垫(例如部分2070)的垂直通道膜。其中超过一个有源柱状体可共用一个源级参考线焊垫。但每一个有源柱状体仅与单一位线焊垫连接。
此方法还可以包括形成具有层间连接器的第一上方图案化导体层，其可连接至多个位线焊垫，并包括多个全域位线耦合至感应电路；以及形成第二上方图案化导体层，其可连接至源极参考线焊垫，并耦接至如图18所述的参考电压源(请参照步骤3609)。此外，相同的或是额外的图案化导体层可包括耦接至位于导电条带叠层中的串列选择线条带、接地选择线条带以及字线焊垫的导体。
结果形成有源柱状体。其中，存储单元形成在多个中间平面层(字线)的导电条带与多个位线结构的薄垂直通道膜的相对两侧表面的交叉点介面区中的每一个有源柱状体的平截头体上。并且，串列选择开关设置在偶数叠层中具有顶部平面层(串列选择线)的介面区上。参考选择开关设置在奇数叠层具有顶部平面层(接地选择线)的介面区上。存储层可包括可用来作为串列选择开关和参考选择开关的栅极介电层的介电层。
请参照图26与其他本发明内容，可以理解此制造过程的多个方面。其中一个方面揭露了一种制造方法，其包括下述步骤：形成具有侧壁的第一与第二导电条带叠层；再在第一与第二导电条带叠层的侧壁上形成数据储存结构；以及在数据储存结构上形成相对两侧的第一与第二垂直通道膜，并在相对两侧的第一与第二垂直通道膜之间余留一间隙。将位于相对两侧的第一与第二垂直通道膜连接，以形成U形电流路径，构建出U形与非门串列。并且，在第一叠层上形成第一焊垫，并连接至第一垂直通道膜；以及在第二叠层上形成第二焊垫，并连接至第二垂直通道膜。此第一焊垫可连接至位线，以及第二焊垫可连接源极参考线。最后所形成的结构，可用来作为U形与非门串列的半导体膜，提供了自第一叠层上方的焊垫连通至第二叠层上方的焊垫的电流路径。
图27为包括三维垂直薄通道膜与非门串列的集成电路901的简化晶片方块图。集成电路901包括存储阵列960，包括如本文所述的一个或多个具有U形与非门串列的存储区块。其中，U形与非门串列包括位于集成电路基板上的垂直通道存储单元。
串列选择线/接地选择线解码器940耦接多个串列选择线/接地选择线945，并排列于存储阵列960中。偶数/奇数层解码器950耦接多个偶数/奇数字线955。全域位线列解码器970耦接沿着存储存储阵列960的列排列的多条全域字线965，用来对存储存储阵列960进行数据读取与写入。位址由控制逻辑910提供到汇流排930上，再到列解码器970、解码器940以及偶数/奇数层解码器950。感测放大器与写入缓冲电路980透过，例如第一数据线975，耦接至列解码器970。感测放大器与写入缓冲电路980的写入缓冲区可存储用于多层写入的程序代码，或为储存程序代码的函数的值，以显示被选定的位线的写入或是抑制状态。列解码器970可包括电路，用以选择性地对存储器中的位线施加写入或是抑制电压，以回应位于写入缓冲区中数据值。
来自于感应放大器/写入缓冲电路的感应数据，经由第二数据线985提供给多层数据缓冲区990。其中，多层数据缓冲区990系经由数据途径993依序耦合至输入/输出电路991。并且在本实施例中，输入数据提供至多层数据缓冲区990，用来支援在阵列中每一个独立双栅存储单元的每一个独立侧边上进行的多层写入操作。
输入/输出电路991将数据输出至位于集成电路901的外部目的地。输入/输出数据及控制信号经由数据汇流排905来进行移动。其中，数据汇流排905介于输入/输出电路991、控制逻辑910以及集成电路901上的输入/输出接口，或其他集成电路901内部或外部的数据来源之间。而其中，集成电路901内部或外部的数据来源可以是，例如通用处理器或特殊用途应用电路，或提供单晶片系统(system-on-a-chip)功能，并且被存储阵列960所支援的多种模组的组合
在图27所示的实施例中，控制逻辑910使用一偏压配置状态机来控制经由位于区块920中的一个或多个电源供应器所产生或提供的供电电压，例如读取、抹除、检验或写入偏压的应用。控制逻辑910耦合多层数据缓冲器990以及存储阵列960。控制逻辑910包括用来控制多层写入操作的逻辑。在一些实施例中，本文所述的U形垂直与非门结构以及上述的逻辑系配置来以执行下列方法：
使用，例如字线层解码器，来选择阵列中的一层存储存储单元；
通过选择偶数或奇数侧的字线结构来选择所选的层中垂直通道结构的一侧边；
通过使用位于垂直通道结构的多行上的串列选择线开关及接地选择线开关来选择阵列中位于所选的行中的多个垂直通道结构；以及
将电荷储存于阵列中一或多个所选的列中的垂直通道结构的所选的一侧边上的所选的层中的电荷储存点中，以使用位线电路，像是位于耦接至垂直通道结构中所选的行的全域位线上的分页缓冲器来表示数据。
在一些实施例中，此逻辑是配置用来透过选择阵列中所选的层中的互相交叉的偶数与奇数字线结构之一，例如透过控制偶数与奇数字线层解码器，来选择一层以及选择一侧边。
在一些实施例中，此逻辑是配置用来储存多层电荷以表示位于所选的侧边上所选的层中的电荷捕捉点中多于一位元的数据。于此状况，阵列中垂直通道结构的所选的平截头体中的所选存储包，会储存超过多于两位元，其包括位于存储单元的每一侧边大于一的位元。
控制逻辑910可使用已知技术中的特殊用途逻辑电路来实施。在一替代实施例中，控制逻辑包括通用处理器，此通用处理器可实施于相同的集成电路上，此集成电路用来执行电脑程序以控制元件的操作。在其他实施例中，可利用特殊用途逻辑电路与通用处理器的组合以实施逻辑电路。
存储阵列960可包括配置来储存多位元的多个电荷捕捉存储单元。其通过回应所储存的电荷数量建立多重写入层的方式来储存多位元，并依序建立存储单元阈值电压VT。如上所述，每一存储单元一位元的实施例可包括本文所述的结构。
虽然本技术参照上述所选的实施例与实施例进行了详细公开，然而应知道这些实施例仅是意在说明而非意图限制。可想而知，本领域技术人员易于对此做出改进与组合，其改进与组合均包括在本发明的技术精神与随附权利要求书的请求项的范围内。

Claims (41)

1.一种存储元件包括多个存储单元，包括：
一第一导电条带叠层(stacks of conductive strips)与一第二导电条带叠层，二者通过一第一沟道(trench)分隔，该第一导电条带叠层和该第二导电条带叠层具有多个导电条带，每一这些导电条带具有分别位于该第一沟道的一第一侧壁和一第二侧壁上的多个侧壁；
多个数据储存结构，位于这些导电条带的这些侧壁上；
一第一垂直通道结构，具有一第一半导体膜垂直配置并与位于该第一沟道的该第一侧壁上的这些数据储存结构所形成的一第一堆叠接触，以及具有一第二半导体膜垂直配置并与位于该第一沟道的该第二侧壁上的这些数据储存结构所形成的一第二堆叠接触，并在该第一堆叠与该第二堆叠之间形成一电性连接到该第一半导体膜；
这些多个存储单元中的多个这些存储单元具有多个通道，位于该第一半导体膜与该第二半导体膜中，并具有多个栅极，位于该第一导电条带叠层和该第二导电条带叠层的多个导电条带中；以及
一或多个图案化导体层，位于该第一导电条带叠层与该第二导电条带叠层上方，一第一层间连接器连接位于该或这些图案化导体层中的一第一导体至该第一半导体膜的一顶表面上，以及一第二层间连接器连接位于该或这些图案化导体层中的一第二导体至该第二半导体膜的顶表面上；其中
该第一导电条带叠层中的一上层导电条带，配置来做为一第一开关的一栅极，该第一开关具有位于该第一半导体膜中的一通道，以及该第二导电条带叠层中的一上层导电条带，配置来做为一第二开关的一栅极，该第二开关具有位于该第二半导体中的一通道。
2.如权利要求1所述的存储元件，还包括：
多个垂直通道结构，包括该第一垂直通道结构，以及至少一第二垂直通道结构，该第二垂直通道结构具有一第一半导体膜垂直配置并与位于该第一沟道的该第一侧壁上的这些数据储存结构接触，以及具有一第二半导体膜垂直配置并与位于该第一沟道的该第二侧壁上的这些数据储存结构接触，并在该第一堆叠与该第二堆叠之间电性连接并连接到该第一半导体膜；以及
其中该第二垂直通道结构的该第二半导体膜的一顶表面电性连接至该第一垂直通道结构的该第二半导体膜的该顶表面。
3.如权利要求2所述的存储元件，还包括一第三层间连接器，连接位于该或这些图案化导体层中的一第三导体至位于该第二垂直通道结构中的该第二半导体膜的该顶表面上。
4.如权利要求2所述的存储元件，还包括：
一第三导电条带叠层，与该第二导电条带叠层相邻，并通过一第二沟道与该第二导电条带叠层分隔，该第二导电条带叠层和该第三导电条带叠层中的每一导电条带，具有分别位于该第二沟道的一第一侧壁和一第二侧壁上的多个侧壁；
多个数据储存结构，位于该第二沟道中的这些导电条带的多个侧壁上；以及
多个垂直通道结构，包括一第三垂直通道结构，具有一第一半导体膜垂直配置并与位于该第二沟道的该第一侧壁上的这些数据储存结构所形成的一第二堆叠接触，以及具有一第二半导体膜垂直配置并与位于该第二沟道的该第二侧壁上的这些数据储存结构所形成的一第三堆叠接触，并在该第二堆叠与该第三堆叠之间形成一电性连接到该第一半导体膜；以及
其中该第三垂直通道结构的该第一导电膜的一顶表面电性连接至该第一垂直通道结构的该第二导电膜的该顶表面上。
5.如权利要求4所述的存储元件，还包括一第三层间连接器，连接位于该或这些图案化导体层的一第三导体，至位于该第二垂直通道结构中的该第二半导体膜的该顶表面上。
6.如权利要求1所述的存储元件，还包括一绝缘结构，在这些存储单元所配置的该第一垂直通道结构中的多个截锥体当中分隔该第一半导体膜与该第二半导体膜。
7.如权利要求1所述的存储元件，其中该绝缘结构包括一空隙。
8.如权利要求1所述的存储元件，还包括一绝缘层，位于该第一堆叠与该第二堆叠下方。
9.一种存储元件，包括：
多个导电条带叠层，这些导电条带叠层包括具有多个侧壁的多个偶数叠层(even stacks)以及多个奇数叠层(odd stacks)，这些导电条带叠层中的至少一部分分导电条带配置来作为多条字线(word lines)；
多个数据储存结构，位于这些偶数叠层与这些奇数叠层的这些侧壁上；以及
多个有源柱状体(active pillars)，位于这些导电条带叠层中相应的这些偶数叠层与这些奇数叠层之间，这些有源柱状体包括多个半导体膜，这些半导体膜包括多个外表面与内表面，这些外表面配置在位于这些导电条带叠层中的这些偶数叠层与这些奇数叠层中相应的这些侧壁上，形成由多个存储单元所构成的一三维阵列，并彼此连接以形成自这些偶数叠层的一偶数垂直通道膜(even vertical channel film)的一上端连通至一下端的一电流路径(current path)，以及以形自这些奇数叠层的一奇数垂直通道膜(odd vertical channel film)的一下端连通至一上端的一电流路径；以及
其中这些偶数叠层包括多个上层配置为多条串列选择线，以及该奇数叠层的包括多个上层配置为接地选择线。
10.如权利要求9所述的存储元件，其中这些多个有源柱状体中的多个有源柱状体包括一固态介电材料，分隔该偶数垂直通道膜与该奇数垂直通道膜。
11.如权利要求9所述的存储元件，其中这些多个有源柱状体中的多个有源柱状体包括一间隙(gap)，分隔该偶数垂直通道膜与该奇数垂直通道膜。
12.如权利要求9所述的存储元件，还包括一控制电路，配置来提供这些偶数叠层和这些奇数叠层中的这些导电条带不同的偏压。
13.如权利要求9所述的存储元件，其中沿着该偶数垂直通道膜和该奇数垂直通道膜设置的这些存储单元具有小于10纳米(nm)的通道宽度。
14.如权利要求9所述的存储元件，其中这些数据储存结构包括多个多层介电电荷捕捉结构。
15.如权利要求14所述的存储元件，还包括一或多个图案化导体层，位于这些导电条带叠层之上，包括多条位线，以及多个层间连接器，连接这些位线至相应的这些有源柱状体。
16.如权利要求9所述的存储元件，其中这些偶数叠层及这些奇数叠层至少之一包括多个下层，配置为多个辅助栅极(assist gates)。
17.如权利要求9所述的存储元件，还包括一或多个图案化导体层，位于这些导电条带叠层之上，包括多条位线，以及至少一源极线，以及多个层间连接器，这些层间连接器连接这些位线至相应的该偶数垂直通道膜并且连接该至少一源极线至相应的该奇数垂直通道膜。
18.如权利要求9所述的存储元件，其中这些导电条带叠层排列在多个区块(block)中；在一特定区块中，位于一奇数叠层的一特定层中的多个这些导电条带，配置为一梳状结构，该梳状结构具有自一奇数平板延伸出来的多个条带，以及位于一偶数叠层的该特定层中的这些导电条带，配置为一梳状结构，该梳状结构具有自一偶数平板延伸出来的多个条带，在该特定区块中自该奇数平板与该偶数平板延伸出来的这些条带相互交叉(interdigitated)。
19.一种存储元件，包括：
多个导电条带叠层，这些导电条带叠层包括多个偶数叠层以及多个奇数叠层；
多个有源柱状体，排列在这些导电条带叠层中相应的这些偶数叠层与这些奇数叠层之间，这些有源柱状体包括一偶数垂直通道膜与一奇数垂直通道膜，该偶数垂直通道膜与该奇数垂直通道膜具有多个外表面与多个内表面，定义出多个位于该偶数垂直通道膜与该奇数垂直通道膜的这些外表面与相对应的这些偶数叠层与这些奇数叠层中的多个导电条带之间的多个交叉点(cross-points)上的多个介面区(interface regions)上的一多层阵列(multi-layer array)，该偶数垂直通道膜与该奇数垂直通道膜相互连接，以分别自该偶数垂直通道膜的一上端至一下端，及自该奇数垂直通道膜的一下端连通至一上端形成一电流路径；
一三维阵列，包括多个偶数存储单元以及多个奇数存储单元，这些偶数存储单元位于这些介面区，可经由该偶数叠层中的这些导电条带及这些有源柱状体进行存取，这些奇数存储单元位于这些介面区，可经由该奇数叠层中的这些导电条带及这些有源柱状体存取，其中位于一特定有源柱状体上的这些偶数存储单元与这些奇数存储单元配置来做为一与非门串列(NAND string)；
位于这些偶数叠层中的一上层中的多个导电条带，配置于一特定有源柱状体上用来做为该与非门串列的多个串接选择线(string selectlines)；
位于这些奇数叠层中的一上层中的多个导电条带，配置于一特定有源柱状体上用来做为该与非门串列的多个接地选择线(ground selectlines)；
位于这些偶数叠层与这些奇数叠层中的多个中间层的复数导电条带，配置于一特定有源柱状体上用来做为该与非门串列的多个字线；
位于这些偶数叠层与这些奇数叠层中的一下层的多条导电条带，配置来做为多个辅助栅极；以及
一控制电路，配置来将不同的偏压施加至这些偶数叠层与这些奇数叠层中的这些导电条带。
20.如权利要求19所述的存储元件，还包括一或多个图案化导体层位于这些导电条带叠层上，该或这些图案化导体层包括多个位线、至少一源极线，以及多个层间连接器，这些层间连接器连接这些字线至相应的该偶数垂直通道膜，以及连接该至少一源极线至相应的该奇数垂直通道膜。
21.如权利要求19所述的存储元件，其中这些多个有源柱状体中的多个这些有源柱状体包括一固态介电材料，分隔该偶数垂直通道膜与该奇数垂直通道膜。
22.如权利要求19所述的存储元件，其中这些多个有源柱状体中的多个这些有源柱状体包括一间隙，分隔该偶数垂直通道膜与该奇数垂直通道膜。
23.如权利要求19所述的存储元件，其中这些导电条带叠层系排列于多个区块中；并且在其中一特定的区块中，位于一偶数叠层的一特定层的多个导电条带，配置为一梳状结构，该梳状结构具有自一偶数平板延伸出来的多个条带，以及位于一奇数叠层的该特定层的这些导电条带，配置为一梳状结构，该梳状结构具有自一奇数平板延伸出来的多个条带，在该区块中自该奇数平板与该偶数平板延伸出来的这些导电条带系相互交叉。
24.如权利要求19所述的存储元件，其中这些存储单元包括多个电荷储存结构。
25.一种存储元件，包括：
具有多个导电条带的一第一叠层与一第二叠层，该第一叠层与该第二叠层具有多个侧壁；
多个数据储存结构，位于该第一叠层与第二叠层的这些侧壁上；
一第一垂直通道膜与一第二垂直通道膜，该第一垂直通道膜与该第二垂直通道膜各自具有多个外表面与多个内表面，这些外表面配置于这些数据储存结构上，而这些数据储存结构位于该第一叠层与该第二叠层的多个侧壁之上；其中该第一垂直通道膜包括一平板位于该第一叠层上，该第二垂直通道膜包括一平板位于该第二叠层上，并且该第一垂直通道膜与第二垂直通道膜在远离这些平板的一端相互连接，以形成自位于该第一叠层上的该平板连通至位于该第二叠层上的该平板的一电流路径；以及
一或多个图案化导体层，位于该第一叠层与该第二叠层之上，包括一位线以及一源极线，以及多个层间连接器，该层间连接器连接该位线至位于该第一叠层上的该平板，并连接该源极线至该第二叠层上的该平板。
26.如权利要求25所述的存储元件，还包括一固态介电材料，位于这些第一垂直通道膜与这些第二垂直通道膜的这些内表面之间。
27.如权利要求25所述的存储元件，还包括一间隙，位于这些第一垂直通道膜与这些第二垂直通道膜的这些内表面之间。
28.如权利要求25所述的存储元件，其中这些第一垂直通道膜与这些第二垂直通道膜具有小于10纳米的厚度。
29.如权利要求25所述的存储元件，其中这些数据储存结构包括一多层介电电荷捕捉结构。
30.如权利要求25所述的存储元件，其中该第一叠层与该第二叠层二者中的至少之一包括位于该第一叠层或该第二叠层的一底层中的一导电条带，该导电条带配置来作为一辅助栅极。
31.一种存储元件的制造方法，包括：
形成具有多个导电条带的一第一叠层与一第二叠层，使其具有多个侧壁；
形成多个数据储存结构在该第一叠层与该第二叠层的这些侧壁上；以及
形成一第一垂直通道膜与一第二垂直通道膜在该第一叠层与该第二叠层的这些侧壁上的这些数据储存结构上，该第一垂直通道膜包括一第一平板，位于该第一叠层之上，且位于该第一垂直通道膜的一上端；以及该第二垂直通道膜包括一第二平板，位覆盖于该第二叠层之上，且位于该第二垂直通道膜的一上端，该第一垂直通道膜与该第二垂直通道膜在远离这些平板的一端相互连接，以形成一电流路径自位于该第一叠层上的该平板连通至该第二叠层上的该平板。
32.如权利要求31所述的方法，还包括形成一固态介电材料在该第一垂直通道膜与该第二垂直通道膜之间。
33.如权利要求31所述的方法，还包括在该第一垂直通道膜与该第二垂直通道膜之间留有一间隙。
34.如权利要求31所述的方法，其中该第一垂直通道膜与该第二垂直通道膜具有小于10纳米的厚度。
35.如权利要求31所述的方法，其中形成这些电荷储存结构包括在这些侧壁上形成一多层介电电荷捕捉结构。
36.如权利要求31所述的方法，其中该第一叠层与该第二叠层二者中至少之一包括该第一叠层或该第二叠层的一底层中的一导电条带，该导电条带具有大于该第一叠层或该第二叠层中多个上方导电条带的至少之一的一厚度。
37.如权利要求31所述的方法，还包括一或多个图案化导电层位于该第一叠层与该第二叠层之上，包括一位线以及一源极线以及多个层间连接器，该层间连接器连接该位线至位于该第一叠层上的该平板，并连接该源极线至该第二叠层上的该平板。
38.如权利要求31所述的方法，在形成该第一叠层与该第二叠层之前，还包括在第一叠层与该第二叠层之下形成一绝缘层，且其中该第一垂直通道膜与该第二垂直通道膜彼此连接，并跨越位于该第一叠层与该第二叠层底部的该绝缘层。
39.如权利要求31所述的方法，其中形成该第一叠层与该第二叠层的步骤还包括：
形成被多个绝缘材料层分开的多个导电材料层，；以及
在这些绝缘材料层和这些导电材料层中蚀刻出至少一凹槽，以定义该第一叠层与该第二叠层。
40.如权利要求39所述的方法，其中形成这些垂直通道膜的步骤还包括：在该第一叠层与该第二叠层之上沉积一半导体材料层，并在该半导体材料层中蚀刻出一图案以定义该第一垂直通道膜与该第二垂直通道膜。
41.如权利要求40所述的方法，其中形成该数据储存结构的步骤还包括：在该第一叠层与第二叠层的这些侧壁之上形成多个介电材料层。
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