CN112119462A - 2叠层3d pcm存储器的分布式阵列和cmos架构的编程和读取偏置方案 - Google Patents

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Abstract

一种用于访问三维存储器的存储器单元的方法，三维存储器包括：多个底部单元块、多个顶部单元块、被耦合到底部单元块的多个底部单元位线、被耦合到顶部单元块的多个顶部单元位线以及被耦合到位于字线之下的底部单元块和位于字线之上的顶部单元块中的每一者的多个字线。该方法可以包括：通过使一个字线和底部单元位线中的一个位线偏置来一次一个单元地访问底部单元块的存储器单元，以及通过使一个字线和顶部单元位线中的一个位线偏置来一次一个单元地访问顶部单元块的存储器单元。

Description

2叠层3D PCM存储器的分布式阵列和CMOS架构的编程和读取 偏置方案
技术领域
本公开内容通常涉及三维电子存储器，且更特别地本公开内容涉及增加在三维相变存储器中的存储器单元的密度。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺来将平面存储器单元按比例缩小到较小的尺寸。然而，当存储器单元的特征尺寸接近下限时，平面工艺和制造技术变得越来越有挑战性且造价昂贵。因此，平面存储器单元的存储器密度接近上限。用于访问三维(3D)存储器架构的存储器的三维(3D)存储器架构和偏置方案可以处理在平面存储器单元中的密度限制。
发明内容
目前公开的三维存储器和偏置方案解决当前技术现状的问题，并提供更多的益处。根据一个方面，公开和示出了3D相变存储器的分布式阵列和 CMOS(互补金属氧化物半导体)架构。每个存储器瓦片的字线(WL)和位线(BL)解码器被分成部分并布置在分布式图案中。WL和BL解码器区域的中部被连接在字线和位线的中部中。TCBL(顶部单元位线)块被偏移了一个半块以在BCBL(底部单元位线)块之间建立到CMOS TCBL解码器的连接。BCBL、TCBL块和BCWL(底部单元字线)块被偏移以最大化区域使用率。可以通过使选定WL和选定BL偏置以读取位于在选定WL和 BL之间的交叉点处的单元或对该单元编程来一次一个单元地访问每个 BCBL和TCBL块。作为结果，与当前技术水平系统比较，极大地提升了阵列效率。
在另一方面中，提供了用于访问三维存储器的存储器单元的方法，三维存储器具有：布置在第一底部单元块和第二底部单元块中的存储器单元的底部单元阵列，第一底部单元块和第二底部单元块彼此偏移；耦合到存储器单元的底部单元阵列的多个底部单元位线，底部单元位线包括：耦合到第一底部单元块的存储器单元的底部单元位线的第一部分和耦合到第二底部单元块的存储器单元的底部单元位线的第二部分；在深度方向上位于存储器单元的底部单元阵列之上的存储器单元的顶部单元阵列，存储器单元的顶部单元阵列被布置在第一顶部单元块和第二顶部单元块中，第一顶部单元块和第二顶部单元块彼此偏移；耦合到存储器单元的顶部单元阵列的多个顶部单元位线，顶部单元位线包括：耦合到第一顶部单元块的存储器单元的顶部单元位线的第一部分和耦合到第二顶部单元块的存储器单元的顶部单元位线的第二部分；以及耦合到存储器单元的底部单元阵列并耦合到存储器单元的顶部单元阵列的多个字线，字线包括：耦合到第一底部单元块的存储器单元的字线的第一部分、耦合到第二底部单元块的存储器单元的字线的第二部分、耦合到第一顶部单元块的存储器单元的字线的第三部分、耦合到第二顶部单元块的存储器单元的字线的第四部分。该方法可以包括：通过使字线的第一部分的一个字线和底部单元位线的第一部分的一个位线偏置来访问第一底部单元块的存储器单元，通过使字线的第二部分的一个字线和底部单元位线的第二部分的一个位线偏置来访问第二底部单元块的存储器单元，通过使字线的第三部分的一个字线和顶部单元位线的第一部分的一个位线偏置来访问第一顶部单元块的存储器单元，以及通过使字线的第四部分的一个字线和顶部单元位线的第二部分的一个位线偏置来访问第二顶部单元块的存储器单元。
在一些示例中，可以一次一个单元地访问第一底部单元块、第二底部单元块、第一顶部单元块和第二顶部单元块中的每一者的存储器单元。
在一些示例中，访问存储器单元的至少一个单元可以包括：将耦合到至少一个单元的字线的电压升高到第一阈值之上，以及将耦合到至少一个单元的位线的电压降低到第二阈值之下。
在一些示例中，第一阈值可以是大约3V，以及第二阈值可以是大约-3V。
在一些示例中，每个未选定字线可以具有大约0V的电压，并且其中，每个未选定位线可以具有大约0V的电压。
在一些示例中，访问存储器单元的至少一个其它单元可以包括：将耦合到至少一个其它单元的字线的电压降低到第二阈值之下，以及将耦合到至少一个其它单元的位线的电压升高到第一阈值之上。
在一些示例中，对于顶部单元阵列的每个单元，访问给定单元可以包括：将耦合到给定单元的字线的电压升高到第一阈值之上，以及将耦合到给定单元的位线的电压降低到第二阈值之下；以及对于底部单元阵列的每个单元，访问给定单元可以包括：将耦合到给定单元的字线的电压降低到第二阈值之下，以及将耦合到给定单元的位线的电压升高到第一阈值之上。
在一些示例中，对于顶部单元阵列的每个单元，访问给定单元可以包括：将耦合到给定单元的字线的电压降低到第二阈值之下，以及将耦合到给定单元的位线的电压升高到第一阈值之上；以及对于底部单元阵列的每个单元，访问给定单元可以包括：将耦合到给定单元的字线的电压升高到第一阈值之上，以及将耦合到给定单元的位线的电压降低到第二阈值之下。
在一些示例中，访问存储器单元的至少一个单元可以包括：将耦合到至少一个单元的每个未选定字线的电压维持在第一未选定电压值处，以及将耦合到至少一个单元的每个未选定位线的电压维持在第二未选定电压值处，以及访问存储器单元的至少一个其它单元可以包括：将耦合到至少一个单元的每个未选定字线的电压维持在第二未选定电压值处，以及将耦合到至少一个单元的每个未选定位线的电压维持在第一未选定电压值处。
在一些示例中，第一未选定电压值是大约1V，并且其中，第二未选定电压值是大约0.5V。
在一些示例中，每个未选定字线可以具有大约0V的电压，并且其中，每个未选定位线可以具有大约0V的电压。
在一些示例中，访问存储器单元可以包括下列操作中的至少一项：从存储器单元读取数据或将数据编程到存储器单元。
在又一方面中，提供了用于访问三维存储器的存储器单元的方法，三维存储器包括：存储器单元的多个底部单元块和存储器单元的多个顶部单元块，顶部单元块从底部单元块偏移，使得每个顶部单元块在深度方向上位于至少一个相应底部单元块的一部分之上；耦合到多个底部单元块的多个底部单元位线；耦合到多个顶部单元块的多个顶部单元位线；以及耦合到在深度方向上位于多个字线之下的底部单元块和在深度方向上位于多个字线之上的顶部单元块中的每一者的多个字线。该方法可以包括：通过使多个字线中的一个字线和多个底部单元位线中的一个位线偏置来一次一个单元地访问底部单元块的存储器单元，以及通过使多个字线中的一个字线和多个顶部单元位线中的一个位线偏置来一次一个单元地访问顶部单元块的存储器单元。
在一些示例中，使多个字线中的一个字线偏置可以包括：将所述一个字线的电压升高到第一阈值之上。
在一些示例中，使多个字线中的一个字线偏置可以包括：将除所述一个字线以外的多个字线的电压维持在未选定字线电压值处。
在一些示例中，使多个底部单元位线或多个顶部单元位线中的一个位线偏置可以包括：将所述一个位线的电压降低到第二阈值之下。
在一些示例中，使多个底部单元位线或多个顶部单元位线中的一个位线偏置可以包括：将除所述一个位线以外的多个底部单元位线和多个顶部单元位线的电压维持在未选定位线电压值处。
在一些示例中，一次一个单元地访问底部单元块的存储器单元可以包括：将多个字线中的一个字线的电压升高到第一阈值之上，以及将多个底部单元位线中的一个位线的电压降低到第二阈值之下，以及一次一个单元地访问顶部单元块的存储器单元可以包括：将多个字线中的一个字线的电压降低到第二阈值之下，以及将多个顶部单元位线中的一个位线的电压升高到第一阈值之上。
在一些示例中，一次一个单元地访问顶部单元块的存储器单元可以包括：将多个字线中的一个字线的电压升高到第一阈值之上，以及将多个顶部单元位线中的一个位线的电压降低到第二阈值之下，以及一次一个单元地访问底部单元块的存储器单元可以包括：将多个字线中的一个字线的电压降低到第二阈值之下，以及将多个底部单元位线中的一个位线的电压升高到第一阈值之上。
在一些示例中，访问存储器单元可以包括下列操作中的至少一项：从存储器单元读取数据或将数据编程到存储器单元。
附图说明
当参考示例性实施方式和附图的下面的描述时，将进一步认识到本公开内容的前述方面、特征和优点，其中相似的附图标记表示相似的元件。在描述在附图中示出的本公开内容的示例性实施方式时，可以为了清楚起见而使用特定的术语。然而，本公开内容的各方面并非意指限制为所使用的特定术语。
图1是三维相变存储器的截面的等距视图。
图2是现有的三维相变存储器的截面的平面视图。
图3A和3B是现有的三维相变存储器的截面的平面视图。
图4是根据一个实施方式的三维相变存储器的截面的平面视图。
图5A是根据一个实施方式的三维相变存储器的截面的另一平面视图。
图5B是根据图5A的实施方式的三维相变存储器沿轴Y-Y的截面的侧视图。
图5C是根据图5A的实施方式的三维相变存储器沿轴X-X的截面的侧视图。
图6A是根据一个实施方式的示出偏置方案的图5A的三维相变存储器的截面的平面视图。
图6B是根据图6A的实施方式的三维相变存储器沿轴Y-Y的截面的侧视图。
图6C是根据图6A的实施方式的三维相变存储器沿轴X’-X’的截面的侧视图。
图6D是根据图6A的实施方式的三维相变存储器沿轴X”-X”的截面的侧视图。
图7A是根据一个实施方式的示出偏置方案的图5A的三维相变存储器的截面的平面视图。
图7B是根据图7A的实施方式的三维相变存储器沿轴Y-Y的截面的侧视图。
图7C是根据图7A的实施方式的三维相变存储器沿轴X’-X’的截面的侧视图。
图7D是根据图7A的实施方式的三维相变存储器沿轴X”-X”的截面的侧视图。
具体实施方式
在三维存储器的领域中应用当前术语。在图1中示出三维(3D)存储器的一般化示例。特别是，图1是三维相变存储器的截面的等距视图。存储器包括：第一层存储器单元5和第二层存储器单元10。在第一层存储器单元5 和第二层存储器单元之间是在水平或X方向上延伸的多个字线15。在第一层存储器单元5之上是沿着垂直或Y方向延伸的多个第一位线20，以及在第二层存储器单元之下是沿着Y方向延伸的多个第二位线25。
进一步如图1所示，位线、存储器单元、字线、存储器单元的顺序结构可以沿着Z方向重复以创建堆叠式配置。在图1的示例中，叠层的第一层可以包括第一层存储器单元5、位线20和字线15，而叠层的第二层可以包括第二层存储器单元10、位线25和字线15。因此，虽然第一层存储器单元5 和第二层存储器单元10每个具有其相应的一组位线20和25，但第一层存储器单元5和第二层存储器单元10可以共享同一组字线15。虽然图1的示例示出4层叠层配置，在其它示例中，堆叠式配置可以包括任何数量的存储器单元层和其它元件。在任何情况下，可以通过选择性地激活相应于该单元的字线和位线来访问在该结构中的单独存储器单元。
为了选择性地激活字线和位线，存储器包括字线解码器和位线解码器 (未示出)。字线解码器由字线触点(未示出)耦合到字线并用于对字线地址解码，使得特定的字线在其被寻址时被激活。类似地，位线解码器由位线触点(未示出)耦合到位线并用于对位线地址解码，使得特定的位线在其被寻址时被激活。因此，存储器的叠层配置还可以包括用于选择性地激活叠层中的位线和字线的位线触点和解码器以及字线触点和解码器。例如，叠层配置可以作为元件的阵列被布置在每个堆叠的层中，其中每个阵列包括一组存储器单元和相应组的位线、字线、位线和字线触点以及位线和字线解码器。
图2是现有配置的三维相变存储器的截面的平面视图。该图描绘如沿着 Z(深度)方向观看的截面。在该示例中，堆叠式配置是2层叠层。堆叠式配置包括存储器单元的多个阵列，包括两个顶部单元阵列60和61以及两个底部单元阵列65和66。虽然在图2中没有示出单独的存储器单元，但它们由图1示出，例如在顶部阵列中存储器单元可以被布置为图1所示的第一层存储器单元5，以及在底部阵列中存储器单元可以被布置为图1所示的第二层存储器单元10。
该截面包括相应于顶部单元和底部单元的字线和位线、字线和位线触点以及字线和位线解码器。如所示出的，多个字线(例如字线30)在X(水平) 方向上延伸并相应于顶部单元和底部单元两者。该截面还包括沿着Y(垂直) 方向延伸并相应于存储器单元的顶部单元阵列60的多个顶部单元位线(例如位线35)，以及沿着垂直方向延伸并相应于存储器单元的底部单元阵列65 的多个底部单元位线(例如位线40)。字线、顶部单元位线和底部单元位线一般由20nm/20nm线/间隔(L/S)图案形成并在硅衬底上形成。而且，存储器可以采用互补金属氧化物半导体(CMOS)技术。
对于给定单元阵列，将图2中的字线水平地对齐。例如，如所示出的，单元阵列60、61、65和66的字线都与彼此水平地对齐且不沿着X方向彼此偏移。这些字线中的每一者被示为越过相应单元阵列的整个宽度延伸。给定顶部单元阵列的顶部单元位线或给定底部单元阵列的底部单元位线与彼此垂直地对齐且不沿着垂直或Y方向彼此偏移。例如，顶部单元位线35沿着 Y方向垂直地对齐，以及底部单元位线40沿着Y方向垂直地对齐。顶部单元阵列的顶部单元位线和重叠的底部单元阵列的底部单元位线(例如顶部单元位线35和底部单元位线40)也与彼此垂直地对齐且不在垂直或Y方向上彼此偏移，虽然它们不必垂直地对齐且在图2中被示为稍微偏移，以便清楚地示出两个层。这些位线中的每一者被示为越过相应存储器阵列的整个长度延伸。
图2的存储器截面还包括字线接触区域45、顶部单元位线接触区域50 和底部单元位线接触区域55。字线接触区域45沿着垂直方向伸长，而顶部单元位线接触区域50和底部单元接触区域55沿着水平方向伸长。字线接触区域45包括被示为由字线接触区域45包围的点的多个字线触点，例如触点 45a。顶部单元位线接触区域50包括被示为由顶部单元位线接触区域50包围的点的多个字线触点，例如触点50a。底部单元位线接触区域55包括被示为由底部单元位线接触区域55包围的点的多个底部单元位线触点，例如触点55a。
字线触点和位线触点连接到相应字线和位线的中部。因此如所示出的，字线接触区域45位于字线40的水平中部中，底部单元位线接触区域55位于底部单元位线40的垂直中部中，以及顶部单元位线接触区域50位于顶部单元位线35的垂直中部中。因为给定单元阵列的字线在X方向上水平地纵向延伸并与彼此对齐，使得没有字线彼此偏移，字线触点可以实质上形成在垂直或Y方向上的线，使得它们与彼此对齐且不水平地彼此偏移。同样，因为给定单元阵列的位线在Y方向上垂直地延伸并实质上与彼此对齐，使得没有位线实质上彼此偏移，位线触点实质上形成在水平或X方向上的线，使得它们与彼此对齐且不垂直地彼此偏移。
字线接触区域45还包括多个字线解码器(未示出)。字线解码器通常符合字线接触区域且通常沿着垂直方向延伸。字线解码器在字线触点处耦合到字线。顶部单元位线接触区域50还包括多个顶部单元位线解码器(未示出)。顶部单元位线解码器通常符合顶部单元位线接触区域50且通常沿着水平方向延伸。顶部单元位线解码器在顶部单元位线触点处耦合到顶部单元位线。底部单元位线接触区域55还包括多个底部单元位线解码器(未示出)。底部单元位线解码器通常符合底部单元位线接触区域55且通常沿着水平方向延伸。底部单元位线解码器在底部单元位线触点处耦合到底部单元位线。
如在图2中示例的配置在其对存储器区域(或“存储器基面板”)的使用中是低效的。这个缺点主要源于字线解码器的布置。如可从图2看出，字线接触区域45以及相应地字线触点和字线解码器布置在存储器结构的水平中部中。例如，如所示出的，字线触点45和字线解码器沿着存储器单元的顶部阵列60和底部阵列65的水平中部(但在Z方向上的不同深度处)布置。这也符合于存储器中的其它阵列，例如顶部单元阵列61和底部单元阵列66，其中字线接触区域也占据这些阵列的中部。解码器被同样地布置，因为如上所述，字线水平地对齐且位线垂直地对齐。
图3A是现有的三维相变存储器的截面的平面视图。该图描绘如沿着深度或Z方向观看的截面。这个示例是2层叠层配置。该图示出多个底部单元阵列(包括从第一边缘或顶部边缘75延伸到第二边缘或底部边缘80的底部单元阵列60)和多个顶部单元阵列(包括从第一边缘或顶部边缘76延伸到第二边缘或底部边缘81的顶部单元阵列65)。图3B是与图3A相同的平面视图，除了用于表示底部单元阵列60和顶部单元阵列65的标记被移除了。为了演示的清楚的目的，将只关于属于底部单元阵列60和顶部单元阵列65 的部分来讨论图3A和3B，理解到这样的讨论可以容易适用于附图的其它部分。此外，应注意，附图只示出字线解码器、顶部单元位线解码器和底部单元位线解码器，且没有示出存储器的其它部分。
参考图3A和3B，可看到，存储器截面包括布置在从底部单元阵列60 的顶部边缘75到底部单元阵列60的底部边缘80的区域的连续垂直条中的一组字线解码器70。字线解码器70通常沿着垂直或Y方向延伸，符合图2 所示的字线接触区域45。存储器截面还包括沿着水平或X方向被分成两个部分85a和85b并垂直地对齐的顶部单元阵列65的一组顶部单元位线解码器85，以及沿着水平或X方向被分成两个部分90a和90b并垂直地对齐的底部单元阵列60的一组底部单元位线解码器90。顶部单元位线解码器85 和底部单元位线解码器90通常沿着水平或X方向延伸，分别符合图2所示的顶部单元位线接触区域50和底部单元位线接触区域55。
如图3A和3B所示，位线和字线解码器对称地布置在存储器结构中。这是因为如关于图2所述的，字线水平地对齐以及位线垂直地对齐。图3A 和3B所述的这个现有配置因此使存储器区域的垂直条专用于字线触点和字线解码器，这不包括用于数据存储的任何位线或存储器单元，从而限制了存储器的效率。
图4是根据一个实施方式的三维相变存储器的示例截面的平面视图。该图描绘如沿着深度或Z方向观看的截面。图4中的截面示出单元块的多个列。在图4的示例中，第一列单元块410的一部分被示为包括一对底部单元块412、 414和一对顶部单元块416、418。底部单元块在垂直或Y方向上从顶部单元块偏移，使得第一底部单元块412部分地位于第一顶部单元块416之下，并使得第二底部单元块414部分地位于第一顶部单元块416和第二顶部单元块 418中的每一者之下。在顶部单元块和底部单元块之间的重叠可以沿着垂直或Y方向重复，以便包括在该列单元块中的额外单元块。此外，该列单元块的图案可以在相邻于第一列单元块定位的一个或多个其它列中重复。在图4 的示例中，第二列单元块420的一部分被示为包括一对底部单元块422、424 和一对顶部单元块426、428。如同第一列单元块410一样，第二列420的顶部和底部单元块彼此偏移。
此外，示例配置的每个底部单元块和顶部单元块的字线解码器和位线解码器被示为分成单独的和偏移的部分。取图4的第一列410的顶部单元块416 为例，顶部单元块416包括具有第一部分432和第二部分434的字线解码器，以及顶部单元块426包括具有第三部分436和第四部分438的字线解码器。第一部分432和第二部分434可以与彼此水平地对齐，以及第三部分436和第四部分438可以与彼此水平地对齐，但在X方向上远离第一部分432和第二部分434水平地偏移。
使字线解码器的部分偏移可以允许每个部分连接到相应的多个字线的中部。在图4的示例中，字线解码器的第一部分432位于第一多个字线442 的中点处，字线解码器的第二部分434位于第二多个字线444的中点处，字线解码器的第三部分436位于第三多个字线446的中点处，以及字线解码器的第四部分438位于第四多个字线448的中点处。字线可以沿着水平或X方向平行于彼此延伸，且每个多个字线可以从其的紧接着相邻的多个字线偏移，使得每个多个字线的中点与它们的相应字线解码器的中点(其如上面解释的在水平或X方向上类似地间隔开)对齐。
在图4的示例中，单元块可以组合以形成单元阵列。例如，底部单元块 412和422可以被考虑为底部单元阵列452，由此，底部单元阵列452的单独块在垂直或Y方向上彼此偏移。类似地，顶部单元块418和428可以被考虑为顶部单元阵列458，由此，顶部单元阵列458的单独块在垂直或Y方向上彼此偏移。
图5A是根据一个实施方式的三维相变存储器的截面的平面视图。该图描绘如沿着深度或Z方向观看的截面。图5A的实施方式包括与关于图4的实施方式描绘的特征可比较的特征。例如，在图5A中的每个阵列中的存储器单元、字线、位线、字线和位线触点以及字线和位线解码器可以如关于图 4所述的类似地被布置。提供图5A以示出具有字线和位线的字线和位线触点。因此，加亮底部单元阵列500，其可以与图4的阵列(例如关于图4详细讨论的底部单元阵列452和顶部单元阵列456)类似地被配置。如所示出的，底部单元阵列500分成两个子段500a和500b。底部单元位线的第一部分510a沿着子段500a的长度延伸，以及底部单元位线的第二部分510b沿着子段500b的长度延伸。底部单元位线触点的第一集合520a设置在底部单元位线的第一部分510a的垂直中部中，以及底部单元位线触点的第二集合520b设置在底部单元位线的第二部分510b的垂直中部中。
两个子段500a和500b(例如沿着如由预定长度所示的垂直或Y方向) 彼此偏移。同样，底部单元位线的第一部分510a和底部单元位线的第二部分510b也具有在它们之间的垂直偏移。因为位线触点位于位线的中部中，底部单元位线触点的第一集合520a和底部单元位线触点的第二集合520b也具有在它们之间的在垂直或Y方向上的偏移。
在底部单元位线触点的第一集合520a之上，字线的第一部分530a通过子段500a从第一水平地相邻的单元延伸到第二子段500b内。字线触点的第一集合540a沿着字线的第一部分530a的中部被设置成将字线的第一部分 530a耦合到字线解码器的第一集合(未示出)。在底部单元位线触点的第一集合530a之下，字线的第二部分540b也通过子段510a从第一水平地相邻的单元延伸到第二子段510b内。字线触点的第二集合540b沿着字线的第二部分530b的中部被设置成将字线的第二部分530b耦合到字线解码器的第二集合(未示出)。
在底部单元位线触点的第二集合520b之上，字线的第三部分530c通过第二子段500b从子段500a延伸到第二水平地相邻的单元的区域内。字线触点的第三集合540c沿着字线的第三部分530c的中部被设置成将字线的第三部分530c耦合到字线解码器的第三集合(未示出)。在底部单元位线触点的第二集合520b之下，字线的第四部分530d通过第二子段500b从子段500a 延伸到第二水平地相邻的单元的区域内。字线触点的第四集合530d沿着字线的第四部分530d的中部被设置成将字线的第四部分530d耦合到字线解码器的第四集合(未示出)。字线解码器(虽然未示出)可以通常位于与字线触点相同的区域中。同样，位线解码器(虽然未示出)可以通常位于与字线触点相同的区域中。
通过在字线和位线之间引入偏移，偏移也被引入到相应的字线触点、位线触点、字线解码器和位线解码器。由于这些元件的分布式定位，位线可以占据与字线解码器重叠的区域，虽然仍然可以必须避免由字线触点占据的区域。
图5B是在图5A中所示的X-Y轴处沿着垂直或Y方向的图5A的三维相变存储器的截面的横截面视图。底部单元阵列500包括存储器单元的第一层560。在存储器单元的第一层560之下，提供位线和位线触点。例如，可以提供底部单元位线的两个部分(仅510a是从该横截面可见的)，以及可以提供两组底部单元位线触点520a和520b。在存储器单元的第一层560之上，提供字线和字线触点。例如，可以提供字线的四个部分，其中仅两个部分530a 和530b是从该视图可见的，以及可以提供四组字线触点，其中仅两组540a 和540b是从该视图可见的。因此，底部单元位线和底部单元存储器单元设置在与字线触点的区域重叠的区域中。
图5B进一步示出与底部单元阵列510部分地重叠的顶部单元阵列550。顶部单元阵列550包括存储器单元的第二层570。在存储器单元的第二层570 之上，可以提供顶部单元位线的两个部分(仅560a是可见的)，以及可以提供两组顶部单元位线触点(仅570a是可见的)。在存储器单元的第二层570 之下，提供字线和字线触点，其中一些可以与底部单元阵列500共享。例如，顶部单元阵列550可以包括字线的四个部分(其中仅两个部分580a和530a是从该视图可见的)以及四组字线触点(其中仅540a是从该视图可见的)。因此，顶部单元位线和顶部单元存储器单元设置在与字线触点的区域重叠的区域中。虽然没有示出字线解码器和位线解码器，但它们可以通常分别位于与相应的字线触点和位线触点相同的区域中。
图5C是在图5A所示的X-X轴处沿着水平或X方向的图5A的三维相变存储器的截面的横截面视图。在该视图中，底部单元阵列510、顶部单元阵列550和图5B所示的相同元件中的很多元件被示出并被同样地标记。从该视图中可以看到底部单元位线的两个部分510a和510b，并可以看到顶部单元位线的两个部分560a和560b。此外，可以看到两组底部单元位线触点 520a和520b，而顶部单元位线触点的组可以隐藏在底部单元位线触点510a 和520b后面。字线的两个部分530a和530c以及相应的字线触点540a和540c 是从该视图可见的。因此如所示，底部和顶部单元位线以及存储器单元都设置在与字线触点的区域重叠的区域中。
图6A-6D和7A-7D示出用于操作图5A所示的示例三维相变存储器的示例偏置方案。在示例偏置方案中，顶部和底部单元阵列的存储器单元可以在字线解码器和位线解码器的组合处接收编程信号或读取信号。接收信号的每个解码器确定基于该信号要激活的线。如在前面的附图中所示的，字线和位线布置在网格中，由此，在字线和位线之间的交叉点处定位存储器单元且因而存储数据。字线和一个或多个交叉位线的激活使数据在交叉点处被编程或从存储器单元被读取。
图6A的示例示出两个单元A和B基于在相应单元处交叉的字线和位线的激活而被编程或被读取。在单元A的示例中，字线602与位线604相交。因此，到字线602的字线解码器的信号可以指示激活字线602，并将同一字线解码器的其它字线维持为不活动的或被偏置在未选定偏置电压处。类似地，到位线604的位线解码器的信号可以指示激活位线604，并将同一位线解码器的其它位线维持为不活动的或被偏置在未选定偏置电压处。在单元B的示例中，字线612与位线614相交。因此，到字线612的字线解码器的信号可以指示激活字线612，并将同一字线解码器的其它字线维持为不活动的或被偏置在未选定偏置电压处。类似地，到位线614的位线解码器的信号可以指示激活位线614，并将同一位线解码器的其它位线维持为不活动的或被偏置在未选定偏置电压处。
在图6A的示例中，位线604是通过底部单元位线触点(BCBL触点) 连接到底部单元位线解码器的底部单元位线(BCBL)。单元A位于字线602 和BCBL 604之间，使其成为底部阵列的存储器单元。相反，位线614是通过顶部单元位线触点(TCBL触点)连接到顶部单元位线解码器的顶部单元位线(TCBL)。单元B位于字线612和TCBL 614之间，使其成为顶部阵列的存储器单元。因此，图6A示出字线、BCBL和TCBL可以如何布置，以便激活存储器的底部单元阵列和顶部单元阵列的存储器单元。
字线或位线的激活可以涉及将线的电压升高到阈值高电压值(+Vhh) 之上或将线的电压降低到阈值低电压值(-Vll)之下。更一般地说，线的激活可以涉及将线的电压的绝对值升高到阈值标记之上。在一些示例中，阈值高电压值可以在1V和8V之间，且优选地在3V和6V之间。在一些示例中，阈值低电压值可以在-1V和-8V之间，且优选地在-3V和-6V之间。阈值高电压值和阈值低电压值不同于字线和位线在它们是不活动时的典型电压。不活动的或未选定电压值在本文对于字线被称为Vuw，以及对于位线被称为Vub。Vuw的绝对值小于阈值+Vhh和-Vll，可以优选地不大于3V，以及甚至更优选地为0V。类似地，Vub的绝对值小于阈值+Vhh和-Vll，可以优选地不大于3V，以及甚至更优选地为0V。
在图6A的示例中，用于激活单元A的偏置方案包括将字线602的电压升高到阈值高电压值(+Vhh)处或之上，以及将位线604的电压降低到阈值低电压值(-Vll)处或之下。类似地，用于激活单元B的偏置方案包括将字线612的电压升高到阈值高电压值(+Vhh)处或之上，以及将位线614 的电压降低到阈值低电压值(-Vll)处或之下。如上面所提到的，给定单元的激活可以允许数据被编程到单元，或允许数据从单元被读取。在一些示例中，单元的激活可以涉及从单元读取数据和进一步用所读取的数据对单元重新编程。
在图6A的示例中，当字线解码器激活字线602或612时，连接到字线解码器的剩余的未选定字线可以保持不活动。不活动的字线可以具有Vuw 的电压，其在一些示例中可以是大约0V。类似地，当位线解码器激活位线 604或位线614时，剩余的未选定TCBL和BCBL位线可以保持不活动。不活动的位线可以具有Vub的电压，其在一些示例中可以是大约0V。
表1概述了关于单元A和B中的每一者的图6A的示例偏置方案：
表1
单元A 单元B
选定WL +Vhh +Vhh
选定BL -Vll -Vll
未选定WL(s) Vuw Vuw
未选定BL(s) Vub Vub
表2也概述了关于单元A和B中的每一者的图6A的示例偏置方案，但对于该偏置方案，未选定字线电压Vuw和未选定位线电压Vub等于0V。
表2
Figure BDA0002698366090000141
Figure BDA0002698366090000151
在图6B、6C和6D中的每一者中更详细地示出图6A的偏置方案。图 6B是在图6A所示的Y-Y轴处沿着垂直或Y方向的图6A的三维相变存储器的截面的横截面视图。图6C是在图6A所示的X’-X’轴处沿着水平或X方向的图6A的三维相变存储器的截面的横截面视图。图6D是在图6A所示的 X”-X”轴处沿着水平或X方向的图6A的三维相变存储器的截面的横截面视图。
图6B和6C中的每一者示出单元A被包括在位于字线(BCWL)(包括字线602)和BCBL(包括位线604)之间的底部单元阵列的第一单元叠层 (单元叠层1)。图6B和6D中的每一者示出单元B被包括在位于字线 (BCWL)(包括字线612)和TCBL(包括位线614)之间的顶部单元阵列的第二单元叠层(单元叠层2)。如从附图可以看到的，单元叠层占据在顶部位线和底部位线之间的几乎所有空间，只需要小空间用于使字线和顶部单元位线连接到它们的相应解码器。这导致在存储器器件中的增加的存储器密度，因而提高了存储效率。
当高电压或低电压中的一者用于激活给定单元的字线时，高电压或低电压中的另一者用于激活该同一给定单元的位线。例如，在图6A的特定示例中，选定字线通过升高它们的电压来被激活，以及选定位线通过降低它们的电压来被激活。然而，在其它示例中，选定字线可以通过降低它们的电压来被激活，以及选定位线通过升高它们的电压来被激活。
虽然图6A一贯地使用高电压来激活所有字线以及对于所有位线使用低电压，但这并非要求。例如，图7A示出存储器的示例，其中一些位线由高电压激活而一些位线由低电压激活。因此，字线可以由高电压或低电压激活，取决于字线是否为了对底层(单元叠层1)的单元编程或读取底层的单元或为了对顶层(单元叠层2)的单元编程或读取顶层的单元而被激活。
图7A的示例在结构上与图6A的示例可比较，由此，字线702和712 与图6A的字线602和612比较，以及位线704和714与图6A的位线604 和614比较。然而，图7A的总偏置方案在操作上不同于图6A的总偏置方案。在图7A的示例中，用于激活单元A的偏置方案包括将字线702的电压升高到阈值高电压值(+Vhh)处或之上，以及将位线704的电压降低到阈值低电压值(-Vll)处或之下。相反，用于激活单元B的偏置方案包括将字线712的电压降低到阈值低电压值(-Vll)处或之下，以及将位线714的电压升高到阈值高电压值(+Vhh)处或之上。
在图7A的示例中，当字线解码器激活选定字线702或712时，连接到字线解码器的剩余的未选定字线可以保持不活动。当选定字线被正向地偏置时，不活动的字线可以具有Vuw的电压，以及当选定字线被负向地偏置时，不活动的字线可以具有Vub的电压。类似地，当位线解码器激活位线704 或位线714时，剩余的未选定位线可以保持不活动。当选定位线被正向地偏置时，不活动的TCBL和BCBL位线可以具有Vuw的电压，以及当选定位线被负向地偏置时，不活动的TCBL和BCBL位线可以具有Vub的电压。在一些示例中，Vuw和Vub中的每一者可以是大约0V。
表3概述了关于单元A和B中的每一者的图7A的示例偏置方案：
表3
单元A 单元B
选定WL +Vhh -Vll
选定BL -Vll +Vhh
未选定WL(s) Vuw Vub
未选定BL(s) Vub Vuw
表4也概述了关于单元A和B中的每一者的图7A的示例偏置方案，但对于该偏置方案，未选定字线电压Vuw和未选定位线电压Vub等于0V。
表4
Figure BDA0002698366090000161
Figure BDA0002698366090000171
在图7B、7C和7D中的每一者中更详细地示出图7A的偏置方案。图 7B是在图7A所示的Y-Y轴处沿着垂直或Y方向的图7A的三维相变存储器的截面的横截面视图。图7C是在图7A所示的X’-X’轴处沿着水平或X方向的图7A的三维相变存储器的截面的横截面视图。图7D是在图7A所示的 X”-X”轴处沿着水平或X方向的图7A的三维相变存储器的截面的横截面视图。
图7B和7C中的每一者示出单元A被包括在位于字线(BCWL)(包括字线702)和BCBL(包括位线704)之间的底部单元阵列的第一单元叠层 (单元叠层1)。图7B和7D中的每一者示出单元B被包括在位于字线 (BCWL)(包括字线712)和TCBL(包括位线714)之间的顶部单元阵列的第二单元叠层(单元叠层2)。
使用用于激活位线和字线的不同极性电压可能对避免偶然的程序和读取操作是有利的。例如，如果选定位线降低到-Vll以及选定字线升高到+Vhh 且所有未选定字线和位线偏置在0处，则选定存储器单元将经历高于单元的阈值电压的Vhh+Vll的总偏置以便于编程或读取数据操作。未选定存储器单元可以经历低于存储器单元的阈值电压的Vhh或Vll的偏置，且因此没有出现对存储器单元的干扰。例如，图7B的单元A可以经历Vhh+Vll的偏置，因为单元A的字线可以被偏置到+Vhh以及单元A的位线可以被偏置到–Vll，产生在那两条线之间的总电压差Vhh+Vll。这个电压差可以足以便于对单元 A的编程或读取操作。通过比较，相邻于单元A的单元可以经历仅仅Vll的偏置(如果未选定字线在0V处)或Vll+Vuw的偏置(如果未选定字线被偏置在Vuw处)，这两者都可以小于用于便于对相邻单元的编程或读取操作的阈值量。对于另一示例，图7B的单元B可以经历Vhh+Vll的偏置，因为单元B的字线可以被偏置到-Vll以及单元B的位线可以被偏置到+Vhh，产生在那两条线之间的总电压差Vhh+Vll。这个电压差可以足以便于对单元B的编程或读取操作。通过比较，相邻于单元B的单元可以经历仅仅Vhh的偏置(如果未选定字线在0V处)或Vhh+Vub的偏置(如果未选定字线被偏置在Vub处)，这两者都可以小于用于便于对相邻单元的编程或读取操作的阈值量。
在上面的示例中，将认识到，存储器的任何单元可以使用上面讨论的示例偏置方案来被访问(例如读取、编程)。此外，在一些示例中，也可能从分布式阵列的、同时连接到不同的位线解码器和不同的字线解码器的两个相邻底部单元叠层访问数据，假定这两个单元也不连接到同一字线或位线，并位于不同的阵列中。对于另一示例，也可能从分布式阵列的、同时连接到不同的字线解码器的底部单元叠层和顶部单元叠层访问数据。对于另一示例，在与图7A-7D一样的布置中，也可能同时将一个字线偏置到+Vhh以及将一个字线偏置到-Vll，以便从分布式阵列的、同时连接到同一字线解码器的底部单元叠层和顶部单元叠层访问数据。
虽然在本文参考特定的实施方式描述了本公开内容，但应理解的是，这些实施方式仅仅说明本公开内容的原理和应用。因此应理解，可以对说明性实施方式做出很多修改，以及可以修改其它布置而不偏离如由所附权利要求限定的本公开内容的精神和范围。

Claims (20)

1.一种三维存储器，包括：
存储器单元的底部单元阵列，其被布置在第一底部单元块和第二底部单元块中，其中，所述第一底部单元块和所述第二底部单元块彼此偏移；
多个底部单元位线，其被耦合到存储器单元的所述底部单元阵列，其中，所述底部单元位线包括：被耦合到所述第一底部单元块的存储器单元的底部单元位线的第一部分和被耦合到所述第二底部单元块的存储器单元的底部单元位线的第二部分；
存储器单元的顶部单元阵列，其在深度方向上位于存储器单元的所述底部单元阵列之上，其中，存储器单元的所述顶部单元阵列被布置在第一顶部单元块和第二顶部单元块中，其中，所述第一顶部单元块和所述第二顶部单元块彼此偏移；
多个顶部单元位线，其被耦合到存储器单元的所述顶部单元阵列，其中，所述顶部单元位线包括：被耦合到所述第一顶部单元块的存储器单元的顶部单元位线的第一部分和被耦合到所述第二顶部单元块的存储器单元的顶部单元位线的第二部分；以及
多个字线，其被耦合到存储器单元的所述底部单元阵列并被耦合到存储器单元的所述顶部单元阵列，其中，所述字线包括：被耦合到所述第一底部单元块的所述存储器单元的字线的第一部分、被耦合到所述第二底部单元块的所述存储器单元的字线的第二部分、被耦合到所述第一顶部单元块的所述存储器单元的字线的第三部分、被耦合到所述第二顶部单元块的所述存储器单元的字线的第四部分。
2.根据权利要求1所述的三维存储器，其中，一次一个单元地访问每个单元块的所述存储器单元。
3.根据权利要求1所述的三维存储器，其中，访问所述存储器单元的至少一个单元包括：将被耦合到所述至少一个单元的字线的电压升高到第一阈值之上，以及将被耦合到所述至少一个单元的位线的电压降低到第二阈值之下。
4.根据权利要求3所述的三维存储器，其中，所述第一阈值是大约3V，并且其中，所述第二阈值是大约-2V。
5.根据权利要求3所述的三维存储器，其中，每个未选定字线具有大约0V的电压，并且其中，每个未选定位线具有大约0V的电压。
6.根据权利要求3所述的三维存储器，其中，访问所述存储器单元的至少一个其它单元包括：将被耦合到所述至少一个其它单元的字线的电压降低到所述第二阈值之下，以及将被耦合到所述至少一个其它单元的位线的电压升高到所述第一阈值之上。
7.根据权利要求6所述的三维存储器，其中：
对于所述顶部单元阵列的每个单元，访问给定单元包括：将被耦合到所述给定单元的字线的电压升高到所述第一阈值之上，以及将被耦合到所述给定单元的位线的电压降低到所述第二阈值之下；以及
对于所述底部单元阵列的每个单元，访问给定单元包括：将被耦合到所述给定单元的字线的电压降低到所述第二阈值之下，以及将被耦合到所述给定单元的位线的电压升高到所述第一阈值之上。
8.根据权利要求6所述的三维存储器，其中：
对于所述顶部单元阵列的每个单元，访问给定单元包括：将被耦合到所述给定单元的字线的电压降低到所述第二阈值之下，以及将被耦合到所述给定单元的位线的电压升高到所述第一阈值之上；以及
对于所述底部单元阵列的每个单元，访问给定单元包括：将被耦合到所述给定单元的字线的电压升高到所述第一阈值之上，以及将被耦合到所述给定单元的位线的电压降低到所述第二阈值之下。
9.根据权利要求6所述的三维存储器，其中：
访问所述存储器单元的至少一个单元包括：将被耦合到所述至少一个单元的每个未选定字线的电压维持在第一未选定电压值处，以及将被耦合到所述至少一个单元的每个未选定位线的电压维持在第二未选定电压值处；以及
访问所述存储器单元的至少一个其它单元包括：将被耦合到所述至少一个单元的每个未选定字线的电压维持在所述第二未选定电压值处，以及将被耦合到所述至少一个单元的每个未选定位线的电压维持在所述第一未选定电压值处。
10.根据权利要求9所述的三维存储器，其中，所述第一未选定电压值是大约1V，并且其中，所述第二未选定电压值是大约-1V。
11.根据权利要求1所述的三维存储器，其中，每个未选定字线具有大约0V的电压，并且其中，每个未选定位线具有大约0V的电压。
12.根据权利要求1所述的三维存储器，其中，访问存储器单元包括下列操作中的至少一项：从所述存储器单元读取数据或将数据编程到所述存储器单元。
13.一种访问三维存储器的存储器单元的方法，所述三维存储器包括：
存储器单元的多个底部单元块；以及
存储器单元的多个顶部单元块，其中，所述顶部单元块从所述底部单元块偏移，使得每个顶部单元块在深度方向上位于至少一个相应的底部单元块的一部分之上；
多个底部单元位线，其被耦合到所述多个底部单元块；
多个顶部单元位线，其被耦合到所述多个顶部单元块；以及
多个字线，其被耦合到在所述深度方向上位于所述多个字线之下的底部单元块和在所述深度方向上位于所述多个字线之上的顶部单元块中的每一者，
所述方法包括：
通过使所述多个字线中的一个字线和所述多个底部单元位线中的一个位线偏置来一次一个单元地访问所述底部单元块的存储器单元；以及
通过使所述多个字线中的一个字线和所述多个顶部单元位线中的一个位线偏置来一次一个单元地访问所述顶部单元块的存储器单元。
14.根据权利要求13所述的方法，其中，使所述多个字线中的一个字线偏置包括：将所述一个字线的电压升高到第一阈值之上。
15.根据权利要求14所述的方法，其中，使所述多个字线中的一个字线偏置包括：将除所述一个字线以外的所述多个字线的电压维持在未选定字线电压值处。
16.根据权利要求14所述的方法，其中，使所述多个底部单元位线或所述多个顶部单元位线中的一个位线偏置包括：将所述一个位线的电压降低到第二阈值之下。
17.根据权利要求16所述的方法，其中，使所述多个底部单元位线或所述多个顶部单元位线中的一个位线偏置包括：将除所述一个位线以外的所述多个底部单元位线和所述多个顶部单元位线的电压维持在未选定位线电压值处。
18.根据权利要求13所述的方法，其中：
一次一个单元地访问所述底部单元块的存储器单元包括：将所述多个字线中的所述一个字线的电压升高到第一阈值之上，以及将所述多个底部单元位线中的所述一个位线的电压降低到第二阈值之下；以及
一次一个单元地访问所述顶部单元块的存储器单元包括：将所述多个字线中的所述一个字线的电压降低到第二阈值之下，以及将所述多个顶部单元位线中的所述一个位线的电压升高到第一阈值之上。
19.根据权利要求13所述的方法，其中：
一次一个单元地访问所述顶部单元块的存储器单元包括：将所述多个字线中的所述一个字线的电压升高到第一阈值之上，以及将所述多个顶部单元位线中的所述一个位线的电压降低到第二阈值之下；以及
一次一个单元地访问所述底部单元块的存储器单元包括：将所述多个字线中的所述一个字线的电压降低到第二阈值之下，以及将所述多个底部单元位线中的所述一个位线的电压升高到第一阈值之上。
20.根据权利要求13所述的方法，其中，访问存储器单元包括下列操作中的至少一项：从所述存储器单元读取数据或将数据编程到所述存储器单元。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271191A (zh) * 2020-10-14 2021-01-26 长江先进存储产业创新中心有限责任公司 具有四层堆叠的三维存储器
CN112786783A (zh) * 2021-01-18 2021-05-11 长江先进存储产业创新中心有限责任公司 三维存储器件
CN113257311A (zh) * 2021-04-01 2021-08-13 长江先进存储产业创新中心有限责任公司 相变存储器的控制方法、装置及存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123392B1 (en) * 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
CN109872995A (zh) * 2017-12-01 2019-06-11 三星电子株式会社 存储器件
US20200202931A1 (en) * 2017-05-26 2020-06-25 Sony Semiconductor Solutions Corporation Semiconductor device
CN112074907A (zh) * 2020-07-31 2020-12-11 长江先进存储产业创新中心有限责任公司 针对用于4堆叠3d pcm存储器的分布式阵列和cmos架构的新颖的编程和读取偏置方案

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698156B2 (en) * 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9299747B1 (en) * 2014-11-24 2016-03-29 Intel Corporation Electrode configurations to increase electro-thermal isolation of phase-change memory elements and associated techniques
KR102251815B1 (ko) * 2015-07-02 2021-05-13 삼성전자주식회사 메모리 장치 및 메모리 시스템
WO2021072575A1 (en) * 2019-10-14 2021-04-22 Yangtze Memory Technologies Co., Ltd. Three-dimensional phase-change memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123392B1 (en) * 2014-03-28 2015-09-01 Sandisk 3D Llc Non-volatile 3D memory with cell-selectable word line decoding
US20200202931A1 (en) * 2017-05-26 2020-06-25 Sony Semiconductor Solutions Corporation Semiconductor device
CN109872995A (zh) * 2017-12-01 2019-06-11 三星电子株式会社 存储器件
CN112074907A (zh) * 2020-07-31 2020-12-11 长江先进存储产业创新中心有限责任公司 针对用于4堆叠3d pcm存储器的分布式阵列和cmos架构的新颖的编程和读取偏置方案

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271191A (zh) * 2020-10-14 2021-01-26 长江先进存储产业创新中心有限责任公司 具有四层堆叠的三维存储器
CN112786783A (zh) * 2021-01-18 2021-05-11 长江先进存储产业创新中心有限责任公司 三维存储器件
CN112786783B (zh) * 2021-01-18 2022-11-01 长江先进存储产业创新中心有限责任公司 三维存储器件
CN113257311A (zh) * 2021-04-01 2021-08-13 长江先进存储产业创新中心有限责任公司 相变存储器的控制方法、装置及存储介质
CN113257311B (zh) * 2021-04-01 2022-11-01 长江先进存储产业创新中心有限责任公司 相变存储器的控制方法、装置及存储介质

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