CN112786783B - 三维存储器件 - Google Patents
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- 230000015654 memory Effects 0.000 claims abstract description 192
- 238000003860 storage Methods 0.000 claims abstract description 7
- 239000000463 material Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 10
- 150000001786 chalcogen compounds Chemical class 0.000 claims description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 239000012782 phase change material Substances 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000002194 amorphous carbon material Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000010791 quenching Methods 0.000 description 1
- 230000000171 quenching effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- -1 silicon nitride Chemical class 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
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Abstract
本发明提供一种三维存储器件，包括：沿第一方向延伸的第一信号地址线层；沿第三方向叠置在所述第一信号地址线层之上且间隔设置的多个存储单元，每个所述存储单元包括沿所述第三方向叠置的选择层和相变存储层；其中，相邻所述存储单元的所述相变存储层不共层；沿所述第三方向叠置在所述存储单元之上的第二信号地址线层，所述第二信号地址线层沿第二方向延伸；所述第一方向、第二方向、以及第三方向相互垂直。本发明能有效改善热串扰现象，提高三维存储器件的性能稳定性和存储密度。
Description
【技术领域】
本发明涉及半导体技术领域，具体涉及一种三维存储器件。
【背景技术】
相变存储器，简称PCM(phase change memory)，相变存储器就是利用相变材料在晶态和非晶态之间相互转化时所表现出来的导电性差异来存储数据的，尤其可以基于电热方式对相变材料加热和淬火来利用相变材料中的非晶相和晶相的电阻率之间的差异。
目前，由于三维存储架构能解决平面存储单元中的密度限制，故应用广泛。在三维PCM的单元结构(比如上部单元结构或下部单元结构)中，包括在纵向串联的存储单元和选择单元，存储单元通常位于选择单元上方，相邻两个单元结构沿横向间隔设置。这种结构的单元结构，由于相邻两个存储单元之间的间距比较近，故彼此间容易产生热串扰现象，影响相变存储器的稳定性。
【发明内容】
本发明的目的在于提供一种三维存储器件，能减少相邻存储单元之间的热串扰现象，提高相变存储器的稳定性。
为了解决上述问题，本发明提供了一种三维存储器件，包括：
沿第一方向延伸的第一信号地址线层；
沿第三方向叠置在所述第一信号地址线层之上且间隔设置的多个存储单元，每个所述存储单元包括沿所述第三方向叠置的选择层和相变存储层；其中，相邻所述存储单元的所述相变存储层不共层；
沿所述第三方向叠置在所述存储单元之上的第二信号地址线层，所述第二信号地址线层沿第二方向延伸；所述第一方向、第二方向、以及第三方向相互垂直。
其中，所述相邻所述存储单元的所述相变存储层不共层包括：在相邻所述存储单元中，其中一个所述存储单元中的所述相变存储层位于其对应的所述选择层之上，其另一个所述存储单元中的所述相变存储层位于其对应的所述选择层之下。
其中，所述存储单元还包括沿所述第三方向叠置的第一电极层、第二电极层、以及第三电极层；对应地，相邻所述存储单元的所述相变存储层不共层包括：在相邻所述存储单元中，其中一个所述存储单元中的所述相变存储层位于其对应的所述第一电极层和所述第二电极层之间，所述选择层位于其对应的所述第二电极层和所述第三电极层之间，另一个所述存储单元中的所述相变存储层位于其对应的所述第二电极层和所述第三电极层之间，所述选择层位于其对应的所述第一电极层和所述第二电极层之间。
其中，所述第一电极层、所述第二电极层和所述第三电极层的制作材料包括非晶碳。
其中，所述第一信号地址线层为位线层，所述第一方向为位线横向延伸方向；所述第二信号地址线层为字线层，所述第二方向为字线横向延伸方向；或者，
所述第一信号地址线层为字线层，所述第一方向为字线横向延伸方向；所述第二信号地址线层为位线层，所述第二方向为位线横向延伸方向。
其中，所述第一信号地址线层包括多个沿所述第二方向间隔设置的第一信号地址线，所述第二信号地址线层包括多个沿所述第一方向间隔设置的第二信号地址线，每个所述第一信号地址线和其对应的所述第二信号地址线的相交处设置有所述存储单元。
其中，所述第一信号地址线层中的第一信号地址线和所述第二信号地址线层中的第二信号地址线沿所述第三方向交替排列，相邻的所述第一信号地址线和其对应的所述第二信号地址线之间设置有多个所述存储单元，每个所述存储单元包括沿所述第三方向叠置的所述选择层和所述相变存储层；其中，相邻所述存储单元的所述相变存储层不共层。
其中，所述相变存储层的制作材料包括硫属元素化合物。
其中，所述选择层的制作材料包括双向阈值开关材料。
其中，所述三维存储器件还包括沿所述第三方向贯穿所述第一信号地址线层和所述存储单元的多个隔离结构，每个所述隔离结构包括沟槽和填充在所述沟槽中的隔离层组。
本发明的有益效果是：本发明提供的三维存储器件，包括在第三方向上依次叠置的第一信号地址线层、多个存储单元和第二信号地址线层，通过使相邻存储单元的相变存储层不共层，从而增大了相邻相变存储层之间的间距，能有效改善热串扰现象，提高三维存储器件性能的稳定性，同时，由于无需增大相邻存储单元之间的间距，故不需要减少存储单元的数量，进而有利于提高三维存储器件的存储密度。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的三维存储器件的剖视结构示意图；
图2为图1中相变存储层和选择层的分布示意图；
图3是现有三维存储器件中存储单元的等效示意图；
图4是本申请实施例提供的三维存储器件中存储单元的等效示意图；
图5是本申请实施例提供的另一三维存储器件的立体结构示意图；
图6是图5中三维存储器件沿X方向的剖视结构示意图；
图7是本申请实施例提供的另一三维存储器件的剖视结构示意图。
【具体实施方式】
下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定。同样的，以下实施例仅为本发明的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当容易理解的是，本发明所提到的方向用语，例如[上]、[下]、[前]、[背]、[左]、[右]、[内]、[外]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的元件用相同标号表示。术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。
应当容易理解的是，本发明所提到的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。
如本文所使用的，术语“层”是指具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上方和/或其下方具有一个或多个层，层可以包括多个层。
请参见图1，图1为本申请实施例提供的三维存储器件的剖视结构示意图。三维存储器件100包括第一信号地址线层110、多个存储单元120和第二信号地址线层130，其中，第一信号地址线层110沿第一方向y延伸，存储单元120沿第三方向z叠置在该第一信号地址线层110之上且间隔设置，第二信号地址线层130沿该第三方向z叠置在该存储单元120之上，且沿第二方向x延伸，该第一方向y、该第二方向x和该第三方向z相互垂直。每个该存储单元120包括沿该第三方向z叠置的选择层121和相变存储层122，相邻该存储单元120的该相变存储层122不共层。
具体的，该相变存储层122主要由相变材料制成，包括硫属元素化合物，比如GST(Ge2Sb2Te5)合金，其可以跟随温度变化发生晶态和非晶态这两种状态之间的转换。选择层121的制作材料可以包括阈值选择开关(Ovonic Threshold Switch，OTS)材料。第一信号地址线层110和第二信号地址线层130的制作材料可以包括导电材料，比如钨、钴、铜、铝或多晶硅等。
进一步地，请继续参见图1、以及图2，图2为图1中相变存储层和选择层的分布示意图。其中，上述“相邻存储单元120的相变存储层122不共层”，是指相邻两个存储单元120(比如图1中虚线圈所示的M1和M2)中的相变存储层122沿第一方向y和第二方向x均不位于同一层，是交错层设置。具体的，上述“相邻该存储单元120的该相变存储层122不共层”可以包括：在相邻该存储单元120中(比如图1中的M1和M2)，其中一个该存储单元120中的该相变存储层122位于其对应的该选择层121之上，另一个该存储单元120中的该相变存储层122位于其对应的该选择层121之下。
其中，该第一信号地址线层110包括多个沿该第二方向x间隔设置的第一信号地址线，该第二信号地址线层130包括多个沿该第一方向y间隔设置的第二信号地址线130，该第一信号地址线层110中的第一信号地址线和该第二信号地址线层130中的第二信号地址线沿该第三方向z交替排列，每个该第一信号地址线和其对应的该第二信号地址线的相交处设置有该存储单元120。具体的，该第一信号地址线层110可以为位线层，该第一方向y为位线横向延伸方向，该第二信号地址线层130可以为字线层，该第二方向x为字线横向延伸方向(比如请参见图1-2)。在其他实施例中，该第一信号地址线层110可以为字线层，该第一方向y为字线横向延伸方向，该第二信号地址线层130可以为位线层，该第二方向x为位线横向延伸方向。
实际工作过程中，对三维存储器件100进行写入(SET)操作后，相变存储层122由非晶态转变为晶态，其电阻变小。进行擦除(RESET)操作后，相变存储层122由晶态转变为非晶态，电阻变大。由于相变存储层122是根据热效应来转换状态工作的，在每次操作的过程中存储单元120中心温度都会达到一个较高的温度点，相邻的两个相变存储层122会发生热串扰现象，热串扰严重的情况下，可能会直接使写入操作后的相变存储层122的温度升高到熔点温度之上，导致相应的相变存储层122由晶态转变成非晶态，使该相变存储层122上存储的数据被擦除，影响三维存储器件100性能的稳定性。
为改善上述热串扰现象，现有技术大多是通过增大相邻存储单元之间的距离来实现，比如，请参见图3，图3为现有三维存储器件中存储单元20的等效示意图，其中，对于每个存储单元20，选择层21可等效为一个选择元件，相变存储层22可等效为一个可变电阻器，即每个存储单元20可等效为相互串联的一个可变电阻器和一个选择元件。由于现有三维存储器件中每个存储单元20具有相同的排布结构，也即相邻两个存储单元20的相变存储层22位于同一层，比如统一位于选择层21的上方(也即图3所示)或者下方，故相邻两个相变存储层22之间的距离可以看成直线距离d1，通常情况下，对于这种排布结构，可以通过增大存储单元20之间间距来增大相邻相变存储层22之间间距d1，进而改善热串扰现象，但是，这种解决方式无形中减少了存储单元20数量，降低了三维存储器的存储密度。
而对于本实施例中的三维存储器件100，请参见图4，由于相邻的两个相变存储层122并非位于同一层，而是交错层设置，从而对于任意两个相邻的相变存储层122而言，它们之间的距离可以看成斜线距离d2，很明显，d2一定大于d1，也即增大了相邻相变存储层122之间间距，进而有利于改善热串扰现象，提高三维存储器件100性能的稳定性，与此同时，由于这种排布方式无需增大存储单元120之间的间距，故不需要减少存储单元120的数量，有利于提高三维存储器件100的存储密度。
其中，请继续参见图1，该存储单元120还可以包括沿该第三方向z叠置的第一电极层123、第二电极层124、以及第三电极层125，对应地，上述“相邻该存储单元120的该相变存储层122不共层”具体包括：在相邻该存储单元120(比如图1中虚线圈所示的存储单元M1和M2)中，其中一个该存储单元120中的该相变存储层122位于其对应的该第一电极层123和该第二电极层124之间，该选择层121位于其对应的该第二电极层124和该第三电极层125之间，另一个该存储单元120中的该相变存储层122位于其对应的该第二电极层124和该第三电极层125之间，该选择层121位于其对应的该第一电极层123和该第二电极层124之间。
具体的，第一电极层123、第二电极层124和第三电极层125的制作材料可以包括非晶碳材料，比如α相碳，用于传导电信号。在该第二方向x上，该第一电极层123具有第一宽度h1，该第二电极层124和该第三电极层125具有第二宽度h2，第一宽度h1和第二宽度h2的大小可以根据实际需求设定，优选的，该第一宽度h1小于该第二宽度h2。
为进一步减少热串扰现象，请继续参照图1，该三维存储器件100还可以包括沿该第三方向Z贯穿该存储单元120和第一信号地址线层110的多个第一隔离结构140，每个该第一隔离结构140包括沟槽141和填充在该沟槽141中的隔离层组142。优选的，在该第三方向Z上，该沟槽141包括从该第二信号地址线层130延伸至该第二电极层124的第一子沟槽1411、以及从该第一子沟槽1411延伸至该第一信号地址线层110的第二子沟槽1412，该第一子沟槽1411在第二方向X上的宽度h3大于该第二子沟槽1412在第二方向X上的宽度h4。该隔离层组142包括沿该第二方向X依次层叠设置在该沟槽141内壁上的第一绝缘层1421、第二绝缘层1422、第三绝缘层1423和隔热层1424，该第一绝缘层1421和该第二绝缘层1422从第二信号地址线层130延伸至该第二电极层124，该第三绝缘层1423和该隔热层1424从该二信号地址线层130延伸至该第一信号地址线层110，且贯穿第一信号地址线层110。
在一些实施例中，第一绝缘层1421和第三绝缘层1423的制作材料可以包括氮化物，比如氮化硅，第二绝缘层1422和隔热层1424的制作材料可以包括氧化物，比如氧化硅等。可以通过原子层气相沉积(atomic layer deposition，ALD)或化学气相沉积(ChemicalVapour Deposition，CVD)等方式形成隔离层组142中的各个膜层。
容易理解的是，在第三方向Z上，三维存储器件100一般包括至少两个沿第三方向z上叠置的存储单元，上述实施例中描述的存储单元120可以是上部的存储单元，也可以是下部的存储单元。请参照图5和图6，该三维存储器件200可以包括在第三方向z上依次层叠设置的第一信号地址线层210、多个第一存储单元220、第二信号地址线层230、以及多个第二存储单元250，其中，第一存储单元220包括第一相变存储层222和第一选择层221，第二存储单元250包括第二相变存储层252和第二选择层251。在一些实施例中，第一存储单元210和/或第二存储单元250的结构可以和上述存储单元120的结构相同，也即相邻第一存储单元220中的第一相变存储层222不共层，和/或相邻第二存储单元250中的第二相变存储层252不共层，且当均采用不共层方式设置时，能增大水平方向上任意相邻的两个相变存储层之间的距离，大大减少整个三维存储器件100的热串扰现象。
需要指出的是，在不共层方式设置的基础上，上部存储单元中相变存储层的排布和下部存储单元中相变存储层的排布可以不一致，比如请参见图7，在三维存储器件300中，对于任意第一存储单元320和其在第三方向z上对应的第二存储单元350，第一相变存储层322若位于第一选择层321之上，第二相变存储层352则位于第二选择层351之下。但是，这种排布方式会不可避免的出现第一相变存储层322和第二相变存储层352相隔较近的情况，比如图7中最右侧的第一相变存储层322和第二相变存储层352之间的间距d1大致只包括两个电极层和字线层的厚度。
为尽可能地确保第三方向Z上任意相邻的两个相变存储层之间具有较大的距离，减少热串扰，上部存储单元中相变存储层的排布和下部存储单元中相变存储层的排布可以一致，也即，请继续参见图5-6，在第一存储单元220和其对应的第二存储单元250中，该第一选择层221和该第一相变存储层222在该第三方向z上的叠置顺序，与该第二选择层251和该第二相变存储层252在该第三方向z上的叠置顺序相同。比如对于图6中最右侧的第一存储单元M2和第二存储单元M3，若该第一相变存储层222位于其对应的该第一选择层221之上，则该第二相变存储层252也位于其对应的该第二选择层251之上。这种排布方式可以确保任意第一相变存储层222和其在第三方向z上对应的第二相变存储层252相隔较远，比如图6中的间距d2一定大于图7中的间距d1，从而进一步减少竖直方向上任意相邻的两个相变存储层之间的热串扰现象。
区别于现有技术，本申请实施例提供的三维存储器件100，包括在第三方向z上依次叠置的第一信号地址线层110、多个存储单元120和第二信号地址线层130，通过使相邻存储单元120的相变存储层122不共层，从而增大了相邻相变存储层122之间的间距，能有效改善热串扰现象，提高三维存储器件性能的稳定性，同时，由于无需增大相邻存储单元120之间的间距，故不需要减少存储单元120的数量，进而有利于提高三维存储器件100的存储密度。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种三维存储器件，其特征在于，包括：
沿第一方向延伸的第一信号地址线层；
沿第三方向叠置在所述第一信号地址线层之上且间隔设置的多个存储单元，每个所述存储单元包括沿所述第三方向叠置的选择层和相变存储层；其中，相邻所述存储单元的所述相变存储层不共层；
沿所述第三方向叠置在所述存储单元之上的第二信号地址线层，所述第二信号地址线层沿第二方向延伸；所述第一方向、第二方向、以及第三方向相互垂直；
其中，所述相邻所述存储单元的所述相变存储层不共层包括：在相邻所述存储单元中，其中一个所述存储单元中的所述相变存储层位于其对应的所述选择层之上，其另一个所述存储单元中的所述相变存储层位于其对应的所述选择层之下。
2.根据权利要求1所述的三维存储器件，其特征在于，所述存储单元还包括沿所述第三方向叠置的第一电极层、第二电极层、以及第三电极层；对应地，相邻所述存储单元的所述相变存储层不共层包括：在相邻所述存储单元中，其中一个所述存储单元中的所述相变存储层位于其对应的所述第一电极层和所述第二电极层之间，所述选择层位于其对应的所述第二电极层和所述第三电极层之间，另一个所述存储单元中的所述相变存储层位于其对应的所述第二电极层和所述第三电极层之间，所述选择层位于其对应的所述第一电极层和所述第二电极层之间。
3.根据权利要求2所述的三维存储器件，其特征在于，所述第一电极层、所述第二电极层和所述第三电极层的制作材料包括非晶碳。
4.根据权利要求1所述的三维存储器件，其特征在于，
所述第一信号地址线层为位线层，所述第一方向为位线横向延伸方向；所述第二信号地址线层为字线层，所述第二方向为字线横向延伸方向；或者，
所述第一信号地址线层为字线层，所述第一方向为字线横向延伸方向；所述第二信号地址线层为位线层，所述第二方向为位线横向延伸方向。
5.根据权利要求1所述的三维存储器件，其特征在于，
所述第一信号地址线层包括多个沿所述第二方向间隔设置的第一信号地址线，所述第二信号地址线层包括多个沿所述第一方向间隔设置的第二信号地址线，每个所述第一信号地址线和其对应的所述第二信号地址线的相交处设置有所述存储单元。
6.根据权利要求1所述的三维存储器件，其特征在于，
所述第一信号地址线层中的第一信号地址线和所述第二信号地址线层中的第二信号地址线沿所述第三方向交替排列，相邻的所述第一信号地址线和其对应的所述第二信号地址线之间设置有多个所述存储单元，每个所述存储单元包括沿所述第三方向叠置的所述选择层和所述相变存储层；其中，相邻所述存储单元的所述相变存储层不共层。
7.根据权利要求1所述的三维存储器件，其特征在于，所述相变存储层的制作材料包括硫属元素化合物。
8.根据权利要求1所述的三维存储器件，其特征在于，所述选择层的制作材料包括双向阈值开关材料。
9.根据权利要求1-8中任一项所述的三维存储器件，其特征在于，所述三维存储器件还包括沿所述第三方向贯穿所述第一信号地址线层和所述存储单元的多个隔离结构，每个所述隔离结构包括沟槽和填充在所述沟槽中的隔离层组。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110059873.XA CN112786783B (zh) | 2021-01-18 | 2021-01-18 | 三维存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110059873.XA CN112786783B (zh) | 2021-01-18 | 2021-01-18 | 三维存储器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112786783A CN112786783A (zh) | 2021-05-11 |
| CN112786783B true CN112786783B (zh) | 2022-11-01 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110059873.XA Active CN112786783B (zh) | 2021-01-18 | 2021-01-18 | 三维存储器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112786783B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7760547B2 (en) * | 2007-09-25 | 2010-07-20 | Sandisk Corporation | Offset non-volatile storage |
| KR102541562B1 (ko) * | 2018-08-10 | 2023-06-08 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
-
2021
- 2021-01-18 CN CN202110059873.XA patent/CN112786783B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN112786783A (zh) | 2021-05-11 |
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