CN111029362B - 一种高密度的相变存储器三维集成电路结构的制备方法 - Google Patents
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Abstract
本发明公开了一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：S1、制备选通管单元；S2、在选通管单元的顶电极上方制备中间电极，且电极方向相交；S3、在中间电极的上方制备n个相变存储单元，其n为整数，n≥2，n个相变存储单元并列排布，各自的底电极均形成于中间电极上方，并与中间电极的电极方向相交，将选通管单元与n个相变存储单元串联起来。本方法在阵列集成过程中可以与存储单元垂直多层堆叠，不需要占用额外的面积，大大增加空间利用面积，从而能够极大地增加存储密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。
Description
技术领域
本发明属于微纳米电子技术领域，涉及一种信息存储器的制备方法，特别是涉及一种硫系材料的选通管用于高密度相变存储器三维集成电路结构的制备方法。
背景技术
相变存储单元是基于20世纪60年代末70年代初提出的相变薄膜可以应用于相变存储介质的构想下建立起来的，是一种价格便宜、性能稳定的存储器件。相变存储单元可以做在硅晶片或者SOI衬底上，其关键材料是可记录的相变薄膜、加热材料和绝热材料，其研究热点是围绕器件工艺展开的。相变存储单元的基本原理是用电脉冲信号作用于器件单元上，使相变材料在非晶态与多晶态之间发生可逆相变，通过分辨非晶态时的高阻与多晶态时的低阻实现信息的写入、擦除和读写操作。
相变存储器现在通常使用的存储结构1D1R、1T1R和1S1R三种结构。
1D1R结构是由一个二极管和一个相变电阻构成，二极管由于其器件的结构就能够满足高密度的要求，虽然其需要的电压降较大，但是二极管能够提供相变单元写操作所需的高写入电流，相对于晶体管来说工艺流程简单，制备成本低，但仍需要在高温条件下制备，不利于相变存储单元向3D堆叠方向上的发展。
1T1R结构是指存储单元由一个晶体管和一个相变电阻构成，晶体管作为选通管的优点是开启电压很小，而且工艺简单且与CMOS工艺相兼容，但是如果要增加其提供的驱动电流大小，则必须增加其沟道宽度，这样会导致面积的增加而不利于实现高密度海量存储，从而影响存储器的密度和成本。
1S1R结构是由一个选通管和一个相变电阻构成，选通管器件为开关器件，工作原理为：在到达开启电压/电流之前，选通管处于关闭状态，电阻非常高，可以有效抑制漏电流；到达开启电压/电流后，选通管开启，降为极低的电阻，为相应的存储单元提供足够的操作电流。但现有的1S1R结构存在如下缺陷：由于存储器的阵列数巨大，需多层堆叠，其制备过程较为困难，在需要对相变存储单元进行块操作的时候，会产生较大的功耗。
相变存储器还有的结构是1TnR，是指由一个晶体管与多个相变单元同时相连，晶体管起到选通的作用，相对于其它结构，1TnR结构可以在不改变晶体管尺寸的条件下，只改变版图的结构和相变存储单元，来提高相变存储器的密度。但现有的1TnR结构存在如下缺陷：首先，晶体管的制备工艺相对于选通管的制备工艺较为复杂，大大增加存储器件的制备成本，其次，随着晶体管的尺寸减小，它的漏电流会增大，导致晶体管无法完全关断，从而影响存储器的性能。
发明内容
针对现有技术以上缺陷或改进需求中的至少一种，本发明提供了一种高密度的相变存储器三维集成电路结构的制备方法，以提高相变存储器的存储密度。本方法制备的1SnR结构，选通管器件不仅可以有效解决漏电流问题，在阵列集成过程中可以与存储单元垂直堆叠，不需要占用额外的面积，提高集成密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。本方法制备的1SnR结构，相对于1TnR结构，单个选通管单元能够提高更高的驱动电流，可以同时驱动更多相变电阻，同时单个选通管的开关比可以达到很大，即可以形成集成度更大的相变存储器阵列，相对于1TnR结构的相变存储器，可以实现更稳定更全面的功能。
为实现上述目的，按照本发明的一个方面，提供了一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：
S1、制备选通管单元；
S2、在所述选通管单元的顶电极上方制备中间电极，且电极方向相交；
S3、在所述中间电极的上方制备n个相变存储单元，其n为整数，n≥2，所述n个相变存储单元并列排布，各自的底电极均形成于所述中间电极上方，并与所述中间电极的电极方向相交，将所述选通管单元与所述n个相变存储单元串联起来。
优选地，步骤S1中，所述选通管单元是OTS选通管、混合离子电子导电选通管、势垒隧穿选通管、基于导电丝的TS选通管中任一种。
为实现上述目的，按照本发明的另一方面，还提供了一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：
S1、提供一衬底，在所述衬底上制备一层第一方向的条状下电极；
S2、在所述衬底和所述下电极上制备下电热绝缘层；
S3、对所述下电热绝缘层进行刻蚀，使下电极部分暴露并形成第一小孔；
S4、向所述第一小孔中依次填充作为选通管功能层的硫系半导体材料插塞柱和作为选通管顶电极的第一金属插塞柱；
S5、在所述下电热绝缘层和所述第一金属插塞柱上制备一层与第一方向相交的第二方向的条状中间电极；
S6、在所述中间电极和所述下电热绝缘层上制备上电热绝缘层；
S7、对所述上电热绝缘层进行刻蚀，使所述中间电极部分暴露并形成n个第二小孔，其n为整数，n≥2；
S8、向每个所述第二小孔中依次填充作为相变存储单元底电极的第二金属插塞柱和相变存储单元的相变存储薄膜材料插塞柱；
S9、在每个所述相变存储薄膜材料插塞柱和所述上电热绝缘层上分别制备一层与所述第二方向相交的条状上电极。
优选地，在步骤S2中，所述下电热绝缘层平面尺寸小于所述衬底，使得所述下电极部分暴露出来。
优选地，在步骤S4中，所述硫系半导体材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合；
或者，
在步骤S4中，所述硫系半导体材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合，并掺入C、S、N、O、Cu、Si、Au中至少一种元素形成的混合物。
优选地，在步骤S5中，所述第二方向垂直于所述第一方向。
优选地，在步骤S6中，所述上电热绝缘层的平面尺寸小于所述中间电极，使所述中间电极部分暴露出来。
优选地，在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合；
或者，
在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合，并掺入S、N、O、Cu、Si、Au中至少一种元素形成的混合物。
优选地，在步骤S9中，条状的所述上电极的电极方向与所述第二方向垂直。
优选地，所述下电极、第一金属插塞柱、中间电极、第二金属插塞柱、上电极中，至少有两者的材料相同。
上述优选技术特征只要彼此之间未构成冲突就可以相互组合。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
1、本发明的高密度的相变存储器三维集成电路结构的制备方法，在阵列集成过程中可以与存储单元垂直多层堆叠，不需要占用额外的面积，大大增加空间利用面积，从而能够极大地增加存储密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。
2、本发明的高密度的相变存储器三维集成电路结构的制备方法，选通管所使用的功能层材料是硫系材料，材料成分简单，相对于传统地把晶体管作为选通器件，不仅制备工艺得到简化，而且所制备出的器件性能如开关比和抑制泄露电流等得到极大的改善，从而使存储器性能得到很大的提升。
3、本方法制备的1SnR结构，相对于1TnR结构，单个选通管单元能够提高更高的驱动电流，可以同时驱动更多相变电阻，同时单个选通管的开关比可以达到很大，即可以形成集成度更大的相变存储器阵列，相对于1TnR结构的相变存储器，可以实现更稳定更全面的功能。
附图说明
图1是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的流程示意图；
图2是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之一；
图3是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之二；
图4是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之三；
图5是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之四；
图6是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之五；
图7是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之六；
图8是本发明实施例的高密度的相变存储器三维集成电路结构的制备方法的过程示意图之七；
图9是本方法制备的1SnR结构的相变存储单元的原理示意图；
图10是本方法制备的1SnR结构的相变存储单元的俯视图；
图11是本方法制备的多个1SnR结构的相变存储单元集成的原理示意图；
图12是本方法制备的多个1SnR结构的相变存储单元集成的俯视图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。下面结合具体实施方式对本发明进一步详细说明。
如图1、9-12所示，本发明提供一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：
S1、制备选通管单元110；
S2、在所述选通管单元110的顶电极上方制备中间电极105，且电极方向相交；
S3、在所述中间电极105的上方制备n个相变存储单元111，其n为整数，n≥2，所述n个相变存储单元并列排布，各自的底电极均形成于所述中间电极105上方，并与所述中间电极105的电极方向相交，将所述选通管单元110与所述n个相变存储单元111串联起来。
优选地，步骤S1中，所述选通管单元110是OTS选通管、混合离子电子导电(MIEC)选通管、势垒隧穿选通管、基于导电丝的TS选通管中任一种。
如图2-8所示，本发明还提供了一种高密度的相变存储器三维集成电路结构的制备方法，包括如下步骤：
S1、提供一衬底100，以该衬底的上表面为基面，在基面表面进行光刻，然后在所述衬底上制备一层下电极101，经过剥离，得到对应光刻图形的第一方向的条状下电极101。所述第一方向是指平面内任一方向，电极材料可以是导电性良好的金属或者非金属，如氮化钛，氮化钽，钛钨合金，石墨烯等，该下电极101的厚度为100-500nm。
S2、在所述衬底100和所述下电极101上制备下电热绝缘层102。在步骤S2中，该下电热绝缘层102的材料是：氮化物，氧化物或其中两种及两种以上的材料的混合物，该下电热绝缘层102略小于衬底100，使得下电极101有一部分可以暴露出来，该下电热绝缘层102的厚度为100-1000nm。
S3、对所述下电热绝缘层102进行刻蚀，使下电极101部分暴露并形成第一小孔。
S4、向所述第一小孔中依次填充作为选通管功能层的硫系半导体材料插塞柱103和作为选通管顶电极的第一金属插塞柱104，然后通过抛光工艺，使所述顶电极的上端与下电热绝缘层102的上端处于同一水平面。优选地，在步骤S4中，该硫系半导体材料插塞柱103的厚度为10-500nm，该硫系半导体材料可以是任何能与本存储器中相变单元集成并具有良好选通性能的材料，该材料可以是GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合；或者，在步骤S4中，所述硫系半导体材料插塞柱103的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合，并掺入C、S、N、O、Cu、Si、Au中至少一种元素形成的混合物。该第一金属插塞柱104的厚度为100-500nm，该第一金属插塞柱104的材料与下电极101相同。
S5、在所述下电热绝缘层102的表面上进行光刻，然后在所述下电热绝缘层102上制备一层中间电极105，经过剥离，得到与下方相邻条状下电极方向垂直方向上的条状中间电极105，所述中间电极可以使相变单元与选通管相互连接起来。在步骤S5中，该中间电极105的厚度为100-500nm，该中间电极105的材料与下电极101相同。
S6、在所述中间电极105和所述下电热绝缘层102上制备上电热绝缘层106，且所述上电热绝缘层在衬底表面所在平面上的投影与所述下电热绝缘层在衬底表面所在平面的投影相等。优选地，在步骤S6中，该上电热绝缘层106的材料是：氮化物，氧化物，硫化物或其中两种及两种以上的材料的混合物，该上电热绝缘层106略小于下电热绝缘层102，使得中间电极105有一部分可以暴露出来，该上电热绝缘层的厚度为100-1000nm。
S7、对所述上电热绝缘层106进行刻蚀，使所述中间电极105部分暴露并形成n个第二小孔，互相并列排布，其n为整数，n≥2。
S8、向每个所述第二小孔中依次填充作为相变存储单元底电极的第二金属插塞柱107和相变存储单元的相变存储薄膜材料插塞柱108，然后通过抛光工艺，使相变存储薄膜材料的上端与上电热绝缘层的上端处于同一水平面。优选地，在步骤S8中，该第二金属插塞柱107的厚度为100-500nm，该第二金属插塞柱107的材料与下电极101相同。优选地，在步骤S8中，所述相变存储薄膜材料插塞柱的厚度为10-500nm，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合；或者，在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合，并掺入S、N、O、Cu、Si、Au中至少一种元素形成的混合物。
S9、在所述上电热绝缘层106的表面上进行光刻，然后在所述上电热绝缘层106上制备一层上电极109，经过剥离，得到与下方相邻条状中间电极方向垂直方向上的条状上电极109。优选地，在步骤S9中，该上电极109的厚度为100-500nm，该上电极109的材料于下电极101相同，这样可以简化制备工艺，降低制备成本。
进过上面所述一系列步骤后，即完成1SnR存储器结构的制备。
下面以具体实例进行说明，本发明的高密度的相变存储器三维集成电路结构的制备方法，以单层存储器为例进行说明，包括如下步骤：
步骤1：在晶向为<100>、表面有一层二氧化硅的硅衬底上进行光刻，再在光刻后的衬底上面制备一层下电极，经过剥离，得到垂直方向上的条状下电极，下电极厚度为100nm，下电极材料为铂；
步骤2：再制备一层下电热绝缘层，下电热绝缘层的尺寸比硅衬底的尺寸稍微小一点，使得有部分下电极可以暴露出来，下电热绝缘层的厚度为100nm，材料为SiO2；
步骤3：在下电热绝缘层的中间利用微纳加工技术制备小孔，孔径为50nm，深度为100nm；
步骤4：利用磁控溅射镀膜的方法，依次向步骤3中的小孔中填充硫系半导体材料插塞柱和金属铂，硫系半导体材料插塞柱是掺杂了C的GeTe合金，其厚度为40nm，金属铂是作为选通管的顶电极，厚度为100nm；
步骤5：利用化学机械抛光的方法，将下电热绝缘层表面的掺杂了C的GeTe合金和金属铂去除；
步骤6：在所述下电热绝缘层的表面上进行光刻，然后在所述下电热绝缘层上制备一层中间电极，经过剥离，得到与下方相邻条状下电极垂直方向上的条状中间电极，中间电极的厚度为100nm，电极的材料为铂。
步骤7：在制备有中间电极的下电热绝缘层上制备上电热绝缘层，上绝缘层的尺寸比中间电极稍微小一点，可以使部分中间电极暴露出来，上电热绝缘层的厚度为100nm，材料为SiO2。
步骤8：对上电热绝缘层利用微纳加工技术制备小孔，并使小孔的底部为中间电极，小孔的孔径为50nm，深度为100nm：
步骤9：利用磁控溅射镀膜的方法，依次向步骤8中的小孔中填充金属铂和相变存储薄膜材料插塞柱，相变存储薄膜材料为GeSbTe，其厚度为40nm，金属铂是作为相变电阻的底电极，其厚度为100nm；
步骤10：利用化学机械抛光的方法，将上电热绝缘层表面的金属铂和GeSbTe去除；
步骤11：在上电热绝缘层的表面进行光刻，然后在所述上电热绝缘层上制备一层上电极，经过剥离，得到与下方相邻条状中间电极方向垂直方向上的条状上电极，上电极的厚度为100nm。
进过上面所述一系列步骤后，即完成1SnR存储器结构的制备。
综上所述，本发明提出了一种高密度的相变存储器三维集成电路结构的制备方法，在阵列集成过程中可以与存储单元垂直多层堆叠，不需要占用额外的面积，大大增加空间利用面积，从而能够极大地增加存储密度；同时，两端存储器与选通管集成的结构具有三维方向上的堆叠能力，可以进一步提高存储密度。本发明的高密度的相变存储器三维集成电路结构的制备方法，选通管所使用的功能层材料是硫系材料，材料成分简单，相对于传统地把晶体管作为选通器件，不仅制备工艺得到简化，而且所制备出的器件性能如开关比和抑制泄露电流等得到极大的改善，从而使存储器性能得到很大的提升。本方法制备的1SnR结构，相对于1TnR结构，单个选通管单元能够提高更高的驱动电流，可以同时驱动更多相变电阻，同时单个选通管的开关比可以达到很大，即可以形成集成度更大的相变存储器阵列，相对于1TnR结构的相变存储器，可以实现更稳定更全面的功能。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (8)
1.一种高密度的相变存储器三维集成电路结构的制备方法，其特征在于，包括如下步骤：
S1、提供一衬底（100），在所述衬底（100）上制备一层第一方向的条状下电极（101）；
S2、在所述衬底（100）和所述下电极（101）上制备下电热绝缘层（102）；
S3、对所述下电热绝缘层（102）进行刻蚀，使下电极（101）部分暴露并形成第一小孔；
S4、向所述第一小孔中依次填充作为选通管功能层的硫系半导体材料插塞柱（103）和作为选通管顶电极的第一金属插塞柱（104）；
S5、在所述下电热绝缘层（102）和所述第一金属插塞柱（104）上制备一层与第一方向相交的第二方向的条状中间电极（105）；
S6、在所述中间电极（105）和所述下电热绝缘层（102）上制备上电热绝缘层（106）；
S7、对所述上电热绝缘层（106）进行刻蚀，使所述中间电极（105）部分暴露并形成n个第二小孔，其n为整数，n≥2；
S8、向每个所述第二小孔中依次填充作为相变存储单元底电极的第二金属插塞柱（107）和相变存储单元的相变存储薄膜材料插塞柱（108）；
S9、在每个所述相变存储薄膜材料插塞柱（108）和所述上电热绝缘层（106）上分别制备一层与所述第二方向相交的条状上电极（109）。
2.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S2中，所述下电热绝缘层（102）平面尺寸小于所述衬底（100），使得所述下电极（101）部分暴露出来。
3.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S4中，所述硫系半导体材料插塞柱（103）的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合；
或者，
在步骤S4中，所述硫系半导体材料插塞柱（103）的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、CTe、SiTe及其化合物中的任意一种或任意组合，并掺入C、S、N、O、Cu、Si、Au中至少一种元素形成的混合物。
4.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S5中，所述第二方向垂直于所述第一方向。
5.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S6中，所述上电热绝缘层（106）的平面尺寸小于所述中间电极（105），使所述中间电极（105）部分暴露出来。
6.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合；
或者，
在步骤S8中，所述相变存储薄膜材料插塞柱的材料为GeTe、SbTe、BiTe、SnTe、AsTe、GeSe、SbSe、BiSe、SnSe、AsSe、InSe、GeSbTe、AgInSbTe及其化合物中的任意一种或任意组合，并掺入S、N、O、Cu、Si、Au中至少一种元素形成的混合物。
7.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
在步骤S9中，条状的所述上电极（109）的电极方向与所述第二方向垂直。
8.如权利要求1所述的高密度的相变存储器三维集成电路结构的制备方法，其特征在于：
所述下电极（101）、第一金属插塞柱（104）、中间电极（105）、第二金属插塞柱（107）、上电极（109）中，至少有两者的材料相同。
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