JP2013528935A - 縦型トランジスタ相変化メモリ - Google Patents

縦型トランジスタ相変化メモリ Download PDF

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Abstract

縦型トランジスタ相変化メモリおよび相変化メモリを加工する方法を本明細書に説明する。１つ以上の方法は、縦型トランジスタの少なくとも一部上に誘電体を形成することと、誘電体上に電極を形成することと、電極の側部の一部上および誘電体の側部の一部上に、電極および誘電体に沿って延在し、縦型トランジスタと接触する、相変化材料の垂直ストリップを形成することと、を含む。
【選択図】図４

Description

本開示は、概して、半導体メモリデバイス、方法、およびシステムに関し、より具体的には、縦型トランジスタ相変化メモリに関する。
メモリデバイスは一般的に、コンピュータまたは他の電子デバイスの内部、半導体集積回路として提供される。多種多様なメモリが存在し、中でも、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期式動的ランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、および抵抗型、例えば、抵抗変化型メモリが挙げられる。抵抗型メモリの種類として、プログラマブルコンダクタメモリ、抵抗型ランダムアクセスメモリ（ＲＲＡＭ）、および相変化ランダムアクセスメモリ（ＰＣＲＡＭ）等が挙げられる。
相変化メモリデバイス等のメモリデバイスは、広範囲の電子機器応用の不揮発性メモリとして利用されて、高メモリ密度、高い信頼性、および低消費電力を提供することができる。不揮発性メモリは、例えば、パーソナルコンピュータ、携帯用メモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤ等の携帯用音楽再生機、動画再生機、および他の電子デバイスにおいて使用される場合がある。
抵抗型メモリデバイス等のメモリデバイスは、マトリックス、例えばアレイに配置される、多くのメモリセル、例えば、抵抗型メモリセルを含む場合がある。例えば、ダイオード、電界効果トランジスタ（ＦＥＴ）、またはバイポーラ接合トランジスタ（ＢＪＴ）のようなメモリセルのアクセスデバイスは、アレイの１「行」を形成する、アクセス線、例えば、ワード線に結合され得る。各メモリセルのメモリ素子は、アレイの１「列」のデータ線、例えば、ビット線に連結することができる。この様式において、メモリセルのアクセスデバイスは、ゲートに連結されたワード線を選択することによって、メモリセルの行をアクティベートする行デコーダを通してアクセスすることができる。選択されたメモリセルのうちの１行のプログラム状態は、特定のメモリセル用のプログラム状態に関連する抵抗に応じて、異なる電流をメモリ素子の中に流すことによって、決定、例えば、検知することができる。
相変化メモリセルなどのメモリセルは、所望の状態にプログラムされ得る、例えば、書き込むことができる。つまり、いくつかのプログラム状態、例えば、抵抗レベルの一つをメモリセルに設定することができる。例えば、シングルレベルセル（ＳＬＣ）は、２つのロジック状態の一つ、例えば、１または０を表すことができる。メモリセルはまた、２より大きいバイナリビットを表現する等、２より多いプログラム状態、例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、または１１１０の１つにプログラムすることも可能である。そのようなセルは、マルチ状態メモリセル、マルチデジタルセル、またはマルチレベルセル（ＭＬＣs）と呼ばれる場合がある。
ＰＣＲＡＭセル等の抵抗型メモリセルは、抵抗型メモリセル材料、例えば、抵抗型メモリ素子の抵抗レベルを変動させることによって、データを記憶することができる。ＰＣＲＡＭセルの抵抗型メモリ素子は、ゲルマニウム−アンチモン−テルル化物（ＧＳＴ）等の相変化材料の場合がある。相変化材料は、アモルフォスの抵抗が高い状態、または結晶の抵抗が低い状態で存在することができる。ＰＣＲＡＭセルの抵抗状態は、エネルギー源として特に、電流パルスまたは光パルス等のエネルギー源をセルに印加することによって、変化させることができる。例えば、相変化材料に隣接したヒータ電極にプログラミング電流を印加すると、ヒータ電極を加熱することができ、これによって、隣接した相変化材料を加熱し、セルの抵抗状態を変えることができる。こうして、ＰＣＲＡＭセルは、１つのデータ状態に対応することができる、１つの特定の抵抗状態にプログラムされることが可能になる。２進法では、例えば、アモルフォスの抵抗が高い状態が、１のデータ状態に対応することができ、結晶の抵抗が低い状態が、０のデータ状態に対応することができる。しかしながら、これらの対応するデータ状態の選択は、逆であってもよく、すなわち、他の２進法では、アモルフォスの抵抗が高い状態が、０のデータ状態に対応しても良く、結晶の抵抗が低い状態が、１のデータ状態に対応しても良い。
本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルの斜視図を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。 本開示の実施形態に従う、図３Ｄに示される加工段階に続いて更に加工することを示す。 本開示の実施形態に従い、図３Ｄに示される加工段階に続いて更に加工することを示す。 本開示の実施形態に従う、相変化メモリセルの斜視図を示す。 本開示の実施形態に従う、相変化メモリアレイの一部の模式図である。
縦型トランジスタ相変化メモリおよび相変化メモリを加工する方法をここで説明する。１つ以上の方法の実施形態は、縦型トランジスタの少なくとも一部上に誘電体を形成することと、誘電体上に電極を形成することと、電極の片側の一部上および誘電体の片側の一部上に、電極および誘電体に沿って延在し、縦型トランジスタに接触する、相変化材料の垂直ストリップを形成することとを含む。
本開示の実施形態に従う、相変化メモリ、例えば、相変化メモリセルまたは相変化メモリデバイスを製造することは、相変化材料が電極に対して自己整合セル接触する、４Ｆ２アーキテクチャを提供することができる。４Ｆ２アーキテクチャは、最小実現可能特徴幅（Ｆ）、例えば、フォトリソグラフィ寸法の２乗にほぼ等しい断面積を有するメモリセルを含むことが可能である。更に、本開示の実施形態に従う相変化メモリを加工することは、相変化メモリセルの状態をプログラムする、例えば、変化させるために使用されるプログラミング電流を削減することが可能である。本開示の実施形態に従う相変化メモリを製造することは、１次元のみのリソグラフィに依存して、および／またはいくつかの実施形態においては、リソグラフィ変動に全く依存せずに、有効な電流路断面積を提供することが可能である。加えて、本開示の実施形態に従う相変化メモリを製造することは、線および／または空間パターンの効率的な実装を提供することが可能である。
本開示の以下の詳細説明では、その一部を形成し、本開示のいくつかの実施形態がどのように実践することができるかを例として示す、添付の図面に対する参照が行われる。これらの実施形態は、当業者が本開示のいくつかの実施形態を実践することを可能にするように十分な詳細が説明されており、他の実施形態が利用されてもよいこと、加工、電気的、または機械的変更が、本開示の範囲から逸脱することなく、行われてもよいことを理解されたい。
理解されるように、ここの様々な実施形態に示される要素は追加、交換、および／または排除され、本開示のいくつかの追加の実施形態を提供することが可能である。加えて、理解されるように、図面に提供される要素の比および相対的な大きさは、本発明の実施形態を例示することを目的とするものであり、限定する意味で解釈されてはならない。本明細書に使用される場合、「いくつかの」何らかの物は、１つ以上のそのような物を指すことができる。例えば、いくつかのメモリデバイスは、１つ以上のメモリデバイスを指すことができる。
本明細書に使用される場合、「下部電極」は、例えば、アクセスデバイスコンタクトによって、アクセスデバイスに直接接続される電極を指すことができる。本明細書に使用される場合、「上部電極」は、アクセスデバイスに直接接続されない電極、例えば、アクセスデバイスコンタクトを含まない電極を指すことができる。
ある要素が別の要素に「直接接続」されていると言及される場合、１つの要素の形成後であるが、他の要素の形成前に形成する場合がある任意の自然酸化物以外、２つの要素間には介在する要素が全く存在しない。例えば、本明細書に使用される場合の「下部電極」は、下部電極の形成後であるが、アクセスデバイスの形成前に形成する場合がある任意の自然酸化物以外、下部電極とアクセスデバイスとの間に存在する介在要素を全く有さない場合がある。対照的に、本明細書に使用される場合、「上部電極」は、上部電極とアクセスデバイスとの間に、介在要素、例えば、抵抗型メモリセル材料および下部電極を有する場合がある。
材料を使用して構成要素を形成することを含む本明細書に説明される多様な加工段階は、当技術分野において周知のいくつかの様式の材料蒸着法の使用を含む可能性がある。いくつかの例として、化学気相成長法（ＣＶＤ）、および／または原子層堆積法（ＡＬＤ）等を含む。材料の除去に関与する加工段階として、当業者によって理解されるように、例えば、フォトリソグラフィ、パターンニング、ウェットおよび／またはドライエッチング等の使用が挙げられる。
本明細書の図面は、最初の数字が図面の番号に対応し、残りの数字が図中の要素または構成要素を識別するという番号規則に従う。異なる図面の間の同様な要素または構成要素は、類似の数字の使用によって識別することができる。例えば、１１４は、図１Ａ〜１Ｈの要素「１４」を参照することができ、類似の要素は、図２Ａ〜２Ｆでは２１４として参照することができる。理解されるように、本明細書の多様な実施形態に示される要素は、追加、交換、および／または排除され、本開示のいくつかの追加の実施形態を提供することができる。加えて、理解されるように、図面に提供される要素の比および相対的な大きさは、本発明の実施形態を例示することを目的とし、限定する意味で解釈されてはならない。
図１Ａ〜１Ｇは、本開示の実施形態に従う相変化メモリセルを形成することに関連する加工段階を示す。図１Ａ〜１Ｈは、いくつかの縦型トランジスタ１１５の上面図（ＸＹ）、切断線Ｘ−Ｘに沿った第１の断面図（Ｘ）、および切断線Ｙ−Ｙに沿った第２の断面図（Ｙ）を示す。図１Ａに示されるように、縦型トランジスタ１１５は、基板１０２上に形成することができる。基板は、二酸化シリコン（ＳｉＯ２）等もあり得るが、特に、シリコン基板、シリコンオンインシュレータ（ＳＯＩ）基板、ウエハ接合によるシリコンオン金属、またはシリコンオンサファイア（ＳＯＳ）基板とすることができる。縦型トランジスタ１１５は、共通のソースおよび共通のサイドゲート１０６を有することができる。サイドゲート１０６は、導体材料から形成することができ、図１ＡのＹ断面図に示されるように、縦型トランジスタピラーのベース１０８、例えば、Ｐ−ドープしたシリコンの両側に接触して形成することができる。サイドゲート１０６は、図１ＡのＸ断面図に示されるように、複数の縦型トランジスタ１１５に沿って延びても良い。サイドゲート１０６は、縦型トランジスタのピラーのベース１０８に接触するが、基板１０２にも、領域１１０、例えば、Ｎ＋ドープしたシリコンにも接触しないように、縦型トランジスタピラーのベース１０８の両側上に形成することができる。サイドゲート１０６は、薄いゲート酸化物によって、ベース１０８から分離されてもよい。いくつかの実施形態は、２つのサイドゲート１０６ではなく、１つのサイドゲート１０６だけを含む場合がある。
隣接した縦型トランジスタ１１５は、二酸化ケイ素等のバルク誘電体材料１０４によって分離することができる。縦型トランジスタピラーのベース１０８の上部は、当業者には周知の方法によって、Ｎ＋ドープしたシリコン領域１１０を形成するように加工することが可能である。Ｎ＋ドープシリコン領域１１０の上部は、縦型トランジスタピラー上のコバルト蒸着に続いて、サーマルアニーリングによって、シリサイド１１２、例えば、ケイ化コバルト（ＣｏＳｉ２）を形成するように加工することができる。縦型トランジスタ１１５は、シリサイド１１２の上部上に、例えば、シリサイド１１２を含む縦型ピラーの上部上に、電極１１４を含めるように更に加工することができる。電極１１４は、導体材料、例えば、タングステン、窒化チタン等から形成することができる。図１Ａに例示されるように、電極１１４は、縦型トランジスタ１１５の上部上にあるが、本明細書に記載する以降の加工段階に従って明らかになるように、電極１１４は、縦型トランジスタ相変化メモリセル１１０のための下部電極１１４と呼ぶことができる。サイドゲート１０６は、より大型のメモリセルアレイの一部として、本明細書により詳細に記載するように、アクセス線、例えば、ワード線と呼ぶことができる。縦型トランジスタ１１５、例えば、金属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）は、相変化メモリセル１００のアクセスデバイスとして機能することができる。本開示は、ＭＯＳＦＥＴアクセスデバイスの使用を含むが、特に、バイポーラ接合トランジスタ（ＢＪＴ）またはダイオード等、他のアクセスデバイスが使用されてもよい。
図１Ｂは、図１Ａに例示される加工段階に続く更なる加工を示す。誘電体１１６は、縦型トランジスタ１１５のアレイ上に形成、例えば、蒸着することが可能である。より具体的には、誘電体１１６は、下部電極１１４上およびバルク材料１０４上に形成することが可能である。誘電体１１６は、例えば、二酸化ケイ素にすることができるが、他の導体材料を使用することができる。いくつかの実施形態では、誘電体１１６は、バルク材料１０４と同じ材料から形成することができるが、実施形態はそのように限定されない。このため、例えば、図１ＢのＹ断面図では、形成された誘電体１１６は、誘電体とバルク材料１０４との間に一切の境界を含まずに示され、例えば、「１１６／１０４」であるが、図１ＢのＸ断面図では、誘電体１１６は、それとバルク材料１０４との間に境界を含んで示される。そのような図示における差異は、誘電体１１６がバルク材料１０４と同じ材料で形成され得る、または異なる材料から形成され得ることを示すことが意図されている。
電極１１８は、誘電体１１６上に形成、例えば蒸着することができる。電極１１８は、導体材料、例えば、特に、タングステン、窒化チタン、または銅等から形成することができる。電極１１４、例えば、「下部電極１１４」に関して、電極１１８は、本明細書においては、縦型トランジスタ相変化メモリセルに対する、「上部電極１１８」と呼ぶことができる。上部電極１１８は、より大型のメモリセルアレイの一部として、本明細書に詳細を記載するように、データ線、例えば、ビット線と呼ぶことができる。
図１Ｃは、図１Ｂに示される加工段階に続く更なる加工を示す。誘電体１１６および上部電極１１８の一部は除去することができる。例えば、上部電極１１８は、Ｙ方向にハーフピッチで線をパターン化し、次いで、誘電体１１６および上部電極１１８の両方を除去するようにエッチングすることができる。このため、誘電体１１６および上部電極１１８の除去部分は、Ｘ方向に２特徴幅（２Ｆ）の間隔で分離することができ、例えば、誘電体１１６および上部電極１１８の残りの部分は、２Ｆ幅とすることができる。残りの誘電体１１６および上部電極１１８材料の２Ｆは、Ｘ方向に、第１の縦型トランジスタ１１５上のその中心点に近い位置から、隣接した縦型トランジスタ１１５のその中心点に近い位置まで及ぶことができる。このため、誘電体１１６は、縦型トランジスタ１１５の一部の上、例えば、縦型トランジスタ１１５の下部電極１１４の一部の上に形成される。誘電体１１６および上部電極１１８の除去部分も２Ｆ幅にすることができるが、実施形態はそのように限定されない。
図１Ｄは、図１Ｃに示される加工段階に続く更なる加工を示す。相変化材料１２０は、上部電極１１８の上部上に形成することができる。いくつかの実施形態において、相変化材料１２０は、図１ＤのＸおよびＹ断面図に示されるように、垂直方向および／または水平方向に実質的に均一な厚さが、上部電極１１８の上部上、上部電極１１８の側面上、誘電体１１６の露出された側面上、および下部電極１１４の上面上、例えば、縦型トランジスタ１１５の上部上に少なくとも形成されるように、上部電極１１８上に等角的に蒸着することができる。図１ＤのＸ方向の断面図に示されるように、相変化材料１２０は、バルク材料１０４上に形成することもできる。
相変化材料１２０として、例えば、ゲルマニウム−アンチモン−テルル化物（ＧＳＴ）材料、例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７等のＧｅ−Ｓｂ−Ｔｅ材料のような、相変化カルコゲニド合金を挙げることができる。本明細書に使用される場合、ハイフンでつないだ化学合成物の表記法は、特定の混合物または化合物に含まれた元素を示し、示された元素に関わる全ての化学量論を表すことを目的とする。他の相変化材料として、例えば、多様な他の相変化材料の中でも、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｇｅ−Ｓｂ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔを挙げることができる。しかしながら、本開示の実施形態は、特定の種類の相変化材料に限定されない。
追加の誘電体１２２は、相変化材料１２０上に形成することができる。いくつかの実施形態では、追加の誘電体１２２は、図１ＤのＸおよびＹ断面図に示されるように、縦型トランジスタ内および／または水平方向に実質的に均一な厚さが、相変化材料１２０の上部および／または側部に少なくとも形成されるように、相変化材料１２０上に等角的に蒸着することができる。誘電体は、例えば、二酸化ケイ素等の酸化誘電体、または窒化ケイ素（Ｓｉ３Ｎ４）等の窒化誘電体にすることができる。しかしながら、本開示の実施形態は、特定の種類の誘電体に限定されない。
図１Ｅは、図１Ｄに例示される加工段階に続く更なる加工を示す。追加の誘電体１２２および相変化材料１２０の部分は、縦型トランジスタ１１５のアレイの上部から、追加の誘電体１２２の材料の厚さに相変化材料１２０の厚さを加えたものに等しい深さ、例えば、追加の誘電体１２２および相変化材料１２０両方の等角蒸着の厚さまで、除去、例えば、スペーサエッチングすることができる。図１ＥのＸ断面図に示されるように、そのような除去によって、誘電体１１６および上部電極１１８の側部上に相変化材料１２０を残すことができる。その上、そのような除去によって、相変化材料１２０の上部、および誘電体１１６および上部電極１１８の側面に対向する相変化材料１２０の側部上に、追加の誘電体１２２の垂直スペーサを残すことができる。追加の誘電体１２２の垂直スペーサは、相変化材料１２０のノッチ上に残り、これは、下部電極１１４上に残る。
図１Ｆは、図１Ｅに示される加工段階に続く更なる加工を示す。図１ＦのＸ断面図およびＸＹ上面図に最もよく示されるように、１特徴幅（Ｆ）の材料、例えば、上部電極１１８および誘電体１１６を除去することができる。材料は中心に、例えば、Ｘ方向の中間点から、Ｘ方向に２Ｆ幅を除去し、誘電体１１６および上部電極材料１１８の一部を残すことも可能である。材料は、縦型トランジスタ１１５のアレイの高さまで、例えば、図示されるように、バルク材料１０４の上部および／または下部電極１１４の上部まで、下方に除去することができる。例えば、そのような除去は、相変化材料１２０の隣接した残り部分を絶縁するために、Ｙ方向におけるフォトリソグラフィおよびドライエッチングによって達成することができる。
図１Ｇは、図１Ｆに示される加工段階に続く更なる加工を示す。図１ＧのＸＹ上面図に最もよく示されるように、相変化材料１２０および追加の誘電体１２２の部分は、Ｙ方向に相互に隣接する縦型トランジスタ１１５の間で除去することができる。例えば、そのような除去は、絶縁された垂直スペーサセルを形成するために、Ｘ方向における相変化材料１２０および／または追加の誘電体１２２のフォトリソグラフィおよびドライエッチングによって達成することができる。このように、そのような除去によって、垂直方向に上部電極１１８および誘電体１１６に沿って延在し、下部電極１１４、例えば相変化材料１２０の下にある縦型トランジスタ１１５と直接接触する、上部電極１１８の側部の一部上および誘電体１１６の側部の一部上に形成される、相変化材料１２０の垂直ストリップを残すことができる。図１Ｈに提供される縦型トランジスタ相変化メモリセル１００の斜視図によって、同じことが詳細に示される。
図１Ｈは、本開示の実施形態に従って、相変化メモリセル１００の斜視図を示す。図１Ｈに示されるように、相変化材料１２０は、誘電体１１６および上部電極１１８の側部の（Ｙ方向における）幅の一部のみにわたって延在する。すなわち、相変化材料１２０の（Ｙ方向における）幅は、上部電極１１８の側面の（Ｙ方向における）幅よりも小さい。相変化材料１２０は、誘電体１１６および上部電極１１８の全体の（Ｚ方向における）高さ全体にわたって、例えば、上部電極１１８の上面から、下部電極１１４の上面まで延在する。相変化材料１２０は、上部電極１１８、誘電体１１６、および下部電極１１４と直接物理的に接触する。相変化材料１２０の（Ｙ方向における）幅は、下部電極１１４の上面の（Ｙ方向における）幅よりも小さい。
相変化材料１２０は、誘電体１１６および上部電極１１８上に存在し、共通平面、例えば、図１Ｈに示されるＹ−Ｚ平面によって、これらと接触することができる。共通平面は、誘電体１１６、上部電極１１８、および相変化材料１２０の側面を含むことができる。
追加の誘電体１２２は、本開示の実施形態に従う縦型トランジスタ相変化メモリセル１００の動作によって生じる、相変化材料１２１の活性領域１２０の例をよりわかりやすく提供するために、図１Ｈの図示から省略されている。当業者が理解するように、相変化メモリセル１００の活性領域１２１は、データを表現、例えば、格納するために、多分にアモルフォス状態と多分に結晶状態との間で切り替えることができる領域である。相変化材料１２０の残り部分は、概して、相変化メモリセル１００の動作中、結晶状態のままにできる。図１Ｈに示されるように、活性領域１２１は、下部電極１１４と上部電極１１８との間に位置する。本開示の１つ以上の実施形態に従うと、活性領域１２１は、誘電体１１６と接触することができるが、下部電極１１４または上部電極１１８のどちらとも直接物理的に接触しない。相変化材料１２０のストリップは、上部電極１１８と自己整合接触を形成する。
図２Ａ〜２Ｆは、本開示の実施形態に従う、相変化メモリセルを形成することに関連する加工段階を示す。図２Ａ〜２Ｆは、いくつかの縦型トランジスタ２１５の上面図（ＸＹ）、線Ｘ−Ｘに沿って切断された第１の断面図（Ｘ）、および線Ｙ−Ｙに沿って切断された第２の断面図（Ｙ）を示す。図２Ａ〜２Ｂは、それぞれ、図１Ａ〜１Ｂと同様である。このように、縦型トランジスタ２１５は、基板２０２上に形成することができ、共通のソースおよびサイドゲート２０６を有することができる。サイドゲート１０６は、図２ＡのＹ断面図に示されるように、縦型トランジスタピラーのベース２０８の両側と接触を形成することができる。隣接した縦型トランジスタ２１５は、バルク材料２０４によって分離することができる。縦型トランジスタピラーのベース２０８の上部は、Ｎ＋ドープした領域２１０を形成するように加工することができる。Ｎ＋ドープした領域２１０の上部は、シリサイド２１２を形成するように加工することができる。縦型トランジスタ２１５は、シリサイド２１２の上に下部電極２１４を含むように更に加工することができる。誘電体２１６は、縦型トランジスタ２１５のアレイ上に形成することができる。上部電極２１８は、誘電体２１６上に形成することができる。
図２Ｃは、図２Ｂに示される加工段階に続く更なる加工を示す。誘電体２１６および上部電極２１８の部分は除去することができる。例えば、上部電極２１８は、Ｙ方向にピッチの線をパターン化し、次いで、誘電体２１６および上部電極２１８両方の材料を除去するようにエッチングすることができる。このため、誘電体２１６および上部電極２１８の除去部分は、Ｘ方向に１特徴幅（Ｆ）間隔で分離することができ、例えば、誘電体１１６および上部電極１１８の残りの部分は、１Ｆ幅にすることができる。１Ｆの残りの誘電体２１６および上部電極２１８材料は、Ｘ方向に、特定の縦型トランジスタ２１５上の位置から、特定の縦型トランジスタ２１５とＸ方向に隣接した縦型トランジスタ２１５との間の隣接したバルク材料２０４上の位置まで、及ぶことができる。このため、誘電体２１６は、縦型トランジスタ２１５の一部上、例えば、縦型トランジスタ２１５の下部電極２１４の一部上に形成される。
図２Ｃに例示される加工段階は、図１Ｃに例示される加工段階とは異なり、上部電極２１８が、図１Ｃでのハーフピッチではなく、図２Ｃではピッチ上にパターン化される。このため、図１Ｃに例示される実施形態は、２Ｆ幅の残りの誘電体１１６および上部電極１１８を残し、一方、図２Ｃに示される実施形態は、１Ｆ幅の残りの誘電体２１６および上部電極２１８を残す。
図２Ｄ〜２Ｅの加工段階はそれぞれ、図１Ｃおよび２Ｃに関する上記の基本構造および／または材料の違いを除き、図１Ｄ〜１Ｅの加工段階と同様である。すなわち、相変化材料２２０は、本明細書に記載のように、上部電極２１８の上部に形成、例えば、等角的に蒸着することができる。追加の誘電体２２２は、本明細書に記載のように、相変化材料２２０の上部に形成、例えば、等角的に蒸着することができる。追加の誘電体２２２および相変化材料２２０の部分は、縦型トランジスタ２１５のアレイの上部から、追加の誘電体２２２の材料の厚さに相変化材料２２０の厚さを加えたものに等しい深さ、例えば、追加の誘電体２２２および相変化材料２２０両方の等角蒸着の厚さまで、除去、例えば、スペーサエッチングすることができる。図２ＥのＸ断面図に示されるように、そのような除去によって、誘電体２１６および上部電極２１８の側部上に相変化材料２２０を残すことができる。その上、そのような除去によって、相変化材料２２０の上部、および誘電体２１６および上部電極２１８の側面に対向する相変化材料２２０の側部上に、追加の誘電体２２２の垂直スペーサを残すことができる。
図１Ｅでは、追加の誘電体１２２の垂直スペーサは、相変化材料１２０のノッチ上に残り、相変化材料１２０は、誘電体１１６および上部電極１１８の片側の下部電極１１４上に残っている。対照的に、図２Ｅでは、残っている誘電体２１６および上部電極２１８の片側は、相変化材料２２０のノッチ上に追加の誘電体２２２の垂直スペーサを含み、追加の誘電体体２２２は、下部電極２１４上に残る。しかしながら、誘電体２１６および上部電極２１８の対向する側は、相変化材料２２０のノッチ上に追加の誘電体２２２の垂直スペーサを含み、相変化材料２２０は、例えば、導体構造上ではなく、バルク材料２０４上に残る。したがって、バルク材料２０４の上の相変化材料２２０および追加の誘電体２２２の垂直スペーサは、相変化メモリ材料の一部を形成するためには使用されず、例えば、メモリセルの動作に貢献しない。しかしながら、いくつかの実施形態では、相変化材料２２０および追加の誘電体２２２の垂直スペーサの未使用部分を維持することによって、加工段階の数を削減、および／または加工時間を削減することができる。例えば、図２Ａ〜２Ｆの実施形態は、図１Ａ〜１Ｇの実施形態よりも少ない加工段階を含むことができる。すなわち、図２Ａ〜２Ｆの実施形態は、図１Ｆに関連して記載された加工段階と同様の加工段階、例えば、相変化材料１２０の隣接した残り部分を絶縁するために、誘電体１１６および上部電極１１８の部分を除去することを含まない。図２Ｅの検討から明らかなように、導体面の上の相変化材料２２０の部分は、本明細書に記載の加工フローに従って、既に相互に分離されている。しかしながら、いくつかの事例では、未使用の材料が、それによって生じるメモリデバイスの性能低下に貢献する場合、図１Ａ〜１Ｇの実施形態が図２Ａ〜２Ｆの実施形態よりも有利な場合がある。
図２Ｆは、図２Ｅに示される加工段階に続く更なる加工を例示する。図２Ｆの加工段階は、上記の基本構造および／または材料の違いを除き、図１Ｇの段階と同様である。図２ＦのＸＹ上面図に最もよく示されるように、相変化材料２２０および追加の誘電体２２２の部分は、本明細書に記載のように、Ｙ方向に相互に隣接する縦型トランジスタ２１５の間で除去することができる。相変化材料２２０および追加の誘電体２２２の除去部分は、特定の縦型トランジスタ２１５の遠位端上から、Ｙ方向に隣接した縦型トランジスタ２１５の近位端上まで延在することができ、特定の縦型トランジスタ２１５の遠位端は、Ｙ方向において、隣接した縦型トランジスタ２１５の遠位端よりも、隣接した縦型トランジスタ２１５の近位端により近似する。このように、そのような除去によって、垂直方向に上部電極２１８および誘電体２１６に沿って延在し、下部電極２１４、例えば相変化材料２２０の基礎になる縦型トランジスタ２１５と直接接触する、上部電極２１８の側部の一部および誘電体２１６の側部の一部上に形成される、相変化材料２２０の垂直ストリップを残すことができる。しかしながら、図１Ｇに例示される実施形態とは異なり、誘電体２１６および上部電極２１８の反対側は、相変化材料２２０のおよび追加の誘電体２２２の垂直ストリップも含む。得られる縦型トランジスタ相変化メモリセルは、しかしながら、例えば、図１Ｈに例示されるように、図１Ａ〜１Ｇの実施形態に従って作成されるものと同様であり得る。
図３Ａ〜３Ｄは、本開示の実施形態に従い、相変化メモリセルを形成することに関連する加工段階を例示する。図３Ａ〜３Ｄは、いくつかの縦型トランジスタ３１５の上面図（ＸＹ）、線Ｘ−Ｘに沿って切断された第１の断面図（Ｘ）、および線Ｙ−Ｙに沿って切断された第２の断面図（Ｙ）を示す。図３Ａに例示されるように、縦型トランジスタ３１５、例えば、ＭＯＳＦＥＴは、基板３０２、例えば、シリコン上に形成することができ、共通のソースおよびサイドゲート３０６を有することができる。サイドゲート３０６は、導電材料から形成することができ、図３ＡのＹ断面図に示されるように、Ｐ−ドープしたシリコンのベース３０８、例えばＰ−ドープしたシリコンの両側と接触して形成することができるか、またはゲート酸化物によってベース３０８から分離することができる。
隣接した縦型トランジスタ３１５は、二酸化ケイ素等のバルク材料３０４によって分離することができる。誘電体３１６は、縦型ピラーのベース３０８上に含めることができる。例えば、誘電体３１６は、二酸化ケイ素、例えば、バルク材料３０４と同じ材料にすることができる。犠牲材料３２４、例えば、窒化ケイ素は、誘電体３１６上に含めることができる。
図３Ｂは、図３Ａに示される加工段階に続く更なる加工を例示する。犠牲材料３２４は除去することができ、例えば、窒化ケイ素のハードマスクは除去することができる。続いて、露出したピラー、例えば、誘電体３１６を加工することができる。例えば、領域３１０、例えば、Ｎ＋ドープしたシリコンを形成するために、Ｎ＋ドーピングを使用することができる。Ｎ＋ドープしたシリコン領域３１０の上部は、縦型トランジスタピラー上のコバルト蒸着に続いて、熱焼鈍によって、シリサイド３１２、例えば、ケイ化コバルト（ＣｏＳｉ２）を形成するように加工することができる。
図３Ｃは、図３Ｂに例示される加工段階に続く更なる加工を例示する。スペーサ材料３２６は、露出された縦型トランジスタピラー３１５の上部、例えば、シリサイド３１２の上、およびバルク材料３０４の上に形成することができる。いくつかの実施形態において、スペーサ材料３２６は、図３ＣのＸおよびＹ断面図に例示されるように、垂直方向および／または水平方向の実質的に均一な厚さが、シリサイド３１２の上、例えば、縦型トランジスタ３１５の上、バルク材料３０４の上、およびバルク材料の側面上に少なくとも形成されるように、縦型トランジスタピラー３１５の上部およびバルク材料３０４の上に共形的に蒸着することができる。図３ＣのＹ断面図に例示されるように、スペーサ材料３２６は、唯一の狭い（Ｘ方向における）垂直開口部が残るように形成することができる。図３Ｃに関して使用される場合、狭い垂直開口部は、少なくとも、開口部が１特徴幅（１Ｆ）よりも実質的に狭いことを示す。
スペーサ材料３２６は、例えば、導体スペーサ材料にすることができる。導体スペーサ材料として、例えば、二酸化ケイ素等の酸化導体スペーサ、窒化ケイ素等の窒化導体スペーサを挙げることができる。しかしながら、本開示の実施形態は、特定の種類のスペーサ材料に限定されない。
図３Ｄは、図３Ｃに例示される加工段階に続く更なる加工を例示する。スペーサ材料３２６の部分は、縦型トランジスタ３１５のアレイの上部から、スペーサ材料３２６の厚さ（図３Ｃ〜３ＤのＸ断面図に例示された垂直方向における）、例えば、スペーサ材料３２６の共形蒸着の厚さに等しい深さまで除去、例えば、スペーサエッチングすることができる。そのような除去によって、縦型トランジスタ３１５の露出されたピラーの内周周辺、例えば、バルク材料３０４の側部上およびシリサイド３１２の上部上にスペーサ材料３２６を残すことができる。
電極３１４、例えば、下部電極は、シリサイド３１２の上の開口部内に形成し、縦型トランジスタ３１５のピラー上のスペーサ３２６によって４面を包囲することができる。電極３１４は、導体材料から形成することができる。図３ＤのＸＹ上面図のＹ断面図に示されるように、下部電極３１４は、スペーサ材料３２６の間の狭い（Ｘ方向における）垂直開口部の中に形成することができる。図３Ｄに関して使用される場合、狭い垂直開口部は、少なくとも、開口部が１特徴幅（１Ｆ）よりも実質的に狭いことを示す。このため、下部電極３１４は、垂直ライン電極３１４を形成すると言うことができる。
図３Ｅは、本開示の実施形態に従って、図３Ｄに示される加工段階に続く更なる加工を示す。図３Ｄから図３Ｅに到達する加工段階は、図３Ａ〜３Ｄに関する上記の基本構造および／材料の違いを除いて、図１Ｂ〜１Ｇの加工と同様である。図３Ｆは、本開示の実施形態に従って、図３Ｄに例示される加工段階に続く更なる加工を示す。図３Ｄから図３Ｅに到達する加工段階は、図３Ａ〜３Ｄに関する上記の基本構造および／材料の違いを除いて、図２Ｂ〜２Ｆの加工と同様である。
すなわち、誘電体３１６は、垂直ライン電極３１４の少なくとも一部上、例えば、垂直ライン電極３１４の上面上に形成することができる。上部電極３１８、例えば、ビット線は、誘電体３１６上、例えば、誘電体３１６の上面上に形成することができる。相変化材料３２０は、垂直ライン電極３１４、誘電体３１６、および上部電極３１８の上に形成し、これらと接触することができる。より具体的には、相変化材料３２０は、垂直ライン電極３１４の上面上、誘電体３１６の側面上、および上部電極３１８の側面上に形成することができる。相変化メモリ３２０は、垂直ライン電極３１４の方向、例えば、Ｘ方向に対して直交する方向、例えば、Ｙ方向の垂直線として形成することができる。追加の誘電体３２２は、相変化材料３２０の側面上に形成することができる。
図３Ｇは、本開示の実施形態に従って、相変化メモリセルの斜視図を示す。図３Ｇに例示されるように、相変化材料３２０は、誘電体３１６および上部電極３１８の側部の（Ｙ方向における）幅にわたって延在する。相変化材料３２０は、誘電体３１６および上部電極３１８の全体の（Ｚ方向における）高さ全体、例えば、上部電極３１８の上面から、垂直ライン電極３１４の上面まで延在する。相変化材料３２０は、上部電極３１８、誘電体３１６、および垂直ライン電極３１４と直接物理的に接触する。相変化材料３２０の（Ｘ方向における）狭さ、および垂直ライン電極３１４の（Ｙ方向における）狭さのために、この２つの交差は、点接触と呼ぶことができる。そのような点接触は、相変化材料３２０の状態を変更するために使用されるプログラミング電流の量を大幅に削減することができる。
相変化材料３２０は、誘電体３１６および上部電極３１８上に存在し、共通平面、例えば、図３Ｇに例示されるＹ−Ｚ平面によって、これらと接触することができる。共通平面は、誘電体３１６、上部電極３１８、および相変化材料３２０の側面を含むことができる。
追加の誘電体３２２は、本開示の実施形態に従って、縦型トランジスタ相変化メモリセル３００の動作によって生じる相変化材料３２０の活性領域３２１の例示をわかりやすく提供するために、図３Ｇの例示から省略される。図３Ｇに例示されるように、活性領域３２１は、誘電体３１６上、および相変化材料３２０と垂直ライン電極３１４との間の点接触上に位置する。本開示の１つ以上の実施形態に従い、活性領域３２１は、上部電極３１８と直接物理的に接触しない場合がある。
図４は、本開示の実施形態に従って、相変化メモリアレイ４５０の一部の模式図である。相変化メモリアレイ４５０は、各々が関連アクセスデバイス４１５および相変化メモリ材料４２０を有する、いくつかの相変化メモリセル４００を含む。相変化メモリ材料４２０は、本開示のいくつかの実施形態に従って、加工することができる。
アクセスデバイス４１５は、メモリセル上で動作をプログラミング、例えば、書き込み、および／または検出、例えば、読み出し等の動作を実施するために、メモリセルにアクセスするために、動作、例えば、オン／オフに切り替えることができる。本明細書に例示される実施形態において、アクセスデバイス４１５は、電界効果トランジスタ（ＦＥＴ）である。他のアクセスデバイスは、ダイオードおよびバイポーラ接合トランジスタ（ＢＪＴ）を含むことができる。ダイオードは、例えば、ｐ−ｎダイオード、Ｚｅｎｅｒダイオード、およびＳｃｈｏｔｔｋｙダイオードを含むことができる。
図４に示されるように、各メモリセル４００に関連する各アクセスデバイス４１５は、ワード線ＷＬ０、ＷＬ１、ＷＬ２等のような、いくつかのアクセス線４３０のうちの１つに連結される。各ワード線４３０は、相変化メモリセル４００の１「行」に連結される。用語「行」の使用は、メモリセル４００の特定の線形および／または水平配向を暗示することを意味しない。そうではなく、行は、メモリセル４００の配向に関係なく、特定のワード線４３０に連結されたいくつかのメモリセル４００を意味することができる。例えば、行は、交互の（ｓｔａｇｇｅｒｅｄ）、非線形配向で、特定のワード線４３０に連結されたいくつかのメモリセル４００を含むことができる。
図４に示されるように、各相変化メモリ材料４２０は、ビット線、ＢＬ０、ＢＬ１、ＢＬ２等のような、いくつかのデータ線４２８のうちの１つに連結される。各ビット線４２８は、相変化メモリセル４００の１「列」に連結される。デジタル環境のアドレス決定を容易にするために、ワード線４３０の数およびビット線４２８の数は各々、２の何乗か、例えば、２５６のワード線４３０×４，０９６のビット線２４８にすることができる。しかしながら、実施形態は、特定の数のワード線４３０および／またはビット線４２８に限定されない。更に、用語「列」の使用は、メモリセル４００の特定の線形および／または垂直配向を暗示することを意味しない。そうではなく、列は、メモリセル４００の配向に関係なく、特定のビット線４２８に連結されたいくつかのメモリセル４００を意味することができる。例えば、列は、交互の（ｓｔａｇｇｅｒｅｄ）、例えば、非線形様式で、特定のビット線４２８に連結されたいくつかのメモリセル４００を含むことができる。
動作では、相変化メモリアレイ４５０の相変化メモリセル４００にデータをプログラムするため、および／またはこれらからデータを検出するために、適当な電圧および／または電流信号、例えば、パルスをビット線４２８および／またはワード線４３０に印加することができる。例えば、プログラミング動作中、電流、例えば、プログラミング電流を、本明細書に前述したように、相変化メモリセル４００をプログラムするために、相変化メモリ材料４２０に関連する電極を加熱するために使用することができる。
相変化メモリアレイ４５０に示されるメモリセル４００は、シングルレベルセル（ＳＬＣ）および／またはマルチレベルセル（ＭＬＣ）、例えば、シングルレベルのＰＣＲＡＭセル４００および／またはマルチレベルのＰＣＲＡＭセル４００にすることができる。シングルレベルのＰＣＲＡＭセル４００は、概してアモルフォスが多い（リセット）状態、または概して結晶が多い（セット）状態にプログラムすることができる。そのようなリセットおよび／またはセット状態は、バイナリ０および／または１に対応することができる。リセットパルスは、比較的短時間、ＰＣＲＡＭセル４００、例えば、ＰＣＲＡＭセル４００の電極に印加される相対的に高い電流パルスを含むことができる。ＰＣＲＡＭセル４００に印加される電流は、ＰＣＲＡＭセル４００のＰＣＲＡＭセル材料４２０が「溶融」後に迅速に削減することができ、ＰＣＲＡＭセル材料４２０が、少なくとも部分的にＰＣＲＡＭセル材料４２０の比較的急速な冷却に起因して、結晶化を可能にすることができる原子運動の発生が概してより少なくなる、アモルフォスが多い状態に迅速に冷却することを可能にする。逆に、セットパルスは、より遅い消滅速度で比較的より長時間、セル４００に印加される相対的により低い電流パルスを含むことができ、例えば、電流は、より時間をかけて削減することができ、ＰＣＲＡＭセル材料４２０が更に長い時間をかけて冷却することを可能にする。したがって、ＰＣＲＡＭセル材料４２０は、リセットパルス後よりも、より高い程度まで結晶化することができる。いくつかのＰＣＲＡＭセル材料４２０は、アモルフォスがより多い状態に関連するより高い抵抗性、およびより結晶がより多い状態に関連するより低い抵抗性を有することができる。
マルチレベルのＰＣＲＡＭセル４００は、結晶とアモルフォスの間のいくつかの中間状態にプログラムすることができる。例えば、マルチレベルのＰＣＲＡＭセル４００は、多様なレベルの構造秩序にプログラムすることができる。特定の電流レベルでのいくつかのプログラミング周波の適用を通じて、ＰＣＲＡＭセル４００は、所定の抵抗状態にプログラムすることができる。適当なプログラミング電流を用いて、ＰＣＲＡＭセル４００は、部分的アモルフォスおよび部分的結晶構造を有する、いくつかの中間状態にプログラムすることができ、マルチレベルの抵抗状態を提供する。特定のＰＣＲＡＭセル４００に選択されるデータ状態の数は、例えば、所望のアプリケーション、設計および加工制限、例えば、プログラミング時間、検出時間、および検出回路の正確性、および他の因子に基づく可能性がある。
いくつかの実施形態において、相変化メモリアレイ４５０は、３次元構成に積層された相変化メモリセル４００を含むことができる。つまり、相変化メモリアレイ４５０は、第１のいくつかの相変化メモリセル４００と、第１のいくつかの相変化メモリセル４００の上部に積層された第２のいくつかの相変化メモリセル４００とを含むことができる。
例えば、相変化メモリアレイ４５０は、ワード線４３０に連結された相変化メモリセル４００の行の上に積層された相変化メモリセル４００の１つ以上の追加の行を含むことができる。相変化メモリアレイ４５０は、また、ビット線４２８に連結された相変化メモリセル４００の列の上に積層された相変化メモリセル４００の１つ以上の追加の列を含むことができる。いくつかの実施形態において、特定の列積層の相変化メモリセル４００の各列は、共通の、例えば、同じビット線４２８に連結することができる。
本開示の実施形態は、図４に例示される相変化メモリアレイ４５０に限定されない。例えば、メモリアレイは、当業者によって理解されるように、図４に例示される以外のアーキテクチャを有することができる。更に、当業者が理解するように、相変化メモリアレイ４５０は、コントローラ、例えば、制御回路、ならびに／またはプログラミングおよび検出回路（図４に図示せず）に連結することができる。
＜結論＞
縦型トランジスタ相変化メモリおよび相変化メモリを加工する方法を本明細書に説明する。１つ以上の方法の実施形態は、縦型トランジスタの少なくとも一部上に誘電体を形成することと、誘電体上に電極を形成することと、電極の片側の一部上および誘電体の片側の一部上に、電極および誘電体に沿って延在し、縦型トランジスタに接触する、相変化材料の垂直ストリップを形成することとを含む。
本明細書では特定の実施形態が例示、記載されたが、当業者は、同じ結果を達成するために考えられる配置が示される特定の実施形態を置換できることを理解するであろう。本開示は、本開示の多様な実施形態の適合または変形に及ぶことを目的とする。上記の説明は、限定ではなく、例示様式で行われたものであることを理解されたい。上記の実施形態の組み合わせ、および本明細書で特に記載しない他の実施形態は、上記の説明を確認後、当業者には明らかとなるであろう。本開示の多様な実施形態の範囲は、上記の構造および方法が使用される、他の適用を含む。したがって、本開示の多様な実施形態の範囲は、添付の請求項、ならびに係る請求項が権利を与えられる完全な範囲の同等物を参照して判定されるべきである。
以上の発明を実施するための形態では、本開示を能率化する目的で、多様な特徴を単一の実施形態にまとめた。本開示の方法は、本開示の開示された実施形態が、各請求項に明示的に記載される特徴よりも多くの特徴を使用しなければならないという意図を反映するものとして解釈されてはならない。そうではなく、以下の請求項に反映されるように、発明対象事項は、単一の開示される実施形態の全ての特徴よりも少ない特徴にある。従って、以下の請求項は、各請求項が個別の実施形態として、本明細書の発明を実施するための形態に組み入れられる。

Claims (18)

  1. ピラー上に下部電極を含む縦型トランジスタと、
    前記下部電極の一部の上面上に誘電体と、
    前記誘電体上に上部電極と、
    前記上部電極の側面上、前記誘電体の側面上、および前記下部電極の上面上に相変化材料と、を備える、相変化メモリセル。
  2. 前記相変化材料の幅は、前記下部電極の前記上面の幅よりも小さい、請求項１に記載の相変化メモリセル。
  3. 前記相変化材料の幅は、前記上部電極の前記側面の幅よりも小さい、請求項１に記載の相変化メモリセル。
  4. 前記相変化メモリセルは、前記上部電極の反対側面上、および前記誘電体の反対側面上に追加の相変化材料を含む、請求項１に記載の相変化メモリセル。
  5. 前記相変化メモリセルは、前記上部電極の前記側面の反対側かつ前記誘電体の前記側面の反対側の前記相変化材料の側面上に、追加の誘電体を含む、請求項１に記載の相変化メモリセル。
  6. 前記相変化材料は、前記上部電極と前記下部電極との間の前記誘電体上に活性領域を含む、請求項１に記載の相変化メモリセル。
  7. 前記相変化材料は、前記上部電極の上面から、前記下部電極の上面まで延在する、請求項１に記載の相変化メモリセル。
  8. 垂直ライン電極を含む縦型トランジスタと、
    前記垂直ライン電極の一部の上面上に誘電体と、
    前記誘電体の上面上に上部電極と、
    前記上部電極の側面上、前記誘電体の側面上、および前記垂直ライン電極の上面上に相変化材料と、を備える、相変化メモリセル。
  9. 前記相変化材料は、前記垂直ライン電極と点接触している、請求項８に記載の相変化メモリセル。
  10. 前記相変化材料は、前記誘電体上および前記点接触上に活性領域を含む、請求項９に記載の相変化メモリセル。
  11. 前記相変化メモリセルは、前記垂直ライン電極の側面を包囲するスペーサを含む、請求項８に記載の相変化メモリセル。
  12. 前記上部電極は、データ線を備える、請求項８に記載の相変化メモリセル。
  13. 前記縦型トランジスタは、金属酸化膜半導体型電界効果トランジスタ（ＭＯＳＦＥＴ）である、請求項８に記載の相変化メモリセル。
  14. 縦型トランジスタアレイ上に誘電体と、
    前記誘電体上に電極と、
    前記誘電体および前記電極上に、かつこれらと共通平面によって接触する、相変化材料と、を備え、前記相変化材料は、前記縦型トランジスタアレイのいくつかの縦型トランジスタ上にあり、かつこれらと接触する、相変化メモリセルアレイ。
  15. 前記誘電体および前記電極の除去部分を含み、前記除去部分は、残りの誘電体および電極の１特徴幅の範囲によって分離され、前記残りの誘電体および電極は、第１の方向に、特定の縦型トランジスタ上の位置から、前記特定の縦型トランジスタと、隣接した縦型トランジスタとの間の位置まで及ぶ、請求項１４に記載の相変化メモリセルアレイ。
  16. 前記相変化材料は、少なくとも、前記電極の上部上、前記電極の前記側部、前記誘電体の前記側部、および前記縦型トランジスタアレイの上部上にある、請求項１５に記載の相変化メモリセルアレイ。
  17. 前記アレイは、前記相変化材料上に追加の誘電体を含み、
    前記追加の誘電体および前記相変化材料の削除部分は、前記形成された追加の誘電体および前記相変化材料の厚さに等しい深さまで延在する、請求項１６に記載の相変化メモリセルアレイ。
  18. 前記追加の誘電体および相変化材料の除去部分は、第２の方向に、第１の縦型トランジスタの遠位端上から、前記第１の縦型トランジスタに隣接した第２の縦型トランジスタの近位端上まで延在する、請求項１７に記載の相変化メモリセルアレイ。
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