TWI485813B - 垂直電晶體相變記憶體 - Google Patents

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Description

垂直電晶體相變記憶體
一般而言，本發明係關於半導體記憶體裝置、方法及系統，且更特定而言，係關於垂直電晶體相變記憶體。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，其中包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻式(例如電阻可變)記憶體及其他記憶體。電阻式記憶體之類型包含可程式化導體記憶體、電阻式隨機存取記憶體(RRAM)及相變隨機存取記憶體(PCRAM)及其他電阻式記憶體。
諸如相變記憶體裝置之記憶體裝置可用作非揮發性記憶體用於一廣泛範圍之電子應用以提供高記憶體密度、高可靠性、及低功率消耗。非揮發性記憶體可用於(舉例而言)個人電腦、可攜式記憶棒、固態硬碟(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器、及其他電子裝置。
諸如電阻式記憶體裝置之記憶體裝置可包含配置成一矩陣(例如，陣列)之若干個記憶體單元(例如電阻式記憶體單元)。舉例而言，該等記憶體單元之一存取裝置(諸如二極體、一場效應電晶體(FET)或雙極接面電晶體(BJT))可耦合至形成該陣列之一「列」之一存取線(例如，字線)。每一記憶體單元之記憶體元件可耦合至呈該陣列之一「行」之一資料線(例如，位元線)。以此方式，可透過藉由選擇耦合至一記憶體單元列之閘極之字線來啟動該記憶體單元列之一列解碼器來存取一記憶體單元之存取裝置。可藉由相依於與一特定記憶體單元之一經程式化狀態相關聯之電阻而致使不同電流在一選定之記憶體單元列中流動來確定(例如，感測)該等記憶體元件之經程式化狀態。
諸如相變記憶體單元之記憶體單元可經程式化(例如，經寫入)至一所期望狀態。亦即，可針對一記憶體單元設定若干個經程式化狀態中之一者，例如，電阻位準。舉例而言，一單位階記憶體單元(SLC)可表示兩個邏輯狀態中之一者，例如，1或0。記憶體單元亦可經程式化成兩個以上經程式化狀態中之一者(諸如)以表示兩個以上二進制數位，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110或1110。此等記憶體單元可稱為多狀態記憶體單元、多數位記憶體單元或多位階記憶體單元(MLC)。
電阻式記憶體單元(諸如PCRAM單元)可藉由使一電阻式記憶體單元材料(例如，電阻式記憶體元件)之電阻位準變化來儲存資料。一PCRAM單元之電阻式記憶體元件可係一相變材料，諸如鍺-銻-碲化物(GST)。該相變材料可以一非晶較高電阻狀態或一結晶較低電阻狀態存在。
PCRAM單元之電阻狀態可藉由對該記憶體單元施加能量源(諸如，電流脈衝或光脈衝，以及其他能量源)來變更。舉例而言，對毗鄰該相變材料之一加熱器電極施加一程式化電流可加熱該加熱器電極，該加熱器電極又可加熱該毗鄰相變材料且變更該記憶體單元之電阻狀態。此可導致將該PCRAM單元程式化成一特定電阻狀態，該特定電阻狀態可對應於一資料狀態。舉例而言，在二進制系統中，該非晶較高電阻狀態可對應於一資料狀態1，且該結晶較低電阻狀態可對應於一資料狀態0。然而，可顛倒此等對應資料狀態之選擇，亦即，在其他二進制系統中，該非晶較高電阻狀態可對應於一資料狀態0，且該結晶較低電阻狀態可對應於一資料狀態1。
本文中闡述垂直電晶體相變記憶體及處理相變記憶體之方法。一種或多種方法實施例包含在一垂直電晶體之至少一部分上形成一電介質，在該電介質上形成一電極，及在該電極之一側之一部分上及在該電介質之一側之一部分上形成沿著該電極及該電介質延伸至與該垂直電晶體接觸之一垂直相變材料條帶。
根據本發明之實施例製作相變記憶體(例如，相變記憶體單元或相變記憶體裝置)可提供具有相變材料至電極之自對準記憶體單元觸點之4F2 架構。4F2 架構可包含具有大約等於一最小可達成特徵寬度(F)(例如，光微影尺寸)之平方之一橫截面積之記憶體單元。此外，根據本發明之實施例處理相變記憶體可減少用於程式化相變記憶體單元(例如，改變相變記憶體單元之狀態)之程式化電流。根據本發明之實施例製作相變記憶體可提供相依於僅一個尺寸上之微影及/或在某些實施例中完全獨立於微影變化之有效電流路徑橫截面積。另外，根據本發明之實施例製作相變記憶體可提供線及/或空間圖案化之有效實施方案。
在本發明之以下詳細說明中，參考形成本發明之一部分且其中以圖解說明之方式展示可如何實踐本發明之若干實施例之隨附圖式。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之若干實施例，且應理解，可利用其他實施例且可作出製程、電或機械改變而不背離本發明之範疇。
如將瞭解，可添加、交換及/或消除本文中各種實施例中所展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，圖中所提供之該等元件之比例及相對標度意欲圖解說明本發明之實施例且不應視為具有一限制意義。如本文中所用，「若干個」某物可係指一個或多個此類事物。舉例而言，若干個記憶體裝置可係指一個或多個記憶體裝置。
如本文中所用，一「底部電極」可係指(例如)藉由一存取裝置觸點直接連接至一存取裝置之一電極。如本文中所用，一「頂部電極」可係指非直接連接至一存取裝置之一電極，例如，不包含一存取裝置觸點之一電極。
當稱一元件為係「直接連接」至另一元件時，該兩個元件之間不存在介入元件，可在一個元件形成之後但在另一元件形成之前形成之任一原生氧化物(native oxide)除外。舉例而言，如本文中所使用之一「底部電極」可在該底部電極與一存取裝置之間不存在介入元件，可在該底部電極形成之後但在該存取裝置形成之前形成之任一原生氧化物除外。相反，如本文中所使用之一「頂部電極」可在該頂部電極與一存取裝置之間具有介入元件，例如一電阻式記憶體單元材料及底部電極。
本文中所闡述之各種處理階段(包含使用材料形成組件)可包含使用以此項技術所習知之若干方式沈積材料。某些實例包含化學氣相沈積(CVD)及/或原子層沈積(ALD)以及其他沈積。如熟習此項技術者將瞭解，涉及材料移除之處理階段可包含使用(舉例而言)光微影、圖案化、濕式蝕刻及/或乾式蝕刻，及諸如此類。
本文中之圖遵循一編號慣例，其中第一個數字或前幾個數字對應於圖式圖編號，且剩餘數字位識別圖式中之一元件或組件。不同圖之間的相似元件或組件可藉由使用相似數字來識別。舉例而言，114可指圖1A至圖1H中之元件「14」，且一相似元件在圖2A至圖2F中可被提及為214。如將瞭解，可添加、交換及/或消除本文中之各種實施例中所展示之元件以便提供本發明之若干額外實施例。另外，如將瞭解，圖中所提供之該等元件之比例及相對標度意欲圖解說明本發明之實施例且不應視為具有一限制意義。
圖1A至圖1G圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。圖1A至1H圖解說明若干個垂直電晶體115之俯視平面圖(XY)，沿著切線X-X截取之第一剖視圖(X)及沿著切線Y-Y截取之第二剖視圖(Y)。如圖1A中所圖解說明，可在一基板102上形成垂直電晶體115。該基板可係一矽基板、絕緣體上覆矽(SOI)基板、來自晶圓接合之金屬上覆矽、或藍寶石上覆矽(SOS)基板，以及其他基板，諸如二氧化矽(SiO2 )。垂直電晶體115可具有一共同源極及共同側閘極106。側閘極106可係由一導電材料形成且可形成與一垂直電晶體柱之一基底108(例如P-摻雜矽)之相對側接觸，如圖1A之Y剖視圖中所展示。側閘極106可沿著複數個垂直電晶體115延伸，如圖1A之X剖視圖中所展示。側閘極106可形成於垂直電晶體柱之基底108之相對側上以使得其接觸該垂直電晶體柱之基底108，但不接觸基板102亦不接觸區110(例如，N+摻雜矽)。側閘極106可藉由一薄閘極氧化物而與基底108分離。某些實施例可包含僅一個側之閘極106而非兩個側閘極106。
毗鄰垂直電晶體115可由一塊狀電介質材料104(諸如二氧化矽)分離。該垂直電晶體柱之基底108之一頂部可經處理以藉由熟習此項技術者所習知之方法形成一N+摻雜矽區110。N+摻雜矽區110之頂部可經處理以形成矽化物112，例如，在熱退火之後藉由在該垂直電晶體柱上沈積鈷形成之矽化鈷(CoSi2 )。垂直電晶體115可進一步經處理以在矽化物112之頂部上(例如，在包含矽化物112之一垂直柱之頂部上)包含一電極114。電極114可係由一導電材料(例如，鎢、氮化鈦等)形成。如圖1A中所圖解說明，雖然電極114係位於垂直電晶體115之頂部上，但如根據本文中所闡述之隨後處理階段將變得明瞭，電極114可稱為一垂直電晶體相變記憶體單元100之一底部電極114。如本文中更詳細之闡述，側閘極106，作為一較大記憶體單元陣列之部分，可稱為一存取線，例如，一字線。垂直電晶體115(例如，一金屬氧化物半導體場效電晶體(MOSFET))可充當相變記憶體單元100之一存取裝置。雖然本發明包含MOSFET存取裝置之使用，但可使用其他存取裝置，諸如雙極接面電晶體(BJT)或二極體，以及其他存取裝置。
圖1B圖解說明繼圖1A中所圖解說明之處理階段之後之進一步處理。可在垂直電晶體115陣列上形成(例如，沈積)一電介質116。更具體而言，可在底部電極114上及在塊狀材料104上形成電介質116。電介質116可係(舉例而言)二氧化矽，然而可使用其他電介質材料。在某些實施例中，電介質116可係由與塊狀材料104相同之材料形成；然而，實施例並不受到如此限制。因此，舉例而言，在圖1B之Y剖視圖中，所形成之電介質116經圖解說明在該電介質與塊狀材料104之間無任何邊界，例如，「116/104」，然而，在圖1B之X剖視圖中，電介質116經圖解說明在其與塊狀材料104之間具有一邊界。圖解說明之此變化意欲展示電介質116可由與塊狀材料104相同之一材料或一不同材料形成。
可在電介質116上形成(例如，沈積)一電極118。電極118可係由一導電材料(例如，鎢、氮化鈦或銅，以及其他導電材料)形成。相對於電極114(例如，「底部電極114」)，電極118可在本文中稱為一「頂部電極118」，相對於一垂直電晶體相變記憶體單元。頂部電極118，作為一較大記憶體單元陣列之部分，可稱為一資料線(例如，一位元線)，如本文中更詳細之闡述。
圖1C圖解說明繼圖1B中所圖解說明之處理階段之後之進一步處理。可移除電介質116及頂部電極118之部分。舉例而言，頂部電極118可沿Y方向根據半間距經圖案化成線且然後經蝕刻以移除電介質116材料與頂部電極118材料兩者。因此，電介質116與頂部電極118之該等經移除部分可沿X方向分離兩個特徵寬度(2F)，例如，電介質116與頂部電極118之剩餘部分可係2F寬。剩餘電介質116及頂部電極118材料之該2F可沿X方向自位於一第一垂直電晶體115上面之接近該第一垂直電晶體中心點之一位置跨越至位於一毗鄰垂直電晶體115上面之接近該毗鄰垂直電晶體中心點之一位置。因此，電介質116係形成於垂直電晶體115之一部分上面，例如，在垂直電晶體115之底部電極114之一部分上。電介質116與頂部電極118之該等經移除部分亦可係2F寬，然而，實施例並不受到如此限制。
圖1D圖解說明繼圖1C中所圖解說明之處理階段之後之進一步處理。可在頂部電極118上形成相變材料120。在某些實施例中，相變材料120可以保形方式沈積於頂部電極118上以使得至少在頂部電極118之頂部上、在頂部電極118之側表面上、在電介質116之經曝露之側表面上、及在底部電極114之一頂表面上(例如，在垂直電晶體115之頂部上)沿一垂直方向及/或水平方向(如圖1D之X及Y剖視圖中所圖解說明)形成一大致均勻之厚度。如圖1D之沿X方向之剖視圖中所圖解說明，亦可在塊狀材料104上形成相變材料120。
相變材料120可包含(舉例而言)相變硫屬化物合金，諸如鍺-銻-碲(GST)材料(例如，諸如Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 等等之Ge-Sb-Te材料)。如本文中所用，帶連字符之化學組成符號指示包含於一特定混合物或化合物中之元素，且意欲表示涉及所指示元素之所有化學計量。其他相變化材料可包含，舉例而言，Ge-Te、In-Se、Ge-Sb、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd、及Ge-Te-Sn-Pt，以及各種其他相變材料。然而，本發明之實施例並不限於一特定類型之相變材料。
可在相變材料120上形成一額外電介質122。在某些實施例中，額外電介質122可以保形方式沈積於相變材料120上以使得至少在相變材料120之頂部及/或側上沿一垂直方向及/或水平方向(如圖1D之X及Y剖視圖中所圖解說明)形成一大致均勻之厚度。該電介質可係(舉例而言)氧化物電介質(諸如二氧化矽)或氮化物電介質(諸如氮化矽(Si3 N4 ))。然而，本發明之實施例並不限於一特定類型之電介質。
圖1E圖解說明繼圖1D中所圖解說明之處理階段之後之進一步處理。可將額外電介質122及相變材料120之部分自垂直電晶體115陣列之一頂部移除(例如，隔片蝕刻)至等於額外電介質122之一厚度加上相變材料120之一厚度(例如，額外電介質122及相變材料120兩者之保形沈積之厚度)之一深度。如圖1E之X剖視圖中所圖解說明，此移除可在電介質116及頂部電極118之側上留下相變材料120。此外，此移除可在相變材料120之一頂部上及在相變材料120與電介質116及頂部電極118之側表面相對之一側上留下一垂直額外電介質122隔片。該垂直額外電介質122隔片保持於一相變材料120凹口上，相變材料120保持於底部電極114上。
圖1F圖解說明繼圖1E中所圖解說明之處理階段之後之進一步處理。如圖1F之X剖視圖及XY俯視平面圖中所最佳圖解說明，可移除一個特徵寬度(F)之材料(例如，頂部電極118及電介質116)。可在沿X方向2F寬之電介質116及頂部電極材料118之剩餘部分之間(例如，自沿X方向之中間處)移除該材料。可將該材料向下移除至垂直電晶體115陣列之一高度，例如，如所圖解說明地至塊狀材料104之頂部及/或至底部電極114之頂部。舉例而言，此移除可係藉由沿Y方向光微影及乾式蝕刻以隔離毗鄰之相變材料120之剩餘部分來完成。
圖1G圖解說明繼圖1F中所圖解說明之處理階段之後之進一步處理。如圖1G之XY俯視平面圖中所最佳圖解說明，可在沿Y方向彼此毗鄰之垂直電晶體115之間移除相變材料120及額外電介質122之部分。舉例而言，此移除可藉由沿X方向對相變材料120及/或額外電介質122進行光微影及乾式蝕刻以形成隔離之垂直隔片記憶體單元來完成。因此，此移除可留下形成於頂部電極118之一側之一部分及電介質116之一側之一部分上沿著頂部電極118及電介質116沿一垂直方向延伸至與底部電極114(例如，下伏於相變材料120之垂直電晶體115)接觸之一垂直相變材料120條帶。藉由圖1H中所提供之垂直電晶體相變記憶體單元100之透視圖對此予以更詳細之圖解說明。
圖1H圖解說明根據本發明之實施例之一相變記憶體單元100之一透視圖。如圖1H中所圖解說明，相變材料120僅延伸跨越電介質116及頂部電極118之側之寬度(沿Y方向)之一部分。亦即，相變材料120之一寬度(沿Y方向)小於頂部電極118之側表面之一寬度(沿Y方向)。相變材料120延伸跨越電介質116及頂部電極118之整個高度(沿Z方向)(例如，自頂部電極118之一頂表面至底部電極114之一頂表面)。相變材料120與頂部電極118、電介質116及底部電極114直接實體接觸。相變材料120之寬度(沿Y方向)小於底部電極114之頂表面之一寬度(沿Y方向)。
相變材料120可位於電介質116及頂部電極118上且藉由一共同平面(例如，圖1H中所圖解說明之一Y-Z平面)與電介質116及頂部電極118接觸。該共同平面可包含電介質116、頂部電極118及相變材料120之側表面。
自圖1H之圖解說明省略額外電介質122以便提供對根據本發明之實施例藉由垂直電晶體相變記憶體單元100之操作形成之相變材料120之作用區121之一更好圖解說明。如熟習此項技術者將瞭解，一相變記憶體單元100之作用區121係可在一更多非晶狀態與一更多結晶狀態之間切換以便表示(例如，儲存)資料之一區。相變材料120之一剩餘部分可在相變記憶體單元100之操作期間保持處於一通常結晶狀態。如圖1H中所圖解說明，作用區121位於底部電極114與頂部電極118之間。根據本發明之一項或多項實施例，作用區121可與電介質116接觸，但不與底部電極114或頂部電極118之任一者直接實體接觸。相變材料120條帶形成與頂部電極118之一自對準接觸。
圖2A至圖2F圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。圖2A至2F圖解說明若干個垂直電晶體215之俯視平面圖(XY)、沿著切線X-X所截取之第一剖視圖(X)、及沿著切線Y-Y所截取之第二剖視圖(Y)。圖2A至圖2B分別類似於圖1A至圖1B。因此，可在一基板202上形成垂直電晶體215且該垂直電晶體可具有一共同源極及側閘極206。側閘極106可經形成與一垂直電晶體柱之一基底208之相對側接觸，如圖2A之Y剖視圖中所展示。毗鄰垂直電晶體215可由一塊狀材料204分離。垂直電晶體柱之基底208之一頂部可經處理以形成一N+摻雜區210。N+摻雜區210之頂部可經處理以形成矽化物212。垂直電晶體215可進一步經處理以包含在矽化物212之頂部上的一底部電極214。可在垂直電晶體215陣列上形成一電介質216。可在電介質216上形成一頂部電極218。
圖2C圖解說明繼圖2B中所圖解說明之處理階段之後之進一步處理。可移除電介質216及頂部電極218之部分。舉例而言，頂部電極218可沿Y方向根據間距經圖案化成線且然後經蝕刻以移除電介質216材料及頂部電極218材料兩者。因此，電介質216及頂部電極218之該等經移除部分可沿X方向分離一個特徵寬度(F)，例如，電介質116及頂部電極118之剩餘部分可係1F寬。剩餘電介質216及頂部電極218材料之該1F可沿X方向自一特定垂直電晶體215上面之一位置跨越至沿X方向在特定垂直電晶體215與一毗鄰垂直電晶體215之間的毗鄰塊狀材料204上面之一位置。因此，電介質216係形成於垂直電晶體215之一部分上面，例如，在垂直電晶體215之底部電極214之一部分上。
圖2C中所圖解說明之處理階段與圖1C中所圖解說明之處理階段的不同之處在於頂部電極218係關於圖2C根據間距而非關於圖1C根據半個間距進行圖案化。因此，圖1C中所圖解說明之實施例留下一2F寬度之剩餘電介質116及頂部電極118而圖2C中所圖解說明之實施例留下一1F寬度之剩餘電介質216及頂部電極218。
圖2D至圖2E之處理階段分別類似於圖1D至圖1E之彼等處理階段，除上文關於圖1C及圖2C闡述之下伏結構及/或材料之差異以外。亦即，如本文中所闡述，可在頂部電極218上形成(例如，以保形方式沈積)相變材料220。如本文中所闡述，可在相變材料220上形成(例如，以保形方式沈積)一額外電介質222。可將額外電介質222及相變材料220之部分自垂直電晶體215陣列之一頂部移除(例如，隔片蝕刻)至等於額外電介質222之一厚度加上相變材料220之一厚度(例如，額外電介質222及相變材料220兩者之保形沈積之厚度)之一深度。如圖2E之X剖視圖中所圖解說明，此移除可在電介質216及頂部電極218之側上留下相變材料220。此外，此移除可在相變材料220之一頂部上及在相變材料220與電介質216及頂部電極218之側表面相對之一側上留下一垂直額外電介質222隔片。
在圖1E中，該垂直額外電介質122隔片保持於在電介質116及頂部電極118之任一側上保持於底部電極114上之一相變材料120凹口上。相反，在圖2E中，剩餘電介質216及頂部電極218之一個側包含位於保持於一底部電極214上之一相變材料220凹口上之一垂直額外電介質222隔片。然而，電介質216及頂部電極218之相對側包含位於保持於塊狀材料204上(例如，不在一導電結構上)之一相變材料220凹口上之一垂直額外電介質222隔片。因此，不使用塊狀材料204上面之相變材料220及垂直額外電介質222隔片來形成一相變記憶體單元之一部分，例如，其並不促成一記憶體單元之操作。然而，在某些實施例中，維持相變材料220及垂直額外電介質222隔片之未使用部分可減少處理階段數目及/或減少處理時間量。舉例而言，圖2A至2F之實施例可包含比圖1A至圖1G之實施例少之處理階段。亦即，圖2A至圖2F之實施例不包含類似於與圖1F相關聯地闡述之處理階段(例如，移除電介質116及頂部電極118之部分以隔離毗鄰之相變材料120之剩餘部分)之一處理階段。如自圖2E之一檢視明顯看出，已將導電表面上面之相變材料220之部分根據本文中所闡述之製程流程彼此隔離。然而，在某些例項中，若該等未使用之材料促成藉此形成之一記憶體裝置之效能降級，則圖1A至圖1G之實施例可優於圖2A至圖2F之實施例。
圖2F圖解說明繼圖2E中所圖解說明之處理階段之後之進一步處理。圖2F之處理階段類似於圖1G之處理階段，除上文所闡述之下伏結構及/或材料之差異以外。如圖2F之XY俯視平面圖中所最佳圖解說明，如本文中所闡述可在沿Y方向彼此毗鄰之垂直電晶體215之間移除相變材料220及額外電介質222之部分。相變材料220及額外電介質222之經移除部分可沿Y方向自一特定垂直電晶體215之一遠端邊緣上面延伸至一毗鄰垂直電晶體215之一近端邊緣上面，其中該特定垂直電晶體215之該遠端邊緣沿Y方向比至該毗鄰垂直電晶體215之遠端邊緣更接近該毗鄰垂直電晶體215之該近端邊緣。因此，此移除可留下形成於頂部電極218之一側之一部分及電介質216之一側之一部分上沿著頂部電極218及電介質216沿一垂直方向延伸至與底部電極214(例如，下伏於相變材料220之垂直電晶體215)接觸之一垂直相變材料220條帶。然而，與圖1G中所圖解說明之實施例不同，電介質216及頂部電極218之一相對側亦包含相變材料220及額外電介質222之垂直條帶。然而，所得之垂直電晶體相變記憶體單元可類似於與圖1A至圖1G之實施例相關聯地形成之垂直電晶體相變記憶體單元，例如，如圖1H中所圖解說明。
圖3A至圖3D圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。圖3A至圖3D圖解說明若干個垂直電晶體315之俯視平面圖(XY)、沿著切線X-X所截取之第一剖視圖(X)、及沿著切線Y-Y所截取之第二剖視圖(Y)。如圖3A中所圖解說明，可在一基板302(例如，矽)上形成垂直電晶體315(例如，MOSFET)，且該垂直電晶體可具有一共同源極及側閘極306。側閘極306可由一導電材料形成且可經形成與一垂直電晶體柱之一基底308(例如，P-摻雜矽)之相對側接觸(如圖3A之Y剖視圖中所展示)，或可藉由一閘極氧化物與基底308分離。
毗鄰垂直電晶體315可由一塊狀材料304(諸如二氧化矽)分離。該等垂直柱之基底308上可包含一電介質316。舉例而言，電介質316可係二氧化矽，例如，與塊狀材料304相同之一材料。電介質316上可包含一犧牲材料324(例如，氮化矽)。
圖3B圖解說明繼圖3A中所圖解說明之處理階段之後之進一步處理。可移除犧牲材料324，例如，可移除氮化矽硬遮罩。隨後，可處理所曝露之柱(例如，電介質316)。舉例而言，可使用N+摻雜來形成區310(例如，N+摻雜矽)。N+摻雜矽區310之頂部可經處理以形成矽化物312，例如，藉由在熱退火之後在該垂直電晶體柱上沈積鈷形成之矽化鈷(CoSi2 )。
圖3C圖解說明繼圖3B中所圖解說明之處理階段之後之進一步處理。可在所曝露之垂直電晶體柱315之頂部上(例如，在矽化物312之頂部上)及在塊狀材料304之頂部上形成隔片材料326。在某些實施例中，隔片材料326可以保形方式沈積於垂直電晶體柱315之頂部上及塊狀材料304之頂部上以使得至少在矽化物312之頂部上(例如，在垂直電晶體315之頂部上)、在塊狀材料304之頂部上、及在塊狀材料304之側表面上沿一垂直方向及/或水平方向(如圖3C之X及Y剖視圖中所圖解說明)形成一大致均勻之厚度。如圖3C之Y剖視圖中所圖解說明，可形成隔片材料326以使得僅保持狹窄(沿X方向)之垂直開口。如關於圖3C所用，該狹窄垂直開口至少指示該開口大致窄於一個特徵寬度(1F)。
隔片材料326可係(舉例而言)一電介質隔片材料。電介質隔片材料可包含(舉例而言)氧化物電介質隔片(諸如二氧化矽)，及氮化物電介質隔片(諸如氮化矽)。然而，本發明之實施例並不限於一特定類型之隔片材料。
圖3D圖解說明繼圖3C中所圖解說明之處理階段之後之進一步處理。可將隔片材料326之部分自垂直電晶體315陣列之一頂部移除(例如，隔片蝕刻)至等於隔片材料326之一厚度(沿圖3C至3D之X剖視圖中所圖解說明之垂直方向)(例如，隔片材料326之保形沈積之厚度)之一深度。此移除可留下圍繞垂直電晶體315之所曝露之柱之一內週邊(例如，在塊狀材料304之側上及在矽化物312之頂部上)之隔片材料326。
可在矽化物312之頂部上之開口中形成一電極314(例如，一底部電極)且該電極在四個側上由垂直電晶體315之該等柱上之隔片326環繞。電極314可係由一導電材料形成。如圖3D之Y剖視圖及XY俯視平面圖中所圖解說明，底部電極314可形成於隔片材料326之間的該狹窄(沿X方向)垂直開口中。如關於圖3D所用，該狹窄垂直開口至少指示該開口大致窄於一個特徵寬度(1F)。因此，底部電極314可被認為形成一垂直線狀電極314。
圖3E圖解說明繼圖3D中根據本發明之實施例所圖解說明之處理階段之後之進一步處理。自圖3D到達圖3E之處理階段類似於圖1B至圖1G之彼等處理階段，除上文關於圖3A至圖3D闡述之下伏結構及/或材料差異以外。圖3F圖解說明繼圖3D中根據本發明之實施例所圖解說明之處理階段之後之進一步處理。自圖3D到達圖3E之處理階段類似於圖2B至圖2F之彼等處理階段，除上文關於圖3A至圖3D所闡述之下伏結構及/或材料差異以外。
亦即，可在垂直線狀電極314之至少一部分上(例如，在垂直線狀電極314之一頂表面上)形成一電介質316。可在電介質316上(例如，在電介質316之一頂表面上)形成一頂部電極318(例如，一位元線)。可在垂直線狀電極314、電介質316及頂部電極318上形成一相變材料320且相變材料320與垂直線狀電極314、電介質316及頂部電極318接觸。更具體而言，可在垂直線狀電極314之一頂表面上、在電介質316之一側表面上及在頂部電極318之一側表面上形成相變材料320。相變材料320可形成為沿正交於垂直線狀電極314之一方向(例如，X方向)之一方向(例如，Y方向)之一垂直線。可在相變材料320之一側表面上形成一額外電介質322。
圖3G圖解說明根據本發明之實施例之一相變記憶體單元之一透視圖。如圖3G中所圖解說明，相變材料320延伸跨越電介質316及頂部電極318之側之寬度(沿Y方向)。相變材料320延伸跨越電介質316及頂部電極318之整個高度(沿Z方向)(例如，自頂部電極318之一頂表面至垂直線狀電極314之一頂表面)。相變材料320與頂部電極318、電介質316及垂直線狀電極314直接實體接觸。由於相變材料320之窄度(沿X方向)與垂直線狀電極314之窄度(沿Y方向)，該兩者之交叉點可稱為一點觸點。此一點觸點可顯著減少用於變更相變材料320之狀態之一程式化電流量。
相變材料320可位於電介質316及頂部電極318上且藉由一共同平面(例如，圖3G中所圖解說明之一Y-Z平面)與電介質316及頂部電極318接觸。該共同平面可包含電介質316、頂部電極318及相變材料320之側表面。
自圖3G之圖解說明省略額外電介質322以便提供對根據本發明之實施例藉由垂直電晶體相變記憶體單元300之操作形成之相變材料320之作用區321之一較佳圖解說明。如圖3G中之圖解說明，作用區321位於電介質316上及位於相變材料320與垂直線狀電極314之間的點觸點上。根據本發明之一項或多項實施例，作用區321可不與頂部電極318直接實體接觸。
圖4係根據本發明之實施例之一相變記憶體陣列450之一部分之一示意圖。相變記憶體陣列450包含若干個相變記憶體單元400，該等相變記憶體單元各自具有一相關聯之存取裝置415及相變記憶體材料420。可根據本發明之若干項實施例來處理相變記憶體材料420。
存取裝置415可經操作(例如，導通/關斷)以存取該等記憶體單元以便對該等記憶體單元執行諸如程式化(例如，寫入及/或感測(例如讀取)操作)之操作。在本文中所圖解說明之實施例中，存取裝置415係場效應電晶體(FET)。其他存取裝置可包含二極體及雙極接面電晶體(BJT)。二極體可包含(舉例而言)p-n二極體、齊納(Zener)二極體及肖特基(Schottky)二極體。
如圖4中所展示，與每一記憶體單元400相關聯之每一存取裝置415耦合至若干個存取線430(諸如字線WL0、WL1、WL2等)中之一者。每一字線430耦合至一相變記憶體單元400「列」。術語「列」之使用並非意欲暗示記憶體單元400之一特定線性及/或水平定向。而是，一列可意指耦合至一特定字線430之若干個記憶體單元400，而不管記憶體單元400之定向。舉例而言，一列可包含以一交錯、非線性定向耦合至一特定字線430之若干個記憶體單元400。
如圖4中所展示，每一相變記憶體材料420耦合至若干個資料線428(諸如，位元線BL0、BL1、BL2等)中之一者。每一位元線428耦合至一相變記憶體單元400「行」。為便於在數位環境中定址，字線430之數目及位元線428之數目可各自係2之某一冪，例如，256個字線430×4,096個位元線428。然而，實施例並不限於特定數目個字線430及/或位元線428。此外，術語「行」之使用並非意欲暗示記憶體單元400之一特定線性及/或垂直定向。而是，一行可意指耦合至一特定位元線428之若干個記憶體單元400，而不管記憶體單元400之定向。舉例而言，一行可包含以一交錯(例如)非線性方式耦合至一特定位元線428之若干個記憶體單元400。
在操作中，可對位元線428及/或字線430施加適當電壓及/或電流信號(例如，脈衝)以便將資料程式化至相變記憶體陣列450之相變記憶體單元400及/或自相變記憶體陣列450之相變記憶體單元400感測資料。舉例而言，在一程式化操作期間，可使用一電流(例如，一程式化電流)來加熱與相變記憶體材料420相關聯之一電極以程式化相變記憶體單元400，如本文中先前所闡述。
相變記憶體陣列450中所展示之記憶體單元400可係單位階記憶體單元(SLC)及/或多位階記憶體單元(MLC)，例如，單位階PCRAM單元400及/或多位階PCRAM單元400。一單位階PCRAM單元400可經程式化成一通常更多非晶(重設)狀態或一通常更多結晶(設定)狀態。此重設及/或設定狀態可對應於二進制0及/或1。一重設脈衝可包含施加至PCRAM單元400(例如，至PCRAM單元400之一電極)達一相對短之時間週期之一相對高之電流脈衝。在PCRAM單元400之PCRAM單元材料420「熔化」之後可迅速減少施加至PCRAM單元400之電流，從而允許PCRAM單元材料420迅速冷卻成一更多非晶狀態，其中(至少部分)由於PCRAM單元材料420之相對快速之冷卻，因此通常在較低程度上發生可允許結晶之原子運動。相反地，一設定脈衝可包含施加至記憶體單元400達一相對較長時間週期之具有一較慢淬滅速度之一相對較低電流脈衝，例如，可更緩慢減少該電流從而允許PCRAM單元材料420有更長時間來冷卻。因此，PCRAM單元材料420可結晶達比該重設脈衝後更大之程度。某些PCRAM單元材料420可具有與一更多非晶狀態相關聯之一較大電阻率及與一更多結晶狀態相關聯之一較小電阻率。
多位階PCRAM單元400可經程式成介於非晶與結晶之間的若干個中間狀態。舉例而言，多位階PCRAM單元400可經程式化成各種結構次序位階。藉由施加處於特定電流位準之若干個程式化脈衝，可將PCRAM單元400程式化成一既定電阻狀態。藉助適當程式化電流，可將PCRAM單元400程式化成具有一部分非晶及一部分結晶結構之若干個中間狀態，從而提供多位階電阻狀態。為一特定PCRAM單元400選擇之資料狀態數目可基於(舉例而言)所期望之應用、設計及製程限制(例如，程式化時間、感測時間、及感測電流之準確性)以及其他因素。
在若干項實施例中，相變記憶體陣列450可包含以三維組態堆疊之相變記憶體單元400。亦即，相變記憶體陣列450可包含第一數目個相變記憶體單元400，及堆疊於該第一數目個相變記憶體單元400之頂部上之第二數目個相變記憶體單元400。
舉例而言，相變記憶體陣列450可包含堆疊於耦合至一字線430之相變記憶體單元400列之頂部上之一個或多個額外相變記憶體單元400列。相變記憶體陣列450亦可包含堆疊於耦合至一位元線428之相變記憶體單元400行之頂部上之一個或多個額外相變記憶體單元400行。在若干項實施例中，一特定行堆疊中之每一相變記憶體單元400行可耦合至一共同(例如，同一)位元線428。
本發明之實施例並不限於圖4中所圖解說明之相變記憶體陣列450。舉例而言，如熟習此項技術者將理解，一記憶體陣列可具有不同於圖4中所圖解說明之架構之一架構。此外，如熟習此項技術者將瞭解，相變記憶體陣列450可耦合至一控制器(例如，控制電路，及/或程式化及感測電路)(圖4中未展示)。
結論
本文中闡述垂直電晶體相變記憶體及處理相變記憶體之方法。一項或多項方法實施例包含：在一垂直電晶體之至少一部分上形成一電介質；在該電介質上形成一電極；及在該電極之一側之一部分上及在該電介質之一側之一部分上形成沿著該電極及該電介質延伸至與該垂直電晶體接觸之一垂直相變材料條帶。
雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一配置可取代所展示之具體實施例。本發明意欲涵蓋對本發明之各種實施例之改動或變化形式。應理解，以上說明已以一圖解說明方式而非一限定性方式作出。在檢視以上說明後，熟習此項技術者將明瞭上述實施例之組合及本文中未具體闡述之其他實施例。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍以及授權此申請專利範圍之等效內容之全部範圍來確定。
在前述實施方式中，出於簡化本發明之目的，將各種特徵一起集合在一單個實施例中。本發明之此方法不應解釋為反映本發明所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，藉此將以下申請專利範圍併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．垂直電晶體相變記憶體單元
102．．．基板
104．．．塊狀電介質材料
106．．．共同源極及共同側閘極
108．．．基底
110．．．N+摻雜矽區
112．．．矽化物
114．．．(底部)電極
115．．．垂直電晶體
116．．．電介質
118．．．(頂部)電極
120．．．相變材料
121．．．作用區
122．．．額外電介質
202．．．基板
204．．．塊狀材料
206．．．共同源極及側閘極
208．．．基底
210．．．N+摻雜區
212．．．矽化物
214．．．底部電極
215．．．垂直電晶體
216．．．電介質
218．．．頂部電極
220．．．相變材料
222．．．額外電介質
300．．．垂直電晶體相變記憶體單元
302．．．基板
304．．．塊狀材料
306．．．共同源極及側閘極
308．．．基底
310．．．N+摻雜矽區
312．．．矽化物
314．．．(底部)電極
315．．．垂直電晶體
316．．．電介質
318．．．頂部電極
320．．．相變材料
321．．．作用區
322．．．額外電介質
324．．．犧牲材料
326．．．隔片材料
400．．．相變記憶體單元
415．．．存取裝置
420．．．相變記憶體材料
428．．．資料線(位元線)
430．．．存取線(字線)
圖1A至圖1G圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。
圖1H圖解說明根據本發明之實施例之一相變記憶體單元之一透視圖。
圖2A至圖2F圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。
圖3A至圖3D圖解說明與根據本發明之實施例形成一相變記憶體單元相關聯之製程階段。
圖3E圖解說明繼圖3D中根據本發明之實施例所圖解說明之處理階段之後之進一步處理。
圖3F圖解說明繼圖3D中根據本發明之實施例所圖解說明之處理階段之後之進一步處理。
圖3G圖解說明根據本發明之實施例之一相變記憶體單元之一透視圖。
圖4係根據本發明之實施例之一相變記憶體陣列之一部分之一示意圖。
400．．．相變記憶體單元
415．．．存取裝置
420．．．相變記憶體材料
428．．．資料線(位元線)
430．．．存取線(字線)

Claims (18)

  1. 一種相變記憶體單元，其包括：一垂直電晶體，其包含在一柱上之一底部電極；一電介質，其在該底部電極之一部分之一頂表面上；一頂部電極，其在該電介質上；一相變材料，其在該頂部電極之一側表面上、在該電介質之一側表面上、及在該底部電極之一頂表面上；及在該垂直電晶體之相對側表面上之若干個側閘極。
  2. 如請求項1之相變記憶體單元，其中該相變材料之一寬度小於該底部電極之該頂表面之一寬度。
  3. 如請求項1之相變記憶體單元，其中該相變材料之一寬度小於該頂部電極之該側表面之一寬度。
  4. 如請求項1之相變記憶體單元，其中該相變記憶體單元包含在該頂部電極之一相對側表面上及在該電介質之一相對側表面上的額外相變材料。
  5. 如請求項1之相變記憶體單元，其中該相變記憶體單元包含在該相變材料之與該頂部電極之該側表面相對及與該電介質之該側表面相對之一側表面上的一額外電介質。
  6. 如請求項1之相變記憶體單元，其中該相變材料包含在介於該頂部電極與該底部電極之間的該電介質上的一作用區。
  7. 如請求項1之相變記憶體單元，其中該相變材料自該頂部電極之一頂表面延伸至該底部電極之一頂表面。
  8. 一種相變記憶體單元，其包括：一垂直電晶體，其包含一垂直線狀電極；一電介質，其在該垂直線狀電極之一部分之一頂表面上；一頂部電極，其在該電介質之一頂表面上；及一相變材料，其在該頂部電極之一側表面上、在該電介質之一側表面上、及在該垂直線狀電極之一頂表面上，其中該相變材料在一第一方向上覆蓋該垂直線狀電極之該頂表面之一整體且在該第一方向上延伸超過該垂直線狀電極之該頂表面，且其中該相變材料在與該第一方向正交之一第二方向上僅覆蓋該垂直線狀電極之該頂表面之一部份。
  9. 如請求項8之相變記憶體單元，其中該相變材料係與該垂直線狀電極點接觸。
  10. 如請求項9之相變記憶體單元，其中該相變材料包含在該電介質上及在該點接觸之點觸點上的一作用區。
  11. 如請求項8之相變記憶體單元，其中該相變記憶體單元包含環繞該垂直線狀電極之側表面之一隔片。
  12. 如請求項8之相變記憶體單元，其中該頂部電極包括一資料線。
  13. 如請求項8之相變記憶體單元，其中該垂直電晶體係一金屬氧化物半導體場效應電晶體(MOSFET)。
  14. 一種相變記憶體單元陣列，其包括：一電介質，其在一垂直電晶體陣列上； 一電極，其在該電介質上；及一相變材料，其位於該電介質及該電極上且藉由一共同平面與該電介質及該電極接觸，其中該相變材料係在該垂直電晶體陣列中之複數個垂直電晶體上，且與該垂直電晶體陣列中之該複數個垂直電晶體接觸。
  15. 如請求項14之相變記憶體單元陣列，其包含該電介質及該電極之經移除部分，其中該等經移除部分分離剩餘電介質及電極之一個特徵寬度之跨距，且其中該剩餘電介質及電極自一特定垂直電晶體上面之一位置跨越至介於該特定垂直電晶體與沿一第一方向之一毗鄰垂直電晶體之間的一位置。
  16. 如請求項15之相變記憶體單元陣列，其中該相變材料至少在該電極之頂部上、在該電極之側部上、在該電介質之側部上、及在該垂直電晶體陣列之頂部上。
  17. 如請求項16之相變記憶體單元陣列，其中該陣列包含在該相變材料上的一額外電介質；及其中該額外電介質及該相變材料之經移除部分延伸至等於該所形成之額外電介質及該相變材料之厚度之一深度。
  18. 如請求項17之相變記憶體單元陣列，其中該額外電介質及相變材料之經移除部分自一第一垂直電晶體之一遠端邊緣上面延伸至沿一第二方向毗鄰於該第一垂直電晶體之一第二垂直電晶體之一近端邊緣上面。
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