CN117156868A - 半导体结构及其制备方法 - Google Patents

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曾定桂
李辉辉
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Abstract

本发明涉及一种半导体结构及其制备方法，包括：具有第一表面的基底；位于第一表面上按第一预设图形排布的若干晶体管；与晶体管一一对应，底部与晶体管相接触的若干晶体管接触结构，晶体管接触结构的底部按第一预设图形排布，晶体管接触结构的顶部按正六边形排布；与晶体管接触结构一一对应，底部与晶体管接触结构的顶部相接触的若干存储元件，存储元件按正六边形排布；若干存储接触结构，与存储元件一一对应，存储接触结构的底部与存储元件的顶部相接触，存储接触结构的底部按正六边形排布，存储接触结构的顶部按第二预设图形排布，第二预设图形不同于第一预设图形。降低了工艺难度及生产成本。

Description

半导体结构及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
非挥发性存储器具有高速读写、低功耗、抗辐射以及数据保存时间长等特点，对于可靠性要求高的领域，例如国防、航天航空等具有不可取代的地位。
随着半导体技术的发展，对非挥发性存储器的容量要求越来越高，为了提高非挥发性存储器的容量，需要密集地布置存储元件。但是，存储元件位于晶体管与位线结构之间，改变存储元件的排布的同时需要相应调整晶体管的位置及位线结构的形状，这增加了非挥发性存储器的生产成本和工艺难度，如何在不改变晶体管位置和位线结构形状的情况下，使存储元件密集排布成为亟需解决的问题。
发明内容
本申请实施例提供了一种半导体结构及其制备方法，可以优化半导体结构的制备流程，达到存储元件排布对晶体管的位置、位线结构的形状的影响的目的。
一种半导体结构，包括：
基底，具有第一表面；
若干晶体管，位于第一表面上，晶体管按第一预设图形排布；
若干晶体管接触结构，与晶体管一一对应，晶体管接触结构的底部与晶体管相接触，晶体管接触结构的底部按所述第一预设图形排布，晶体管接触结构的顶部按正六边形排布；
若干存储元件，与晶体管接触结构一一对应，存储元件的底部与晶体管接触结构的顶部相接触，存储元件按正六边形排布，各存储元件位于正六边形的顶点位置和中心位置；
若干存储接触结构，与存储元件一一对应，存储接触结构的底部与存储元件的顶部相接触，存储接触结构的底部按正六边形排布，存储接触结构的顶部按第二预设图形排布，第二预设图形不同于第一预设图形；
其中，晶体管接触结构的底部和晶体管接触结构的顶部相对设置，存储接触结构的底部和存储接触结构的顶部相对设置。
在其中一个实施例中，第一预设图形排布包括正六边形，各晶体管位于正六边形的顶点位置和中心位置。
在其中一个实施例中，晶体管接触结构的顶部的面积与晶体管接触结构的底部的面积相等。
在其中一个实施例中，第二预设图形包括多行多列的排布阵列。
在其中一个实施例中，存储接触结构的底部的面积大于存储接触结构的顶部的面积。
在其中一个实施例中，第一预设图形包括多行多列的排布阵列。
在其中一个实施例中，晶体管接触结构的顶部的面积小于晶体管接触结构的底部的面积。
在其中一个实施例中，第二预设图形包括正六边形，存储接触结构位于正六边形的顶点位置和中心位置。
在其中一个实施例中，存储接触结构的顶部的面积等于存储接触结构的底部的面积。
在其中一个实施例中，晶体管接触结构包括：
第一引出结构，第一引出结构的底部为晶体管接触结构的底部；
第二引出结构，第二引出结构的底部与第一引出结构的顶部相接触，第二引出结构的顶部为晶体管接触结构的顶部；
其中，第一引出结构的底部和第一引出结构的顶部相对设置，第二引出结构的底部和第二引出结构的顶部相对设置。
在其中一个实施例中，第二引出结构的底部的面积不小于第一引出结构的顶部的面积。
在其中一个实施例中，半导体结构还包括：
字线结构，与晶体管的栅极区相接触；
源极线结构，与晶体管的源极区相接触；
其中，晶体管的漏极区与晶体管接触结构的底部相接触。
在其中一个实施例中，存储元件包括相变存储元件、铁电存储元件、磁阻存储元件、阻变存储元件或相变存储元件。
在其中一个实施例中，半导体结构还包括：
若干位线结构，任一位线结构与位于同一列的存储接触结构的顶部相接触。
在其中一个实施例中，半导体结构还包括：
若干位线结构，任一位线结构与相邻的两列存储接触结构的顶部相接触。
本申请还提供一种半导体结构的制备方法，包括：
提供基底，基底具有第一表面；
于第一表面上形成若干晶体管，晶体管按第一预设图形排布；
于各晶体管上分别形成晶体管接触结构，晶体管接触结构的底部与晶体管相接触，晶体管接触结构的底部按第一预设图形排布，晶体管接触结构的顶部按正六边形排布；
于各晶体管接触结构的顶部分别形成存储元件，存储元件按正六边形排布，各存储元件位于正六边形的顶点位置和中心位置；
于各存储元件的顶部分别形成存储接触结构，存储接触结构的底部按正六边形排布，存储接触结构的顶部按第二预设图形排布，第二预设图形不同于所述第一预设图形；
其中，晶体管接触结构的底部和晶体管接触结构的顶部相对设置，存储接触结构的底部和存储接触结构的顶部相对设置。
在其中一个实施例中，第一预设图形包括正六边形，各晶体管位于正六边形的顶点位置和中心位置；
晶体管接触结构的顶部的面积与晶体管接触结构的底部的面积相等。
在其中一个实施例中，第二预设图形包括多行多列的排布阵列；
存储接触结构的底部的面积大于存储接触结构的顶部的面积。
在其中一个实施例中，第一预设图形包括多行多列的排布阵列；
晶体管接触结构的顶部的面积小于晶体管接触结构的底部的面积。
在其中一个实施例中，第二预设图形包括正六边形，所述存储接触结构位于正六边形的顶点位置和中心位置。
上述半导体结构，包括若干晶体管，位于第一表面上，晶体管按第一预设图形排布；若干晶体管接触结构，与晶体管一一对应，晶体管接触结构的底部与晶体管相接触，晶体管接触结构的底部按所述第一预设图形排布，晶体管接触结构的顶部按正六边形排布；若干存储元件，与晶体管接触结构一一对应，存储元件的底部与晶体管接触结构的顶部相接触，存储元件按正六边形排布，各存储元件位于正六边形的顶点位置和中心位置；若干存储接触结构，与存储元件一一对应，存储接触结构的底部与存储元件的顶部相接触，存储接触结构的底部按正六边形排布，存储接触结构的顶部按第二预设图形排布，第二预设图形不同于第一预设图形；其中，晶体管接触结构的底部和晶体管接触结构的顶部相对设置，存储接触结构的底部和存储接触结构的顶部相对设置。通过设置底部按所述第一预设图形排布且顶部按正六边形排布的晶体管接触结构、底部按正六边形排布且顶部按第二预设图形排布的存储接触结构，在晶体管及存储元件上方器件结构的位置或形状不变的情况下，实现了晶体管、存储元件及存储元件上方器件结构的制备，降低了工艺难度及生产成本。
上述半导体结构的制备方法，提供具有第一表面的基底；于第一表面上形成若干晶体管，晶体管按第一预设图形排布；于各晶体管上分别形成晶体管接触结构，晶体管接触结构的底部与晶体管相接触，晶体管接触结构的底部按第一预设图形排布，晶体管接触结构的顶部按正六边形排布；于各晶体管接触结构的顶部分别形成存储元件，存储元件按正六边形排布，各存储元件位于正六边形的顶点位置和中心位置；于各存储元件的顶部分别形成存储接触结构，存储接触结构的底部按正六边形排布，存储接触结构的顶部按第二预设图形排布，第二预设图形不同于所述第一预设图形；其中，晶体管接触结构的底部和晶体管接触结构的顶部相对设置，存储接触结构的底部和存储接触结构的顶部相对设置。通过在晶体管与存储元件之间设置底部按所述第一预设图形排布且顶部按正六边形排布的晶体管接触结构，在存储元件的顶部设置底部按正六边形排布且顶部按第二预设图形排布的存储接触结构，在晶体管及存储元件上方器件结构的位置或形状不变的情况下，实现了晶体管、存储元件及存储元件上方器件结构的制备，降低了工艺难度及生产成本。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为第1实施例中半导体结构的剖面示意图；
图2为一实施例中形成晶体管接触结构之后半导体结构中晶体管接触结构的俯视示意图；
图3为一实施例中半导体结构的俯视示意图；
图4为第2实施例中半导体结构的剖面示意图；
图5为一实施例中存储元件的剖面示意图；
图6为一实施例中半导体结构的制备方法的流程示意图；
图7为一实施例中步骤S106的流程示意图；
图8为一实施例中形成晶体管接触掩膜层后半导体结构的剖面示意图；
图9为图8对应的一实施例中形成晶体管接触结构之后半导体结构的剖面示意图；
图10为图9对应的一实施例中形成存储元件之后半导体结构的剖面示意图；
图11为图10对应的一实施例中形成位线掩膜层后半导体结构的剖面示意图；
图12为图11对应的一实施例中形成位线结构之后半导体结构的剖面示意图。
附图标记说明：
100、基底；102、晶体管；104、晶体管接触结构；106、存储元件；108、存储接触结构；110、字线结构；112、源极线结构；114、位线结构；202、第一引出结构；204、第二引出结构；206、底部电极；208、金属层；210、相变材料层；212、顶部电极；214、层间介质层；216、保护层；302、第一接触结构；304、第一导电薄膜；306、晶体管接触掩膜层；308、第一介质层；310、第二介质层；312、存储接触沟槽；314、第三介质层；316、位线结构层；318、位线掩膜层；320、第四介质层。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
半导体技术进入22nm节点后，基于浮栅存储电荷的闪存技术在尺寸缩小方面遇到了困难。此时，相变随机存储器(PCRAM：Phase Change Random Access Memory)技术由于其在单元面积、读写速度、读写次数和数据保持时间等诸多方面相对于闪存技术具有较大的优越性，目前得到广泛的应用。
为了在提高PCRAM中存储元件的集成度的同时保证写入数据的准确性，PCRAM中的存储元件的密集排布至关重要。但是，存储元件位于晶体管与位线结构之间，改变存储元件的排布的同时需要相应调整晶体管的位置及位线结构的形状，这增加了PCRAM的生产成本和工艺难度。
图1为第1实施例中半导体结构的剖面示意图，参见图1，在本实施例中，提供一种半导体结构，包括：基底100、若干晶体管102、若干晶体管接触结构104、若干存储元件106和若干存储接触结构108；基底100具有第一表面，晶体管102位于第一表面上，且各晶体管102按第一预设图形排布，即各晶体管102在基底100的第一表面上按照第一预设图形排布；晶体管接触结构104位于晶体管102与存储元件106之间，分别与晶体管102、存储元件106相接触，即晶体管接触结构104的底部与晶体管102相接触，晶体管接触结构104的顶部与存储元件106相接触，晶体管接触结构104与晶体管102一一对应，晶体管接触结构104的底部按所述第一预设图形排布，晶体管接触结构104的顶部按正六边形排布；存储元件106与晶体管接触结构104一一对应，存储元件106按正六边形排布，各存储元件106位于正六边形的顶点位置和中心位置；存储接触结构108与存储元件106一一对应，存储接触结构108的底部与存储元件106的顶部相接触，存储接触结构108的底部按正六边形排布，存储接触结构108的顶部按第二预设图形排布，第二预设图形不同于第一预设图形；其中，晶体管接触结构104的底部和晶体管接触结构104的顶部相对设置，存储接触结构108的底部和存储接触结构108的顶部相对设置，即晶体管接触结构104的底部和晶体管接触结构104的顶部平行设置、存储接触结构108的底部和存储接触结构108的顶部平行设置。
上述半导体结构，包括若干晶体管102，位于第一表面上，晶体管102按第一预设图形排布；若干晶体管接触结构104，与晶体管102一一对应，晶体管接触结构104的底部与晶体管102相接触，晶体管接触结构104的底部按所述第一预设图形排布，晶体管接触结构104的顶部按正六边形排布；若干存储元件106，与晶体管接触结构104一一对应，存储元件106的底部与晶体管接触结构104的顶部相接触，存储元件106按正六边形排布，各存储元件106位于正六边形的顶点位置和中心位置；若干存储接触结构108，与存储元件106一一对应，存储接触结构108的底部与存储元件106的顶部相接触，存储接触结构108的底部按正六边形排布，存储接触结构108的顶部按第二预设图形排布，第二预设图形不同于第一预设图形；其中，晶体管接触结构104的底部和晶体管接触结构104的顶部相对设置，存储接触结构108的底部和存储接触结构108的顶部相对设置。通过设置底部按所述第一预设图形排布且顶部按正六边形排布的晶体管接触结构104、底部按正六边形排布且顶部按第二预设图形排布的存储接触结构108，在晶体管102及存储元件106上方器件结构的位置或形状不变的情况下，实现了晶体管102、存储元件106及存储元件106上方器件结构的制备，降低了工艺难度及生产成本。
图2为一实施例中形成晶体管接触结构104之后半导体结构中晶体管接触结构104的俯视示意图，如图2所示，在其中一个实施例中，第一预设图形排布包括正六边形，各晶体管102位于正六边形的顶点位置和中心位置。此时，晶体管接触结构104为晶体管102上方的柱状结构，晶体管接触结构104的顶部和晶体管接触结构104的底部在第一表面上的正投影相重合。
在其中一个实施例中，晶体管接触结构104的顶部的面积与晶体管接触结构104的底部的面积相等。
图3为一实施例中半导体结构的俯视示意图，如图3所示，在其中一个实施例中，第二预设图形包括多行多列的排布阵列。
在其中一个实施例中，存储接触结构108的底部的面积大于存储接触结构108的顶部的面积。
在其中一个实施例中，存储接触结构108的底部的面积大于存储元件106的顶部的面积。在其他实施例中，存储接触结构108的底部的面积小于或等于存储元件106的顶部的面积，通过该设置可以在满足存储接触结构108与存储元件106密切接触的同时避免形成存储接触结构108过程中损伤存储元件106。
在其中一个实施例中，存储接触结构108的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。
图4为第2实施例中半导体结构的剖面示意图，如图4所示，在其中一个实施例中，第一预设图形包括多行多列的排布阵列。
在其中一个实施例中，晶体管接触结构104的顶部的面积小于晶体管接触结构104的底部的面积。
继续参考图4，在其中一个实施例中，第二预设图形包括正六边形，存储接触结构108位于正六边形的顶点位置和中心位置。
在其中一个实施例中，存储接触结构108的顶部的面积等于存储接触结构108的底部的面积。
继续参考图1、图4，在其中一个实施例中，晶体管接触结构104包括：第一引出结构202和第二引出结构204；第一引出结构202的底部为晶体管接触结构104的底部，第一引出结构202用于引出晶体管102；示例性的，第一引出结构202的底部与晶体管102的漏极区连接，用于引出晶体管102的漏极区，典型的，第一引出结构202的底部的面积等于晶体管102的漏极区的面积；第二引出结构204的底部与第一引出结构202的顶部相接触，第二引出结构204的顶部为晶体管接触结构104的顶部；其中，第一引出结构202的底部和第一引出结构202的顶部相对设置，第二引出结构204的底部和第二引出结构204的顶部相对设置。此时，第一引出结构202的底部按第一预设图形排布，第二引出结构204的顶部按正六边形排布。
在其中一个实施例中，第二引出结构204的底部的面积不小于第一引出结构202的顶部的面积。
在其中一个实施例中，第一引出结构202靠近第二引出结构204底部的部分为梯形结构。
在其中一个实施例中，第一引出结构202、第二引出结构204的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。示例性的，存储接触结构108、第一引出结构202和第二引出结构204中至少有一个结构的材料与其他不同，例如，第一引出结构202的材料与存储接触结构108、第二引出结构204的材料不同。在实际应用中，也可以根据需要选取相同的材料制备存储接触结构108、第一引出结构202和第二引出结构204。
在其中一个实施例中，存储元件106包括相变存储元件、铁电存储元件、磁阻存储元件、阻变存储元件或相变存储元件。
图5为一实施例中存储元件106的剖面示意图。如图5所示，在本实施例中，存储元件106为相变存储元件，相变存储元件包括底部电极206、金属层208、相变材料层210和顶部电极212，其中，底部电极206与晶体管接触结构104的上表面相接触，金属层208位于底部电极206的上表面，相变材料层210位于金属层208的上表面，根据施加的不同宽度和高度的电压或电流脉冲信号，在晶态(低阻态)和非晶态(高阻态)之间发生可逆相变互相转换，从而实现信息的写入(“1”)和擦除(“0”)操作；顶层电极层位于相变材料层210的上表面，示例性的，相变材料层210的材料包括硫属化物材料、含锗、锑、碲的合成材料(GST)，例如Ge2Sb2Te5。
在其中一个实施例中，底部电极206、金属层208、顶部电极212的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。示例性的，底部电极206、金属层208和顶部电极212中至少有一个结构的材料与其他不同，例如，顶部电极212的材料与底部电极206、金属层208的材料不同。在实际应用中，也可以根据需要选取相同的材料制备底部电极206、金属层208和顶部电极212。
相变存储元件(Phase Change Random Access Memory,简称PCRAM)的基本存储原理是在存储元件106的底部电极206和顶部电极212之间施加不同宽度和高度的电压或电流脉冲信号，使相变材料层210发生物理相态的变化，即相变材料层210在晶态(低阻态)和非晶态(高阻态)之间发生可逆相变互相转换，从而实现信息的写入(“1”)和擦除(“0”)操作。相互转换过程包含了晶态到非晶态的非晶化转变以及非晶态到晶态的晶化转变两个过程，其中前者被称为非晶化过程，后者被称为晶化过程。然后依靠测量对比两个物理相态间的电阻差异来实现信息的读出，这种非破坏性的读取过程，能够确保准确地读出器件单元中已存储的信息。相变材料层210在晶态和非晶态的时候电阻率差距相差几个数量级，使得其具有较高的噪声容限，足以区分“0”态和“1”态。
在其中一个实施例中，相变存储元件还包括层间介质层214，层间介质层214位于底部电极206与顶部电极212之间，层间介质层214中开设有贯穿的沟槽，金属层208和相变材料层210依次填充于沟槽中。示例性的，层间介质层214的材料包括氧化物、氮氧化物，例如，二氧化硅，氮化硅。示例性的，沟槽沿X方向的宽度不小于10纳米且不大于20纳米。
继续参考图5，在其他实施例中，相变存储元件还包括保护层216，覆盖在底部电极206的侧壁，且沿底部电极206的侧壁延伸覆盖在顶部电极212的侧壁。示例性的，保护层216的材料为氮化硅。
继续参考图1、图4，在其中一个实施例中，半导体结构还包括：若干字线结构110和若干源极线结构112；字线结构110与晶体管102的栅极区相接触，即与晶体管102的栅极区连接，源极线结构112与晶体管102的源极区相接触，即与晶体管102的源极区连接；其中，晶体管102的漏极区与晶体管接触结构104的底部相接触。
如图1、图3所示，在其中一个实施例中，半导体结构还包括：若干位线结构114，任一位线结构114与位于同一列的存储接触结构108的顶部相接触，位线结构114为直线。示例性的，位线结构114沿X方向的长度不小于存储接触结构108的顶部沿X方向的长度，X方向与位线结构114的延伸方向相交。
如图4所示，在其中一个实施例中，半导体结构还包括：若干位线结构114，任一位线结构114与相邻的两列存储接触结构108的顶部相接触，位线结构114为折线，且与相邻两列的存储接触结构108接触连接。
图6为一实施例中半导体结构的制备方法的流程示意图，如图6所示，在本实施例中，提供一种半导体结构的制备方法，包括：
S102，提供基底，基底具有第一表面。
S104，于第一表面上形成若干按第一预设图形排布的晶体管。
如图1所示，在基底100的第一表面上形成若干晶体管102，各晶体管102按第一预设图形排布在基底100的第一表面上。
S106，于各晶体管上分别形成晶体管接触结构。
于各晶体管102上分别形成晶体管接触结构104，晶体管接触结构104的底部与晶体管102相接触，晶体管接触结构104的底部按第一预设图形排布，晶体管接触结构104的顶部按正六边形排布，其中，晶体管接触结构104的底部和晶体管接触结构104的顶部相对设置，即晶体管接触结构104的底部和晶体管接触结构104的顶部平行设置。
S108，于各晶体管接触结构的顶部分别形成存储元件。
于各晶体管接触结构104的顶部分别形成存储元件106，存储元件106与晶体管接触结构104一一对应，存储元件106按正六边形排布，各存储元件106位于正六边形的顶点位置和中心位置。
S110，于各存储元件的顶部分别形成顶部按第二预设图形排布的存储接触结构。
于各存储元件106的顶部分别形成存储接触结构108，存储接触结构108的底部按正六边形排布，存储接触结构108的顶部按第二预设图形排布，第二预设图形不同于所述第一预设图形；其中，存储接触结构108的底部和存储接触结构108的顶部相对设置，即存储接触结构108的底部和存储接触结构108的顶部平行设置。
上述半导体结构的制备方法，提供具有第一表面的基底100；于第一表面上形成若干晶体管102，晶体管102按第一预设图形排布；于各晶体管102上分别形成晶体管接触结构104，晶体管接触结构104的底部与晶体管102相接触，晶体管接触结构104的底部按第一预设图形排布，晶体管接触结构104的顶部按正六边形排布；于各晶体管接触结构104的顶部分别形成存储元件106，存储元件106按正六边形排布，各存储元件106位于正六边形的顶点位置和中心位置；于各存储元件106的顶部分别形成存储接触结构108，存储接触结构108的底部按正六边形排布，存储接触结构108的顶部按第二预设图形排布，第二预设图形不同于所述第一预设图形；其中，晶体管接触结构104的底部和晶体管接触结构104的顶部相对设置，存储接触结构108的底部和存储接触结构108的顶部相对设置。通过在晶体管102与存储元件106之间设置底部按所述第一预设图形排布且顶部按正六边形排布的晶体管接触结构104，在存储元件106的顶部设置底部按正六边形排布且顶部按第二预设图形排布的存储接触结构108，在晶体管102及存储元件106上方器件结构的位置或形状不变的情况下，实现了晶体管102、存储元件106及存储元件106上方器件结构的制备，降低了工艺难度及生产成本。
如图2所示，在其中一个实施例中，第一预设图形包括正六边形，各晶体管102位于正六边形的顶点位置和中心位置，此时，晶体管接触结构104为晶体管102上方的柱状结构，晶体管接触结构104的顶部和晶体管接触结构104的底部在第一表面上的正投影相重合。
在其中一个实施例中，晶体管接触结构104的顶部的面积与晶体管接触结构104的底部的面积相等。
如图3所示，在其中一个实施例中，第二预设图形包括多行多列的排布阵列。
在其中一个实施例中，存储接触结构108的底部的面积大于存储接触结构108的顶部的面积。
在其中一个实施例中，存储接触结构108的底部的面积大于存储元件106的顶部的面积。在其他实施例中，存储接触结构108的底部的面积小于或等于存储元件106的顶部的面积，通过该设置可以在满足存储接触结构108与存储元件106密切接触的同时避免形成存储接触结构108过程中损伤存储元件106。
在其中一个实施例中，存储接触结构108的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。
如图4所示，在其中一个实施例中，第一预设图形包括多行多列的排布阵列。
在其中一个实施例中，晶体管接触结构104的顶部的面积小于晶体管接触结构104的底部的面积。
继续参考图4，在其中一个实施例中，第二预设图形包括正六边形，所述存储接触结构108位于正六边形的顶点位置和中心位置。
在其中一个实施例中，存储接触结构108的顶部的面积等于存储接触结构108的底部的面积。
图7为一实施例中步骤S106的流程示意图，如图1、图4、图7所示，在其中一个实施例中，晶体管接触结构104包括：第一引出结构202和第二引出结构204；步骤S106包括：
S202，于各晶体管上分别形成第一引出结构，第一引出结构的底部与晶体管相接触。
具体的，第一引出结构202的底部与晶体管102相接触，用于引出晶体管102；示例性的，第一引出结构202的底部与晶体管102的漏极区连接，用于引出晶体管102的漏极区，典型的，第一引出结构202的底部的面积等于晶体管102的漏极区的面积。
S204，于第一引出结构的顶部形成第二引出结构，第二引出结构的顶部与存储元件的底部相接触。
具体的，第一引出结构202的底部为晶体管接触结构104的底部，第二引出结构204的顶部为晶体管接触结构104的顶部。第一引出结构202的底部和第一引出结构202的顶部相对设置，第二引出结构204的底部和第二引出结构204的顶部相对设置。此时，第一引出结构202的底部按第一预设图形排布，第二引出结构204的顶部按正六边形排布，当第一预设图形为正六边形时，第一引出结构202的底部和第二引出结构204的顶部均按照正六边形排布。
图8为一实施例中形成晶体管接触掩膜层后半导体结构的剖面示意图，图9为图8对应的一实施例中形成晶体管接触结构之后半导体结构的剖面示意图。
如图8、图9所示，第一预设图形为多行多列的排布阵列，第一步，在形成有晶体管102的基底100上依次形成第一接触结构302、第一导电薄膜304和晶体管接触掩膜层306，其中，第一接触结构302与晶体管102的漏极区连接，相邻第一接触结构302之间填充有上表面与第一接触结构302上表面相齐平的第一介质层308，第一导电薄膜304位于第一接触结构302的上表面，晶体管接触掩膜层306位于第一导电薄膜304上，定义出晶体管接触结构104的形状和位置。第二步，首先以晶体管接触掩膜层306为掩膜通过刻蚀工艺去除部分第一导电薄膜304、部分第一接触结构302及部分第一介质层308，得到由剩余第一接触结构302构成的第一引出结构202，剩余第一导电薄膜304构成的第二引出结构204；可以理解的是，在某些实施例中，通过刻蚀工艺仅去除未被晶体管接触掩膜层306覆盖的第一导电薄膜304和第一接触结构302，形成第二引出结构204和第一引出结构202。其次，在相邻第二引出结构204之间填充上表面与第二引出结构204上表面相齐平的第二介质层310。
在其中一个实施例中，第二引出结构204的底部的面积不小于第一引出结构202的顶部的面积。
在其中一个实施例中，第一引出结构202靠近第二引出结构204底部的部分为梯形结构。
在其中一个实施例中，第一引出结构202、第二引出结构204的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。示例性的，存储接触结构108、第一引出结构202和第二引出结构204中至少有一个结构的材料与其他不同，例如，第一引出结构202的材料与存储接触结构108、第二引出结构204的材料不同。在实际应用中，也可以根据需要选取相同的材料制备存储接触结构108、第一引出结构202和第二引出结构204。
在其中一个实施例中，存储元件106包括相变存储元件、铁电存储元件、磁阻存储元件、阻变存储元件或相变存储元件。
如图1、图3所示，在其中一个实施例中，半导体结构的制备方法还包括：于存储接触结构上形成若干位线结构114，任一位线结构114与位于同一列的存储接触结构108的顶部相接触，位线结构114为直线。示例性的，位线结构114沿X方向的长度不小于存储接触结构108的顶部沿X方向的长度，X方向与位线结构114的延伸方向相交。
如图4所示，在其中一个实施例中，半导体结构的制备方法还包括：于存储接触结构108上形成若干位线结构114，任一位线结构114与相邻的两列存储接触结构108的顶部相接触，位线结构114为折线，且与相邻两列的存储接触结构108接触连接。
图10为图9对应的一实施例中形成存储元件之后半导体结构的剖面示意图；图11为图10对应的一实施例中形成位线掩膜层318后半导体结构的剖面示意图；图12为图11对应的一实施例中形成位线结构114之后半导体结构的剖面示意图。如图10、图11、图12所示，第三步，在各第二引出结构204上形成存储元件106，以存储元件106为相变存储元件来说，形成存储元件106的步骤如下，首先，通过沉积工艺，例如物理气相沉积工艺在第二引出结构204上表面形成底部电极结构；其次，通过常见的沉积工艺和平坦化工艺在在底部电极结构的上表面形成表面平坦的层间介质结构，再次，通过光刻刻蚀工艺在在层间介质结构中开设贯穿层间介质结构的沟槽，得到由剩余层间介质结构构成的层间介质层214，示例性的，层间介质结构的材料包括氧化物、氮氧化物，例如，二氧化硅，氮化硅；沟槽沿X方向的宽度不小于10纳米且不大于20纳米。再次，在沟槽中填充形成上表面高于层间介质层214的金属材料结构，并刻蚀去除位于层间介质层214表面上以及沟槽中多余的金属材料结构，得到由剩余金属材料结构构成的金属层208，示例性的，金属层208的上表面低于层间介质层214的上表面。然后，通过沉积(例如ALD工艺)、刻蚀工艺在沟槽中填充形成相变材料层210，示例性的，相变材料层210的上表面与层间介质层214的上表面相齐平，相变材料层210的材料包括硫属化物材料、含锗、锑、碲的合成材料(GST)，例如Ge2Sb2Te5。再次，相变材料层210的上表面形成顶部电极212，顶部电极212沿X方向的宽度不小于沟槽沿X方向的宽度。然后，然后在底部电极206、顶部电极212的侧壁形成保护结构，例如氮化硅结构，所述保护结构沿底部电极206的侧壁延伸覆盖在顶部电极212的上表面。再次，在基底100上形成第三介质结构，第三介质结构填充在相邻的底部电极206之间，且第三介质结构的上表面高于保护结构的上表面。再次，通过光刻、刻蚀工艺去除顶部电极212正上方的保护结构及第三介质结构，得到位于顶部电极212上方的存储接触沟槽312、由剩余保护结构构成的保护层216以及由剩余第三介质结构构成的第三介质层314。第四步，在存储接触沟槽312中填充形成上表面与第三介质层314的上表面相齐平的存储接触结构108。第五步，在第三介质层314的上表面形成位线结构层316。第六步，在位线结构层316上形成位线掩膜层318，位线掩膜层318定义位线结构114的形状和位置。第七步，以位线掩膜层318为掩膜通过刻蚀工艺去除部分位线结构层316，得到由剩余位线结构层316构成的位线结构114。第八步，在相邻位线结构114之间填充形成上表面与位线结构114相齐平的第四介质层320。示例性的，第一介质层308、第二介质层310、第三介质层314和第四介质层320的材料包括二氧化硅、氮氧化硅、氮化硅。
在其中一个实施例中，底部电极206、金属层208、顶部电极212的材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。示例性的，底部电极206、金属层208和顶部电极212中至少有一个结构的材料与其他不同，例如，顶部电极212的材料与底部电极206、金属层208的材料不同。在实际应用中，也可以根据需要选取相同的材料制备底部电极206、金属层208和顶部电极212。
相变存储元件(Phase Change Random Access Memory,简称PCRAM)的基本存储原理是在存储元件106的底部电极206和顶部电极212之间施加不同宽度和高度的电压或电流脉冲信号，使相变材料层210发生物理相态的变化，即相变材料层210在晶态(低阻态)和非晶态(高阻态)之间发生可逆相变互相转换，从而实现信息的写入(“1”)和擦除(“0”)操作。相互转换过程包含了晶态到非晶态的非晶化转变以及非晶态到晶态的晶化转变两个过程，其中前者被称为非晶化过程，后者被称为晶化过程。然后依靠测量对比两个物理相态间的电阻差异来实现信息的读出，这种非破坏性的读取过程，能够确保准确地读出器件单元中已存储的信息。相变材料层210在晶态和非晶态的时候电阻率差距相差几个数量级，使得其具有较高的噪声容限，足以区分“0”态和“1”态。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，具有第一表面；
若干晶体管，位于所述第一表面上，所述晶体管按第一预设图形排布；
若干晶体管接触结构，与所述晶体管一一对应，所述晶体管接触结构的底部与所述晶体管相接触，所述晶体管接触结构的底部按所述第一预设图形排布，所述晶体管接触结构的顶部按正六边形排布；
若干存储元件，与所述晶体管接触结构一一对应，所述存储元件的底部与所述晶体管接触结构的顶部相接触，所述存储元件按正六边形排布，各所述存储元件位于所述正六边形的顶点位置和中心位置；
若干存储接触结构，与所述存储元件一一对应，所述存储接触结构的底部与所述存储元件的顶部相接触，所述存储接触结构的底部按正六边形排布，所述存储接触结构的顶部按第二预设图形排布，所述第二预设图形不同于所述第一预设图形；
其中，所述晶体管接触结构的底部和所述晶体管接触结构的顶部相对设置，所述存储接触结构的底部和所述存储接触结构的顶部相对设置。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一预设图形排布包括正六边形，各所述晶体管位于所述正六边形的顶点位置和中心位置。
3.根据权利要求2所述的半导体结构，其特征在于，所述晶体管接触结构的顶部的面积与所述晶体管接触结构的底部的面积相等。
4.根据权利要求2所述的半导体结构，其特征在于，所述第二预设图形包括多行多列的排布阵列。
5.根据权利要求4所述的半导体结构，其特征在于，所述存储接触结构的底部的面积大于所述存储接触结构的顶部的面积。
6.根据权利要求1所述半导体结构，其特征在于，所述第一预设图形包括多行多列的排布阵列。
7.根据权利要求6所述的半导体结构，其特征在于，所述晶体管接触结构的顶部的面积小于所述晶体管接触结构的底部的面积。
8.根据权利要求6所述的半导体结构，其特征在于，所述第二预设图形包括正六边形，所述存储接触结构位于正六边形的顶点位置和中心位置。
9.根据权利要求8所述的半导体结构，其特征在于，所述存储接触结构的顶部的面积等于所述存储接触结构的底部的面积。
10.根据权利要求1所述的半导体结构，其特征在于，所述晶体管接触结构包括：
第一引出结构，所述第一引出结构的底部为所述晶体管接触结构的底部；
第二引出结构，所述第二引出结构的底部与所述第一引出结构的顶部相接触，所述第二引出结构的顶部为所述晶体管接触结构的顶部；
其中，所述第一引出结构的底部和所述第一引出结构的顶部相对设置，所述第二引出结构的底部和所述第二引出结构的顶部相对设置。
11.根据权利要求10所述的半导体结构，其特征在于，所述第二引出结构的底部的面积不小于所述第一引出结构的顶部的面积。
12.根据权利要求1所述的半导体结构，其特征在于，还包括：
字线结构，与所述晶体管的栅极区相接触；
源极线结构，与所述晶体管的源极区相接触；
其中，所述晶体管的漏极区与所述晶体管接触结构的底部相接触。
13.根据权利要求1所述的半导体结构，其特征在于，所述存储元件包括相变存储元件、铁电存储元件、磁阻存储元件、阻变存储元件或相变存储元件。
14.根据权利要求4所述的半导体结构，其特征在于，还包括：
若干位线结构，任一所述位线结构与位于同一列的所述存储接触结构的顶部相接触。
15.根据权利要求8所述的半导体结构，其特征在于，所述半导体结构还包括：
若干位线结构，任一所述位线结构与相邻的两列所述存储接触结构的顶部相接触。
16.一种半导体结构的制备方法，其他特征在于，包括：
提供基底，所述基底具有第一表面；
于所述第一表面上形成若干晶体管，所述晶体管按第一预设图形排布；
于各所述晶体管上分别形成晶体管接触结构，所述晶体管接触结构的底部与所述晶体管相接触，所述晶体管接触结构的底部按所述第一预设图形排布，所述晶体管接触结构的顶部按正六边形排布；
于各所述晶体管接触结构的顶部分别形成存储元件，所述存储元件按正六边形排布，各所述存储元件位于所述正六边形的顶点位置和中心位置；
于各所述存储元件的顶部分别形成存储接触结构，所述存储接触结构的底部按正六边形排布，所述存储接触结构的顶部按第二预设图形排布，所述第二预设图形不同于所述第一预设图形；
其中，所述晶体管接触结构的底部和所述晶体管接触结构的顶部相对设置，所述存储接触结构的底部和所述存储接触结构的顶部相对设置。
17.根据权利要求16所述的制备方法，其特征在于，第一预设图形包括正六边形，各所述晶体管位于所述正六边形的顶点位置和中心位置；
所述晶体管接触结构的顶部的面积与所述晶体管接触结构的底部的面积相等。
18.根据权利要求17所述的制备方法，其特征在于，所述第二预设图形包括多行多列的排布阵列；
所述存储接触结构的底部的面积大于所述存储接触结构的顶部的面积。
19.根据权利要求16所述的制备方法，其特征在于，所述第一预设图形包括多行多列的排布阵列；
所述晶体管接触结构的顶部的面积小于所述晶体管接触结构的底部的面积。
20.根据权利要求19所述的制备方法，其特征在于，所述第二预设图形包括正六边形，所述存储接触结构位于正六边形的顶点位置和中心位置。
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