TWI518881B - 具有共用柱狀記憶體單元之三維記憶體結構 - Google Patents

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Description

具有共用柱狀記憶體單元之三維記憶體結構
根據本發明之實施例係關於含有非揮發性記憶體單元陣列且特定而言含有併入有被動元件記憶體單元之彼等陣列之積體電路。
使用具有一可偵測位準之狀態改變(例如，一電阻或相變)之材料形成各種類型之基於非揮發性半導體之記憶體裝置。舉例而言，藉由將一記憶體單元之一較低電阻初始實體狀態指派給一第一邏輯狀態(例如邏輯「0」)且將該單元之一較高電阻實體狀態指派給一第二邏輯狀態(例如邏輯「1」)而將簡單反熔絲用於單次場可程式化(OTP)記憶體陣列中之二進制資料儲存。某些材料可沿其初始電阻之方向將其電阻切換回來。此等類型之材料可用於形成可重寫記憶體單元。材料中之多個位準之可偵測電阻可進一步用於形成可重寫或不可重寫之多狀態裝置。
參照圖1，具有一記憶體效應(例如一可偵測位準之電阻)之材料通常用作一狀態改變元件102，該狀態改變元件與一引導元件104串聯放置以形成一記憶體單元100。具有一非線性傳導電流之二極體或其他裝置通常用作該引導元件。在諸多實施方案中，一組字線及位元線係配置成一大致垂直組態，其中每一字線與位元線之交叉點處有一記憶體單元。在圖1中，導體110可形成一字線且導體112可形成一位元線，或反之亦然。可在該等交叉點處構造雙端子記憶體單元，其中一個端子(例如，該單元之端子部分或該單元之單獨層)與形成各別字線之導體接觸，且另一端子與形成各別位元線之導體接觸。有時此等單元稱作被動元件記憶體單元。
具有電阻性狀態改變元件之雙端子記憶體單元已用於三維場可程式化非揮發性記憶體陣列中，此乃因其設計與其他三端子記憶體裝置(例如快閃EEPROM)相比更為簡單。三維非揮發性記憶體陣列具有吸引力，此乃因其具有極大地增加可在一給定晶圓區中製作之記憶體單元之數目之潛能。在單片三維記憶體中，可在一單個基板上面製作多個記憶體單元層級，而無介入基板層。
一種類型之三維記憶體利用一軌道堆疊(rail-stack)結構來形成該等記憶體單元。一軌道堆疊係藉由產生連續材料層而形成，該等連續材料層經一起蝕刻以形成一對準之層堆疊。一記憶體單元可形成於兩個此種軌道堆疊之交叉點處。與其他記憶體結構相比，軌道堆疊結構之製作一般需要更少之遮罩層及處理步驟來實施一陣列。在軌道堆疊結構中可能出現對未選記憶體單元之意外程式化，尤其係關於毗鄰於當前選定之彼等記憶體單元之記憶體單元。利用軌道堆疊之例示性記憶體陣列係闡述於美國專利第6,631,085號及美國專利第7,022,572號中。
另一類型之三維記憶體包括形成於上部導體與下部導體之交叉點處之層柱。基於柱之記憶體陣列之特徵在於將形成每一記憶體單元之各種結構與形成毗鄰記憶體單元之類似結構分離。圖2A至2B分別係一傳統單片三維記憶體陣列之一部分之透視圖及剖面圖。在形成通常稱作一完全鏡像結構之記憶體單元之間共用該等字線層及位元線層兩者。複數個大致平行且共面之導體在一第一記憶體層級L0處形成一第一組位元線162。層級L0處之記憶體單元152形成於此等位元線與毗鄰字線164之間。在圖2A至2B之配置中，字線164在記憶體層L0與L1之間共用且因此進一步連接至記憶體層級L1處之記憶體單元170。一第三組導體形成用於層級L1處之此等單元之位元線174。此等位元線174又在記憶體層級L1與記憶體層級L2之間共用，如圖2B之剖面圖中所繪示。記憶體單元178連接至位元線174及字線176以形成第三記憶體層級L2，記憶體單元182連接至字線176及位元線180以形成第四記憶體層級L3，且記憶體單元186連接至位元線180及字線184以形成第五記憶體層級L5。
圖2C係顯示用於形成用於圖2A至2B之結構之一種類型之適合記憶體單元之材料之一剖面圖。記憶體單元152形成於位元線導體162與字線導體164之間的一柱中。該記憶體單元包括具有一經重摻雜n-型區122、本質區124及一經重摻雜p-型區126之一p-i-n型二極體引導元件102。位於經摻雜p-型區126與導體110之間的係一狀態改變元件104。如剛剛所闡述，可使用具有兩個或更多個可偵測位準之電阻之一反熔絲狀態改變元件或一可重寫材料。亦可使用其他類型之二極體(例如p-n接面二極體)。
形成柱狀結構通常需要在形成該等結構之小的特徵大小中之精確對準。可需要眾多微影過程來界定形成該等個別記憶體單元之柱狀結構。包括基於柱之記憶體單元之例示性記憶體陣列係闡述於美國專利第5,835,396號及第6,034,882號中，其每一者皆以全文引用方式併入本文中。
仍然需要經改良之三維柱設計及用於以非揮發性記憶體陣列技術形成三維柱之對應製作過程。
本發明揭示一種三維非揮發性記憶體系統，其包括利用用於記憶體單元形成之共用柱狀結構之一記憶體陣列。一共用柱狀結構包括兩個非揮發性儲存元件。每一柱之一第一端表面接觸來自一第一組陣列線之一個陣列線且每一柱之一第二端表面接觸來自一第二組陣列線之兩個陣列線，該第二組陣列線與該第一組陣列線垂直分離。每一柱包括劃分成該柱中之個別儲存元件之部分之一第一子組層。每一柱包括在形成於該柱中之兩個非揮發性儲存元件之間共用之一第二子組層。該等個別儲存元件各自包括一引導元件及一狀態改變元件。
在一項實施例中提供一種非揮發性記憶體，其包括沿一第一方向伸長之一第一組陣列線及沿大致正交於該第一方向之一第二方向伸長之一第二組陣列線。該第二組陣列線與該第一組陣列線垂直分離。提供與該第一組陣列線及該第二組陣列線連通之一組柱。該組柱中之每一柱包括一第一端表面及一第二端表面。該第一端表面連接至該第一組陣列線中之一個陣列線且該第二端表面連接至該第二組陣列線中之兩個陣列線。每一柱包括具有一狀態改變元件及一引導元件之一第一非揮發性儲存元件及具有一狀態改變元件及一引導元件之一第二非揮發性儲存元件。
在另一實施例中，一非揮發性記憶體包括沿一第一方向伸長之一第一組導體及沿大致正交於該第一方向之一第二方向伸長之一第二組導體。該第二組導體與該第一組導體垂直分離。提供一第一柱，其具有與該第一組導體中之一第一導體接觸之一第一端表面以及與該第二組導體中之一第一導體及該第二組導體中之一第二導體接觸之一第二端表面。一第一二極體形成於該第一柱中，該第一二極體具有終止於該第一端表面處之一第一電極及藉由至少一第一半導體區與該第一電極分離之一第二電極。形成於該第一柱中之一第二二極體與該第一二極體共用該第一電極且具有藉由至少該第一半導體區與該第一電極分離之一第三電極。
根據一項實施例提供一種製作非揮發性記憶體之方法，其包括形成一第一導體層、一第一二極體層、一第二二極體層、一第三二極體層及一狀態改變層。將該第一導體層、該第一二極體層、該第二二極體層、該第三二極體層及該狀態改變層蝕刻成沿一第一方向伸長之一第一組條帶，該等條帶之間沿一第二方向具有間隔。蝕刻該第一導體層包括形成一第一組導體。在每一條帶上方形成一第一圖案，其中該圖案覆蓋每一條帶之第一部分，其中毗鄰第一部分之間沿該第一方向具有每一條帶之未經覆蓋部分。根據該第一圖案在該等未經覆蓋部分處蝕刻每一條帶之該第一二極體層、該第二二極體層、該第三二極體層及該狀態改變層以形成一組柱。蝕刻該第一二極體層在每一柱中形成一第一電極。在該組柱上方形成一第二導體層，之後在該第二導體層上方形成一第二圖案。該第二圖案包括沿該第二方向伸長之條帶，該等條帶之間沿該第一方向具有間隔。根據該第二圖案蝕刻該第二導體層以形成沿該第二方向伸長之一第二組導體，該等導體之間沿該第一方向具有間隔。根據該第二圖案蝕刻每一柱之該狀態改變層以在每一柱中形成一第一狀態改變元件及一第二狀態改變元件。根據該第二圖案蝕刻每一柱之該第三二極體層以在每一柱中形成一第二電極及一第三電極。每一柱包括一第一二極體及一第二二極體。由該第一電極及該第二電極形成每一柱中之該第一二極體。藉由該第二二極體層將該第一電極與該第二電極分離。每一柱中之該第二二極體與該柱中之該第一二極體共用該第一電極且包括該第三電極。藉由該第二二極體層將該第一電極與該第三電極分離。
依據審閱說明書、圖及申請專利範圍，可獲知所揭示技術之其他特徵、態樣及目標。
圖3係根據目前所揭示技術之一項實施例之一單片三維非揮發性記憶體陣列中之一個記憶體層級之一部分之一頂視繪示。一第一組陣列線包括在一基板(未顯示)上方沿一y方向伸長之導體302a、302b、302c，該等導體之間沿一x方向具有間隔。一第二組陣列線包括在該基板上方沿該x方向伸長之導體306a、306b、306c及306d，該等導體之間沿該y方向具有間隔。雖然圖4中僅繪示幾個陣列線，但在一給定實施例中可包括任一數目之陣列線。舉例而言，諸多實施方案將包括數千位元線及字線。該第二組陣列線與該第一組陣列線垂直分離，從而沿一大致正交方向上覆於該第一組陣列線。以透明方式繪示該第二組陣列線以圖解說明下伏特徵。注意，垂直係指與該基板之其上形成該等特徵之表面垂直之一方向。該等陣列線沿與該基板表面垂直之方向垂直分離。位於一個層處之陣列線可稱為字線或x線。位於一垂直毗鄰層處之陣列線可稱為位元線或y線。為方便起見，可將該第一組陣列線稱作位元線且將該第二組陣列線稱作字線。此指定係例示性，此乃因在不同實施例中該第一組陣列線可替代地形成字線且該第二組陣列線可替代地形成位元線。
一組垂直定向之共用柱320a至320h形成於該第一組陣列線與該第二組陣列線之間。每一柱與來自該第一組陣列線之一個陣列線及來自該第二組陣列線之兩個陣列線連通。每一柱之一第一端子部分連接至來自該第一組之該陣列線且一第二端子部分連接至來自該第二組之兩個陣列線。此等柱稱作共用柱，此乃因每一柱包括兩個非揮發性儲存元件或由兩個非揮發性儲存元件共用且與來自該第二組之該等陣列線中之兩者連通。舉例而言，共用柱320d包括接觸該第一組陣列線之陣列線302b之一第一端表面且包括接觸該第二組陣列線之兩個陣列線306a及306b之一第二端表面。注意，該第一組陣列線之同一導體上之毗鄰柱之間的間距大於該第一組之導體與該第二組之導體之間的間距。可使用不同間距，例如，其中所有間距相等或柱間距小於該第一組陣列線及/或該第二組陣列線之線間距小。
在該等共用柱狀結構中之每一者內形成兩個記憶體單元。將形成每一柱之層堆疊之該等層之一第一子組劃分成電隔離部分。不劃分該等層之一第二子組且其沿該y方向沿彼方向上柱之完整寬度連續延伸。在此論述中，「寬度」或「長度」係指在大致平行於該基板之平面中所量測之一線或特徵之寬度或長度。術語厚度係指沿與其上形成該等層之基板垂直之一方向所量測之垂直厚度。一第一記憶體單元由經劃分之第一子組層之一個電隔離部分及未經劃分之第二子組層形成。一第二記憶體單元由經劃分之第一子組層之其他電隔離部分及未經劃分之第二子組層形成。該第二子組層在該兩個記憶體單元之間共用。
參照(例如)共用柱320b，該柱之一第一部分下伏於導體306b且該柱之一第二部分下伏於導體306c。該柱之一第三部分不下伏於來自該第二組陣列線之任一導體。將柱320b之層堆疊中之一第一子組層劃分成下伏於導體306b之一第一部分及下伏於導體306c之一第二部分。該柱中之該第一子組層之該第一部分及一未經劃分之第二子組層形成可由導體302a及導體306b定址之一第一記憶體單元。該柱中之該第一子組層之一第二部分及一未經劃分之第二子組層形成可由導體302a及導體306c定址之一第二記憶體單元。導體306b亦上覆於柱320d之一第二部分及柱320g之一第一部分。由此等柱中之每一者中之一經劃分之第一子組層之一部分及一未經劃分之第二子組層形成之記憶體單元可由導體306b及導體302b(柱320d)或導體306b及導體302c(柱320g)定址。導體306c亦上覆於柱320e之一第一部分及柱320g之一第二部分。由此等柱中之每一者中之一經劃分之第一子組層之一部分及一未經劃分之第二子組層形成之記憶體單元可由導體306c及導體302b(柱320e)或導體306c及導體302c(柱320g)定址。導體306a上覆於柱320a之一第二部分、柱320d之一第一部分及柱320f之一第二部分。由此等柱中之每一者中之一經劃分之第一子組層之一部分及一未經劃分之第二子組層形成之記憶體單元可由導體306b及其來自該第一組陣列線之各別導體定址。導體306d上覆於柱320c之一第一部分、柱320e之一第二部分及柱320h之一第一部分。由此等柱中之每一者中之一經劃分之第一子組層之一部分及一未經劃分之第二子組層形成之記憶體單元可由導體306b及其來自該第一組陣列線之各別導體定址。
在圖3中，該等柱狀結構具有一矩形形狀，如自上面觀察。在其他實施例中，該等柱狀結構可具有不同形狀。舉例而言，在一項實施例中該等柱係大致圓柱形。亦注意，使用標準光遮蔽技術形成有某些尺寸下之特徵大小(例如，兩個尺寸皆小於2500埃)之矩形特徵往往成為大致圓柱形，而無論遮罩之形狀如何。因此，該等半導體元件在蝕刻之後可係大致圓柱形，其中在一個例示性實施例中具有介於自約300埃至約2500埃之範圍內之一直徑。
圖4係穿過導體302a沿y方向沿線A--A截取之對圖3中之記憶體陣列之一剖面繪示。圖6係圖3中之記憶體陣列之一對應透視圖，其中故意省略陣列線306b、306c、共用柱320a、320c、320f、320h及絕緣介電區以更佳地圖解說明下文所闡述之特定特徵。該等視圖中之每一者未必按比例繪製。共用柱320b由在高於該基板(未顯示)之一第一高度處之導體302a與在高於該基板之一第二高度處之導體306b及306c之間的一垂直層堆疊形成。柱320b包括沿x方向沿其寬度與導體302a連續接觸之一第一垂直端表面330b，如圖3中所顯示。柱320b包括具有與導體306b接觸之一第一部分332b1及與導體306c接觸之一第二部分332b2之一第二垂直端表面。在該第二端表面之不同部分下方將該層堆疊中之該等層之一第一子組劃分成個別部分。層318b1、316b1及314b1下伏於該第二端表面之第一部分332b1且層318b2、316b2及314b2下伏於該第二端表面之第二部分332b2。層318b1、316b1及314b1在面對y方向且沿x方向延伸之大致垂直側壁358與360之間沿y方向延伸。層318b2、316b2及314b2在面對y方向且沿x方向延伸之側壁362與364之間沿y方向延伸。一介電區336沿y方向將層318b1、316b1及314b1與層318b2、316b2及314b2分離，從而在其之間提供電隔離。層312b及310b在該柱內未被劃分，從而在側壁358與364之間連續延伸。
一第一非揮發性儲存元件在共用柱320b中由層318b1、316b1、314b1、312b及310b形成且一第二非揮發性儲存元件由層318b2、316b2、314b2、312b及310b形成。該第一儲存元件包括由層318b1形成之與由層316b1、314b1、312b及310b形成之一二極體切換元件334b1串聯之一狀態改變元件。二極體334b1包括由層310b形成之一第一電極及由層316b1形成之第二電極。第一電極與第二電極由層312b及314b1所形成之本質區分離。該第二非揮發性儲存元件包括由層318b2形成之與由層316b2、314b2、312b及310b形成之一二極體切換元件334b2串聯之一狀態改變元件。二極體334b2與二極體334b1共用第一電極310b及本質區312b且進一步包括由層316b2形成之一第二電極及一額外本質區314b2。
每一柱中所形成之狀態改變元件(例如，狀態改變元件318b1及318b2)可因實施例而變化，且包括不同類型之材料以透過代表性實體狀態來儲存資料。該等狀態改變元件可包括電阻改變材料、相變電阻性材料等。可使用具有兩個或更多個可偵測位準之電阻之一半導體或其他材料來形成一被動儲存元件。該等狀態改變元件可包括能夠進行一單個電阻改變之材料以形成能夠進行可逆電阻改變之一單次可程式化記憶體或材料以形成一可重寫記憶體。可將一電阻值範圍指派給一實體資料狀態以容納裝置間之差異以及設定及重設循環之後裝置內之變化形式。術語設定及重設通常分別用於指代將一元件自一高電阻實體狀態改變至一低電阻實體狀態(設定)及將一元件自一低電阻實體狀態改變至一較高電阻實體狀態(重設)之過程。
各種材料展示出適於實施狀態改變元件之電阻率改變行為。實例包括(但不限於)經摻雜半導體(例如多晶體矽(polycrystalline silicon)，更通常地為多晶矽(polysilicon))、過渡金屬氧化物、複合金屬氧化物、可程式化金屬化連接、相變電阻性元件、有機材料可變電阻器、碳聚合物膜、經摻雜硫屬化物玻璃及含有改變電阻之行動原子之肖特基障壁二極體。由碳形成之狀態改變元件可包括無定形碳及石墨碳之任一組合。在一個態樣中，將碳沈積為一碳膜。然而，一碳狀態改變元件並不必需為一碳膜。在一個態樣中，該狀態改變元件可包括一碳奈米管。一種類型之碳奈米管基於該奈米管中一「客體」分子之位置來儲存一電荷。該客體分子之位置(即使不向記憶體單元供應能量其仍保持穩定)改良奈米管之電性質。該客體分子之一個穩定位置產生一高電流，而在至少一個其他位置中該電流適度地較低。在一項實施例中，狀態改變元件104係Ge2Sb2Te5(GST)。GST具有自結晶至非晶之可逆相變之一性質-允許每單元兩個位準。然而，亦可使用類非晶相及類結晶相以藉助GST允許每單元額外位準。在某些情形下可僅沿一第一方向(例如，高至低)設定上述材料之電阻率，而在其他情形下，可將該電阻率自一第一位準(例如，較高電阻)設定至一第二位準(例如，較低電阻)，且然後重設回至該第一電阻率位準。由於一離散裝置或元件可具有一電阻及不同電阻狀態，因此術語電阻率及電阻率狀態用於指代材料本身之性質。因此，一電阻改變元件或裝置可具有電阻狀態，而一電阻率改變材料則可具有電阻率狀態。
在一項實施例中，狀態改變元件318b1、318b2係反熔絲。一反熔絲經製造處於一高電阻狀態中，且可爆裂或熔斷至一較低電阻狀態。通常，一反熔絲在其初始狀態下不導電，且在其爆裂或熔斷狀態下之低電阻情形下展示高導電性。可使用各種類型之反熔絲，包括但不限於(例如)介電斷裂反熔絲、本質或經輕摻雜多晶半導體反熔絲及非晶半導體反熔絲。一反熔絲除其資料儲存能力以外，亦可用於相對於與該記憶體單元相關聯之讀取-寫入電路將該單元之導通電阻設定為一適當位準。此等電路通常用於使該反熔絲爆裂且具有一相關聯電阻。由於此等電路驅動電壓及電流位準以使該反熔絲爆裂，因此該反熔絲往往在稍後作業期間針對此等相同電路將該記憶體單元設定於一適當導通電阻狀態中。
在一項實施例中，由二極體334b1及334b2共用之第一電極310b係具有一p+導電性類型之經重摻雜多晶矽，且第二電極316b1及316b2係具有一n+導電性類型之經重摻雜多晶矽。在一項實施例中，區312b、314b1及314b2係本質多晶矽或並非經特意摻雜多晶矽。注意，在某些實施例中，本質區312b1、314b1及314b2可經輕摻雜，(例如)從而具有小於1x1018原子/立方公分之一摻雜劑濃度。起因於可致使未經摻雜區表現為好似被經輕度n-摻雜或p-摻雜之缺陷、污染物等，未經摻雜區可不完全地電中性。此等經輕摻雜區仍被視為係本質的。該等二極體之極性之配置以及字線與位元線之各別配置可因實施方案而變化。舉例而言，在一項實施例中，在第二電極316b1及316b2由一p+型材料形成之情形下，第一電極310b可由一n+型材料形成。在此一實例中，位元線及字線可連同記憶體解碼器及讀取/寫入電路一起在其相對功能方面切換(若有必要)。
導體306b在共用柱320b之側壁358與360之間上覆於該柱之第二端表面之第一部分332b1。導體306b沿y方向橫跨由大致垂直側壁340與342界定之一寬度。在此實例中，導體306b之寬度大致大於側壁358與360之間的下伏層318b1、316b1及314b1之寬度。該導體沿y方向之長度約為層318b1、316b1及314b1之長度之兩倍。如下文所闡述，在其他實施例中該導體之寬度可大致等於該等下伏層之寬度。導體306b之側壁342與層318b1、316b1及314b1之側壁360自對準，在一單個蝕刻過程中界定該兩個側壁。導體306c在側壁362與364之間上覆於共用柱320b之第二端表面之第二部分332b2。與第二組之所有導體一樣，導體306c沿y方向橫跨由大致垂直側壁344與346界定之一寬度，該寬度大致大於導體306c之下伏層318b2、316b2及314b2之寬度。導體306c之側壁344與層318b2、316b2及314b2之側壁362自對準，一單個蝕刻過程界定該兩個側壁。
圖5係穿過導體302b沿y方向沿線B--B截取之對圖3中之記憶體陣列之一剖面繪示，從而更詳細地繪示共用柱320d及320e。柱320d包括與導體302b連續接觸之一第一垂直端表面330d及具有與導體306a接觸之一第一部分332d1及與導體306b接觸之一第二部分332d2之一第二垂直端表面。柱320e包括與導體302b連續接觸之一第一垂直端表面330e及具有與導體306c接觸之一第一部分332e1及與導體306d接觸之一第二部分332e2之一第二垂直端表面。
圖5中之柱結構中之每一者係如關於圖4之柱320b所闡述而形成。柱320d中之一第一儲存元件包括由層318d1形成之與一二極體切換元件334d1串聯之一狀態改變元件。二極體334d1包括由本質區314d1及312d分離之一第一電極層310d及第二電極層316d1。該第二非揮發性儲存元件包括由層318d2形成之與一二極體切換元件334d2串聯之一狀態改變元件。二極體334d2與二極體334d1共用第一電極層310d及本質區312d。二極體334d2進一步包括一第二電極層316d2及本質區314d2。柱320e中之一第一儲存元件包括由層318e1形成之與一二極體切換元件334e1串聯之一狀態改變元件。二極體334e1包括由本質區314e1及312e分離之一第一電極層310e及第二電極層316e1。該第二非揮發性儲存元件包括由層318e2形成之與一二極體切換元件334e2串聯之一狀態改變元件。二極體334e2與該第一儲存元件共用第一電極層310e及本質區312e。二極體334e2進一步包括一第二電極層316e2及本質區314e2。
導體306a在側壁370與372之間上覆於共用柱320d之第二端表面之第一部分332d1。導體306b在側壁350與352之間上覆於共用柱320d之第二端表面之第二部分332d2。導體306a包括與層318d1、316d1、314d1之側壁372自對準之一大致垂直側壁376，在一單個蝕刻過程中界定該兩個側壁。導體306b之側壁340與層318d2、316d2及314d2之側壁350自對準，一單個蝕刻過程界定該兩個側壁。回想導體306b之側壁342與來自該第一組陣列線之毗鄰導體302a上之共用柱320b之側壁360自對準。共用柱320b具有沿y方向背對柱320d之外側壁352之一外側壁358。柱320b之外側壁358與柱320d之外側壁352沿y方向大致對準，以此方式，上覆導體306b將使其側壁與來自該第一組陣列線之毗鄰導體上之柱狀結構之內側壁350及360對準。
以關於柱320b及320e之類似關係形成導體306c。導體306c在側壁354與356之間上覆於共用柱320e之第二端表面之第一部分332e1。導體306c之側壁346與層318e1、316e1及314e1之側壁356自對準，一單個蝕刻過程界定該兩個側壁。回想導體306c之側壁344與毗鄰導體302a上之共用柱320b之側壁362自對準。共用柱320b具有沿y方向背對柱320d之外側壁354之一外側壁364。柱320b之外側壁364與柱320e之外側壁354沿y方向大致對準。
可能存在圖3至6中所闡述之該等柱結構之數個變化形式。在一項實施例中，共用柱(例如，320d)不包括一共用本質區(例如，312d)。舉例而言，二極體334d1之本質區314d1可經製作以自上覆第二電極316d1延伸至第一電極310d。類似地，二極體334d2之本質區314d2可經製作以自上覆第三電極316d2延伸至第一電極310d。在利用如312d之一共用本質區時，該共用本質區之厚度相對於總體柱高度可變化。在一項實例中，在兩個二極體334d1與334d2之間共用的共用本質區312d及第一電極310d小於或等於整個柱之總體厚度(包括層310d、312d、314d1(314d2)、316d1(316d2)及318d1(318d2)之厚度)之一半。該共用本質區之厚度相對於區314d1及314d2之厚度亦可變化。在一項實例中，其相等。一者亦可比另一者厚。注意，不共用之本質區之厚度應足夠厚以避免對同一柱中一未選儲存元件之意外程式化。
在另一變化形式中，狀態改變元件318d1及318d2可形成於該柱內之不同位置中。在一項實施例中，舉例而言，第二電極316d1經形成以與字線306a接觸且第三電極316d2經形成以與字線306b接觸。然後狀態改變元件318d1形成於第二電極316d1與本質區314d1之間。同樣，然後狀態改變元件318d2形成於第三電極316d2與本質區314d2之間。
圖7係如圖4之剖面圖之剖面圖，從而顯示使用一共用柱配置之一鏡像三維結構。在一第一記憶體層級處，柱320d及320e形成於x-陣列線302與y-陣列線306a至306d之間。雖然稱作一第一記憶體層級，但注意，此記憶體層級可形成於其他記憶體層級上方。柱320i及320j形成於該第一記憶體層級上方。此等柱中之每一者相對於該第一記憶體層級處之柱中之層顛倒而形成且與下伏記憶體層級共用y-陣列線306a至306d。柱320i包括具有與導體306a接觸之一第一部分及與導體306b接觸之第二部分之一第二端表面。柱320i之一第一端表面連接至導體304b，該導體係與該第一組陣列線垂直分離之一額外組x-陣列線之部分。柱320j包括具有與導體306c接觸之一第一部分及與導體306d接觸之一第二部分之一第二端表面。柱320j之一第一端表面連接至導體304b。
在柱320i內，一第一記憶體單元包括一狀態改變元件318i2及由一第一電極310i及一第二電極316i1(該兩個電極由本質區312i及314i1分離)形成之一二極體。一第二記憶體單元包括一狀態改變元件318i2及共用第一電極310i且具有一第二電極316i2(該兩個電極由本質區312i及314i2分離)之一二極體。在柱320j內，一第一記憶體單元包括一狀態改變元件318j1及由一第一電極310j及一第二電極316i1(該兩個電極由本質區312j及314j1分離)形成之一二極體。一第二記憶體單元包括一狀態改變元件318j2及共用第一電極310j且具有一第二電極316j2(該兩個電極由本質區312j及314j2分離)之一二極體。
圖7中所繪示之結構係一鏡像結構。包括柱320i及320j之上覆記憶體層級與包括柱320d及320e之下伏記憶體層級共用陣列線306a至306d。該等x-陣列線亦可被共用，但並非必需。舉例而言，形成於下面之一記憶體層級處之柱可共用導體302b。可如針對柱320i及320j所闡述而配置該等柱。類似地，使用如針對柱320d及320所闡述而配置之柱結構，形成於上面之一記憶體層級處之柱可共用導體304b。此結構稱作完全鏡像的，其中如關於圖2A至2B所闡述而共用每一類型之陣列線。在一替代實施例中，可共用一種類型之陣列線而不共用另一種類型之陣列線。舉例而言，在某些組態中，可僅共用字線或僅位元線。參照圖7，在以與所繪示之組態相同之組態形成另一記憶體層級之前，可在導體304b上方形成一絕緣層。此類型之組態通常稱作半鏡像。在記憶體層級之間共用x-陣列線而不共用y-陣列線。在另一實施例中，一層級間電介質可形成於毗鄰記憶體層級之間使得在記憶體層級之間不共用任何導體。通常將三維單片儲存記憶體之此類型之結構稱作一非鏡像結構。在某些實施例中，可將共用導體之毗鄰記憶體層級與不共用導體之毗鄰記憶體層級堆疊於同一單片三維記憶體陣列中。
圖8A至8H示意性地圖解說明根據一項實施例之一單片三維記憶體陣列之一部分之製作。處理以一基板600開始，該基板可經歷初始處理以在該基板中形成電晶體(e.g，CMOS)以達成周邊電路。該基板可係任一半導體基板(例如一單晶體矽、IV-IV化合物、III-V化合物、II-VII化合物等)且包括形成於該基板上方之磊晶或其他半導體層。在該基板表面上方形成一絕緣層(未顯示)，之後係使用化學機械拋光之平坦化、抗蝕劑回蝕平坦化或若干其他適合平坦化技術中之任一者。
在該絕緣層上方形成一第一導體層602，之後係一系列額外層以形成一層堆疊601。可在該絕緣層上方形成一可選黏附層(未顯示)以幫助導電材料之黏附。適合之黏附材料包括但不限於氮化鉭、氮化鎢、鈦鎢、經濺鍍鎢、氮化鈦或此等材料之組合。導體層602可包括任一適合之導電材料，包括但不限於鉭、鈦、鎢、銅、鈷或其合金。可使用任一適合之過程(例如化學氣相沈積(CVD)、物理氣相沈積(PVD)或原子層沈積(ALD))來形成該堆疊之層。在一項實施例中，層602係藉由CVD沈積至約3000埃之一厚度之一鎢層。雖然未顯示，但在一項實施例中可在層602上方形成一可選黏附層以幫助隨後形成之半導體層之黏附。
層604係一第一半導體材料層。層604之半導體材料以及下文所闡述之其他半導體層之彼等半導體材料可係矽、矽-鍺、矽-鍺-碳、鍺或其他適合之IV-IV化合物、砷化鎵、磷化銦或其他適合之III-V化合物、硒化鋅或其他II-VII化合物或此等材料之一組合。矽係最廣泛使用之半導體材料，因此為簡便起見，本文中頻繁地提及矽，但將瞭解，可代替其他材料。層604具有一第一導電性類型。舉例而言，在一項實施例中層604可係具有約200埃之一厚度之一經重摻雜之p+型多晶矽層。藉由實例方式，在一項實施例中，可以一大於5X1018原子/立方公分之濃度摻雜該經重摻雜之p+矽層。在另一實施例中以一大於1x1019原子/立方公分之濃度摻雜該p+層，且在又一實施例中以一大於1x1020原子/立方公分之濃度摻雜該p+層。可沈積且然後摻雜該矽，或可對其進行原位摻雜。如下文將闡述，在不同實施方案中可修改各個層之導電性類型。為簡便起見，下文將層604稱作一p+層，但在不同實施例中，層604可具有一不同導電性類型(例如，n+型多晶矽)。
在p+層604上方形成一本質半導體材料層606。在一項實施例中，層606係具有約3000埃之一厚度之一未經摻雜之本質矽材料。注意，本質層606可能並非完全電中性，且因此在各種實施方案中可包含經輕摻雜之矽。對一本質材料之提及意欲包括此等材料。在本質材料層606上方形成具有一第二導電性類型之一矽層608。在一項實施例中，層608係具有約200埃之一厚度之一經重摻雜之n+型多晶矽層。可以類似於用於層604之p-型濃度之濃度給層608摻雜n-型雜質。在n+型多晶矽層608上方形成一狀態改變材料層610。在一項實施例中，將該狀態改變材料沈積至約20埃至100埃之一厚度。可使用其他厚度且其可根據選定材料之類型而變化。在一項實例中，該狀態改變材料係由二氧化矽或其他適合之材料形成之一反熔絲層。在另一實例中，該狀態改變材料係能夠進行可逆電阻改變之一狀態改變材料層，例如硫屬化物或較早所闡述之其他材料。
將一第一圖案施加至該層堆疊以形成來自導體層602之第一組陣列線且將剩餘層堆疊劃分成與該等陣列線自對準之條帶。在一項實例中，使用習用光微影技術由光阻劑條帶形成該圖案。條帶612沿y方向伸長(在圖8A之定向中進/出該頁面)，毗鄰條帶之間沿x方向具有間隔。x方向大致垂直於y方向。亦可應用光遮蔽、間隔物輔助圖案化或奈米壓印遮蔽技術來針對該等層堆疊條帶及導體線形成一圖案。在一項實施例中，可藉助一底部抗反射塗佈之後係圖案化而在該層堆疊上方形成Si02或其他適合之材料之一硬遮罩。
藉由使用該光阻劑作為一遮罩，將該層堆疊蝕刻成圖8B中所顯示之條帶。蝕刻繼續進行直至到達該基板為止。若使用一絕緣層，則蝕刻可繼續進行至該絕緣層。可使用任一或任何適合之蝕刻過程。可使用選擇性或非選擇性蝕刻。在一項實例中，使用各向異性電漿蝕刻(反應性離子蝕刻，其中針對每一平坦層在物理蝕刻與化學蝕刻之間達到適當平衡)。可使用選擇性蝕刻化學品，其使用將在該絕緣層上停止之蝕刻劑。另外，亦可使用未經蝕刻之障壁材料。
蝕刻形成沿y方向伸長之條帶620a、620b及620c，毗鄰條帶之間沿該第二方向具有間隔。該等條帶沿x方向之寬度可因實施例而變化，但在一項實例中該寬度係約450埃。條帶620a包括導電層602之一條帶602S1、p-型矽層604之一條帶604S1、本質層606之一條帶606S1、n-型矽層608之一條帶608S1及狀態改變材料層610之一條帶610S1。類似地，條帶620b包括導電層602之一條帶602S2、p-型矽層604之一條帶604S2、本質層606之一條帶606S2、n-型矽層610之一條帶608S2及狀態改變材料層612之一條帶612S2。條帶620c包括導電層602之一條帶602S3、p-型矽層604之一條帶604S3、本質層606之一條帶606S3、n-型矽層610之一條帶608S3及狀態改變材料層612之一條帶612S3。在蝕刻以形成該等條帶之後，移除該光阻劑及任何硬遮罩層。可使用習用過程(例如在一含氧電漿中進行灰化)來移除光阻劑條帶。可使用一化學濕蝕刻(例如)移除任一硬遮罩層。雖然圖9B中未顯示，但可沈積一介電材料以填充條帶之間的間隔且平坦化該介電材料以在繼續之前曝露每一條帶之上部部分。
圖8C係穿過條帶620a沿圖8B之線C--C截取之一剖面圖，繪示基板600及層堆疊條帶620a，包括層602S1、604S1、606S1、608S1、610S1及612S1。圖8D係記憶體陣列之在處理中相同點處之部分之一對應俯視圖。將一第二圖案施加於該等層堆疊條帶上方以用於自該等個別條帶蝕刻共用柱結構。該第二圖案包括以一棋盤方式配置於該陣列上方之個別光阻劑部分622。在一項實施例中可使用傳統光遮罩圖案化技術來施加此等光阻劑部分。另外，可使用硬遮蔽、抗反射塗佈或其他適合之遮蔽技術來施加所繪示之圖案。雖然圖8D中之遮罩使用圓柱形光阻劑部分，但亦可使用矩形或其他形狀。
在所闡述之實例中，在跨越該層堆疊之每一條帶之長度具有相等線及間隔大小之情形下施加該等個別光阻劑部分。舉例而言，條帶620a上之光阻劑部分622之間的間隔大小S等於每一部分沿y方向之尺寸L。每一光阻劑部分在邊緣之間沿x方向完全上覆於其下伏條帶。在其他實施例中可使用不相等線及間隔大小。
在施加該第二圖案之後，蝕刻該記憶體陣列以形成圖8E中所顯示之柱。蝕刻繼續進行直至到達第一導體層602為止以便不蝕刻穿過該等陣列線。在一項實施例中，藉助在該導電材料上停止之蝕刻劑使用選擇性蝕刻。蝕刻層堆疊條帶620a形成柱630a及630b。柱630a包括p-型矽條帶604S1之一部分604P1、本質材料條帶606S1之一部分606P1、n-型矽條帶608S1之一部分608P1及狀態改變材料條帶610S1之一部分610P1。柱630b包括p-型矽條帶604S2之一部分604P2、本質材料條帶606S2之一部分606P2、n-型矽條帶608S2之一部分608P2及狀態改變材料條帶610S1之一部分610P2。
在蝕刻以形成柱之後，在該記憶體陣列上方沈積一介電材料636以填充柱之間的打開間隔，如圖8F中所顯示。可使用習用技術(例如化學機械拋光)來移除過量介電材料以形成一大致平坦表面。在以介電材料填充之後，在該陣列上方形成一第二導電材料層640。在一項實施例中，第二層640係藉由CVD或PVD沈積至約3000埃之一厚度之鎢。可使用其他材料、過程及尺寸，如關於第一導電材料層602所闡述。
將一第三圖案施加於該第二導電層上方，如圖9G中所顯示。圖8G之實例中之圖案包括在該記憶體陣列上方沿x方向伸長之光阻劑條帶6501至6504，毗鄰條帶之間沿y方向具有間隔。該等條帶在該第二導電層之欲變成第二組陣列線之部分處上覆於該第二導電層。在所特定揭示之實例中，光阻劑條帶沿y方向具有約為每一柱沿y方向之尺寸之三分之二之一尺寸。參照柱630a，光阻劑條帶6501沿y方向之右半部上覆於該柱之最左邊三分之一。雖然未顯示，但光阻劑條帶6501沿y方向之左半部上覆於一毗鄰條帶620b之一柱之最右邊三分之一。光阻劑條帶6502沿該y-方向之左一半上覆於柱630a之最右邊三分之一。雖然未顯示，但光阻劑條帶6502沿y方向之右半部上覆於一毗鄰條帶620b之一柱之最左邊三分之一。在一個光阻劑條帶上覆於每一柱之最左邊三分之一且另一光阻劑條帶上覆於每一柱之最右邊三分之一之情形下，每一柱之中間三分之一在圖案化之後仍保持曝露。圖8G中之條帶具有係毗鄰條帶之間的間隔大小S之一半之一線大小L。關於該等光阻劑條帶之對準之更多細節可參見圖3至6，其中字線306a至306d沿y方向具有對應於圖8G中所顯示之光阻劑條帶之尺寸。
在形成光阻劑條帶之後，蝕刻每一柱中之第二導電層及一子組層，如圖8H中所顯示。可使用習用蝕刻過程(例如，反應性離子蝕刻)來蝕刻此等層。在一項實施例中，可應用一個或多個選擇性蝕刻過程來蝕刻每一柱中之該第二導電層及該子組層而不蝕刻先前所形成之介電材料。蝕刻該第二導電材料層形成一第二組陣列線640S1至640S4。此等陣列線沿x方向跨越該記憶體陣列延伸長，毗鄰陣列線之間沿y方向具有間隔。
蝕刻繼續進行穿過層610P1及608P1，從而形成一第一狀態改變元件660、一第二狀態改變元件662(一電極660及一電極662)。該蝕刻過程繼續部分地進入本質層606P1，從而形成一第一本質區678、一第二本質區680及一第三本質區686。柱630a中之一第一記憶體單元包括狀態改變元件660及具有由本質區678及686分離之一第一電極604P1及第二電極668之一第一二極體。一第二記憶體單元包括狀態改變元件662及與該第一記憶體單元共用第一電極604P1且具有一第二電極670(該兩個電極由本質區686及680自其中分離)之一第二二極體。類似地，柱630b包括一第一記憶體單元，其包括狀態改變元件664及具有由本質區682及688分離之第一電極604P2及第二電極672之一第一二極體。柱630b中之一第二記憶體單元包括狀態改變元件666及與該第一記憶體單元共用一第一電極604P2且具有一第二電極674(該兩個電極由本質區684及680分離)之一第二二極體。蝕刻過程完全移除一單個柱中該等層之毗鄰部分之間的半導體材料很重要。若未完全移除該材料，則無意之細條可使該柱之一個部分之一個半導體層與該柱之另一部分中之一毗鄰層電連接。當操作該記憶體單元時此條件可導致干擾及洩漏問題。藉由在其上形成共同第一二極體電極之導體處感測該記憶體單元之狀態，該柱之部分之間的洩漏效應可減小。然而，注意，亦可在相對端表面上之導體處進行彼感測，其中一第一部分接觸一個導體且一第二部分接觸一不同導體。
注意，圖8A至8H中之製作繪示在基板600上方形成一第一記憶體層級。將瞭解，對其所施加之各種層及過程亦可用於在一個或多個下伏記憶體層級上方形成一記憶體層級。舉例而言，在一半鏡像或完全鏡像配置中，可在先前所形成之柱狀結構上方形成導電材料層602以形成由可如下文所闡述而形成之下伏柱及上覆柱共用之陣列線。在其中導電材料層602不形成在記憶體層級之間共用之陣列線之一非鏡像配置或半鏡像配置中，層602可形成於將該下伏記憶體層級與欲如下文所闡述而形成之記憶體層級分離之一絕緣層上方。
圖9係對根據本發明之一共用柱單片三維非揮發性記憶體陣列之一替代配置之一頂視繪示。第一組及第二組大致正交之陣列線如圖3中配置於一基板上方。該第二組之導體706a至706d上覆於該第一組之導體702a至702c且以透明方式對其進行繪示以便不模糊下伏特徵。
一組垂直定向之共用柱720a至720f形成於該第一組陣列線與該第二組陣列線之間。類似於圖3中之配置，每一柱與來自該第一組陣列線之一個陣列線及來自該第二組陣列線之兩個陣列線連通。每一柱之一第一端子部分連接至來自該第一組之該陣列線且一第二端子部分連接至來自該第二組之兩個陣列線。舉例而言，共用柱720c包括接觸該第一組陣列線之陣列線702b之一第一端表面且包括接觸該第二組陣列線之兩個陣列線706a及706b之一第二端表面。使用劃分成電隔離部分之一第一子組層及未經劃分之一第二子組層在每一共用柱中形成兩個記憶體單元。圖9中之柱自來自該第二組之一個導體之約中間橫跨(沿y方向)至該第一組之一毗鄰導體之約中間。在另一實施例中，該等柱可自一個導體之邊緣橫跨至一毗鄰導體之邊緣。該第二組之導體因此將上覆於該柱之一較大部分。在一項實例中，該等柱沿y方向具有係該柱沿x方向之尺寸(其等於該第一組導體沿x方向之尺寸)之三倍之一尺寸。
回想在圖3中，該等柱係配置成一交錯或棋盤架構。沿行或y方向，在每隔一個交叉點處形成一柱，在該等交叉點處該第二組之兩個毗鄰導體上覆於該第一組之一個導體。在彼配置中，一行中存在u/2個共用柱，其中u等於該第二組中之導體(x陣列線)之數目。對於圖9之實施例同樣如此。在每隔一個交叉點處形成一共用柱，在該等交叉點處該第二組之兩個毗鄰導體上覆於該第一組之一導體。如圖3，沿行方向存在u/2個共用柱。
圖9與圖3之不同在於在陣列線之交叉點處沿列方向柱之具體配置。沿圖3之列方向，在每隔一個交叉點處形成一共用柱，在該等交叉點處該第二組之兩個毗鄰導體上覆於該第一組之一個導體。此導致沿行方向之柱之一數目等於v/2，其中v等於該第一組中之導體(y陣列線)之數目。相反，在圖9中在每一交叉點處形成一柱，在該等交叉點處兩個毗鄰導體上覆於沿該列方向之該第一組之一個導體。因此，一列中之柱之數目等於該第一組之導體之數目。
圖10係包括可根據先前所闡述之實施例形成之一記憶體陣列402之一例示性積體電路之一方塊圖。記憶體陣列402之陣列端子線包括組織為列之各層字線及組織為行之各層位元線。積體電路400包括列控制電路420，該列控制電路之輸出408連接至記憶體陣列402之各別字線。該列控制電路接收一M個列位址信號群組及一個或多個各種控制信號，且通常可包括諸如列解碼器422、陣列端子驅動器424及區塊選擇電路426之電路以用於讀取及寫入(亦即，程式化)操作兩者。積體電路400亦包括行控制電路410，該行控制電路之輸入/輸出406連接至記憶體陣列402之各別位元線。行控制電路406接收一N個行位址信號群組及一個或多個各種控制信號，且通常可包括諸如行解碼器412、陣列端子接收器或驅動器414、區塊選擇電路416以及讀取/寫入電路及I/O多工器之電路。諸如列控制電路220及行控制電路410之電路因其連接至記憶體陣列402之各種陣列端子而可統稱為控制電路或陣列端子電路。
用於程式化一記憶體單元之例示性偏壓條件可包括在對應於該記憶體單元之陽極之一陣列線上驅動一高電壓及將另一陣列線驅動至接地。舉例而言，在某些實施方案中可施加9.5 V之一電壓以破壞一記憶體單元之一反熔絲層。在程式化一選定記憶體單元時可能無意地程式化一未選記憶體單元，從而導致程式化干擾。在其中兩個記憶體單元共用一共同柱之共用柱實施方案中，用於程式化及感測之偏壓條件可經選擇以最小化程式化干擾之影響。
參照圖4，可經由位元線302a及字線306b定址柱320b中之一第一記憶體單元。可藉由在位元線302a上驅動一高電壓，同時將字線306b接地來程式化此記憶體單元。圖11繪示可用於程式化如柱320b中之共用柱記憶體單元之一共用柱記憶體單元之一個程式化脈衝時序配置230。位元線最初自其未選偏壓位準轉變至其選定偏壓位準。然後，該選定字線自其未選偏壓位準轉變至接地，且在一程式化脈衝時間233之後返回至該未選位準。最後，該選定位元線轉變回至其未選偏壓位準。如所顯示，該選定字線脈衝完全落入選定位元線脈衝內，且共用柱之可充當對未選單元之一注入器之單獨電極側在共用柱之共用電極側達到一中間電壓之前升高。關於可應用之偏壓條件之更多資訊，參見美國專利第7,022,572號，其以全文引用之方式併入本文中。在其他實施例中，將302a及所有第一組陣列線用作字線，且將306b及所有第二組陣列線用作位元線。
出於圖解說明及闡述之目的，上文已對本發明進行了詳細闡述。本文不意欲包羅無遺或將本發明限制於所揭示之精確形式。鑒於上文教示內容可作出諸多修改及變化形式。選擇所闡述之實施例旨在最佳地闡釋本發明之原理及其實際應用，藉此使其他熟習此項技術者能夠以適合於所預期特定應用的各種實施例形式及使用各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
100．．．記憶體單元
102．．．狀態改變元件
104．．．引導元件
110．．．導體
112．．．導體
122．．．經重摻雜n-型區
124．．．本質區
126．．．經重摻雜p-型區
152．．．記憶體單元
162．．．第一組位元線
164．．．字線
170．．．記憶體單元
174．．．位元線
176．．．字線
178．．．記憶體單元
180．．．位元線
182．．．記憶體單元
184．．．字線
186．．．記憶體單元
220．．．列控制電路
230．．．程式化脈衝時序配置
233．．．程式化脈衝時間
302a．．．導體/位元線
302b．．．導體/陣列線
302c．．．導體
304b．．．導體
306a．．．字線/導體/陣列線
306b．．．字線/導體/陣列線
306c．．．字線/導體/陣列線
306d．．．字線/導體/陣列線
310b．．．第一電極
310d．．．第一電極層
310e．．．第一電極層
310i．．．第一電極
310j．．．第一電極
312b．．．本質區
312d．．．本質區
312e．．．本質區
312i．．．本質區
312j．．．本質區
314a2．．．層/區
314b1．．．層/區
314b2．．．本質區
314d1．．．本質區
314d2．．．本質區
314e1．．．本質區
314e2．．．本質區
314i1．．．本質區
314i2．．．本質區
314j1．．．本質區
314j2．．．本質區
316b1．．．第二電極
316b2．．．第二電極
316d1．．．第二電極層
316d2．．．第二電極層
316e1．．．第二電極層
316e2．．．第二電極層
316i1．．．第二電極
316i2．．．第二電極
316j2．．．第二電極
318b1．．．狀態改變元件
318b2．．．狀態改變元件
318d1．．．狀態改變元件
318d2．．．狀態改變元件
318e1．．．層
318e2．．．層
318i1．．．狀態改變元件
318i2．．．狀態改變元件
318j1．．．狀態改變元件
318j2．．．狀態改變元件
320a．．．共用柱
320b．．．共用柱
320c．．．共用柱
320d．．．共用柱
320e．．．共用柱
320f．．．共用柱
320g．．．共用柱
320h．．．共用柱
320i．．．柱
320j．．．柱
330b．．．第一垂直端表面
330d．．．第一垂直端表面
330e．．．第一垂直端表面
332b1．．．第一部分
332b2．．．第二部分
334b1．．．二極體切換元件
334b2．．．二極體切換元件
332d1．．．第一部分
332d2．．．第二部分
332e1．．．第一部分
332e2．．．第二部分
334d1．．．二極體
334d2．．．二極體
334e1．．．二極體切換元件
334e2．．．二極體切換元件
336．．．介電區
340．．．側壁
342．．．側壁
344．．．側壁
346．．．側壁
350．．．側壁
352．．．側壁
354．．．側壁
356．．．側壁
358．．．側壁
360．．．側壁
362．．．側壁
364．．．側壁
370．．．側壁
372．．．側壁
376．．．側壁
400．．．積體電路
402．．．記憶體陣列
406．．．輸入/輸出
408．．．輸出
410．．．行控制電路
412．．．行解碼器
414．．．陣列端子接收器或驅動器
416．．．區塊選擇電路
422．．．列解碼器
424．．．陣列端子驅動器
426．．．區塊選擇電路
600．．．基板
601．．．層堆疊
602．．．第一導體層/導電層
604．．．p-型矽層
606．．．本質層
608．．．n-型矽層
610．．．狀態改變材料層
612．．．狀態改變材料層
602S1．．．條帶
602S2．．．條帶
602S3．．．條帶
604P1．．．第一電極
604P2．．．第一電極
604S1．．．條帶
604S2．．．條帶
604S3．．．條帶
606P1．．．本質層
606P2．．．部分
606S1．．．條帶
606S2．．．條帶
606S3．．．條帶
608P1．．．部分
608P2．．．部分
608S1．．．條帶
608S2．．．條帶
608S3．．．條帶
610P1．．．部分
610P2．．．部分
610S1．．．條帶
610S2．．．條帶
610S3．．．條帶
620a．．．層堆疊條帶
620b．．．條帶
620c．．．條帶
622．．．光阻劑部分
630a．．．柱
630b．．．柱
636．．．介電材料
640．．．第二導電材料層
640S1．．．第二組陣列線
640S2．．．第二組陣列線
640S3．．．第二組陣列線
640S4．．．第二組陣列線
6501．．．光阻劑條帶
6502．．．光阻劑條帶
6503．．．光阻劑條帶
6504．．．光阻劑條帶
660．．．第一狀態改變元件
662．．．第二狀態改變元件
664．．．狀態改變元件
666．．．狀態改變元件
668．．．第二電極
670．．．第二電極
672．．．第二電極
674．．．第二電極
678．．．第一本質區
680．．．第二本質區
682．．．本質區
684．．．本質區
686．．．第三本質區
688．．．本質區
702a．．．導體
702b．．．導體
702c．．．導體
706a．．．陣列線/導體
706b．．．陣列線/導體
706c．．．導體
706d．．．導體
720a．．．共用柱
720b．．．共用柱
720c．．．共用柱
720d．．．共用柱
720e．．．共用柱
720f．．．共用柱
圖1繪示具有與一狀態改變元件串聯之一引導元件之一例示性雙端子非揮發性記憶體單元。
圖2A及2B係一三維記憶體陣列之各別透視圖及剖面圖。
圖2C係可用於圖2A至2B之陣列中之一種類型之記憶體單元之一剖面圖。
圖3係繪示根據一項實施例之一三維非揮發性記憶體之一部分之一頂視圖。
圖4係沿圖3中之線A--A截取之一剖面圖。
圖5係沿圖3中之線B--B截取之一剖面圖。
圖6係圖3中所繪示之非揮發性記憶體之部分之一透視圖。
圖7係根據一項實施例之使用一鏡像架構之一三維非揮發性記憶體之一部分之一剖面圖。
圖8A至8H係繪示根據所揭示技術之一項實施例之一非揮發性記憶體陣列之製作之各種剖面圖及透視圖。
圖9係繪示根據一項實施例之一三維非揮發性記憶體之一部分之一頂視圖。
圖10係一非揮發性記憶體系統之一方塊圖。
圖11係用於程式化根據一項實施例之一非揮發性記憶體單元之一時序圖。
302a．．．導體
302b．．．導體
302c．．．導體
306b．．．導體
306c．．．導體
310b．．．第一電極
310d．．．第一電極層
312b．．．本質區
312d．．．本質區
312e．．．本質區
314b1．．．區/層
314d1．．．本質區
314d2．．．本質區
316b1．．．層
316b2．．．第二電極
316d1．．．第二電極層
316d2．．．第二電極層
316e1．．．第二電極層
316e2．．．第二電極層
318b1．．．狀態改變元件
318b2．．．狀態改變元件
318d1．．．狀態改變元件
318d2．．．狀態改變元件
318e1．．．二極體切換元件
318e2．．．層
320b．．．共用柱
320d．．．柱
320e．．．柱
320g．．．柱
340．．．側壁
344．．．側壁
350．．．側壁
354．．．側壁
358．．．側壁
362．．．側壁
370．．．側壁

Claims (35)

  1. 一種非揮發性記憶體，其包含：一第一組陣列線，其沿一第一方向伸長；一第二組陣列線，其沿大致正交於該第一方向之一第二方向伸長，該第二組陣列線與該第一組陣列線垂直分離；及一組柱，其與該第一組陣列線及該第二組陣列線連通，該組柱中之每一柱包括一第一端表面及一第二端表面，該第一端表面連接至該第一組陣列線中之一個陣列線，且該第二端表面連接至該第二組陣列線中之兩個陣列線，該每一柱包括具有一狀態改變元件及一引導元件之一第一非揮發性儲存元件及具有一狀態改變元件及一引導元件之一第二非揮發性儲存元件，每一柱之該第二端表面之一第一部分沿該第一方向之一尺寸係實質上小於該第二組陣列線沿該第一方向之一尺寸，每一柱之該第二端表面之一第二部分沿該第一方向之一尺寸係實質上小於該第二組陣列線沿該第一方向之該尺寸。
  2. 如請求項1之非揮發性記憶體，其中：該第一組陣列線用於感測該組柱中之每一柱中之該第一非揮發性儲存元件及該第二非揮發性儲存元件之一資料狀態。
  3. 如請求項1之非揮發性記憶體，其中：該組柱包括一第一柱；該第一柱之該第一端表面連接至該第一組陣列線中之 一第一陣列線；該第一柱之該第二端表面之該第一部分連接至該第二組陣列線中之一第二陣列線及該第二部分連接至該第二組陣列線中之一第三陣列線；該第一柱之該第一非揮發性儲存元件可由該第一陣列線及該第二陣列線定址；且該第一柱之該第二非揮發性儲存元件可由該第一陣列線及該第三陣列線定址。
  4. 如請求項3之非揮發性記憶體，其中：該第一柱包括一第一電極、一第二電極、一第三電極、一第一本質區、一第一狀態改變元件及一第二狀態改變元件；該第一柱之該第一非揮發性儲存元件包括該第一狀態改變元件及一第一二極體，該第一二極體由該第一電極、該第二電極及該第一本質區形成；且該第一柱之該第二非揮發性儲存元件包括該第二狀態改變元件及一第二二極體，該第二二極體由該第一電極、該第三電極及該第一本質區形成。
  5. 如請求項4之非揮發性記憶體，其中：該第一柱包括將該第二電極與該第三電極分離且將該第一狀態改變元件與該第二狀態改變元件分離之一介電材料；該第二電極及該第三電極由在高於一基板之一第一高度處形成之一共同導電材料層形成；且 該第一狀態改變元件及該第二狀態改變元件由在高於該基板之一第二高度處形成之一共同狀態改變材料層形成。
  6. 如請求項4之非揮發性記憶體，其中：沿著該第一方向之該第二組陣列線中之每一者之該尺寸係近乎沿著該第一方向之該第二端表面之該第一部分之該尺寸及沿著該第一方向之該第二端表面之該第二部分之該尺寸的二倍。
  7. 如請求項4之非揮發性記憶體，其中：該第一本質區經輕摻雜。
  8. 如請求項1之非揮發性記憶體，其中：該第一狀態改變元件及該第二狀態改變元件係反熔絲。
  9. 如請求項1之非揮發性記憶體，其中：該第一狀態改變元件及該第二狀態改變元件係可重寫電阻狀態改變元件。
  10. 如請求項1之非揮發性記憶體，其中：該第一組陣列線、該第二組陣列線及該組柱係包括至少兩個記憶體層級之一單片三維記憶體陣列之部分。
  11. 一種非揮發性記憶體，其包含：一第一導體；一第二導體，其與該第一導體垂直分離；一第三導體，其與該第一導體垂直分離，該第三導體大致平行於該第二導體； 一柱，其包括一第一非揮發性儲存元件及一第二非揮發性儲存元件，該柱具有一第一端表面及一第二端表面，該第一端表面與該第一導體接觸，該第二端表面具有與該第二導體接觸之一第一部分及與該第三導體接觸之一第二部分；一第一非揮發性儲存元件，其形成於該柱中，該第一非揮發性儲存元件包括一第一二極體及一第一狀態改變元件，該第一二極體具有終止於該柱之該第一端表面處之一第一電極及藉由一第一半導體區與該第一電極分離之一第二電極，該第一電極沿一第一方向之一尺寸小於該第一導體沿該第一方向之一尺寸，該第二電極沿該第一方向之一尺寸小於該第一電極沿該第一方向之該尺寸；及一第二非揮發性儲存元件，其形成於該柱中，該第二非揮發性儲存元件包括一第二二極體及一第二狀態改變元件，該第二二極體與該第一二極體共用該第一電極且具有藉由該第一半導體區與該第一電極分離之一第三電極，該第三電極沿該第一方向之一尺寸小於該第一電極沿該第一方向之該尺寸。
  12. 如請求項11之非揮發性記憶體，其中：該第一二極體之該第二電極與該第一電極藉由該第一半導體區及一第二半導體區分離；且該第二二極體之該第三電極與該第一電極藉由該第一半導體區及一第三半導體區分離。
  13. 如請求項12之非揮發性記憶體，其中：該第一狀態改變元件終止於該第二端表面之該第一部分處且接觸該第二電極；且該第二狀態改變元件終止於該第二端表面之該第二部分處且接觸該第三電極。
  14. 如請求項13之非揮發性記憶體，其中：該第一狀態改變元件接觸該第二半導體區及該第二電極，該第二電極終止於該第二端表面之該第一部分處；且該第二狀態改變元件接觸該第三半導體區及該第三電極，該第三電極終止於該第二端表面之該第二部分處。
  15. 如請求項11之非揮發性記憶體，其中：該柱包括將該第二電極與該第三電極分離之一介電材料；且該介電材料將該第一狀態改變元件與該第二狀態改變元件分離。
  16. 一種非揮發性記憶體，其包含：一第一組導體，其沿一第一方向伸長；一第二組導體，其沿大致正交於該第一方向之一第二方向伸長，該第二組導體與該第一組導體垂直分離；一第一柱，其具有與該第一組導體中之一第一導體接觸之一第一端表面以及與該第二組導體中之一第一導體及該第二組導體中之一第二導體接觸之一第二端表面；一第一二極體，其形成於該第一柱中，該第一二極體具有終止於該第一端表面處之一第一電極及藉由至少一 第一半導體區與該第一電極分離之一第二電極，該第二電極具有一第一垂直側壁，其係與該第二組導體中之該第一導體之一第一垂直側壁自對準；及一第二二極體，其形成於該第一柱中，該第二二極體與該第一二極體共用該第一電極且具有藉由至少該第一半導體區與該第一電極分離之一第三電極，該第三電極具有一第一垂直側壁，其係與該第二組導體中之該第二導體之一第一垂直側壁自對準。
  17. 如請求項16之非揮發性記憶體，其進一步包含：一第二柱，其沿該第二方向毗鄰於該第一柱，該第二柱具有與該第一組導體中之一第二導體接觸之一第一端表面，該第二柱具有與該第二組導體中之該第一導體及該第二組導體中之該第二導體接觸之一第二端表面；一第三二極體，其形成於該第二柱中，該第三二極體具有終止於該第二柱之該第一端表面處之一第四電極及藉由至少一第二半導體區與該第四電極分離之一第五電極，該第二柱之該第四電極與該第一柱之該第一電極實體分離；及一第四二極體，其形成於該第二柱中，該第四二極體與該第三二極體共用該第四電極且具有藉由至少該第二半導體區與該第四電極分離之一第六電極。
  18. 如請求項17之非揮發性記憶體，其中：該第一柱具有沿該第一方向之一長度及沿該第二方向之一寬度；且 沿該第一方向之該長度大於沿該第二方向之該寬度之兩倍。
  19. 如請求項16之非揮發性記憶體，其進一步包含：一第二柱，其具有與該第一組導體中之一第二導體接觸之一第一端表面，該第二柱具有與該第二組導體中之該第二導體及該第二組導體中之一第三導體接觸之一第二端表面，該第二端表面不與該第二組導體中之該第一導體接觸；一第三二極體，其形成於該第二柱中，該第三二極體具有終止於該第二柱之該第一端表面處之一第四電極及藉由至少一第二半導體區與該第四電極分離之一第五電極，該第二柱之該第四電極與該第一柱之該第一電極實體分離；及一第四二極體，其形成於該第二柱中，該第四二極體與該第三二極體共用該第四電極且具有藉由至少該第二半導體區與該第四電極分離之一第六電極。
  20. 如請求項19之非揮發性記憶體，其中：該第一柱及該第二柱係與該第一組導體及該第二組導體連通之一組柱之部分；該第一組導體與該第二組導體在若干個位置處交叉；且該組柱中之柱之一數目大致小於該第一組導體與該第二組導體於其處交叉之位置之數目。
  21. 如請求項16之非揮發性記憶體，其中：該第二電極具有一第二垂直側壁，其下伏於該第二組 導體中之該第一導體之一下表面；及該第三電極具有一第二垂直側壁，其下伏於該第二組導體中之該第二導體之一下表面。
  22. 如請求項16之非揮發性記憶體，其進一步包含：一第二柱，其沿該第一方向毗鄰於該第一柱，該第二柱具有與該第一導體接觸之一第一端表面以及與該第二組導體中之一第三導體及該第二組導體中之一第四導體接觸之一第二端表面；一第三二極體，其形成於該第二柱中，該第三二極體具有終止於該第二柱之該第一端表面處之一第四電極及藉由至少一第二半導體區與該第四電極分離之一第五電極，該第二柱之該第四電極與該第一柱之該第一電極實體分離；及一第四二極體，其形成於該第二柱中，該第四二極體與該第三二極體共用該第四電極且具有藉由至少該第二半導體區與該第四電極分離之一第六電極。
  23. 如請求項22之非揮發性記憶體，其中：不存在具有與該第一組導體中之該第一導體接觸之一第一端表面以及與該第二組導體中之該第二導體及該第二組導體中之該第三導體接觸之一第二端表面之任何柱。
  24. 一種非揮發性記憶體，其包含：一第一陣列線，其在一基板上方沿一第一方向伸長；一第二陣列線，其在該基板上方沿一第二方向伸長且 與該第一陣列線垂直分離，該第二方向大致正交於該第一方向；一第三陣列線，其在該基板上方沿該第二方向伸長且與該第一陣列線垂直分離，該第二陣列線與該第三陣列線大致共面且係大致平行之陣列線；一柱，其具有與該第一陣列線接觸之一第一端表面及具有一第二端表面，該第二端表面具有與該第二陣列線接觸之一第一部分及與該第三陣列線接觸之一第二部分，該第二端表面之該第一部分沿該第一方向之一尺寸係實質上小於該第二陣列線沿該第一方向之一尺寸，該第二端表面之該第二部分沿該第一方向之一尺寸係實質上小於該第三陣列線沿該第一方向之該尺寸；一第一狀態改變元件，其形成於該柱中且終止於該第二端表面之該第一部分處；一第二狀態改變元件，其形成於該柱中且終止於該第二端表面之該第二部分處，該第一狀態改變元件與該第二狀態改變元件藉由一介電材料沿該第一方向分離；一第一二極體，其與該第一狀態改變元件串聯，該第一二極體具有終止於該柱之該第一端表面處之一第一電極以及藉由一第一本質區及一第二本質區與該第一電極分離之一第二電極；及一第二二極體，其與該第二狀態改變元件串聯，該第二二極體與該第一二極體共用該第一電極且具有藉由該第一本質區及一第三本質區與該第一電極分離之一第三 電極，該第二電極與該第三電極藉由該介電材料沿該第一方向分離。
  25. 如請求項24之非揮發性記憶體，其中：該第一狀態改變元件及該第二狀態改變元件由一共同沈積之狀態改變材料層形成；且該第二電極及該第三電極由一共同沈積之狀態改變材料層形成。
  26. 如請求項25之非揮發性記憶體，其中：該第二電極、該第三電極及該介電材料沿該第一方向之一寬度之一總和等於該第一電極沿該第一方向之一寬度；該第一電極沿該第一方向之該寬度等於該柱沿該第一方向之一寬度。
  27. 一種製作非揮發性記憶體之方法，其包含：形成一第一組大致平行且大致共面之導體；形成一第二組大致平行且大致共面之導體，該等導體與該第一組導體垂直分離；及形成與該第一組導體及該第二組導體連通之一組柱，該組柱中之每一柱具有一第一端表面及一第二端表面，該第一端表面接觸該第一組導體中之一個導體，該第二端表面接觸該第二組導體中之兩個導體，該每一柱包括具有一第一狀態改變元件及一引導元件之一第一非揮發性儲存元件及具有一第二狀態改變元件及一第二引導元件之一第二非揮發性儲存元件，其中每一柱包括：一第 一部分，該第一部分具有與該第二組導體中之一第一導體之一第一垂直側壁自對準之一第一垂直側壁，及一第二部分，該第二部分具有與該第二組導體中之一第二導體之一第一垂直側壁自對準之一第一垂直側壁。
  28. 如請求項27之方法，其中：形成該組柱包括形成一第一柱，該第一柱之該第一端表面接觸該第一組導體中之一第一導體，該第一柱之該第二端表面包括接觸該第二組導體中之一第二導體之一第一部分及接觸該第二組導體中之一第三導體之一第二部分；該第一柱之該第一非揮發性儲存元件可由該第一導體及該第二導體定址；且該第一柱之該第二非揮發性儲存元件可由該第一導體及該第三導體定址。
  29. 如請求項28之方法，其中：該第一柱之該第一引導元件係一第一二極體，該第一二極體包括終止於該第一端表面處之一第一電極及藉由一第一本質區與該第一電極分離之一第二電極；且該第一柱之該第二引導元件係一第二二極體，該第二二極體與該第一二極體共用該第一電極且包括藉由該第一本質區與該第一電極分離之一第三電極。
  30. 如請求項29之方法，其中：該第一組導體沿一第一方向伸長，該等導體之間沿一第二方向具有間隔，該第二方向大致垂直於該第一方 向；該第二組導體沿該第二方向伸長，該等導體之間沿該第一方向具有間隔；該第二電極與該第一電極藉由一第二本質區進一步分離，該第二本質區沿該第一方向之一長度小於該第一本質區沿該第一方向之一長度；且該第三電極與該第一電極藉由一第三本質區進一步分離，該第三本質區沿該第一方向之一長度小於該第一本質區沿該第一方向之一長度，該第二本質區與該第三本質區藉由一介電區沿該第一方向分離。
  31. 如請求項29之方法，其中：該第一狀態改變元件接觸該第二電極且終止於該第二端表面之該第一部分處；且該第二狀態改變元件接觸該第三電極且終止於該第二端表面之該第二部分處。
  32. 如請求項30之方法，其中：該第二電極終止於該第二端表面之該第一部分處；該第三電極終止於該第二端表面之該第二部分處；該第一狀態改變元件接觸該第二本質區及該第二電極；且該第二狀態改變元件接觸該第三本質區及該第三電極。
  33. 一種製作非揮發性記憶體之方法，其包含：形成一第一導體層、一第一二極體層、一第二二極體 層、一第三二極體層及一狀態改變層；將該第一導體層、該第一二極體層、該第二二極體層、該第三二極體層及該狀態改變層蝕刻成沿一第一方向伸長之一第一組條帶，該等條帶之間沿一第二方向具有間隔，該蝕刻該第一導體層包括形成一第一組導體；在每一條帶上方形成一第一圖案，該圖案覆蓋每一條帶之第一部分，毗鄰第一部分之間沿該第一方向具有每一條帶之未經覆蓋部分；根據該第一圖案在該等未經覆蓋部分處蝕刻每一條帶之該第一二極體層、該第二二極體層、該第三二極體層及該狀態改變層以形成一組柱，該蝕刻該第一二極體層在每一柱中形成一第一電極；在該組柱上方形成一第二導體層；在該第二導體層上方形成一第二圖案，該第二圖案包括沿該第二方向伸長之條帶，該等條帶之間沿該第一方向具有間隔；根據該第二圖案蝕刻該第二導體層以形成沿該第二方向伸長之一第二組導體，該等導體之間沿該第一方向具有間隔；根據該第二圖案蝕刻每一柱之該狀態改變層以在每一柱中形成一第一狀態改變元件及一第二狀態改變元件；及根據該第二圖案蝕刻每一柱之該第三二極體層以在每一柱中形成一第二電極及一第三電極，該每一柱包括一第一二極體及一第二二極體，該第一二極體由該每一柱 之該第一電極及該每一柱之該第二電極形成，該第一電極與該第二電極藉由該第二二極體層分離，該第二二極體與該第一二極體分享該第一電極且包括該第三電極，該第一電極與該第三電極藉由該第二二極體層分離。
  34. 如請求項33之方法，其中：該第一二極體層係一第一導電性類型之一半導體層；該第三二極體層係一第二導電性類型之一半導體層；且該第二二極體層係一本質層。
  35. 一種製作非揮發性記憶體之方法，其包含：形成第一陣列線層；在該第一陣列線層上方形成一組層，該組層包括一第一電極層、一本質層、一第二電極層及一狀態改變層；將該組層及該第一陣列線層蝕刻成沿一第一方向伸長之一組條帶，該等條帶之間沿一第二方向具有間隔，該第二方向大致垂直於該第一方向，每一條帶包括藉由蝕刻該第一陣列線層而形成之一第一陣列線；使用一圖案蝕刻該組條帶中之每一條帶之該組層以形成複數個柱，每一柱包括沿該第二方向延伸之兩個側壁；在蝕刻以形成該複數個柱之後形成一第二陣列線層；將該第二陣列線層蝕刻成沿該第二方向伸長之一組第二陣列線，該等陣列線之間沿該第一方向具有間隔；及蝕刻每一柱之該等層之一子組以形成每一柱之與該等第二陣列線中之一者接觸之一第一部分及每一柱之與該 等第二陣列線中之一不同者接觸之一第二部分，每一柱之該第一部分包括由該狀態改變層形成之一第一狀態改變元件及由該第二電極層形成之一第二電極，每一柱之該第二部分包括由該狀態改變層形成之一第二狀態改變元件及由該第二電極層形成之一第三電極；其中每一柱包括一第一二極體及一第二二極體，該第一二極體係由每一柱中之該第一電極、該第二電極及該本質層形成，該第二二極體係由每一柱中之該第一電極、該第三電極及該本質層形成。
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