CN104835911B - 使用集成电路铸造相容工艺的单片集成电阻式存储器 - Google Patents

Abstract

本发明涉及使用集成电路铸造相容工艺的单片集成电阻式存储器，提供电阻式存储器的单片集成，其具有利用集成电路铸造相容工艺的互补金属氧化物半导体。提供一种存储器装置，其包括衬底﹑第一绝缘体层和单片堆栈，该衬底包含一个或多个互补金属氧化物半导体装置，该第一绝缘体层形成于该衬底上。该单片堆栈包含作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层包含第一金属层、第二绝缘体层、和第二金属层。该电阻式存储器装置结构是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内。该电阻式存储器装置结构被实现为柱形装置或通孔装置。此外，该第一金属层耦合到该第二金属层。

Description

使用集成电路铸造相容工艺的单片集成电阻式存储器

相关申请交叉参考

本申请要求2014年2月7日提交的美国临时专利申请号61/937,412的优先权权益，其标题为“MONOLITHICALLY INTEGRATED RESISTIVE MEMORY USING INTEGRATED-CIRCUITFOUNDRY COMPATIBLE PROCESSES”，本申请并涉及到2013年9月23日提交的美国专利申请号14/034,390，其为2012年8月14日提交的美国专利申请序号13/585,759(现为2013年10月29日获准的美国专利号8,569,172)的延续；上述文件中的每一个为了各种目的而引用各自的全文而作为参考明确地并入本文。

技术领域

一般来说，本发明涉及电子存储器，例如，本发明描述可以使用集成电路铸造相容工艺来制造的单片集成电阻式存储器。

背景技术

电阻式存储器装置意味着在集成电路技术领域内的最近革新。虽然这种技术的多数还在开发阶段，用在已提出的电阻式存储器装置以及其制造的各种技术概念已经被发明人所展示。发明人相信，各种电阻式存储器技术以及用于制造各种电阻式存储器装置的各种技术展现了令人信服的证据以在半导体电子工业的竞争技术之上保持显着的优势。

随着时间推移，科技的进步已提供可以在半导体芯片的给定几何面积上制造半导体装置(例如晶体管)的数量上的增加。提高半导体装置数量的意味着增加半导体芯片以及相关联的电子装置的存储器容量以及处理能力。

鉴于上述情况，发明人期望继续开发电阻式存储器技术的实际利用和制造。

发明内容

以下呈現本發明的簡要概述以提供本發明一些面向的基本理解。此概述不是本發明的詳盡概況。其既不旨在标识说明书的关键或重要元素，也不在于描绘本说明书中或在权利要求的任何范围中的任何特定实施例的范围。其目的在于以簡化形式呈現本说明书的一些概念，作为呈现本公开更详细描述的前言。

提述发明的多个面向提供了对于使用集成电路铸造相容工艺的单片集成电阻式存储器。一个实施例涉及一种存储装置，其包括衬底，该衬底包含一个或多个互补金属氧化物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还包括单片堆栈，其包含作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可包括第一金属层(例如，第一金属化层)、第二绝缘体层、和第二金属层(例如，第二金属化层)。电阻式存储器装置结构可以形成在第二绝缘体层内。在多种实施例中，该电阻式存储器装置是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下而形成。在进一步的实施例中，电阻式存储器装置结构可以至少部分地实现作为柱形装置(pillar device)。在其他实施例中，该第一金属层的至少第一部分可耦合到该第二金属层的至少第二部分。

根据一些实施例，该第一金属层和该第二金属层之间定义的距离可以基本上类似于该第二金属层和该第三金属层之间的距离。换句话说，该层间介电的厚度不会为了适应该第二绝缘体层中的该电阻式存储器装置结构的形成而改变。因此，本文所讨论的实施例与现有的集成电路(IC)设计是相容的。

在一些实施例中，电阻式存储器装置结构可以在摄氏450度或更低的温度下所制造。在一些实施例中，互补金属氧化物半导体电路层可以使用相较于二氧化硅具有高相对介电常数的栅极介电材料。在一个实施例中，互补金属氧化物半导体装置所使用的栅极介电材料可以是Applied Materials

Black

的(HBD3)低k介电(例如k<＝3.0)。

在存储器装置结构至少部分实现为柱形装置的实施例中，该柱形装置可包含形成在第一金属层上的(接触材料的)柱式结构和设置在该柱式结构顶部上的套环式结构。套环式结构可以包括设置在该柱式结构上方的叠层状结构中的两个或更多层的材料。在一个或多个实施例中，套环式结构的横截面可以比柱式结构的大。在一些实施例中，该两个或更多层可以包含设置在第二圆柱式结构上方的圆柱式结构中的第一层。第二圆柱式结构在第一表面接触第二金属层，而第二表面耦合到该第一圆柱式结构。在此实施方式中，第一圆柱式结构具有接触该柱式结构的第一侧和接触该第二圆柱式结构的该第二表面的第二侧。该第一表面和该第二表面可位于该第二圆柱式结构的相对侧。

另一个实施例涉及一种制造存储器装置的方法。在多种实施例中，此方法可以是一种铸造相容的方法(例如，不论是现有或将来的变化，其都与至少一个集成电路铸造的制造工艺相一致)。该方法可以包括制造可包括多层的单片堆栈。制造多层可以在衬底的热预算内所进行。在一个实施例中，衬底可以是包括在其中或其上形成的一个或多个CMOS装置的衬底。另外，制造该多层可包括提供包含一个或多个互补金属氧化物半导体装置的衬底以及在该衬底上方制造第一绝缘体层。该方法还可以包括于该第一绝缘体层上方制造第一金属层。另外，该方法可以包括在第一金属层上方制造层间介电材料层以及在该层间介电材料层内制造电阻式存储器装置结构，其可以包含形成柱形装置。此外，该方法可以包括于该电阻式存储器装置结构上方制造第二金属层。

根据另一实施例，制造单片堆栈可以包含在大约摄氏450度的温度下制造该单片堆栈。在进一步实施例中，该温度可以是摄氏450度或更低。在多个实施例中，所述单片堆栈的制造可包含在由：大约摄氏450度至约400度、大约摄氏400度至大约350度、和大约摄氏300度至约350度所组成的范围群组中所选择的一个温度范围下制造单片堆栈。

再一实施例涉及一种存储器单元，其可以包括衬底，该衬底包括一个或多个互补金属氧化物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还可包含单片堆栈，其包括作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可包含形成在该衬底的顶面上的第一金属层、形成在该第一金属层上的第一导电层、第二绝缘体层、和第二金属层。电阻式存储器装置结构可以在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内。此外，该第一金属层耦合到该第二金属层。

又一实施例涉及一种存储器装置，其包括衬底，该衬底包含一个或多个互补金属氧化物半导体装置和形成于该衬底上的第一绝缘体层。该存储器装置还包括单片堆栈，其包含作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层。该多个层可包含第一金属层、第二绝缘体层、和第二金属层。电阻式存储器装置结构可以在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内。该电阻式存储器装置结构可以被实现作为通孔装置。此外，该第一金属层耦合到该第二金属层。

另一个实施例涉及一种制造存储器装置的方法。该方法可以包括制造单片堆栈，其包括多个层，其中该制造是在衬底的热预算内所进行。该制造可包括提供包含一个或多个互补金属氧化物半导体装置的衬底以及在该衬底上方制造第一绝缘体层。另外，该制造可包括于该第一绝缘体层上方制造第一金属层以及在该第一金属层上方制造层间介电材料层。该制造还包括可以在该层间介电材料层内制造电阻式存储器装置结构，包括形成通孔装置以及于该电阻式存储器装置结构上方制造第二金属层。

又一实施例涉及一种存储器单元，其包括衬底，该衬底包含一个或多个互补金属氧化物半导体装置、形成于该衬底上的第一绝缘体层、以及包含作为单片工艺的一部分而被制造在该第一绝缘体层上方的多个层的单片堆栈。该多个层包含形成在衬底的顶面上的第一金属层、形成在该第一金属层上的第一导电层、第二绝缘体层、和第二金属层。电阻式存储器装置结构是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内。该电阻式存储器装置结构可以被实现作为通孔装置。此外，该第一金属层耦合到该第二金属层。

下列的描述和附图阐述本说明书的某些示例面向。然而，这些面向仅表示本说明书中的原理可被采用的各种方式中的一部分。本说明书的其它优点和新颖的特征将随着本说明书的後续详细描述结合附图而变得明白。

附图说明

发明的许多层面、实施例、目的和优点将从後续的详细描述结合附图部分而清楚明白，其中相同的参考符号指向前後文中相应部分。在本说明书中，许多特定细节被阐述以便提供本发明的完全理解。然而，应该明白的是，题述发明的某些面向可以不用这些具体细节或利用其它方法、组件、材料等情况下而实施。在其他实例中，公知的结构和装置是以方块图的形式显示，以帮助描述题述发明。

图1根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的示例存储器单元的方块图。

图2根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的另一示例存储器单元的方块图。

图3根据本发明的一个或多个实施例，说明在制造存储器装置的示例存储器架构中的中间阶段的截面方块图。

图4根据本发明的一个或多个实施例，说明在制造存储器装置的另一示例存储器架构中的中间阶段的截面方块图。

图5根据本发明的多种面向，说明一个示例且非限制的使用集成电路铸造相容工艺的包括电阻式存储器的存储器单元的制造方法的流程图。

图6根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法的流程图，该存储器单元包括形成作为柱形装置的单片集成电阻式存储器。

图7根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法的流程图，该存储器单元包括形成作为通孔装置的单片集成电阻式存储器。

图8说明有利于一个或多个所公开实施例的实现的样本操作环境的方块图。

图9说明可以结合多种实施例来实现的示例计算环境的方块图。

具体实施方式

本发明涉及用于数字或多级信息储存的双端存储器单元。在一些实施例中，所述双端存储器单元可包括电阻式技术，诸如阻变双端存储器单元(resistive-switchingtwo-terminal memory cell)。阻变双端存储器单元(也被称为阻变存储器单元或阻变存储器)，如这里所使用的，包括具有在两个导电接触之间有主动区的导电接触的电路组件。双端存储器装置的主动区，在具有阻变存储器的情况下，表现出多个稳定或半稳定电阻状态，而每个电阻状态都具有不同的电阻值。此外，所述多个状态中的各个可响应于施加在所述两个导电接触的合适电信号而被形成或激活。合适的电信号可以是电压值、电流值、电压或电流极性、电或磁场等或其合适的组合。示例性的阻变双端存储器装置，虽然非全面，但可包括电阻式随机存取存储器(RRAM)。

题述公开的实施例可提供一个丝状基(filamentary-based)存储器单元。丝状基存储器单元的一个实施例可以包括：接触材料层(例如，p型(或n型)的硅(Si)支承层(例如，p型或n型多晶硅，p型多晶矽锗等))、包括多个缺陷位置的电阻切换层(RSL)、和主动金属层，以便于RSL內或边界产生粒子(例如，能够响应于合适的领域或其他合适的刺激而被离子化的金属离子和原子，或类似的粒子)。在适当的偏压条件(例如，编程电压)下，粒子(例如，金属离子、能够被离子化的原子等)可迁移到RSL内的缺陷位置，以提供形成离子到RSL的细丝(filament)。在去除偏压条件下，在RSL中由离子所形成的导电细丝的至少一部分变形。在一些实施例中，在不存在具有高电阻的偏压条件下，细丝的变形可包括被捕获在缺陷位置内的粒子(例如，金属离子)，其成为中性粒子(例如，金属原子)。在其它实施例中，细丝的变形可以包括在RSL内颗粒的分散(或部分分散)，其响应于偏压条件而打破由细丝所提供的导电路径。在又其他实施例中，所述细丝的变形可以是响应于另一种合适的物理机制，或前述的适当组合。

RSL(其在本领域中也可以被当作电阻切换介质(RSM))可以包括，例如，未掺杂的非晶硅层、具有本质特性的半导体层、矽子氧化物(例如，SiOx，其中x具有介于0.1和2之间的值)、非化学计量的氧化物、金属氧化物(例如氧化锌)等。RSL的适合材料的其他示例可以包括Si_XGe_YO_Z(其中X，Y和Z各自是合适的正整数)、氧化硅(例如，SiO_N，其中N是一个适当的正整数)，非晶硅(a-Si)、非晶硅锗(a-SiGe)、TaO_B(其中B为合适的正整数)、HfO_C(其中C为合适的正整数)、TiO_D(其中D是合适的正整数)等等，或其合适的组合。

活性金属层的示例可包括但不限于：银(Ag)、金(Au)、钛(Ti)、氮化钛(TiN)或钛、镍(Ni)、铜(Cu)、铝(Al)、铬(Cr)、钽(Ta)、铁(Fe)、锰(Mn)、钨(W)、钒(V)、钴(Co)、铂(Pt)和钯(Pd)的其它适合的化合物。其它合适的导电材料，以及前述或类似材料的化合物或组合，在本题述发明的一些面向中可以被用于主动金属层。在一些实施例中，由钛、氮化钛等物所构成的阻挡材料薄层可设置在RSL和主动金属层(例如，银、铝等)之间。关于类似于前述示例的本发明其他实施例的细节可以在以下已经获准专利给专利权人的美国专利申请中找到：2007年10月19日提交的美国专利申请号11/875,541和2009年10月8日提交的美国专利申请号12/575,921，以及其它在此引用的文件。上述文件中的每一个在此通过引用各自全文并为了各种目的而并入本文。

根据各种本发明揭露的实施例中，所揭露的阻变装置可以由与铸造相容工艺一致的方式所制造。如本文中所使用的，铸造相容是指具有与在业界的半导体制造厂(诸如台湾积体电路制造公司及其他公司)中以半导体为基础的装置的制造相关的物理限制一致。物理限制包括芯片以及在给定工艺步骤前该芯片上所建构的材料和金属的热预算(例如，最大操作温度)。例如，在芯片包括一个或多个金属层或建构体，并且装置模型需要金属层保持在严格位置公差的可行性下，热预算可能由金属的软化温度所设定以避免损失金属的刚性。其它物理限制可以包括：CMOS、nMOS、或pMOS中合适者的制造限制、特定金属化方案的制造工具组(例如，可用于铝、铜等的蚀刻/掩蔽/切槽工具组)限制、或需要特殊工艺处理的物理性质(例如，铜的分散性、金属和半导电材料等的氧化性质等)、或其他业界铸造的限制等。因此，“铸造相容”的字语意指与至少一个业界半导体制造厂的工艺限制一致。

为了编程细丝为基础的阻变存储器单元，合适的编程电压可被应用于存储器单元而造成可变长宽的导电路径或细丝以形成在存储器单元中相对高电阻的部分(例如，阻变层)。这会导致存储器单元从相对高的电阻状态切换到一个或多个相对低的电阻状态。在一些阻变装置中，可实现擦除处理以将导电细丝(至少一部分)变形，使所述存储单元可从低电阻状态返回到高电阻状态。在存储器中，这样的状态变化可以关联到二进制位或多重二进位各自的状态。对于多个存储器单元的阵列，存储器单元的字、字节、页、嵌段等可以被编程或擦除来代表二进位信息的零或一，并通过在一段时间内保留这些状态而影响存储二进位信息。在多种实施例中，多级信息(例如，多个位)可被存储在各自的存储器单元中。

尽管电阻式存储器仍然在发展阶段，发明人相信，电阻式存储器将取代传统的NAND和NOR闪速存储装置，以及取代其他存储器装置。发明人已观察到，电阻式存储器的发展已经遇到了实际制造的瓶颈，也就是相关装置(例如，衬里制造产品的前端)的热预算限制。热预算是指在特定的温度操作期间，转移到芯片的热能总量。在制造所述电阻式存储器的工艺中，举例来说，会希望不要对互补金属氧化物半导体(CMOS)装置施加过量的热量等而产生不利影响。因此，在衬底内的CMOS装置可以根据CMOS芯片或衬底将热预算限制加到存储器组件的制造(例如，通过衬里制造工艺的后端的方式)。同样地，举例来说，应该在集成电路中的电阻式存储器装置的制造期间考虑热预算限制。为了解决热预算的限制，一些技术已经试图使电阻式存储器从CMOS电路中分离。因此，在一些情况下，电阻式存储器形成在与其上形成有CMOS电路的芯片分离的芯片上。形成所述电阻式存储器之后，芯片可以被(翻转倒置并)结合到CMOS电路。发明人意识到，上述方式会带来额外的开销成本以及与制造电阻式存储器相关的其他挑战。

与电阻式存储器的集成相关联的另一挑战是来自所述电阻式存储器工艺的等离子体损伤。可能有大量的复杂塑化工艺在等离子体损伤的角度来看会影响CMOS电路。发明人相信，至少还有一些等离子体损伤问题没有被成功解决。

对于CMOS电路的顶部上的电阻式存储器的单片集成的另一个挑战或限制包括使用加衬工艺(line process)的现有后端的能力。加衬工艺的现有后端的使用可以减轻或避免在电阻式存储器的制造过程中后端布线里的RC延迟(其中“R”是金属线电阻而“C”是在层间介电电容)的改动。举例来说，RC延迟的变化可能使电气模型变得无用。例如，一些技术使用客制化工艺来将存储器制造集成到加衬工艺的后端。CMOS电路可在後端中具有布线的多个层，并且发明人已知的一些技术尝试将存储器元件集成到后端。这个过程是复杂的，并且到现在为止，不能在未显著改变加衬工艺的后端的情况下进行。在此所揭露的一个或多个面向可结合现有的加衬工艺後端或其上的改进的至少一个子集。此外，所公开的面向可以符合这种工艺的热预算限制。

一种集成电路(IC)的铸造包括各种为了将电阻式存储器并入加衬工艺后端的设备及工艺。本公开内容的发明人相当熟悉与其关联的后端材料相容性问题。所述一个或多个所公开的面向可以用相对于其它电阻式存储器的制造工艺来说的一个相对简单的方式，执行制造电阻式存储器装置的工艺。例如，存储器堆栈，如本文中所讨论的，与其他存储器制造工艺所使用的20或30个附加层相比，在一些实施例中，存储器堆栈可以只增加一个或两个附加层。这可以显著降低与作为加衬工艺后端制造电阻式存储器相关联的成本、复杂性和工艺开销。另外，相对于其他工序，各种本发明的面向可以轻易地缩放到下一个世代节点(例如，便于更小的存储器单元，和因此更大的芯片密度)。

此外，一个或多个本发明的面向可以通过用于将电阻式存储器单片集成到加衬工艺前端的产品(例如CMOS衬底)的一个或多个公开的工艺，而达到更小的芯片尺寸和更低的成本。此外，可使用标准的IC铸造相容制造工艺进行电阻式存储器装置的制造。多种实施例也可以在单片集成(例如，通过CMOS装置)之后不变更设计而实现，以考虑寄生结构的改变。寄生结构是装置(例如，存储器装置)中的一部分，其将结构重组为不同的半导体装置，这可能会导致装置进入非计画中的操作。此外，在至少一个公开的实施例中，提供了一种制造工艺的产品(例如，存储器装置)，其可包括在一个CMOS电路的电阻式存储器的单片集成。此外，该制造方法可以在进一步的实施方式中包括集成电路铸造相容工艺(例如，新的或不同的工艺不是必要的，然而在替代的实施例中，此工艺的进一步改进不应被排除在本发明的各种面向的范围之外)。此外，所公开的面向可以在不超过约摄氏450度的温度下进行。例如，该温度可以是摄氏450度或更低。多种面向可以在由大约摄氏450度至约400度、大约摄氏400度至大约350度、和大约摄氏300度至约350度所组成的范围群组中所选择的一个温度范围下进行。

现在参考图示，图1根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的示例存储器单元100的方块图。存储器单元100可以包括互补金属氧化物半导体(CMOS)层102和单片堆栈104。在各种实施例中，CMOS层102可以包括存储器驱动器电路、处理逻辑、栅阵列、通信层、有线或无线通信电路等，或前述的适当组合。

例如，在一个实施例中，可以提供衬底，其包括在其中形成的一个或多个CMOS装置。在一个替代实施例中，一个或多个CMOS装置可以制造在该衬底上或内。在另一个实施例中，可提供该衬底，其中形成有一个或多个CMOS装置，并且还包括在该衬底上或内制造一个或多个附加CMOS装置。

在制造单片堆栈104之前，可以在CMOS层102上方形成第一绝缘层106。所述单片堆栈104可包括依序制造在CMOS层102上方的多个层。在一些实施例中，单片堆栈104也可以形成在第一绝缘层106上方，而在至少一个替代实施例中，单片堆栈104可至少部分形成在第一绝缘层106之中。此外，一个或多个附加的层，虽然没有特别示出，可根据替代实施例(例如，参见图2和图3以及下文)而被包括在单片堆栈104中。

根据一些实施例，所述单片堆栈104的多个层可包括第一金属层108、第二绝缘层110、和第二金属层112。第一金属层108可以由第一金属(例如，钨、铝、银、金、贵金属、或类似的金属，或上述的合适合金)制成。第二金属层112可以由第二金属(例如，在一个实施例中是含有氮化钛的铝)形成。另外，电阻式存储器装置结构114可以制造在第二绝缘层110内。电阻式存储器装置结构114可以产生第一金属层108和第二金属层112之间的接触。

所述电阻式存储器装置结构114可以在CMOS层102的热预算内来制造。例如，电阻式存储器装置结构114可以在约摄氏450度或更低的温度下制造。根据一个实施方式，该温度可以是约摄氏450度或更低。在多个实施例中，所述电阻式存储装置结构的制造可包含在由大约摄氏450度至约400度、大约摄氏400度至大约350度、和大约摄氏300度至约350度所组成的范围群组中所选择的一个温度范围下制造。

发明人相信介电常数施加了限制，而因此用低的热预算建构电阻式存储器装置可以提供相较于其他高温存储器制造工艺来说较低的制造成本，因为该其他高温存储器的制造工艺具有高温组件，如上所述，而必须与CMOS分开制造，并且不会作为该CMOS芯片的单片工艺。作为一个示例，用于CMOS装置的栅极介电材料可以是Applied Materials ProducerBlack Diamond(HBD3)的低k电介(例如，K<＝3.0)，然而本发明不局限于该示例。

在一个实施方式中，电阻式存储器装置结构114可以保留在第一金属层108和第二金属层112之间所定义的距离。例如，当电阻式存储器装置结构114形成时，第一金属层108和第二金属层112之间的距离保持近似相同。换句话说，如果在所建立的制造工艺中，最後会包含电阻式存储器装置结构114，第一金属层108和第二金属层112之间的距离也不会明显变大。在一些实施例中，第一金属层108和第二金属层112之间的距离与第二金属层112和第三金属(未示出，但可参见例如图3和4及下文)之间的距离是相同的。

在一个面向中，电阻式存储器装置结构114可以实现成柱式装置(pillar-typedevice)。例如，柱式装置可以包括形成在第一金属层108上的电阻式存储器装置结构114的第一部分。柱式装置还可以包括由多个相邻材料(例如，所述第二部分包括多个相邻材料的层)形成的第二部分(例如，过大层)。在一些实施例中，材料层为圆柱形，并大致上是同心的，例如第一圆柱和第二圆柱。然而本发明并不限于此实施例。柱式装置的第二部分可以接触第二金属层112。此外，在至少一个实施例中，第一部分可具有圆柱状或近似圆柱状、多边形或近似多边形等的横截面(例如，从顶部或底部看的时候)，其具有已定义的周长。此外，第二部分可具有比第一部分的定义周长较大的周长(例如，较大直径、较大半径等)。在一个或多个实施例中，第一部分可以是具有第一直径的圆柱(或近似圆柱)，而第二部分可以包括由该第一部分上方的一个或多个相邻材料所形成的一系列圆柱(或近似圆柱)，并具有比所述柱式装置的第一部分的第一直径还大的至少一个附加的直径。

在其他实施例中，如同这里所使用的，称为“圆柱”的结构或装置可替代地或另外地包括多边形或近似多边形的形状。在另一实例中，称为圆柱的结构或装置可替代地或另外地包括卵圆形或近似卵圆形的形状。此外，这样的结构或装置可以替换地具有圆锥形状、近似圆锥形状等，以此类推。在另一实例中，这样的结构或装置可以是近似多边形(例如，具有至少一个部分圆形边缘的多边形、或具有至少一个部分圆角、或多个部分圆边、或多个部分圆角的多边形，或前述的组合)。在另一实例中，该结构或装置可具有至少一个非直线的侧，如曲线侧。在进一步的实例中，该结构或装置可以具有一些非尖锐边或一些非尖锐侧。在又一实例中，该结构或装置可以是近似多边形的物体、具有至少一个非直线侧的凸多边形、或具有至少一个非尖锐边的凸多边形。在一些实施例中，横截面的面积可以基本上是类似的或不同的。因此，应该理解的是，结构或装置的特定几何形状的参考应被认为是说明性的，而不应被解释为用于限制本发明。

在一个实例中，柱式装置的第二部分可以包括(例如，具有比该柱式装置的第一部分更大的直径或周长的套环)第一圆柱，其可具有位在该第一圆柱的相对端的第一侧和第二侧。柱式装置可包括第二圆柱，其可具有位在该第二圆柱的相对侧的第一表面和第二表面。第一圆柱的第一侧可接触柱式装置(例如，支柱)的第一部分，而该第一圆柱的第二侧可接触第二圆柱的第二表面。第二圆柱的第一侧可以接触第二金属层112(例如，参见图3的切出部分318及下文)。

根据实施例，所述电阻式存储器装置结构114可在包括支柱结构的柱状装置中实现。该支柱结构可以由导电材料所形成。在一些实施例中，支柱结构可包括棱柱结构(平行基底)，其具有如圆形、近似多边形、卵圆形等的横切面图案。在一个实例中，第一圆柱是由切换材料所形成，并且第二圆柱是由另一导电材料所形成。在一个面向中，支柱结构的导电材料和所述第二圆柱是不同的材料。然而，根据一些面向，支柱结构的材料和第二圆柱可以是相同的材料或相似的材料。

根据一个实施方式中，柱式结构可以至少部分地由通孔(其通过在其他材料中形成孔洞、空隙等而产生)所形成，并填充有一种或多种材料或材料层(而在这样的情况下，也可以在此称为通孔装置)。在一个实施例中，可通过填充该通孔的至少一个子集(例如，填充该孔洞、空隙等的一个子集)的材料至少部分地形成柱式装置。在进一步的实施例中，柱式装置可包括通孔衬垫，该衬垫是由沉积在通过该孔洞所露出的其它材料的表面上方的材料所形成。该通孔衬垫材料可以选自：氧化硅(SiOx)、SiOx和氧化钛(TiOx)的化合物、以及SiOx和氧化铝(AlOx)的化合物、或类似材料，或其合适的组合。根据一个实施方式中，通孔装置可以被所选择的材料填充(在该通孔衬垫材料上)，其所选择的材料包括：铝、铝和铜、含有氮化钛的铝、含有钛或氮化钛的铝、氮化钛、铝和铜或氮化钛、或其适当的组合，或者类似的材料。

在一些实现中，回到参照柱式装置的第二部分，第一圆柱可具有第一厚度而第二圆柱可具有与第一厚度不同的第二厚度。因此，第一圆柱可以比第二圆柱厚。然而，根据其他面向，第一圆柱可以比第二圆柱更薄。

图2根据本发明的一个或多个实施例，说明使用集成电路铸造相容工艺的另一示例存储器单元的方块图。存储器单元200可包括衬底202、第一绝缘层204、以及形成在该第一绝缘层204和该衬底202的顶面上方的第一金属层206。在多种本发明的实施例中，衬底202可以是具有一个或多个CMOS相容的装置的互补金属氧化物半导体(CMOS)衬底。此外，第一金属层206可以由钨、铝、或类似材料形成。

在多种实施例中，CMOS层102可包括存储器驱动器电路、处理逻辑、栅阵列等。例如，在一个实施例中，可以提供衬底202，其包括在其中形成的一个或多个CMOS装置。在一个替代实施例中，一个或多个CMOS装置可以至少一部分在衬底内或一部分在衬底上方而制造。在另一个实施例中，可提供该衬底，其中形成有一个或多个CMOS装置，并且还包括在该衬底上或内制造一个或多个附加CMOS装置。

在一些实施例中，第一导电栓塞208可形成在第一绝缘层204内。第一导电栓塞208(例如，钨)可以电气连接衬底202和第一金属层206。

第二绝缘层210可形成在第一金属层206的顶面上。第二金属层212可形成在第二绝缘层210上方。第一金属层206、第二金属层212、以及後续的金属层可由金属形成。另外，电阻式存储器装置结构214可在第二绝缘层210内而形成。此外，如图所示，电阻式存储器装置结构214可以在第一金属层206和至少一部分第一绝缘层204内形成。电阻式存储器装置结构214可以产生第一金属层206和第二金属层212之间的接触。根据在此讨论的多种面向，电阻式存储器装置结构214可使用集成电路铸造相容工艺形成(例如，使用现有的集成电路铸造工具)。

根据一个面向，形成电阻式存储器装置结构214可包括保持在第一金属层206和第二金属层212之间定义的距离。例如，在形成该电阻式存储器装置结构214时，用于分隔第一金属层206和第二金属层212的距离维持在该电阻式存储器装置结构214形成前大约相同的距离。

根据另一个实施方式，所述电阻式存储器装置结构214可实现为通孔式装置的形式。通孔式装置可以是许多不同结构中的一个，其包含但不限于通孔结构(例如，孔洞、空隙等)、通道、槽等等。所述通孔结构可以衬(lined)有铝、铜、银、其合适的化合物，或其前述合适的组合。在一些实施例中，所述通孔结构的衬里可以是在通过通孔结构/通道/槽等所露出的表面上方具有基本上均匀厚度的沉积。该厚度可以是20纳米或更小，在一些实施例中，可以是包括从一组范围选择的厚度：约15纳米至约20纳米、约10纳米至约15纳米、约5纳米至约10纳米的、和小于约1纳米至约5纳米。另外，通孔结构可包括由导电材料制造的至少一部分。

图3根据本发明的一个或多个实施例，说明在制造存储器装置的示例存储器架构300中的中间阶段的截面方块图。存储器架构300可包括电阻式存储器。根据多种替代性或附加的面向，存储器架构300的一个或多个垂直的接触，例如，V4接触310，可以用柱式装置或通孔式装置取代。相应地，存储器架构300不受限于图3中所示出的柱式装置的数个位置。

应当指出，所述存储器架构300被示出建置在第一组金属(M3金属层302)和第二组金属(M6金属层304)之间。为了简单起见，包含在M3金属层302下面(例如，金属M1、金属M2、栅级组件、CMOS电路等等)的存储器架构300的各种组件并没有示出或说明。另外，M6金属层304上方的附加金属层可被包括在存储器架构300之中，但为了简单起见并没有示出或说明。

第一组垂直接触(V3接触306)可将M3金属层302的部分连接到第三组金属(M4金属层308)的部分。另外，第二组垂直接触(V4接触310)可将M3金属层302的部分连接到第四组金属(M5金属层312)的部分。另外，V4接触310的另一组(虽然未具体示出)可以将M4金属层308的部分连接到M5金属层312的部分。另外，第三组垂直接触(V5接触314)可将M5金属层312的部分连接到M6金属层304的部分。

M4金属层308的部分和M5金属层312的部分之间所绘示的是存储器元件318。根据一个实施方式，存储器元件可以是柱式装置316。应当指出的是，虽然柱式装置316被绘示在M4金属层308和M5金属层312之间，一个或多个柱式装置可以形成在存储器架构300内的其他地方。例如，一个或多个柱式装置可以形成在M3金属层302和M4金属层308之间、M5金属层312和M6金属层304之间、或在其它组金属之间、或其他金属后端层之间(未示出)。

此外，柱式装置可以形成在多组金属之间。例如，至少一个柱式装置可以形成在M4金属层308和M5金属层312之间，以及至少另一柱式装置可以形成在M5金属层312和M6金属层304之间、或可形成在其他金属之间。因此，柱式装置可以夹在任意合适的金属层之间，其包括任何适当的其他后端金属层，虽然为了简单起见并未未示出或说明该金属层。

在制造该些组金属之间(例如，在M4金属层308和M5金属层312之间)的存储器元件的工艺期间的过程中，可以在不改变至少一些公开的实施例中的金属层之间的间隔(例如，在加衬工艺模型的後端等之中所定义)的情况下进行存储器元件318的制造。例如，在这样的实施例中，各个M4金属层308和相应的各个M5金属层312之间的高度可以是基本上和M3金属层302与M4金属层308之间的高度相同。另外，在一个柱式装置形成存储器元件318的实施例中(其例如，在至少一个这样的实施例中可包括一个支柱(PL)和套环(CL))，所述柱式装置的总高度可以是和在放置存储器元件前各个M4金属层308和相应的各个M5金属层312之间的间隙相同或本质上相同。以这种方式中，可以继续使用现有的介电(例如，在放置存储器元件或柱式装置之前各个金属层之间所使用的介电)。另外，在集成电路中所使用的各种其它现有工艺可以继续被使用来制造示例存储器架构300。

在多种公开的实施例中，电阻式存储器装置可以单片集成在衬底的顶部上。在进一步的实施例中，衬底可以是具有一个或多个CMOS相容的装置的CMOS衬底。在一个或多个其它实施例中，公开的存储器装置可以是与现有的CMOS制造技术部分或完全相容的阻变双端存储器装置。因此，一些或所有所公开的存储器装置可以用低制造成本、有限的再加工等等而制造，从而达成发明人相信可以制造的高密度和高效率的双端存储器，并可以与其他存储器装置或工艺技术相比存在较少的制造问题而推向市场。

为了说明，用于集成电阻式存储器一些工艺可能会导致介电厚度或后端临界尺寸的改变，并因此，存储器装置的电容可能会改变。因此，这些其他工艺的电气设计文件必须跟着改变，造成珍贵资源(例如，时间、成本等等)的消耗。本文所公开的一个或多个面向通过添加或形成在CMOS电路的顶部的电阻式存储器来最小化这些变化。另外，在层间介电(ILD)的厚度被保持予后端金属层之间的相同(或类似)(例如，作为示出的M4金属层308和M5金属层312，)，以减轻或避免改变金属层的电容，与由相关的电气设计模型假设的电容进行比较。

此外，存储器元件318的切出部分(虚线圆)所示，即柱式装置(其可以放置在各个组的金属之间)，可包括支柱320(标示为PL)和套环322(标记为CL)。例如，支柱320可以被放置，接着可放置包括一个或多个组件(例如，一个或多个套环元件)的套环322。在一个实例中，该套环组件可以是圆柱、多边形横截面、具有圆柱形横截面的三维物体等等。在一个面向中，套环可包括单一材料形成的单一三维物件。在另一个面向，套环可具有堆栈或放置在彼此顶部的多个包括至少一个完全不同材料的物件。在另一面向，套环可具有多个物件，其中至少一个近似于几何横截面(例如圆柱)，但不是真正的几何形状。

在多种实施方式中，如图3所示，套环322可包括电阻切换材料层324，例如掺杂的非晶硅材料层、非化学计量氧化硅等。套环322还可以包括主动金属层326(例如，银、金、铝、贵金属等、前述的合金，或其合适的组合)。在各种实施方式中，套环322可在电阻切换材料和主动金属材料层之间包括薄阻障材料层328，如钛、钨、氮化钛等。在多种实施例中，顶盖330可以是导电材料(例如，钛，钨，氮化钛等)所组成。阻障材料层328或顶盖330可以是金属栓塞，在替代或额外实施例中(例如钨栓塞)，可在存储器元件318和金属层M5(或在替代实施例中的其它合适的金属层)的部分之间提供电气接触。例如，钨栓塞可以通过将钨填充在将支柱320和套环322的其他材料形成在通孔洞之後所剩余的间隙而形成。

在一个实施方式中，套环的圆柱或其他物件可以是不同的尺寸。例如，第一圆柱可以比第二圆柱厚。在另一实例中，第一圆柱可以比第二圆柱薄。在这样的实施例中，通过将柱式装置318打散为具有不同直径(或周长，对于非几何形状来说)的多个层的子集，可以最大限度地减少沿着侧壁的泄漏路径以及可以达成更好的材料封装。在至少一个实施例中，支柱320可以由相同尺寸、大致相同尺寸、或不同尺寸的多个材料来形成。

支柱320可包括导电材料，例如p型多晶硅、p型多晶、硅锗等。在一些实施例中，套环322的底部层(例如，第一圆柱的至少一部分)是一个切换材料(例如，本文所述的RSL或RSM)。然而，在其他实施例中，切换材料可以是在套环322的不同层中(例如，中间层等)。另外，在套环322的顶部(例如，第二圆柱的至少一个部分)可以是导电材料所形成的导电连接。

根据本发明的一个或多个面向，所使用的材料是低热预算的材料，其不在45纳米节点以下影响集成电路的CMOS铸造(例如，高k栅介电金属栅极工艺或其他)。例如，选择用于支柱320和套环322的材料可在与存储器架构300相关联的CMOS电路的热预算内进行处理。此外，该材料可在现有的金属层空间模型内被处理。另外，单元工艺可与小节点相容而不会影响CMOS电路。

在一个实施例中，存储器架构300可通过在CMOS衬底上方形成第一绝缘层，并在该第一绝缘层上方形成M3金属层302来制造。M3金属层302可以通过图案化和蚀刻、切槽和填充、通孔蚀刻和填充等形成为一個或多個分段的M3金属层302。第二绝缘层形成在M3金属层302上方，且在该第二绝缘层内形成有一个或多个通孔洞。所述一个或多个通孔洞可由导电材料填充，以形成第一组导电栓塞306。可以在第二绝缘层和导电栓塞306上方形成M4金属层308。在第一实施例中，柱式装置316的各个层可以在M4金属层408上方被沉积、图案化及蚀刻，以形成柱式装置316，其可被嵌埋在第三绝缘层中并被研磨，使得第三绝缘层的顶表面和柱式装置316的顶表面基本上是共面的。在第二实施例中，可以在M4金属层308上方形成第三绝缘层，而一组通孔、沟槽、凹槽等可形成在该第三绝缘层中。该通孔/沟槽/凹槽可以和柱式装置316的各个层一起反复沉积。附加的绝缘材料可以被沉积并研磨到柱式装置316的各个层的顶面，或者替代地该柱式装置316的各个层的顶表面可以被研磨而与第三绝缘层的顶面齐平。M5金属层312可接着被沉积并分割而形成M5金属层312的多个分段。第四绝缘层可以被沉积在M5金属层上方，且一个或多个附加的导电通孔314可形成在该第四绝缘层内。此外，M6金属层304可接着被沉积并分割而形成M6金属层304的多个分段。

参考图3，一些电阻式存储器装置可采用夹在两个金属后端层之间的支柱和套环式架构。将柱形装置打散成至少两个同心圆柱层的目的是为了可以尽量减少沿着侧壁的泄漏路径和达成更好的材料封装。然而，存储器装置可能受限于光刻，因为其和缩放有关。在图3的存储器装置架构的至少一些实施例中，确立存储器装置316的技术节点的尺寸可以是在支柱和套环(或顶圆柱)之间提供电气接触的表面面积。

在本领域中，这种确立存储器单元的技术节点的尺寸通常被称为关键尺寸。此术语在本揭露通篇中都以相同的含义而被使用。然而应当理解的是，术语不应当被解释为将本揭露或所附的权利要求限制于特定的实施例或特定尺寸。因为一些实施例的技术节点是由一个关键尺寸(例如，支柱320和套环322之间的电气接触表面面积)所确立，而其它实施例的技术节点是由另一个关键尺寸(例如，由用于存储器装置而作为电极的金属层和该存储器装置的切换层所共用的电气接触表面面积；参见图4和下文)。此外，应该理解的是，由于所公开的存储器装置可以在一些实施中可缩放为20纳米以下，且在其他实施例中，甚至降到1纳米的技术节点，因此关键尺寸不限定于特定的数量。

此外，对于双端存储器单元(例如，RRAM等)来说，缩放到更小的形貌可能会变得相当昂贵。通过在此所公开的一个或多个面向，双端存储器单元在制造设备中的可扩展性能够在不需要更先进的光刻技术的情况下扩大。例如，可利用通过支柱变成通孔所形成的架构，其中该装置尺寸是由薄底部电极层(例如，由薄膜厚度控制)和通孔衬垫(例如，由薄膜厚度控制)之间的接触面积所控制。本文所公开的一个或多个面向也可以有效地使双端存储器在CMOS上通过使用相同或更低的成本和较低分辨率的光刻工具进行缩放。

图4根据本发明的一个或多个实施例，说明在制造存储器装置的另一示例存储器架构400中的中间阶段的截面方块图。应当注意，类似于图3的存储器架构300，该存储器架构400被示出建置在第一组金属(M3金属层402)和第二组金属(M5金属层404)之间。为了简单起见，包含在M3金属层402下面(例如，金属M1、金属M2、栅级组件、CMOS电路等等)的存储器架构400的各种组件并没有示出或说明。另外，M5金属层404上方的多组金属可被包括在存储器架构400之中，但为了简单起见并没有示出或说明。在多种实施例中，金属层402、404、410可以作为字线、位线、源线、数据线、或用于存储器架构400的选择线等，或前述的适当组合。

在多种实施例中，一个或多个金属层402、404、410可以被分割成各个金属层402、404、420的多个分段。例如，M5金属层404(或M3金属层402、M4金属层410、或图4中没有绘示的其他金属层)可被分割为M5金属层404的多个相应分段。在一些公开的实施例中，分段的第一子集可以被连接到存储器架构400的控制电路(例如，电源、接地、感测电路等等)，且该分段的第二子集可以透过控制电路而与(直接)接触电气隔离，并且保持浮动。因此，在一些实施例中，M5金属层404的一个分段可以作为电子组件(例如，存储器单元)的浮动(例如，无动力、无接地等)接触，然而在其他实施例中，M5金属层404的分段可以通过控制电路或感测电路来驱动，从而作为电子组件的控制接触或感测接触，或两者是。金属层402、404、410的分段可以通过图案化和蚀刻各个金属层402、404、410，形成各个分段之间的通孔并利用绝缘材料填充该通孔、在各个分段之间形成凹槽以及利用绝缘体材料填充该凹槽等，或上述的适当组合而形成。

存储器架构400可包括衬底，该衬底具有形成于其中或其上的一个或多个CMOS装置(未示出)。在一些公开的实施例中，一个或多个金属层和中间绝缘层可以形成(例如，沉积等)在衬底的顶面上和M3金属层402下方。这些金属层和中间绝缘层可以被图案化、蚀刻、研磨、形成沟槽等，以形成合适的电子装置或电子电路。所述电路可对CMOS装置的子集提供电气接触。在一些实施例中，所述电路可对CMOS装置的子集提供周边电子装置或功能等。然而，在其他实施例中，存储器架构400在衬底和M3金属层402之间可不具有中间层，或具有一些但不是所有的上述中间层，或者是具有一些但不是所有的合适的电子装置或电子电路，以实现所需的电子装置。

在进一步的实施例中，第一绝缘层408可以形成(例如，沉积等等)在M3金属层402上方。一个或多个导电栓塞406(例如，钨)可在第一绝缘层408中形成。该导电栓塞406可以连接M3金属层402的各个部分和另一组金属(M4金属层410)的相关部分。在一个实施例中，导电栓塞406可以通过产生第一绝缘层408内的通孔以及用所选的导电材料(例如，钨)填充该通孔的至少一部分而形成。用于形成导电栓塞406的其它机制被视为是本发明公开的范围之内，例如在第一绝缘层408内形成凹槽并利用选择用于导电栓塞406的材料填充等。虽然导电栓塞406被描绘为具有垂直侧，但是应当理解，这仅用于说明目的，并且其它几何形状(或非几何形状)也可以被实现。诸如适合的倾斜侧、弧形侧、不规则侧、非几何侧等等。

可以在第一绝缘层408上方形成附加金属层(M4金属层410)。在一个实施例中，M4金属层410的至少一个子集可以形成为与导电栓塞406直接电气接触。在进一步的实施例中，如上所述，M4金属层410可以被分割为多个金属层分段。在多种实施例中，M4金属层410可以是由多种金属材料(例如，氮化钛、钨、铝等)或是由导电含硅材料(例如，p型多晶硅、p型硅锗、掺杂的硅锗等等)所形成的导电层。

第二绝缘层412可被形成(例如，沉积)在M4金属层410上方。第二绝缘层412中所形成的可以是通孔式设备414(例如，通孔、信道、槽等)。在一个或多个实施例中，通孔式装置414也可以被形成通过M4金属层410并进入第一绝缘层408。应当指出的是，虽然通孔式装置414被示出在M4金属层410的一部分和M5金属层404的一部分之间，一个或多个通孔式装置可以形成在存储器架构400内的其他地方。例如，一个或一个以上的通孔式装置可以位于M3金属层402和M4金属层410之间、M3金属层402和M5金属层404之间、M5金属层404和M6金属层(未示出)之间、或在其它组的金属后端层(未示出)之间、一个揭露的金属层和一个未揭露的金属层之间，或在至少一个实施例中，位于金属层和金属互连之间(例如，与导电栓塞406和金属层电气接触、或在两个导电栓塞之间、或一些其它合适的方向)。

此外，附加的通孔式装置可以包含在多组金属层之间。例如，至少一个通孔式装置可以形成在M4金属层410和M5金属层404之间，以及至少另一个通孔式装置可以形成在M5金属层404和M6金属层(未图示)之间、或可形成在其他金属或金属层之间。因此，通孔式装置可以夹在任意金属层之间，其包括任何其他后端金属层，虽然为了简单起见并未示出或说明该金属层。

通孔式装置可以利用合适的蚀刻技术、开槽技术、或用于去除堆栈半导体膜或层的材料的至少一个子集的类似技术而形成。类似于图3所述的存储器架构300，在至少一些公开的实施例中，在将通孔装置插入至金属互连组之间(例如，在M4金属层410和M5金属层404之间)的工艺过程中，金属层之间的间隔不会变宽或变窄，或基本上不会变宽或变窄。例如，各个M4金属层410和相应的各个M5金属层404之间的高度可以保持不变或基本上不变。为了说明，通孔式装置的高度可具有和在放置通孔式装置前的各个M4金属层410和相应的各个M5金属层404之间的高度相同或基本上相同的总高度。以这种方式中，可以使用现有的介电(例如，在放置通孔式装置之前各个金属层组之间所使用的介电)而不用改变或基本上不用改变金属层之间预期的电容。另外，在集成电路的制造中所使用的各种其它现有工艺可以继续被使用来制造示例存储器架构400。

如图所示，在一些公开的实施例中，通孔式装置414可包括互相交叉的水平部分(或近似水平的部分)与垂直部分(或近似垂直的部分)。在第一实施例中，第二绝缘层412可形成为初始高度，其基本上等于通孔式装置414的水平部分的底面。在形成通孔式装置414之后，第二绝缘层412的进一步沉积可以为M5金属层404的底面带来第二绝缘层412。其它实施例可利用其它的步骤来实现上述或类似的方向。

一旦形成第二绝缘层412，通孔(或者例如，沟槽、凹槽等)可形成在该第二绝缘层412内，以在所绘示的垂直部分处形成间隙。通孔式装置414(或多个通孔装置)可能会导致各个绝缘层或金属层的侧壁部分被暴露。通过利用通孔式装置414的各个层填充所述被暴露的侧壁部分的至少一个子集，双端存储器单元可以沿着相对于图4方向来说非垂直的方向(例如，水平方向、大致水平方向、倾斜方向等等)而形成。例如，在至少一些实施例中，第一双端存储器单元422A可以被形成(左侧虚线椭圆)在通孔式装置左侧和M4金属层410的交叉处，而第二双端存储器单元422B可形成在通孔式装置414右侧和M4金属层410的交叉处。举例来说，通孔式装置414的形成可以包括通过第一材料的薄膜沉积或其它合适的技术形成第一部分416。由通孔所形成的剩余空间的至少一个子集可以使用通孔式装置414的第二部分418所填充，其中，该第二部分418包括第二材料，其可不同于第一材料。

在多种实施方式中，第二部分418是电阻切换材料层，例如未掺杂的非晶硅材料层、非化学计量氧化硅等。在一个实施例中，电阻切换材料层可以作为双端存储器单元422A、422B的非易失性切换组件。第一部分416可以是主动金属层(例如，银、金、铝等)，其用作用于双端存储器单元422A、422B共同的第一电极。通孔式装置414还可以包括在第一部分416和第二部分418之间的薄阻障材料层，诸如钛、钨、氮化钛等。另外，M4金属层410的各个子集可以被独立地控制、感测等，以对双端存储器单元422A、422B提供独立和相应的第二电极，从而能够在其上独立操作。

在多种实施例中，栓塞420可以形成在通孔式装置414和M5金属层404之间。栓塞420可以由导电材料(例如，钛、钨、氮化钛等)形成。根据一个面向，通孔式装置可以使用钨栓塞工艺形成以连接铝(Al)、铜(Cu)、其适合的化合物或合金，或者任何其它合适的金属化方案。例如，如本文所讨论的，钨栓塞可用于制造金属接触。根据一个面向，第二绝缘层412可形成为具有基本上相当于M5金属层404的底面(无论是形成通孔式装置414前或后)的高度，且通孔洞可形成在第二绝缘层412内，并可往下形成且暴露通孔式装置414的顶面。钨栓塞可以通过使用钨填充所述通孔洞而形成，使得通孔式装置414的顶面可以与栓塞420直接电气接触。在一些实施例中，第二绝缘层412的顶面可以被研磨，以提供栓塞420的顶面与第二绝缘层412的顶面齐平或基本上齐平。M5金属层404可以接着被沉积在栓塞420和第二绝缘层412的顶面上方，使得M5金属层404的至少一个子集是与栓塞420电气接触。因此，M5金属层404中的至少该子集可以通过栓塞420而与通孔式装置414的顶面电气接触。

如上述提到的，通孔式装置414可以沿着非垂直的角度方向(例如，倾斜角等)形成一个或多个双端存储器单元422A、422B。存储器单元422A、422B可以在第一部分416和第二部分418与M4金属层410的左侧子集和右侧子集的各个交界处被创建。其结果是，双端存储器单元422A、422B的关键尺寸可由有利于通过各个该交界处的电传导性的最小共同表面积所建立。在一个实施例中，最小的电气接触表面面积可以(分别)是M4金属层410的侧壁表面，其与通孔式装置414(如各个虚线卵圆中所描绘)的第二部分418的各个子集直接电气接触。因此，控制M4金属层的厚度可有效地缩放相应的各个双端存储器单元422A、422B。此外，该厚度可利用薄膜厚度的技术来控制，并在至少一些实施例中，可以在不利用光刻技术缩放印刷的特征的情况下实现。相较于图3，例如，可以将M4金属层410的层形成得比图3的M4金属层308更薄，以将双端存储器单元422A、422B形成作为较小的技术节点。根据一个面向，M4层越薄，装置就越小。因此，存储器装置可以通过控制金属底部电极的厚度而缩放，例如，其可被控制到低于50埃或5纳米。然而在其他实施例中，更薄或更厚(例如，20纳米、1纳米等)的M4层也是可以被预期的。底电极层的材料的示例可以包括：钨(W)、铝(Al)等，或其合适的组合。

另外，图3的柱式装置316可以被改变为图4的通孔式装置414。在一些实施例中，通孔式装置414的衬里可包括选择和切换层。另外，通孔式装置414的套环材料可包括单纯的导电材料。对于支柱变成通孔衬里材料的材料示例可以包含：氧化硅(SiOx)、SiOx和氧化钛(TiOx)的化合物、以及SiOx和氧化铝(AlOx)的化合物等，或其合适的组合。用于填充支柱层的材料示例可以包括：铝、铝和铜(Cu)的化合物、铝、钛和氮化钛(TiN)的化合物、以及铝和铜与铝和铜或氮化钛的组合。顶部电极(例如，图1的第二金属层112)的材料示例可以包括但不限于：铝、氮化钛、或铝和氮化钛的其它合适的化合物。在一些实例中，顶部电极可以由许多其它材料所形成，其包括：钽(Ta)、氮化钛(TiN)、铜等，或其适当的组合。

如图所示，通孔可以都是通过(或在一些实施例中部分地通过)第二电极金属(例如，M4金属层410)。关键尺寸可以是在第二电极金属(例如，M4金属层410)与通孔式装置414之间直接电气接触的表面面积。此外，该表面面积可通过限制通过单元的电流密度而影响双端存储器单元422A、422B的电阻率。因为通孔可以形成为具有各种横截面形状或尺寸，用于通孔式装置414的通孔形状/尺寸也可影响该关键尺寸表面面积，从而影响双端存储器单元422A、422B的电阻率。因此，在至少一个实施例中，所述关键尺寸可以通过至少部分控制用于通孔式装置414的通孔尺寸或形状而被调整。

根据一些实施方式，通孔可钻孔通过多个底部电极(BE)堆栈(例如，多个金属层)，其可允许三个(或其他数量个)装置被包括在相同的通孔中。根据一些面向，底部电极可以是半导体。在进一步的实施例中，沿着该双端存储器单元422A、422B的倾斜角度的取向可以被选择，以提供增强的电场(E-field)，其相对于平面装置来说可以减少通孔的外形(例如，宽度或长度)。

根据一个或多个所公开的面向，所述存储器装置架构可利用较小的CMOS装置并能提高存储器效率。此外，本文所公开的多种面向的存储器装置架构可以使用在大多数IC铸造厂已经存在的材料而制造。此外，该集成方案可以使装置缩放至5纳米，而不需要使用典型的为5纳米(或更小)的技术节点的制造工具集(例如，不需要再加工)。例如，使用44纳米或193纳米的光刻工具集，可使用所公开的面向制作20纳米以下的装置。

根据一个实施方式，柱式装置或通孔式装置可以包括呈现为选择器装置(如Crossbar FAST^(TM)的选择装置)的一种或多种材料。在一些实施例中，选择器装置可以包括选择器层，其可以是具有易失、双极性切换特性的非化学计量材料。选择层的合适材料的示例可包括：SiOx、TiOx、AlOx、WOx、TixNyOz等，或其适当组合，其中，x、y和z可以是合适的非化学计量的值。在本发明的至少一个实施例中，选择器层可以在制造过程中掺杂金属，以达到目标电阻或电导特性。如上所述，选择器装置可以包括离子导体层1或离子导体层2。离子导体层1或离子导体层2可包括固态电解质(例如，银-锗-硫、铜-锗-硫、银-锗-碲、铜-锗-碲等)、金属氧化物合金(例如，AgSiO₂等等)，或类似物。

鉴于前文所述的示例性图例，根据所公开的主题而实现的工艺方法将通过参照以下流程图而更容易理解。虽然为了简化说明目的，本方法被示意和描述为一系列的方块。但应理解并了解，所请求的标的物不受方框顺序限制，因为一些方块可能以不同的顺序存在或与其他此处所描绘和说明的其它方块同时出现。此外，并非所有示意的方块都必须要实现本文所描述的方法。另外，应该进一步理解，说明书整体所公开的方法能够被存储在制造品上，以便将这些方法传输和转移至电子装置。所述的术语制造品，如同现有，意在涵盖可从任何计算机可读装置、装置结合载体，或存储媒介访问的计算机程序。

图5根据本发明的多种面向，说明一个示例且非限制的使用集成电路铸造相容工艺的包括电阻式存储器的存储器单元的制造方法500的流程图。在步骤502，方法500可以包括制造单片堆栈，单片堆栈包括在衬底上方的多个层。该单片堆栈作为单片工艺的一部分而可被制造在包含互补金属氧化物半导体电路层的衬底上方。另外，该制造可以在衬底的热预算内所进行。

因此，在步骤504，制造该单片堆栈可以包括提供衬底，衬底包含一个或多个互补金属氧化物半导体(CMOS)装置。例如，在一个实施例中，衬底可以被设置为包括形成在其中的一个或多个CMOS装置。在一个替代实施例中，一个或多个CMOS装置可以至少部分制造在衬底内或衬底上方。在另一个实施例中，衬底可被提供而具有一个或多个预先存在的CMOS装置，并且方法500可以进一步包括在衬底内、衬底上或衬底上方制造一个或多个附加的CMOS装置。

在步骤506，第一绝缘体层被制造在衬底上方，而在步骤508，第一金属层被制造在该第一绝缘体层上方。第一绝缘体层可经配置而将衬底与第一金属层电气隔离。

在步骤510，层间介电材料层被制作在第一金属层上方。另外，在步骤512，电阻式存储器装置结构可被制造在层间介电材料层内。例如，所述电阻式存储器装置可以被实现为与至少该第一金属层电气接触的柱式装置。根据另一示例，所述电阻式存储器装置可以被实现为通孔式装置。另外，在本示例中，通孔装置可以被形成为与至少该第一金属层电气接触。

在步骤514，第二金属层被制造在电阻式存储装置结构上方。在多种实施方式中，第一金属层和第二金属层之间的距离可以基本上类似于所述第二金属层和第三金属层之间的距离。在其他实施例中，方法500可形成电阻式存储器装置结构，同时保持第一金属层和第二金属层之间的目标距离(例如，由电气设计模型所建立的预定距离)。

根据一个实施方式，制造单片堆栈可以包括在大约摄氏450度或更低的温度下制造该单片堆栈。在一个具体实施方式中，可在大约摄氏400和450度之间的温度下制造该单片堆栈。在另一个实施方式中，可在大约摄氏350和400度之间的温度下制造该单片堆栈。在又一个实施方式中，可在大约摄氏300和350度之间的温度下制造该单片堆栈。

图6根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法600的流程图，该存储器单元包括形成作为柱形装置的单片集成电阻式存储器。在一些实施例中，图6的方法600可用于制造例如图1的存储器单元100。在其他实施例中，方法600可用于制造图3的存储器架构300。

方法600在步骤602开始，提供一种衬底。所述衬底可以是图1的CMOS 102或图3的M3金属层302的一个子集。在一个实施例中，所提供的衬底具有形成在其中的一个或多个CMOS装置。在一个替代实施例中，该一个或多个CMOS装置可被制造在该衬底上或内。在进一步的实施例中，衬底可被设置为包括形成在其中的一个或多个CMOS装置，且进一步的，一个或多个附加的CMOS装置可被制造在该衬底上或内。

在步骤604，第一金属层被设置在衬底上方。在一些实施例中，第一金属层可以是图1的CMOS 102或图3的M3金属层304的子集。例如，第一金属层(例如，M3金属层304)被设置作为衬底的一部分。在另一实例中，第一金属层(例如，M3金属层304)被形成在包含一个或多个CMOS装置的衬底的顶部上。根据一个实施方式，在第一金属层形成在衬底上方前，绝缘层(例如，层间介电)被设置在衬底上方，而该第一金属层则形成在该绝缘层上方。

在步骤606，第一金属层可被层间介电覆盖。层间介电例如可以是图1的第一绝缘层106或是第一绝缘体层。层间介电被用于电气绝缘金属层。在一个或多个实施例中，层间介电是用于电气分离存储器装置中图案化导线(例如，金属字线、位线、数据线、源线、选择线等等)的紧密间隔阵列的介电材料。层间介电可以包括具有相对低的(例如，接近1)介电常数k的绝缘体。具有低介电常数k可以尽可能减少在相邻金属衬里之间的电容耦合(例如，电气交叉信号或影响)。根据一个面向，低介电是具有介电常数k低于3.9(二氧化硅的k值)的介电材料。

在步骤608，通孔可被形成通过层间介电或被形成于其中。通孔可以是，例如，接触、垂直接触、导体等等。在一个实现中，通孔可在层间介电的至少一部分内形成。在步骤610，通孔可由导电材料所填充。例如，填充有导电材料的通孔可以是图3的V3接触306。根据多个实施方式，通孔可以利用合适的蚀刻技术、开槽技术、或用于去除堆栈半导体膜或层的材料的类似技术而形成。

在步骤612，第二金属层可形成在层间介电和通孔的上方。第二金属层可以是图3的M4金属层308。根据一个实施方式，第二金属层可被图案化。

根据一些实施方式，形成第二金属层可包括在所述第二金属层中形成一个或多个不连续(discontinuities)(例如，分段)。在一个实施例中，不连续可通过在第二金属层的子集之间创建一个或多个通孔来创建。在另一个实施例中，不连续可以通过图案化第二金属层来形成，例如，可以设置掩模在第二金属层(例如，M4层)上方，但不设置在包括不连续的第二金属层区域的上方。第二金属层可以被蚀刻，以去除掩模未覆盖的材料，从而提供不连续。此后，可移除掩模。根据一个实施例，在第二金属层中的不连续可以由介电材料所填充。

在步骤614，可以形成导电材料层。在步骤616，导电柱材料层可以被图案化以形成导电结构(例如，柱形装置，柱式装置等)。在步骤618，被图案化的导电结构可由层间介电所填充。此外，在步骤620，层间介电可以被平坦化，以至少暴露所述导电结构的顶面。

在步骤622，材料堆栈沉积有包含各个材料层。例如，该材料堆栈可包括电阻切换材料层，例如未掺杂的非晶硅材料层、非化学计量氧化硅等。材料堆栈还可以包括主动金属层(例如，银、金、铝等)。此外，该材料堆栈可包括电阻切换材料和主动金属材料层之间的阻障材料层，如钛、钨、氮化钛等。在多种实施例中，顶盖可以是导电材料(例如，钛，钨，氮化钛等)所组成。在步骤624，材料堆栈可以被图案化，以创建套环式结构。在一个或多个实施例中，材料堆栈可以被图案化和蚀刻，以在上述步骤616和618的导电结构的顶部上形成材料堆栈结构。此外，该材料堆栈结构可被形成为具有第一周长，第一周长不同于导电结构的第二周长的长度。该周长长度的差异(材料堆栈具有第一周长长度，且堆栈在具有第二周长长度的导电结构的顶部上)可以减少材料堆栈结构附近的漏电流，并在绝缘介电层内提供更好的材料封装。

在步骤626，方法600可以包括使用另一个层间介电层填充。接着，在步骤628，平坦化以暴露该材料堆栈结构的顶面。此外，在步骤630，第三金属层(例如，图3的M5金属层312)被形成在材料堆栈结构的顶面和其他层间介电层的上方。根据一个实施方式，第三金属层可被图案化、蚀刻和填充(使用绝缘材料)，以形成相应的各个第三金属层分段。

如本文所述，支柱材料层可包括柱形装置，其可包含形成在金属层上的(接触材料的)柱式结构和设置在该柱式结构的顶部上的套环式结构。套环式结构可包括设置在柱式结构上方的堆栈状结构里的两个或更多层材料。套环式结构的横截面可以比柱式结构的大(例如，如上所述，具有较大的周长)。在一些实施例中，该两个或更多的层可以包括设置在第二圆柱式结构上方的圆柱式结构中的第一层。第二圆柱式结构在第一表面接触金属层，而第二表面耦合到该第一圆柱式结构。根据这一实施方式，第一圆柱式结构具有接触柱式结构的第一侧和接触第二圆柱式结构的第二表面的第二侧。所述第一表面和所述第二表面可位于所述第二圆柱状结构的相对侧。

根据另一个实施方式，所述电阻式存储器装置结构可包括柱形装置。柱形装置可包括支柱结构，其包括导电材料、第一覆盖材料层和第二覆盖材料层，其中该第一覆盖材料层包含切换材料，且该第二覆盖材料层包含主动导体材料。根据这一实施方式，第一覆盖材料层的特征在于第一厚度，而第二覆盖材料层的特征在于与第一厚度不同的第二厚度。

图7根据本发明的多种面向，说明一个示例且非限制的制造存储器单元的方法700的流程图，该存储器单元包括形成作为通孔装置的单片集成电阻式存储器。图7的方法700可以利用来制造，例如，图2的存储器单元200和/或图4的存储器架构400。

在步骤702提供一个衬底。在一个实施例中，所提供的衬底具有形成在其中的一个或多个CMOS装置。在一个替代实施例中，一个或多个CMOS装置可以制造在该衬底上或内。在进一步的实施例中，可提供该衬底，其中形成有一个或多个CMOS装置，并且还可在该衬底上或内制造一个或多个附加CMOS装置。

在步骤704，第一金属层设置于该衬底上方。在一些实施例中，第一金属层是图4的M3金属层404。例如，第一金属层(例如，M3金属层404)可被设置作为衬底的一部分。在另一实例中，第一金属层(例如，M3金属层404)可被形成在包含一个或多个CMOS装置的櫬底的顶部上。根据一个实施方式，在衬底上方形成第一金属层之前，绝缘层(例如，层间介电)被设置在衬底上方，而第一金属层形成在该绝缘层上方。

在步骤706，第一层间介电可被形成在第一金属层上方。层间介电可用于电气绝缘金属层。进一步的，层间介电详细来说是一种用于电气分离紧密间隔互连线(例如，金属层)的介电材料。层间介电可以包括绝缘体，绝缘体具有尽可能低(例如，越接近1越好)的介电常数k。具有低介电常数k可以尽可能减少在相邻金属衬里之间的电容耦合(例如，串扰(cross talk))。根据一个面向，低介电是具有介电常数k低于3.9(二氧化硅的k值)的介电材料。

在步骤708，通孔可被形成并通过层间介电。根据多个实施方式，通孔可以利用合适的蚀刻技术、开槽技术、或用于去除堆栈半导体膜或层的材料的类似技术而形成。通孔可以是，例如，接触、垂直接触、导体等等。在一个实现中，通孔可在层间介电的至少一部分内形成。在步骤710，通孔可由导电材料所填充。例如，填充有导电材料的通孔可以是图4的V3接触406。

在步骤712，第二金属层可形成在层间介电和通孔的上方。第二金属层可以是图4的M4金属层408。根据一个实施方式，第二金属层可被图案化。

在步骤714，可以形成另一个层间介电层。其他层间介电层可被形成在第二金属层上方，并且可以被用于将第二金属层与后续的层电气隔离。

在步骤716，第二通孔可被形成通过其他层间绝缘层的一部分和第二金属层的一部分。在步骤718，第二通孔的侧壁可被加衬。根据一个实施方式，侧壁是被衬有电阻切换材料层。

在步骤720，第二通孔的剩余部分由金属材料所填充。在一个实施例中，用于填充第二通孔的剩余部分的金属材料可以是主动金属。在另一个实施例中，第二金属层可以由主动金属来形成，并且在这样的情况下，用于填充所述第二通孔的剩余部分的材料可以选自铝、铝和铜、含氮化钛的铝、含钛或氮化钛的铝、氮化钛、铝和铜或氮化钛，或其适当的组合。在步骤722，其他层间介电和第二通孔的顶部可被平坦化。

在步驟724，平坦化的层间介电层和第二通孔可以被第三层间介电覆盖。此外，在步骤726，第三通孔形成在第三层间介电中。该第三通孔可朝向被填充的第二通孔的顶面而向下形成。

在步骤728，第三通孔填充有金属材料。例如，该金属材料可以是钨或类似的材料。在步骤730，第三层间介电和第三通孔被平坦化，以暴露钨材料。另外，在步骤732，第三金属层被形成。该第三金属层可根据一个面向而被图案化。

本文所提供的是电阻式存储器的单片集成，其具有利用集成电路铸造相容工艺的CMOS。所公开的面向在热预算和等离子体损伤上是可接受的，其可基于多种设计考量。此外，如本文所讨论的连接方案已被提供，根据一个面向，其在多种方案的集成电路铸造相容工艺利用钨栓塞工艺以连接到铝、铜、或任何其它的金属化方案。此外，通过使用所公开的面向，对于电路中的其他装置的设计规则和电气模式，就算有也只会造成一点影响。此外，相对于其他工艺，一个或多个所公开的面向具有较低的成本、较低的寄生考量、以及更小的芯片尺寸。

在各种题述公开的实施例中，所公开的存储器架构可被用作具有CPU或微计算机的独立或集成嵌入式存储装置。一些实施例可以被实现成，举例来说，作为计算机存储器的部分(例如，随机存取存储器、高速缓存存储器、唯读存储器、储存存储器等)。其它可实施的实施例，例如，作为可携存储器装置。合适的可携存储器装置的示例可包括可移除存储器，像是安全数字(SD)卡、通用序列总线(USB)存储器棒、紧凑闪存(CF)卡等，或前述的合适组合。(例如，参见图8和9及下文)。

NAND FLASH可被采用于紧凑型闪存装置、USB装置、SD卡、固态硬盘(SSD)、和存储等级存储器、也可被用于其他形式。虽然NAND已经在过去十年中证明促进驱动缩减到更小的装置和较高的芯片密度的成功的技术，随着技术的按比例缩小的旧25纳米(nm)的存储器单元的技术，一些结构、性能和可靠性问题也变得明显。这样的考虑已经在所公开面向中解决。

为了提供所公开主题的各个面向的上下文、图8、以及下面的讨论中，旨在对于其中所公开的主题可以被实现或处理的各种面向的环境提供简要、合适的说明。虽然在半导体体系结构和工艺方法的一般上下文中已经说明了用于制造和操作这种结构的主题，本领域的技术人员将认知，本发明也可以与其它结构或工艺方法的组合来实现。此外，本领域的技术人员将理解，所公开程序可被实现于处理系统或计算机处理器(不论是单独计算机或结合主计算机(例如，图9的计算机902及后文))，其可包括单一处理器或多个处理器计算机系统、小型计算装置、大型计算机、以至于个人计算机、手持式计算装置(例如，PDA、智能电话、手表)、以微处理器为基础或可编程消费或工业电子产品等。所说明的面向也可以被实现于分散式计算环境，其中任务是通过通信网络连接的远程处理装置来执行。然而，本发明的某些或非全部面向能被实施在单机电子设备，诸如存储卡、闪存存储器模块、可移除存储器等。在分散式计算环境中，程序模块可以同时位于本地和远程存储器储存模块或装置中。

图8说明根据本发明的面向中用于存储器单元阵列802的示例操作和控制环境800的方块图。在本发明的至少一个面向中，存储器单元阵列802可以包括多种存储器单元技术。具体来说，如本文所述，存储器单元阵列802可包括具有整流特性的电阻式切换存储器单元。

排(row)控制器804或列(column)控制器806可以形成于邻近存储器单元阵列802。而且，列控制器806可以电性耦合于存储器单元阵列802的位线。列控制器806可以控制各个位线、施加适当的编程、擦除或读出电压至选定的位线。

排控制器804可被形成于邻近列控制器806，且电性连接于存储器单元阵列802的字线。排控制器804可以利用合适的选择电压选择存储器单元的特定排。此外，排控制器804可以通过施加合适的电压于所选择的字线以利于编程、擦除或读取操作。

时钟源808能够提供各自的时钟脉冲，以便对于排控制器804和列控制器806的读、写及编成操作校时。时钟源808可以进一步便于字线或位线的选择，以响应于由操作和控制环境800所接收的外部或内部命令。输入/输出缓冲器812可以透过I/O缓冲器或其他I/O通讯接口的方式被连接至外部主设备，例如计算机或其它处理装置(未示出，但可见例如图9的计算机902及後文)。输入/输出缓冲器812可以被配置为接收写入数据、接收擦除指令、输出读出的数据、及接收位址数据和命令数据，以及作为各自的指令的位址数据。通过位址寄存器810，位址数据可以被转移至排控制器804及列控制器806。此外，输入数据可经由信号输入线传递到存储器单元阵列802，且可经由信号输出线从存储器单元阵列802接收输出数据。输入数据可从主设备接收，且输出数据可以经由I/O缓冲器传送到主设备。

从主设备接收的命令可以被提供到命令接口814。命令接口814可以被配置为接收来自主设备的外部控制信号，并且确定输入到输入/输出缓冲器812的数据是否为写入数据、命令或位址。输入的命令可以被传送到状态机816。

状态机816可以被配置为管理存储器单元阵列802的编程和重新编程。状态机816经由输入/输出缓冲器812和命令接口814从主设备接收命令，并管理读取、写入、擦除、数据输入、数据输出、以及和存储器单元阵列802相关的类似功能。在一些面向中，状态机816可以发送和接收关于各种命令的成功接收或执行的确认和负面确认。

为了实现读取、写入、擦除、输入、输出等功能，状态机816可以控制时钟源808。时钟源808的控制可以造成输出脉冲配置为促进排控制器804和列控制器806实施特定功能。输出脉冲可以通过(例如)列控制器806而被传送到选定的位线、或通过(例如)排控制器804而被传送到选定的字线。

结合图8，下面描述的系统和工艺可以在硬件中实现，例如单个集成电路(IC)芯片、多个IC、专用集成电路(ASIC)等。另外，出现在各工艺中的部分或全部工艺方块的顺序不应该被认为是限制性的。而应当理解的是，一些工艺方块可以用各种顺序来执行，并不是所有可能顺序都可在此明确说明。

参考图9，用于实现所要求保护的主题的多种面向的适当操作环境900包括计算机902。该计算机902包括处理单元904、系统存储器906、编解码器935、以及系统总线908。系统总线908耦合系统组件到处理单元904，该系统组件包括但不限于系统存储器906。该处理单元904可以是任意各种可使用的处理器。双微处理器和其他多处理器结构也可以被利用作为处理单元904。

系统总线908可以是任何若干类型的总线结构，其包括存储器总线或存储器控制器、外围总线或外部总线、或使用任何各种可用总线结构的本地总线，其包括但不限于：工业标准架构(ISA)、微通道架构(MSA)、扩展式ISA(EISA)、智能驱动器电子(IDE)、VESA本地总线(VLB)、外围组件互连(PCI)、卡总线、通用串行总线(USB)、高级图形端口(AGP)、个人计算机存储卡国际协定总线(PCMCIA)、火线(IEEE 1394)、以及小型计算机系统接口(SCSI)。

在多个实施例中，系统存储器906包括易失性存储器910和非易失性存储器912，其可以使用一个或多个所公开的存储器架构。基本输入/输出系统(BIOS)被存储在非易失性存储器912中，BIOS包含基本例程以在计算机902内的组件之间传输信息(例如，在启动期间)。此外，根据本发明，编解码器935可以包括编码器或解码器的至少其中一个，其中，编码器或解码器的至少其中一个可以由硬件、软件、或硬件和软件的组合而组成。虽然，编解码器935被描绘为独立的组件，编解码器935可被包含在非易失性存储器912内。

通过说明的方式而非限制，非易失性存储器912可以包括唯读存储器(ROM)、可编程ROM(PROM)、电气可编程ROM(EPROM)、电气可擦除可编程ROM(EEPROM)、或闪存存储器。在至少一些公开的实施例中，非易失性存储器912可以使用一个或多个所公开的存储器架构。此外，非易失性存储器912可以是计算机存储器(例如，物理性集成计算机902或其主板)、或可移除存储器。所公开的实施例的合适的可移除存储器的实例可包括安全数字(SD)卡、紧凑闪存(CF)卡、通用串行总线(USB)存储器棒等而实现。易失性存储器910包括高速缓存存储器或随机存取存储器(RAM)，其作为外部高速缓存存储器，并且还可以采用在多个实施例中的一个或多个所公开的存储器结构。通过说明而非限制的方式，RAM可以许多形式使用，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DDR SDRAM)、和增强型SDRAM(ESDRAM)等等。

计算机902还可以包括可移除/不可移除、易失性/易失性计算机存储媒介。图9示出，例如，碟盘存储914。碟盘储存914包括但不限于装置如：磁性碟盘驱动器、固态碟盘(SSD)、软碟盘驱动器、磁带驱动器、Jaz驱动器、Zip驱动器、LS-100驱动器、闪存卡、或存储棒。此外，碟盘储存914可包括储存媒介，其单独或组合于其他储存媒介，其包括但不限于光盘驱动器例如：紧凑碟盘ROM装置(CD-ROM)、CD可记录驱动器(CD-R驱动器)、CD可重写驱动器(CD-RW驱动器)或数字多功能碟盘ROM驱动器(DVD-ROM)。为便于碟盘储存914连接至系统总线908，一般使用诸如接口916的可移除或不可移除接口。可以理解，碟盘储存914可以储存关于用户的信息。这样的信息可以被储存在或提供到服务器或用户装置上运行的应用程序。在一个实施例中，用户可被通知(例如，透过输出装置936)的信息类型被储存到碟盘储存914或发送到服务器或应用程序。用户有机会以选择加入或选择退出具有这样收集或共享于服务器或应用程序(例如，透过输入装置928的输入)的信息。

但是应当理解的是，图9描述软件，其作为用户和在合适的操作环境900中描述的基本计算机资源之间的中介。这样的软件包括操作系统918。操作系统918，其可以储存在碟盘储存914上，其作用是控制和分配计算机902的资源。应用程序920通过操作系统918利用资源的管理，其透过例如启动/关闭处理表等的程序模块924、程序数据926，其储存于系统存储器906中或碟盘储存914上。但是应当理解，所要求保护的主题可以用各种操作系统或操作系统的组合来实现。

用户通过输入装置928输入命令或信息输入到计算机902。输入装置928包括，但不限于指向装置例如：鼠标、轨迹球、感应笔、触摸垫、键盘、话筒、操纵杆、游戏手把、卫星天线、扫描器、TV调节卡、数码相机、数码摄像机、网络摄像头等等。这些和其他输入装置经由接口端口930通过系统总线908连接到处理单元904。接口端口930包括例如：串行端口、并行端口、游戏端口、以及通用串行总线(USB)。输出装置936使用一些相同类型的端口作为输入装置928。因此，举例而言，USB端口可以用来提供输入到计算机902，并从计算机902向输出装置936输出信息。提供输出适配器934以说明存在一些输出装置，如显示器、扬声器、和打印机以及其他需要特别的适配器的输出装置。输出适配器934包括，透过列举方式但不限制，视频和声音卡，其提供输出装置936和系统总线908之间的连接手段。应当注意的是，其他装置或装置的装置同时提供输入和输出能力，例如远程计算机938。

计算机902可以在网络环境中操作使用逻辑连接至一或多个远程计算机，如远程计算机938。远程计算机938可以是个人计算机、服务器、路由器、网络PC、工作站、基于微处理器的电器、对等装置、智能电话、平板电脑、或其他网络节点，并且通常包括许多元件的描述相对于计算机902。出于简洁的目的，仅图示具有远程计算机938的存储器储存装置940。远程计算机938通过网络接口942逻辑连接到计算机902，然后经由通信连接944相连。网络接口942包括有线或无线通信网络，例如局域网络(LAN)和广域网络(WAN)和蜂巢网络。LAN技术包括光纤分散式数据接口(FDDI)、铜分散式数据接口(CDDI)、以太网、令牌环等。WAN技术包括但不限于点对点链接、电路切换交换网络(例如整合服务数字网络(ISDN)及其变体)、分组交换网络、以及数字用户线(DSL)。

通信连接944指的是用来将网络接口942连接到系统总线908的硬件/软件。虽然通信连接944被图示以清楚说明内部计算机902，其也可以是外部的计算机902。用于连接到网络接口942时必要的硬件/软件包括，仅作为示例用途，内部和外部技术，诸如：包括常规电话级数据机的数据机、电缆数据机和DSL数据机、ISDN适配器、以及有线和无线以太网卡、集线器、和路由器。

本公开的所说明的面向也可以被实施在分散式计算环境，其中某些任务是通过通信网络链接的远程处理装置而执行。在分散式计算环境中，程序模块或储存的信息、指令等可以位于本地或远程存储器储存装置中。

此外，可以理解，本文描述的各种部件可以包括电路，其可以包括元件和合适的值的电路元件，以实现本发明的各实施例。此外，可以理解的是许多各种组件可在一个或多个集成电路芯片上实现。例如，在一个实施例中，一组的组件可以在单个的IC芯片来实现。在其他实施例中，一或多个各别组件被制造或在单独的IC芯片实现。

如本文中所使用的，术语“组件”、“系统”、“架构”等意在指向计算机或电子相关的实体、或硬件、硬件和软件的组合、软件(例如，执行中的)、或固件。例如，组件可以是一或多个晶体管、存储单元、晶体管或存储器单元的配置、栅极阵列、可编程栅极阵列、专用集成电路、控制器、处理器、在处理器、物件上运行的编程，可执行、访问或接口于半导体存储器的程序或应用程序、计算机等，或其合适的组合。该组件可以包括可擦除编程(例如程序指令至少部分储存于可擦除存储器)或硬编程(例如，程序指令在制造时烧入不可擦除存储器)。

通过说明的方式，从存储器和处理器同时执行的程序可以是组件。如另一个示例，架构可包括电子硬件(例如，并行或串行晶体管)、处理指令和处理器的配置，其以适合的电子硬件配置的方式而实现的处理指令。另外，架构可以包括单个组件(例如，晶体管、栅极阵列等)或组件的配置(例如，晶体管的并行或串行配置、连接程序电路的栅极阵列、电源线、电性接地、输入信号线和输出信号线等等)。系统可以包括一个或多个组件，以及一或多个架构。示例性系统可以包括切换方块架构，其包括跨过输入/输出线且通过栅晶体管，以及电源、信号产生器、通信总线、控制器、I/O接口、位址寄存器等等。但是应当理解，某些重叠定义是可预期的，以及架构或系统可以是独立的组件、或另一个架构、系统的组件等。

除了上述之外，所公开的标的可以被实现为方法、设备、或是使用通常制造、编程或工程技术来产生硬体、固件、软件或其任何适当组合的制造制品，以控制电子装置来实现公开的标的。其中本文中使用的术语“设备”和“制造制品”意在包含电子装置、半导体装置、计算机、或可从任何计算机可读设备、载体、或媒介访问的计算机程序。计算机可读媒介可以包括硬件媒介或软件媒介。此外，该媒介可以包括非临时性媒介或传输媒介。在一个实例中，非临时性媒介可以包括计算机可读的硬件媒介。计算机可读硬件媒介的具体示例可包括但不限于：磁储存装置(例如，硬盘，软盘，磁条等)、光盘(例如，压缩光盘(CD)、数字多功能盘(DVD)等)、智能卡、和快闪存储器装置(例如，卡、棒、键驱动等)。计算机可读传输媒介可包括载波等。当然，本领域的技术人员将了解到在不偏离本发明标的的范围或精神下做出许多修改。

以上所描述的包括本发明的示例。当然，为了描述本发明，不可能描述组件或方法的每个可想到的组合，但本领域的通常技术人员可了解到，许多本发明的进一步组合和排列是可能的。因此，所公开的主题旨在涵盖落入本公开的精神和范围内的所有此类更改、修改和变化。此外，对于术语“包括”、“包含”、“含有”或“具有”的范围及其变体不论是被用于在详细说明或权利要求书中，此术语旨在是包容性的方式，其类似于术语“包括”的用法，如同其在权利要求中用作为连接词时所被解读的。

此外，单词“示例性”在本文中用于表示用作示例、实例或说明。本文中描述为“示例性”的任何面向或设计并不一定要被解释为较佳于或胜过其他面向或设计。而是，词语示例性的使用旨在以具体方式呈现概念。如本申请中使用的，术语“或”意在表示包括性的“或”而不是排他性的“或”。也就是说，除非另有指定，或从上下文清楚可见，“X使用A或B”旨在表示任何自然的包括性排列。也就是说，如果X使用A、X使用B、或X同时采用A和B，则“X采用A或B”能满足任何上述实例。此外，冠词“一”和“一个”用在本申请和所附权利要求书一般应被解释为表示“一或多个”，除非另有指定或从上下文中明确得知其针对于单数形式。

此外，详细说明中的一些部分已被呈现在在电子存储器的资料位元的演算法或程序操作中。这些程序说明或表示，是指这些本领域技术人员所使用的机制以有效地传达他们的工作实质给其他本领域中的知识同样熟练者。在此，一种工艺或程序一般来说是被设想为导致期望的结果的一系列自我一致的行为。该行为是那些需要物理量的物理操纵者。典型地，尽管非必要，这些量采用能够被存储、传输、组合、比较、和/或以其他方式操纵的电或磁信号的形式。

已经证明，主要出于公共使用的原因，这些信号意指位元、值、元素、符号、字符、术语、数字等。然而，应当记住，所有这些和类似的术语都将与恰当的物理量相关联并且仅仅是应用于这些量的方便的标签。除非特别声明，否则或可从前述讨论中明显推得，应该理解，在本公开的整体主题中，利用诸如处理、计算、复制、模仿、确定、或发送，以及类似的术语的讨论内容，指的是处理系统的动作及程序，或类似的消耗或工业电子装置或机器，其将信息或信号表示为在电子装置的电路、寄存器或存储器内的物理(电性或电子)量操作或转换成其它在机器或计算机系统存储器或寄存器或其他此信息储存、传送或显示装置内近似地表现为物理量的数据或信号。

在关于由上述组件、架构、电路、工艺程序等所执行的各种功能，所述用于描述这些组件的术语(包括提及的“手段”)都旨在对应于(除非特别指出)任何执行所述组件(例如，功能等效)的指定功能的元件，即使在结构上不等效于所公开的结构，其进行在此处说明的实施例示例面向中的功能。另外，虽然特定特征可能已经被相对于数个实例中的仅仅一个所公开，这些特征可以与其他实例的一或多个其它特征组合，这对于任何给定或特定的应用来说可能是期望的和有利的。也应理解，实施例包括系统，以及具有用于执行各种程序的动作或事件的计算机可执行指令的计算机可读媒介。

Claims (20)

1.一种存储器装置，包括：

衬底，其包括一个或多个互补金属氧化物半导体裝置；

在该衬底上形成的第一绝缘体层；以及

包括多个层的单片堆栈，其作为单片工艺的一部分而被制造在该第一绝缘体层上方，其中该多个层包括第一金属层、第二绝缘体层、和第二金属层，其中，该第一金属层被分割成由介电材料隔开的第一部分和第二部分，且其中，该第二金属层被分割成由绝缘材料隔开的第三部分和第四部分，且其中，电阻式存储器装置结构是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成在该第二绝缘体层内，该电阻式存储器装置结构实现为在第一端连接到该第一金属层的该第一部分并在第二端连接到该第二金属层的该第四部分的柱形装置，以及其中，该第一金属层的该第一部分电气连接到该第二金属层的该第三部分。

2.如权利要求1所述的存储器装置，其中，该单片堆栈是在铸造相容工艺的限制内所形成，并且该第一金属层和该第二金属层之间定义的距离等于该第二金属层和第三金属层之间的距离，在与该第二金属层的距离等于该定义的距离处形成该第三金属层，其中，该柱形装置包括以下至少之一：基底，其包括：p型多晶硅锗或p型多晶硅；电阻切换材料，其包括：矽子氧化物：SiOx，其中x的值在0.1和2之间、非化学计量的氧化物、金属氧化物、非晶硅或非晶硅锗；和包括银材料、铝材料、或铜材料的主动材料。

3.如权利要求1所述的存储器装置，其中，所述电阻式存储器装置结构是在摄氏450度或更低的温度下所制造。

4.如权利要求1所述的存储器装置，其中，该柱形装置包括支柱和套环，该支柱形成在该第一金属层的该第一部分上，其中，该套环包括两层材料且该套环在第一表面接触该第二金属层的该第四部分。

5.如权利要求4所述的存储器装置，其中，该两层材料的第一层材料包括接触该支柱的第一侧和接触该两层材料的第二层材料的第二表面的第二侧，其中该第二层材料的第一表面接触该第二金属层的该第四部分的第一表面，其中该第二层材料的第一表面和该第二表面位于该第二层材料的相对侧上。

6.如权利要求1所述的存储器装置，其中，该柱形装置包括包含导电材料的基底和在该基底上方包括切换材料的第一层以及在该第一层上方包含另一种导电材料的第二层。

7.如权利要求6所述的存储器装置，其中，至少满足以下其中一个：

该基底上方的该第一层包括第一厚度以及该第一层上方的第二层包括与该第一厚度不同的第二厚度；或

该基底的横截面具有第一周长，在该基底上方的该第一层或是在该第一层上方的该第二层的第二横截面具有第二周长，并且其中，该第一周长的长度比第二周长较小。

8.如权利要求1所述的存储器装置，其中，该柱形装置包括包含电阻切换材料的第一圆柱和包含主动材料的第二圆柱。

9.如权利要求1所述的存储器装置，其中，该柱形装置包含：包括矽锗的基底、包括SiOx的电阻切换材料、和包括银材料、铝材料、或铜材料的主动材料。

10.一种制造存储器装置的方法，包括：

制造一对金属层，其具有在其之间所定义的距离；以及

制造包括多个层的单片堆栈，其中，该制造是在该存储器装置的衬底的热预算内所进行的，并且堆栈高度小于或等于该定义的距离，该制造包括：

提供该衬底，其包括一个或多个互补金属氧化物半导体装置；

在该衬底上制造第一绝缘体层；

在该第一绝缘体层上方制造该对金属层的第一金属层且将该第一金属层形成为第一分段和第二分段；

在该第一金属层上方制造层间介电材料层且将该第一分段与该第二分段分开；

在该层间介电材料层中制造电阻式存储器装置结构，其包括形成柱形装置；

在该电阻式存储器装置结构上方制造该对金属层的第二金属层且将该第二金属层形成为第三分段和第四分段；以及

该第一金属层的该第一分段与该第二金属层的该第三分段通过电导体耦合。

11.如权利要求10所述的方法，其中，该方法是一个铸造相容工艺，并且还包括在与该第二金属层的距离等于该定义的距离处形成第三金属层。

12.如权利要求10所述的方法，其中，该制造该单片堆栈包括：在摄氏450度或更低的温度下制造该单片堆栈。

13.如权利要求12所述的方法，其中，该制造该单片堆栈包括：在摄氏400和450度之间的温度下制造该单片堆栈。

14.如权利要求12所述的方法，其中，该制造该单片堆栈包括：在摄氏350和400度之间的温度下制造该单片堆栈。

15.如权利要求12所述的方法，其中，该制造该单片堆栈包括：在摄氏300和350度之间的温度下制造该单片堆栈。

16.如权利要求10所述的的方法，其中，形成该柱形装置进一步包括沉积、图案化、和蚀刻材料层堆栈，该材料层堆栈包括导电基底层、在该导电基底层上方的电阻切换层、以及在该电阻切换层上方的第二导电层，并且进一步包括将该电阻切换层或该第二导电层形成为具有比该导电基底层的第二横截面面积更大的横截面面积。

17.一种存储器单元，包括：

衬底，其包括一个或多个互补金属氧化物半导体裝置；

在该衬底上形成的第一绝缘体层；以及

包括多个层的单片堆栈，其作为单片工艺的一部分而被制造在该第一绝缘体层上方，其中该多个层包括形成覆盖在该第一绝缘体层上的第一金属层且该第一金属层具有由介电材料隔开的第一金属分段和第二金属分段、形成在该第一金属层的该第一金属分段上的第一导电层、第二绝缘体层、和具有第三金属分段和第四金属分段的第二金属层，其中，电阻式存储器装置结构是形成在该第二绝缘体层内，且该电阻式存储器装置结构包括在该电阻式存储器装置结构的第一端与该第一金属层的该第一金属分段接触的第一导电层，且该电阻式存储器装置结构是形成为在该电阻式存储器装置结构的第二端与该第二金属层的该第四金属分段接触，其中该电阻式存储器装置结构是在该一个或多个互补金属氧化物半导体装置的热预算内的情况下形成，以及其中，该第一金属层的该第一金属分段电气连接到该第二金属层的该第三金属分段。

18.如权利要求17所述的存储器单元，其中，该电阻式存储器装置结构是在摄氏450度或更低的温度下所制造。

19.如权利要求17所述的存储器单元，其中，该电阻式存储器装置结构包括由该第一导电层体现的柱形装置，该柱形装置包括基底材料，该基底材料形成在该第一金属层的该第一金属分段上并与该第一金属层的该第一金属分段接触，该柱形装置包括形成在该基底材料上的套环，其中，该套环包括两层或更多层的材料，且该套环具有该电阻式存储器装置结构的该第二端，该第二端在该套环的第一表面接触该第二金属层的该第四金属分段。

20.如权利要求19所述的存储器单元，其中，该套环的第一层包括接触该柱形装置的第一侧和接触该套环的第二层的第二表面的第二侧，以及其中，该第一表面和该第二表面位于该套环的该第二层的相对侧上。

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