CN106104790B - 磁阻存储器件 - Google Patents

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Abstract

根据一个实施例，一种磁阻存储器件包括：衬底，其具有包括第一方向的第一表面；以及存储元件，每个存储元件具有可切换电阻。第一列存储元件不同于相邻第二列存储元件，所述第一列存储元件沿着所述第一方向排成行，所述第二列存储元件沿着所述第一方向在所述第一方向上的存储元件位置处排成行。

Description

磁阻存储器件
相关申请的交叉引用
本申请基于并要求2014年3月6日提交的第61/949,054号美国临时申请的优先权，此临时申请的所有内容在此引入作为参考。
技术领域
各实施例涉及磁阻存储器件。
背景技术
近年来，已建议各种新存储器作为闪存或动态随机存取存储器(DRAM)的备选存储器。这些存储器包括磁阻RAM(MRAM)。在新存储器中，MRAM能够在高速下操作并且能够相对容易地收缩。
附图说明
图1示出存储器件的存储单元的存储元件的布置的一个实例；
图2示出第一实施例的存储器件的存储单元的存储元件的布置的第一实例；
图3示出第一实施例的MTJ元件的结构；
图4示出第一实施例的存储器件的存储单元的存储元件的布置的第二实例；
图5示出俯视的第一实施例的第一实例的存储器件的图；
图6示出沿着图5的VI-VI线的图；
图7示出沿着图5的VII-VII线的图；
图8示出沿着图5的VI-VI线的图；
图9示出沿着图5的VII-VII线的图；
图10示出俯视的第一实施例的第三实例的存储器件的图；
图11示出俯视的第一实施例的第四实例的存储器件的图；
图12示出俯视的第一实施例的第五实例的存储器件的图；
图13示出沿着图12的XIII-XIII线的图；
图14示出沿着图12的XIV-XIV线的图；
图15示出沿着图12的XIII-XIII线的图；
图16示出沿着图12的XIV-XIV线的图；
图17示出俯视的用于参考的单元阵列的边界附近的图；
图18示出俯视的第二实施例的单元阵列的边界附近的图；
图19示出第二实施例并且用于参考的存储器件的一部分的布局；
图20至22示出俯视的第三实施例的第一实例的存储器件的一部分的图；
图23和24分别示出沿着图20的XXIII-XXIII线和XXIV-XXIV线的图；
图25和26示出俯视的第三实施例的第二实例的存储器件的一部分的图；
图27和28分别示出沿着图25的XXVII-XXVII线和XXVIII-XXVIII线的图；
图29和30示出俯视的第三实施例的第三实例的存储器件的一部分的图；
图31和32分别示出沿着图29的XXXI-XXXI线和XXXII-XXXII线的图；
图33示出俯视的第三实施例的第四实例的存储器件的一部分的图；
图34和35示出沿着图33的XXXIV-XXXIV线和XXXV-XXXV线的图；
图36示出俯视的第三实施例的第五实例的存储器件的一部分的图；
图37和38分别示出沿着图36的XXXVII-XXXVII线和XXXVIII-XXXVIII线的图；
图39至41示出俯视的第四实施例的第一实例的存储器件的一部分的图；
图42和43分别示出沿着图39至41的XLII-XLII线和XLIII-XLIII线的图；
图44示出俯视的第四实施例的第二实例的存储器件的一部分的图；
图45和46分别示出沿着图44的XLV-XLV线和XLVI-XLVI线的图；
图47至49示出俯视的第五实施例的第一实例的存储器件的一部分的图；
图50和51分别示出沿着图47至49的L-L线和LI-LI线的图；
图52示出俯视的第五实施例的第二实例的存储器件的一部分的图；
图53和54分别示出沿着图52的LIII-LIII线和LIV-LIV线的图；
图55至57示出俯视的第五实施例的第三实例的存储器件的一部分的图；
图58和59分别示出沿着图55至57的LVIII-LVIII线和LIX-LIX线的图；
图60示出俯视的第五实施例的第四实例的存储器件的一部分的图；
图61和62分别示出沿着图60的LXI-LXI线和LXII-LXII线的图；
图63至65示出俯视的第六实施例的第一实例的存储器件的一部分的图；
图66和67分别示出沿着图63至65的LXVI-LXVI线和LXVII-LXVII线的图；
图68示出俯视的第六实施例的第二实例的存储器件的一部分的图；
图69和70分别示出沿着图68的LXIX-LXIX线和LXX-LXX线的图；
图71至73示出俯视的第六实施例的第三实例的存储器件的一部分的图；
图74和75分别示出沿着图71至73的LXXIV-LXXIV线和LXXV-LXXV线的图；
图76示出俯视的第六实施例的第四实例的存储器件的一部分的图；
图77和78示出沿着图76的LXXVII-LXXVII线和LXXVIII-LXXVIII线的图；
图79是第七实施例的存储器件的一部分的电路图；以及
图80是第七实施例的第二实例的存储器件的第二实例的一部分的电路图。
具体实施方式
根据一个实施例，一种磁阻存储器件包括：衬底，其具有包括第一方向的第一表面；以及存储元件，每个存储元件具有可切换电阻。第一列存储元件不同于相邻第二列存储元件，所述第一列存储元件沿着所述第一方向排成行，所述第二列存储元件沿着所述第一方向在所述第一方向上的存储元件位置处排成行。
MRAM的存储单元的存储元件包括两个端子和在其间的磁性材料。通过在写入目标存储元件的两个端子之间传递电流，执行向存储单元的数据写入。开发和设计MRAM中的一个考虑事项是防止向写入目标存储元件之外的存储元件的错误写入。换言之，流经存储元件的电流导致磁场，该磁场可以以特定概率导致向非写入目标存储元件的错误写入。错误写入的概率依赖于存储元件的矫顽磁性(对外部磁场的耐受性)和磁场的大小。磁场的大小与写入目标存储元件和受影响的非写入目标存储元件之间的距离的倒数成比例。
另一方面，为了MRAM的高集成度，需要密集地布置存储元件。用于此的一种简单方法是减小存储元件之间的距离。但是，存储元件之间的距离越短，越容易发生错误写入，如上所述。另一方面，为了形成高容量MRAM，需要密集地布置存储元件。因此，必须密集地布置存储元件，同时确保相邻存储元件之间的距离尽可能大。
现在将参考附图描述各实施例。将使用相同参考标号指代具有基本相同功能和配置的组件，并且仅当需要时将进行重复描述。附图是示意性的。每个实施例示出用于具体化该实施例的技术理念的设备和方法，并且实施例的技术理念不将材料质量、形式、结构、组件布置等指定为以下内容。
(第一实施例)
图1示出存储元件100的布置的一个实例，并且示出俯视的存储元件的图。存储元件100被布置在由垂直相交的x轴和y轴组成的平面上，并且以有规律间隔A沿着x轴和y轴排成行。换言之，存储元件的最短间隔是A。存储元件100的这种以矩阵形式布置的一个原因是使关联互连的处理容易。存储元件100的这种布置导致最小模式区域，其以A2重复布置。
图2示出根据第一实施例的存储器件的存储单元的存储元件的布置的第一实例，并且示出俯视的存储元件1的图。存储元件1是这样的元件：其包括如将要描述的磁隧道结。存储元件1的布置包括多个列(即，在相同x轴坐标上沿着y轴的多组存储元件)，如图2中所示。在每列存储元件(存储元件列)中，存储元件1以有规律间隔A排成行。相比之下，来自相邻存储元件列的存储元件1并未沿着x轴排成行。而是，存储元件1位于三个列上的正六边形的顶点和中心处。然后，在由x轴和y轴组成的平面中填充这些正六边形。换言之，存储元件1位于蜂窝结构的顶点和中心处，该蜂窝结构沿着由x轴和y轴组成的平面延伸。
存储元件1位于六边形的顶点和中心处，并且因此在六边形中相邻的所有存储元件1具有相等间隔。同样，沿着由x轴和y轴组成的平面填充这些六边形，并且因此每个存储元件1与所有相邻存储元件1具有相等间隔。但是，当使用半导体制造工艺形成组件时，即当重复掩模的形成(其中在薄膜上具有开口并且蚀刻开口以便处理薄膜)时，可能发生意外掩模错位，如所属技术领域的技术人员公知的那样。这可能导致组件从预期位置移动。因此，本说明书和权利要求中指定的特定组件的位置还包括由于制造工艺的变化而从预期位置移动的位置。例如，存储元件1“位于正六边形的顶点和中心处”的描述不是严格要求，并且还包括存储元件1不可避免地移动。
偶数列中的存储元件1沿着x轴和y轴以矩阵形式布置，并且奇数列中的存储元件1以不同于偶数列的存储元件1的矩阵的矩阵形式布置，并且沿着x轴和y轴扩展。每个存储元件列的每个存储元件1不在连接两个相邻存储元件列的相同行(即，对准x轴)的存储元件的直线上。而是，布置存储元件1以使得特定存储元件列中的每个存储元件1位于沿着x轴的延伸部上，该延伸部始于相邻存储元件列中的两个相邻存储元件1之间的位置。此外，每个存储元件1与两个相邻存储元件列中的最近四个存储元件相距A。因此，每个存储元件1与两个相邻存储元件列中的两个最近存储元件1形成等边三角形，并且因此来自不同存储元件列的不同存储元件1沿着从x轴倾斜60度的直线排成行。
因为存储元件1的上述布置，x轴与以下直线平行：该直线连接经由中心相对的正六边形顶点(即，它们在对角线上)处的一对存储元件。此外，y轴与以下直线平行：该直线连接既不位于经由中心相对的正六边形顶点(即，它们在对角线上)处也不沿着正六边形的一个边邻接的两个存储元件。
存储元件1根据磁化状态以非易失方式存储数据，并且例如具有如图3中所示的结构。存储元件1包括两个磁性层FM和VM以及在其间的非磁性层NM。磁性层FM具有固定磁化方向，并且磁性层VM具有可变磁化方向。磁性层FM和VM沿着与层FM、NM和VM的界面相交的方向具有易磁化轴(由箭头所示)。磁性层FM和VM可以沿着层FM、NM和VM的界面具有易磁化轴。层FM、NM和VM设置在电极EA与EB之间。当磁性层FM和VM的磁化方向分别平行和反平行时，元件MTJ展现出最小和最大电阻。将展现出两个不同电阻的状态分别分配给具有两个值的数据。例如，磁性层FM和VM的磁化方向的平行和反平行分别与其中存储“0”和“1”位的状态关联。当电流IwP从磁性层VM流向磁性层FM时，磁性层FM和VM的磁化方向变成平行。相比之下，当电流IwAP从磁性层FM流向磁性层VM时，磁性层FM和VM的磁化方向变成反平行。对于数据读取，将电流Ir例如从电极EB向电极EA传递，并且存储元件1的电阻状态被确定。
图2涉及以下实例：其中相邻存储元件1具有的距离A与图1的网格之间的距离A相同。根据该实例，用于布置特定数量的存储元件1的区域减小到用于在图1实例中布置相同数量的存储元件1的区域的0.87倍。因此，使用图2的布置，在与用于图1的布置的区域相同的区域中，可以以更大间隔布置相同数量的存储元件1。图4示出这种实例，示出根据第一实施例的存储器件的存储单元的存储元件的布置的第二实例，并且示出俯视的存储元件1的图。在图4实例中，存储元件1的间隔是1.2A。根据图4实例，存储元件1之间的磁场的影响小于图2实例中的影响。
现在将参考图5至16描述具有图2和4的存储单元布置的结构的实例。图5至16示出第一实施例的存储器件的单元阵列的一部分。
图5示出俯视的第一实施例的第一实例的存储器件的图。图6和7分别示出沿着图5的VI-VI线和VII-VII线的截面。如图5至7中所示，例如在半导体衬底11的表面中形成浅沟槽隔离(STI)的元件隔离绝缘体12。元件隔离绝缘体环绕有源区域13以便划分有源区域13。有源区域13沿着y轴具有矩形形状。有源区域13在表面中包括单独源极/漏极区域14。
衬底11还在表面中具有栅电极15。栅电极15是所谓的埋栅电极，并且具体地说，被掩埋在衬底11的表面处的沟槽中并且在沟槽表面上具有插入的栅极绝缘体(未示出)。当在本说明书中将特定区域(例如，沟槽)描述为“被掩埋”时，不一定意味着该区域被完全掩埋。而是，如所属技术领域的技术人员理解的，“要被掩埋”包括以下区域：其意欲被掩埋但部分未被掩埋或者在其间插入其它材料。
栅电极15以沿y轴的相等间隔沿着x轴延伸。栅电极15也称为字线。在两侧的一对源极/漏极区域14之间的部分中，每个栅电极15与这些源极/漏极区域14形成金属氧化物半导体场效应晶体管(MOSFET)。两个相邻栅电极15形成一对，并且两个相邻栅电极对之间的栅电极15b被固定到特定电位、电隔离两侧的栅电极15、并且不形成单元晶体管。当与栅电极15b区分时，以下将栅电极15b之外的栅电极称为栅电极15a。
在本说明书中，当参考标号的第一元素是数字或字母并且其第二元素是具有或没有连字符或下划线的字母或数字时，第二元素将相同种类的第一元素彼此区分开。当多个第一元素不需要彼此区分时，使用没有第二元素的描述并且该描述指具有第一元素的所有参考标号。
在图2和4中所示的布置中，存储元件1沿着z轴在衬底11的上方形成。每个存储元件1在底部耦合到接触插塞(plug)26的顶部。每个接触插塞26在底部与源极/漏极区域14接触。单元晶体管和存储元件形成存储单元，该单元晶体管包括在特定栅电极15两侧的一对源极/漏极区域，该存储元件电耦合到该对源极/漏极区域中的一个。使作为存储单元中的单元晶体管的一部分的栅电极15的电位为高，以便接通该单元晶体管以选择包括该单元晶体管的存储单元。
在存储元件1的上方，导电材料的位线21和源极线22延伸。相邻位线21和源极线22形成一对。一组这种位线21和源极线22对在沿着z轴的有源区域13的上方沿着y轴延伸，以一间隔沿着x轴排成行，并且位于相同级别(互连层)。位线21和源极线22是存储单元与读取电路和写入电路之间的电路径。在写入期间，将选定一对位线21和源极线22的一个电耦合到电流源，并且将另一个位线22电耦合到电流汇(current sink)。从电流源流向电流汇的电流流经存储元件1，并且存储元件1根据电流方向获得电阻状态。在读取期间，将选定位线21耦合到包括读出放大器的读取电路。
对于源极线22，设置导电材料的接触插塞24。针对单个源极线22设置多个接触插塞24，并且沿着y轴沿对应源极线22将接触插塞24排成行。每个接触插塞24在顶部与对应源极线22的底部接触，并且在底部与源极/漏极区域14接触。每个接触插塞24位于两个栅电极15b之间的一对栅电极15a之间。每个接触插塞24将包括已耦合的源极/漏极区域14的单元晶体管耦合到对应源极线22。当接通单元晶体管时，将包括该单元晶体管的存储单元电耦合到源极线22。
为了在图2和4的布置中设置存储元件1，将存储元件1从位线21与栅电极15a的交叉点处移动，具体如下所示。位线21位于两个相邻存储元件列之间，每个存储元件列是一组存储元件1，这些存储元件1在相同x轴坐标上并且沿着y轴排成行。换言之，两个相邻存储元件列中的一个在第一侧沿着位线21延伸，并且另一个在与第一侧相对的第二侧沿着位线21a延伸。
此外，沿着两个栅电极15b之间的栅电极15a-1和15a-2，定位沿着x轴排成行的两组相邻存储元件(它们称为存储元件行)。换言之，两个相邻存储元件行中的一个在第一侧沿着栅电极15a-1延伸，并且另一个在与第一侧相对的第二侧沿着栅电极15a-1沿着x轴延伸。此外，当俯视时(即，在图5中)，每个存储元件1与单个栅电极15a和单个位线21部分重叠。
使用存储元件1、位线21和栅电极15的这种布置，可以将存储元件1、位线21和栅电极15的相互关系描述如下。即，当参考图5时，与栅电极15a-1重叠的每个存储元件1-1在对应位线21与栅电极15a-1的交叉点附近，并且从交叉点向左上方移动。与栅电极15a-2重叠的每个存储元件1-2在对应位线21与栅电极15a-2的交叉点附近，并且从交叉点向右下方移动。存储元件1-1和1-2可以分别从相应交叉点向右上方和左下方移动。此外，位线21位于两个存储元件1-1之间，这两个存储元件1-1既不位于经由正六边形中心相对的一对顶点处也不沿着正六边形的一个边邻接，并且存储元件1-2在正六边形的中心处。
每个存储元件1还在顶部耦合到过孔插塞27的底部。每个过孔插塞27在顶部耦合到单个位线21的底部。如上所述，存储元件1从位线21的中心大幅度地移动，并且将位线21仅与小区域重叠。因此，每个过孔插塞27具有平面形状，该平面形状沿着位线21的宽度(即，沿着x轴的长度)延伸以便将对应存储元件1耦合到位线21。具体地说，过孔插塞27具有椭圆形状，该椭圆形状沿着x轴方向长度的长度长于位线21的宽度。
使用这种布置，可以将单个单位区域31定义如下。单位区域31是重复以便形成存储单元阵列的组件。单位区域31包括栅电极15a-1和15a-2、位线21、源极线22、两个存储元件1-1和1-2、接触插塞26和24以及过孔插塞27。
图8和9示出第一实施例的第二实例的存储器件，并且分别示出沿着图5的VI-VI和VII-VII线的截面。在第二实例中，位线21和源极线22与第一实例相比位于不同级别(互连层)，即源极线22在位线21上面的级别。
图10示出俯视的第一实施例的第三实例的存储器件的图。图10的存储元件1的布置从图2和5的布置旋转90度。在图10实例中，每个位线21与单个存储元件列重叠。这与图5的第一实例形成对照，在第一实例中单个位线21与两个存储元件列重叠。在图10实例中，单位区域31包括位线21、源极线22、三个栅电极15a-11、15a-12和15a-13、两个存储元件1-11和1-12以及关联的插塞。每个存储元件1在位线21与栅电极15a的交叉点附近，并且沿着y轴从交叉点向上移动以便与位线21和栅电极15a部分重叠。同一存储元件列中的两个相邻存储元件1-1和1-2分别与排成行的两个栅电极15a-11和15a-13重叠，并且在栅电极15a-11和15a-13之间具有单个栅电极15a-11。接触插塞24在栅电极15a-12与源极线22的交叉点附近，并且从交叉点向左上方移动以便与栅电极15a-12和源极线22部分重叠。存储元件1与位线21重叠，并且因此存储元件1与位线21之间的过孔插塞27无需像过孔插塞27a那样是椭圆形状。
存储元件1在从x轴倾斜60度的直线上排成行，如上所述。因此，可以构想使栅电极15a倾斜60度，以便沿着从x轴倾斜60度的直线对齐排成行的多组存储元件1(存储元件组)。图11示出这种实例，并且示出俯视的第一实施例的第四实例的存储器件的图。另外在图11实例中，存储元件1的布置从图2和5的布置旋转90度，与图10实例中一样。因此，栅电极15a从x轴倾斜30度。两个相邻栅电极15a-21和15a-22形成一对。存储元件组在第一侧沿着栅电极15a-21延伸，并且另一个存储元件组在与第一侧相对的第二侧沿着栅电极15a-22延伸。存储元件组与对应栅电极15a部分重叠。
位线21和源极线22可以在相同级别或不同级别。
图12示出俯视的第一实施例的第五实例的存储器件的图。图13和14分别示出沿着图12的XIII-XIII和XIV-XIV线的截面。第五实例类似于第四实例，并且在第五实例中，沿着y轴划分有源区域13(例如图12的有源区域13)以便导致供应沿着栅电极15a-31排成行的多个有源区域13。不同于第四实例，在每个存储元件组间区域(沿着从x轴倾斜60度的直线排成行的多组存储元件1)中设置沿着从x轴倾斜60度的直线排成行的一组源极线接触插塞24(插塞组)。每个有源区域13具有平行四边形形状。平行四边形的一对平行边沿着y轴延伸，并且另一对边沿着栅电极15a-31延伸。每个栅电极15a-31在沿着该栅电极15a-31排成行的有源区域13的中心附近经过。每个栅电极15a-31位于插塞组与存储元件组之间，在该栅电极15a-31的第一侧与存储元件1部分重叠，并且在第二侧与接触插塞24部分重叠。
图15和16示出第一实施例的第六实例的存储器件，并且分别示出沿着图12的XIII-XIII和XIV-XIV线的截面。在第六实例中，位线21和源极线22与第五实例相比在不同级别(互连层)，即源极线22在位线21以上的级别。
如上所述，根据第一实施例，布置存储元件1以便位于正六边形的顶点和中心处，并且因此所有相邻存储元件1具有相等间隔。使用这种布置，用于布置特定数量的存储元件1的区域减小到用于在图1实例中布置相同数量的存储元件1的区域的0.87倍。这允许实现更小的存储单元阵列。此外，第一实施例的存储元件1的布置能够在用于图1布置的相同区域中，以更大间隔放置相同数量的存储元件1。换言之，能够在相同区域中放置与图1同样多的存储元件，并且存储元件之间的影响减小。
(第二实施例)
第二实施例基于第一实施例，并且尤其基于第一实施例的第四、第五或第六实例。
根据第一实施例的第四至第六实例，栅电极15从x轴倾斜30度。因此，单元阵列的形状(即，连接单元阵列的边界的线)是平行四边形。这可以通过将示出部分单元阵列的图11和12延伸到完整单元阵列来理解。第二实施例基于使用此类形状的单元阵列。
如上所述，将存储单元选择性地耦合到读取电路和写入电路。为此，将特定位线21和源极线22电耦合到读取电路或写入电路，以便在选定存储单元与读取或写入电路之间形成电路径。对于位线21和源极线22的这种选择性连接，在存储器件1中设置位线和源极线控制器。位线和源极线控制器包括开关电路，并且使用开关电路将由来自外部的地址信号指定的单个位线21和单个源极线22分别耦合到全局位线和全局源极线。全局位线指位线21与读取和写入电路之间的路径的一部分，并且全局源极线指源极线22与读取电路和写入电路之间的路径的一部分。
如图17中所示，位线和源极线控制器中的开关电路(列开关电路)可以设置在单元阵列102的外围。单元阵列102中的位线103和源极线104从单元阵列102离开并进入列开关电路101。经由列开关电路101的区域中的接触插塞106，将位线103和源极线104耦合到有源区域105，尤其是源极/漏极区域。对于接触插塞106的位置没有特殊要求，只要将位线103和源极线104耦合到有源区域105以便确保存储器件的正常操作即可。因此，位线103和源极线104的区域107(其包括从单元阵列102的边界到接触插塞106的位置的部分)除了用于正常操作之外，在任何方面都没有贡献。因此，如果可以移除该部分，则可以减小列开关电路101的区域。
基于此，在第二实施例中，试图减小列开关电路的区域，方式为：在列开关电路中使用接触插塞的特定布置并且与第一实施例相组合。
图18示出俯视的根据第二实施例的存储器件的图，并且尤其示出单元阵列31与位线和源极线控制器的列开关电路32之间的边界附近。单元阵列31具有平行四边形形状，其中一对相对边沿着y轴，如上所述。例如，能够使用第一实施例的第四、第五或第六实例实现这种形状的单元阵列31。在这种情况下，剩余一对斜边沿着栅电极15延伸，即从x轴倾斜30度，并且不与x轴或y轴平行。
位线和源极线控制器控制位线21和源极线22，并且包括列开关电路32。列开关电路32包括开关电路，并且使用开关电路将由来自外部的地址信号指定的单个位线21和单个源极线22分别耦合到全局位线和全局源极线。将全局位线和全局源极线耦合到读取电路和写入电路。列开关电路32的每个开关电路例如包括MOSFET。列开关电路32还包括沿着x轴延伸的栅电极41。栅电极41例如设置在衬底11的上方。栅电极41可以被掩埋在衬底11中。
列开关电路32进一步包括有源区域13。有源区域13在表面中包括源极/漏极区域(未示出)。单个栅电极41及其两侧的一对源极/漏极区域形成晶体管作为开关电路。
位线21和源极线22沿着y轴从单元阵列31离开以便进入列开关电路32中。位线21和源极线22在底部耦合到接触插塞44的顶部。接触插塞44的底部与有源区域13接触，尤其与有源区域13中的源极/漏极区域接触。
如上所述，从单元阵列31的边界到接触插塞44的位置的位线21和源极线22的部分(其称为接头部分(tap section))除了位线21、源极线22与接触插塞44之间的电连接之外，未提供显著优点。因此，做出调整位线21和源极线22的这些接头部分的尝试。具体地说，沿着单元阵列31的斜边(更具体地说，在从x轴倾斜30度的直线上)布置接触插塞44。因此，一组接头部分沿着单元阵列31的斜边形成方便的形状。利用这一点，沿着y轴部分移除每个接头部分，但在接触插塞44正下方的部分除外。具体地说，因此，接头部分具有必需的最小长度。接头部分的减小将降低位线21和源极线22的电阻。
根据接头部分的减小，还在左下方部分地移除有源区域13以便具有被剪切左下角的形状。具体地说，根据单元阵列31的轮廓，在左下方部分地移除有源区域13，但足够用于与接触插塞44连接的区域除外。这导致斜边从x轴倾斜30度的有源区域13。图18示出连接有源区域13的上边和右边的边也从x轴倾斜30度；但是这不是必须的。
使用接头部分和有源区域13的这种形状，列开关电路32具有被剪切左下角的形状，并且具有与单元阵列31的斜边相同的角度。利用这一点，沿该斜边布置单元阵列31。这恰好对应于移除图17实例的不必要区域107。
使用上述布置，所有接头部分沿着y轴具有相同长度。此外，单元阵列31位于栅电极15的延伸部上。这与图17实例形成对照。在图17实例中，列开关电路101是矩形，并且基于此，单元阵列不位于栅电极108的延伸部上。
在图18中所示的单元阵列31的相对侧的列开关电路32还可以具有与图18相同的结构。具体地说，修改在单元阵列31下方的列开关电路32的形状以便与单元阵列31的下边对齐，并且列开关电路32具有被剪切右上角的形状。这可以从图19中的视图很容易地可视和直观地理解。图19(a)示出第二实施例的存储器件的一部分的布局。
如图19(a)中所示，单元阵列31具有沿着y轴的一对边和一对斜边。此外，在单元阵列31上方的列开关电路32具有被剪切左下角的形状以便与单元阵列31的上斜边对齐。在单元阵列31下方的列开关电路32被剪切右上角以便与单元阵列31的下斜边对齐。使用这种布局，第二实施例的存储器件的整个区域(即，图19(a)中所示的所有组件的区域总和)远小于图19(b)布局的整个区域，图19(b)布局具有矩形列开关电路101和单元阵列102。可以理解，图19(a)的布局对应于图19(b)的布局，并且单元阵列31进入列开关电路101过去所在的位置。注意，图19的组件46和109是控制栅电极15的字线控制器。
如上所述，根据第二实施例，单元阵列31具有不与x轴或y轴平行的斜边，并且一个或多个列开关电路32具有被剪切角的形状以便与斜边对齐。因此，可以移除除了用于正常操作之外没有贡献的列开关电路32的部分，以便在维持正常操作的同时减小列开关电路32的区域。
(第三实施例)
第三实施例基于位于正六边形的顶点和中心处的存储元件1的布置，如第一实施例中那样。
图20至22示出俯视的第三实施例的第一实例的存储器件的一部分的图。图20至22中的存储元件1的布置从图2和5的布置旋转90度，如图10等中那样。图20示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、接触插塞24和在其间的组件。图21主要示出高于图20的层中的组件，并且示出接触插塞24、存储元件1和在其间的组件。图22主要示出高于图21的层中的组件，并且示出存储元件1、位线21和在其间的组件。图23和24分别示出沿着图20至22的XXIII-XXIII线和XXIV-XXIV线的图。
沿着z轴在衬底11的上方，在从图2和4的存储元件1的布置旋转90度的方向上布置存储元件1。因此，存储元件1沿着y轴排成行并且被布置成列。
栅电极15沿着y轴延伸，以一间隔沿着x轴排成行，并且在存储元件列之间延伸。栅电极15设置在衬底11的表面中的元件隔离绝缘体12中，并且在顶部覆盖有帽形绝缘体17。具体地说，栅电极15和帽形绝缘体17设置在元件隔离绝缘体12中，并且在其间具有栅极绝缘体18。栅电极15由相应栅极绝缘体18和相应帽形绝缘体17环绕。帽形绝缘体17在两侧覆盖有相应栅极绝缘体18，并且在相应栅电极15的顶部与衬底11的表面之间延伸。为了使这些图清晰，图20至23未示出帽形绝缘体17。
位线21和源极线22沿着x轴延伸。位线21沿着z轴位于源极线22的上方，位线21和源极线22在由x轴和y轴组成的平面(即，xy平面)中重叠，并且重叠的一个位线21和一个源极线22形成一对。在xy平面中，位线和源极线对以一间隔沿着y轴排成行。因此，位线和源极线对被布置成行。在xy平面中，位线21和源极线22在沿着x轴排成行的存储元件1的附近或者与其部分重叠。
有源区域13(13_1和13_2)彼此独立，由元件隔离绝缘体12划分和环绕，并且在xy平面中具有矩形形状。在xy平面中，有源区域13沿着连接相应两个特定存储元件1的附近区域的方向延伸。细节如下所示。在正六边形顶点处的存储元件1中，在两个对角线(它们经过六边形的中心并且不与y轴平行)中的一个上的两个存储元件1(例如，存储元件1_11和1_12)形成一对。因此，为了在该对存储元件1附近的下方的区域上延伸，一个有源区域13沿着xy平面延伸。因此，有源区域13不与x轴或y轴平行。在xy平面中，在一对存储元件1上延伸的有源区域13在该对存储元件1之间的存储元件1(即，在正六边形中心处的存储元件1，该正六边形在其顶点处具有存储元件对)附近的下方或者与其部分重叠。
多个有源区域13沿着x轴排成行，从而形成行。在每行有源区域(有源区域行)中，有源区域13具有有规律间隔，并且例如在沿着y轴的方向上在其两端彼此面对。具体地说，在xy平面中，两个有源区域13在沿着y轴排成行的相应两个存储元件1附近的下方或者与其部分重叠。沿着x轴的一组有源区域13沿着z轴位于源极线22的下方，沿着z轴与在其上方的该源极线22和位线21两者具有对应性，并且电耦合到该对应源极线和位线对。
在x轴上的(其中心的)位置或坐标中，特定有源区域行中的有源区域13不同于相邻有源区域行中的有源区域13。因此，偶数行中相应有源区域13在x轴中的位置与奇数行中相应有源区域13在x轴中的位置不同。例如，属于两个相应相邻行并且彼此面对的两个有源区域13中的一个在排成行的第一至第四列中的第一至第三列(或者沿着y轴排成行的多组存储元件1)上延伸，并且另一个在第二至第四列上延伸。
每个有源区域13在邻接的至少两个栅电极15上延伸，并且由这两个栅电极穿透以便划分为三个部分。在由两个栅电极15划分的每个有源区域13的三个部分中，形成源极/漏极区域14。在两侧的一对源极/漏极区域14之间的部分中，每个栅电极15与这些源极/漏极区域14形成单元晶体管。将每个有源区域13的各部分的中部耦合到接触插塞24的底部。接触插塞24在顶部耦合到源极线22。每个接触插塞24在xy平面中位于两个相邻栅电极之间。
每个有源区域13需要在一端(源极/漏极区域14)经由存储元件1电耦合到对应位线21，并且在另一端(源极/漏极区域14)经由另一个存储元件1电耦合到该位线21。但是，某些有源区域13在xy平面中在其每一端不与对应位线21和对应存储元件1重叠，如可以从图中看到的那样。为了解决该问题，接触插塞26和过孔插塞27具有允许电连接有源区域13、位线21和存储元件1的形状和布置。细节如下所示。
在一组所有其它行中，例如在偶数行中，在xy平面中每个有源区域13_1在两端中的一端(例如，在右侧)与接触插塞26_11重叠。例如，接触插塞26_11在xy平面中与有源区域13_1的第一端的上部重叠。接触插塞26_11进一步在xy平面中与存储元件1_11的上部重叠。在存储元件1_11与对应位线21_11之间，设置过孔插塞27_11。过孔插塞27_11耦合到存储元件1_11和位线21_11，在xy平面中与存储元件1_11和位线21_11重叠，并且位于两个栅电极15之间。使用存储元件1_11、接触插塞26_11和过孔插塞27_11的这种形状和布置，经由存储元件1_11将有源区域13_1的第一端电耦合到位线21_11。
有源区域13_1的第二端(例如，在左侧)在xy平面中与接触插塞26_12重叠。例如，接触插塞26_12在xy平面中与有源区域13_1的第二端的下部重叠。接触插塞26_12进一步在xy平面中与存储元件1_12的上部重叠。存储元件1_12在xy平面中与非对应位线21_12部分重叠。在存储元件1_12与对应位线21_11之间，设置过孔插塞27_12。过孔插塞27_12耦合到存储元件1_12和位线21_11，在xy平面中与存储元件1_12和位线21_11重叠，并且位于两个栅电极15之间。使用存储元件1_12、接触插塞26_12和过孔插塞27_12的这种形状和布置，经由存储元件1_12将有源区域13_1的第二端电耦合到位线21_11。
沿着位线21_11，重复设置多组这种有源区域13_1、对应存储元件1_11和1_12、接触插塞24、26_11和26_12以及过孔插塞27_11和27_12。
在一组所有其它行(包括与有源区域13_1所属的行不同的行)中，例如在奇数行中，在xy平面中每个有源区域13_2在两端中的一端(例如，在右侧)与接触插塞26_13重叠。例如，接触插塞26_13在xy平面中与有源区域13_2的第一端的上部重叠。接触插塞26_13进一步在xy平面中与存储元件1_13重叠。在存储元件1_13与位线21_12之间，设置过孔插塞27_13。过孔插塞27_13耦合到存储元件1_13和位线21_12，在xy平面中与存储元件1_13和位线21_12重叠，并且位于两个栅电极15之间。使用存储元件1_13、接触插塞26_13和过孔插塞27_13的这种形状和布置，经由存储元件1_13将有源区域13_2的第一端电耦合到位线21_12。
有源区域13_2的第二端(例如，在左侧)在xy平面中与接触插塞26_14重叠。例如，接触插塞26_14在xy平面中与有源区域13_2的第二端的下部重叠。接触插塞26_14进一步在xy平面中与存储元件1_14的下部重叠。在存储元件1_14与对应位线21_12之间，设置过孔插塞27_14。过孔插塞27_14耦合到存储元件1_14和位线21_12，在xy平面中与存储元件1_14和位线21_12重叠，并且位于两个栅电极15之间。使用存储元件1_14、接触插塞26_14和过孔插塞27_14的这种形状和布置，经由存储元件1_12将有源区域13_2的第二端电耦合到位线21_12。
沿着位线21_12，重复设置多组这种有源区域13_2、对应存储元件1_13和1_14、接触插塞24、26_13和26_14以及过孔插塞27_13和27_14。
过孔插塞27还促进不同于上述存储元件1的存储元件1与位线21之间的连接。具体地说，过孔插塞27_11耦合沿着y轴与存储元件1_11相邻的存储元件1_15和位线21_11，并且在xy平面中与存储元件1_15和位线21_11重叠。存储元件1_15在左侧对应于存储元件1，即与存储元件1_11电耦合到的有源区域13_1在同一行的另一个有源区域13的存储元件1_12。
过孔插塞27_12耦合沿着y轴与存储元件1_12相邻的存储元件1_16和位线21_11，并且在xy平面中与存储元件1_16和位线21_11重叠。存储元件1_16在右侧对应于存储元件1，即与存储元件1_12电耦合到的有源区域13_1在同一行的另一个有源区域13的存储元件1_11。
过孔插塞27_13耦合沿着y轴与存储元件1_13相邻的存储元件1_17和位线21_12，并且在xy平面中与存储元件1_17和位线21_12重叠。存储元件1_17在左侧对应于存储元件1，即与存储元件1_13电耦合到的有源区域13_2在同一行的另一个有源区域13的存储元件1_14。
过孔插塞27_14耦合沿着y轴与存储元件1_14相邻的存储元件1_18和位线21_12，并且在xy平面中与存储元件1_18和位线21_12重叠。存储元件1_18在右侧对应于存储元件1，即与存储元件1_14电耦合到的有源区域13_2在同一行的另一个有源区域13的存储元件1_13。
有源区域13在xy平面中的角度仅需要具有允许有源区域13的两端通过接触插塞24和26以及过孔插塞27电耦合到存储元件1的值，并且不限于图20至24的实例。有源区域13与x轴之间的角度θ依赖于位线21和栅电极15的大小和间距。
根据上述布局，当与图1相比时，单个单元的大小如下所示。在图1实例中，单个单元的大小沿着y轴的长度与沿着x轴的长度之比是1:1。相比之下，在第三实施例中，单个单元的大小沿着y轴的长度与沿着x轴的长度之比是1:0.866。
如上所述，根据第三实施例，布置存储元件1以便位于正六边形的顶点和中心处，并且因此所有相邻存储元件1具有相同间隔，如第一实施例中那样。由于此原因，可以获得与第一实施例相同的优点。此外，第三实施例的有源区域13、位线21、源极线22、接触插塞24、26以及过孔插塞27还允许连接有源区域13、存储元件1、位线21以及源极线22。
可以在有源区域13与位线21之间包括附加层。现在将描述这种实例。图25和26示出俯视的第三实施例的第二实例的存储器件的一部分的图。图25示出接触插塞26、源极线22和在其间的组件。图26示出高于图25的层中的组件，并且示出存储元件1、位线21和在其间的组件。图27和28分别示出沿着图25和26的XXVII-XXVII线和XXVIII-XXVIII线的图。
在第二实例中，除了第一实例中的组件、布置和连接之外，在接触插塞26与存储元件1之间设置导电层51。每个导电层51在两侧与接触插塞26和存储元件1接触。此外，每个导电层51在xy平面中位于两个栅电极15之间，并且例如与两个栅电极15重叠。此外，每个导电层51在沿着x轴排成行的相应两个列中的一组(两个)存储元件1的两端，沿着y轴延伸。例如，每个导电层51具有这样的大小：该大小包含单个接触插塞26和在xy平面中电耦合到该接触插塞的单个存储元件1。这种导电层51能够稳定地电耦合接触插塞26和存储元件1。具体地说，能够避免接触插塞26和存储元件1的位置从预期位置移动以导致应耦合到彼此的接触插塞26和存储元件1对之间的接触区域的显著改变。能够通过导电层51抑制由于接触区域改变而导致的这种性质变化或者由于没有接触而导致的缺陷。
图29和30示出俯视的第三实施例的第三实例的存储器件的一部分的图。图29示出接触插塞26、导电层52和在其间的组件。图30主要示出高于图29的层中的组件，并且示出存储元件1、位线21和在其间的组件。图31和32分别示出沿着图29和30的XXXI-XXXI线和XXXII-XXXII线的图。
在第三实例中，除了第二实例中的组件、布置和连接之外，在存储元件1与过孔插塞27之间设置导电层52。每个导电层52在两侧与存储元件1和过孔插塞27接触。每个导电层52在xy平面中位于两个栅电极15之间，并且例如与两个栅电极15重叠。此外，每个导电层52在沿着y轴排成行并且耦合到同一位线21的两个存储元件1上方，沿着y轴延伸。例如，每个导电层52与对应两个存储元件1中的一个部分重叠并且与另一个部分重叠。假设导电层52消除了以下操作的必要性：过孔插塞27在沿y轴排成行的存储元件1的对应对上方在xy平面中延伸。例如，每个过孔插塞27以基本相同的距离，从沿着对应位线21的y轴的中心延伸到沿着y轴的两侧，并且具有的y轴长度短于图20至24实例中的过孔插塞27的y轴长度。假设导电层52能够减小过孔插塞27的y轴长度，这又能够降低过孔插塞27无意间与位线21(其不应与该过孔插塞27耦合)接触的可能性。
图33示出俯视的第三实施例的第四实例的存储器件的一部分的图，并且示出接触插塞26、位线21和在其间的组件。图34和35分别示出沿着图33的XXXIV-XXXIV线和XXXV-XXXV线的图。第四实例的存储器件对应于第二和第三实例的组合，并且具体包括导电层51和52。根据第四实例，能够获得第二和第三实例的优点。
图36示出俯视的第三实施例的第五实例的存储器件的一部分的图，并且示出接触插塞26、位线21和在其间的组件。图37和38分别示出沿着图36的XXXVII-XXXVII线和XXXVIII-XXXVIII线的图。除了第四实施例中的组件、布置和连接之外，第五实例的存储器件包括附加层。具体地说，第五实例的存储器件在存储元件1与导电层52之间包括导电层53。导电层53例如在xy平面中具有与存储元件1的顶部大小基本相同的大小。根据第五实例，能够获得第二和第三实例的优点。此外，根据第五实例，能够保护存储元件1的顶部免于在存储器件制造时暴露在特定过程中。具体地说，例如，在绝缘体中蚀刻导电层52的孔以便形成导电层52。防止该蚀刻无意间到达存储元件1。导电层53能够用于导电层51或导电层52的组合，而不是导电层51和52两者(第五实例属于这种情况)。具体地说，导电层51、52和53的任意组合都是可能的。
(第四实施例)
第四实施例基于位于正六边形的顶点和中心处的存储元件1的布置，如第一实施例中那样。第四实施例还涉及这样的结构：其中第三实施例的存储元件1的布置的方向在xy平面中旋转90度。
图39至41示出俯视的第四实施例的第一实例的存储器件的一部分的图。图39至41的存储元件1的布置从图2和5的布置旋转90度，如图10等中那样。图39示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、接触插塞24和在其间的组件。图40主要示出高于图39的层中的组件，并且示出衬底11的表面、存储元件1和在其间的组件。图41主要示出高于图40的层中的组件，并且示出源极线22、位线和在其间的组件。图42和43分别示出沿着图39至41的XLII-XLII线和XLIII-XLIII线的图。
沿着z轴在衬底11的上方，在从图2和4的存储元件1的布置旋转90度的方向上布置存储元件1。因此，存储元件1沿着y轴排成行，并且被布置成列。
栅电极15沿着x轴延伸，以一间隔沿着y轴排成行，并且在存储元件行之间延伸。栅电极15设置在衬底11的表面中的元件隔离绝缘体12中，在其间具有栅极绝缘体18，并且在顶部覆盖有帽形绝缘体17，如第三实施例中那样。
源极线22(22_1和22_2)沿着z轴位于衬底11的上方，沿着y轴延伸，以一间隔沿着x轴排成行，并且在存储元件列之间延伸。源极线22包括源极线22_1和22_2，它们沿着x轴交替布置。
有源区域13彼此独立，由元件隔离绝缘体12划分和环绕，并且在xy平面中具有矩形形状。在xy平面中，有源区域13在连接两个特定存储元件1的附近区域的方向上延伸。细节如下所示。在正六边形顶点处的存储元件1中，在六边形的对角线(其不沿着y轴延伸或者经过中心)上的两个存储元件1(例如存储元件1_21和1_23)形成一对。沿着z轴在这样一对存储元件1附近的下方的区域上延伸的方向中，有源区域13延伸。因此，有源区域13不与x轴或y轴平行。
有源区域13(13_1和13_2)沿着y轴排成行以便形成列。在每列有源区域(有源区域列)中，有源区域13具有有规律的间隔，并且例如在沿着x轴的方向在其两端彼此面对。在y轴上(其中心的)的位置或坐标中，特定有源区域列中的有源区域13不同于相邻有源区域列中的有源区域13。
有源区域13包括有源区域13_1和13_2。有源区域13_1以一间隔沿着源极线22_1排成行。在沿着z轴的两个特定存储元件1附近的下方的区域上，每个有源区域13_1在xy平面中延伸。细节如下所示。注意存储元件的第一正六边形和存储元件的第二正六边形，第二正六边形与第一正六边形的左下边共享一个边作为其右上边。在沿着y轴的第一正六边形顶部处的存储元件1(存储元件1_21)和在第二正六边形中心处的存储元件1(存储元件1_22)形成第一对。每个有源区域13_1沿着z轴在第一对存储元件1(第一存储器对)附近的下方的相应区域上延伸。
每个有源区域13_1延伸超出两个相邻栅电极15，并且由这两个栅电极15穿透以便划分为三个部分。在每个有源区域13_1的各部分中，形成源极/漏极区域14。在两侧的一对源极/漏极区域14之间的部分中，每个栅电极15与这些源极/漏极区域14形成单元晶体管。将每个有源区域13_1的各部分的中部耦合到接触插塞24_1的底部。接触插塞24_1在顶部耦合到源极线22_1。经由相应多组接触插塞26和导电层51，将每个有源区域13_1的两个剩余部分的源极/漏极区域14耦合到存储元件1_21和1_22的相应底部。每个导电层51在xy平面中与接触插塞26和存储元件1_21或1_22重叠。
有源区域13_2以一间隔沿着源极线22_2排成行。在沿着z轴的两个特定存储元件1附近的下方的区域上，每个有源区域13_2在xy平面中延伸。细节如下所示。在单个正六边形顶点的存储元件1中，在六边形顶点处和在不与y轴平行的六边形对角线上的两个存储元件1(存储元件1_23和1_24)形成第二对。每个有源区域13_2沿着z轴在第二对存储元件1(第二存储器对)附近的下方的相应区域上延伸。
每个有源区域13_2延伸超出两个相邻栅电极15，并且由这两个栅电极15穿透以便划分为三个部分。在每个有源区域13_2的各部分中，形成源极/漏极区域14。在两侧的一对源极/漏极区域14之间的部分中，每个栅电极15与这些源极/漏极区域14形成单元晶体管。将每个有源区域13_2的各部分的中部耦合到接触插塞24_2的底部。接触插塞24_2在顶部耦合到源极线22_2。经由相应多组接触插塞26和导电层51，将每个有源区域13_2的两个剩余部分的源极/漏极区域14耦合到存储元件1_23和1_24的相应底部。每个导电层51在xy平面中与接触插塞26和存储元件1_23或1_24重叠。
由于上述有源区域13_1和13_2的布置，有源区域13_1和13_2在y轴上的位置(或坐标)不同。具体地说，每个有源区域13_1的上端和下端分别不与有源区域13_2的上端和下端成直线。
将存储元件1划分为一组第一存储元件对和一组第二存储元件对，如上所述。因此，在每个存储元件列中，属于第一存储元件对的存储元件1和属于第二存储元件对的存储元件1交替定位。
存储元件1在顶部耦合到导电层52。具体地说，存储元件1_21、1_22、1_23和1_24在底部分别耦合到导电层52_21、52_22、52_23和52_24的底部。导电层52在xy平面中具有类似于存储元件1的导电层52的形状，并且例如具有小于存储元件1的平面形状的平面形状。将导电层52的顶部耦合到过孔插塞27的底部。
将每个过孔插塞27耦合到位线21的底部。位线21沿着y轴延伸，并且在xy平面中被布置成列。位线21沿着z轴位于高于源极线22的层或级别中。位线21包括位线21_1和21_2。位线21_1沿着z轴位于源极线22_1的上方，即在xy平面中与源极线22_1重叠。位线21_2沿着z轴位于源极线22_2的上方，即在xy平面中与源极线22_2重叠。
沿着z轴，每个第一存储元件对(1_21和1_22)被电耦合到对应源极线22_1(或者该第一存储元件对电耦合到的源极线22_1)的上方的位线21_1。为此，第一存储元件对的两个过孔插塞27(27_21和27_22)具有在xy平面中沿着x轴延伸的椭圆形状，并且椭圆形状在xy平面中与导电层52_21或52_22和位线21_21重叠。具体地说，电耦合到存储元件1_21的每个过孔插塞27_21在xy平面中在右上部与该存储元件1_21的导电层52_21重叠，并且在中央部与位线21_1重叠。电耦合到存储元件1_22的每个过孔插塞27_22在xy平面中在左下部与该存储元件1_22的导电层52_22重叠，并且在中央部与位线21_1重叠。通过导电层54将过孔插塞27_21和27_22电耦合到位线21_1。具体地说，每个过孔插塞27_21和每个过孔插塞27_22在顶部耦合到导电层54，导电层54在顶部耦合到位线21_1。
还与另一个第一存储元件对的存储元件1共享每个过孔插塞27_21。具体地说，电耦合到特定第一存储元件对的存储元件1_21的过孔插塞27_21与电耦合到另一个第一存储元件对的存储元件1_22的过孔插塞27_22相同。具体地说，存储元件1_21和与该存储元件1_21相邻的存储元件1_22与在其间的源极线22_1共享每个过孔插塞27_21。为此，每个过孔插塞27_21在xy平面中与两个第一存储元件对中的一个的存储元件1_21重叠，并且与另一对中的存储元件1_22重叠。
沿着z轴，每个第二存储元件对(1_23和1_24)被电耦合到对应源极线22_2(或者该第二存储元件对电耦合到的源极线22_2)的上方的位线21_2。为此，该第二存储元件对的两个过孔插塞27(27_23和27_24)具有在xy平面中沿着x轴延伸的椭圆形状，并且椭圆形状在xy平面中与导电层52_23或52_24和位线21_22重叠。具体地说，电耦合到存储元件1_23的每个过孔插塞27_23在xy平面中在右下部与该存储元件1_23的导电层52_23重叠，并且在中央部与位线21_2重叠。电耦合到存储元件1_24的每个过孔插塞27_24在xy平面中在左上部与该存储元件1_24的导电层52_24重叠，并且在中央部与位线21_2重叠。通过导电层54将过孔插塞27_23和27_24电耦合到位线21_2。具体地说，每个过孔插塞27_23和每个过孔插塞27_24在顶部耦合到导电层54，导电层54在顶部耦合到位线21_2。
还与另一个第二存储元件对的存储元件1共享每个过孔插塞27_23。具体地说，电耦合到特定第二存储元件对的存储元件1_23的过孔插塞27_23与电耦合到另一个第二存储元件对的存储元件1_24的过孔插塞27_24相同。具体地说，存储元件1_23和与该存储元件1_23相邻的存储元件1_24与在其间的源极线22_2共享每个过孔插塞27_23。为此，每个过孔插塞27_23在xy平面中与两个第二存储元件对中的一个的存储元件1_23重叠，并且与另一对中的存储元件1_24重叠。
由于上述过孔插塞27_21和27_22的布置，过孔插塞27_21和过孔插塞27_22沿着y轴交替定位，过孔插塞27_21沿着x轴排成行，并且过孔插塞27_22沿着x轴排成行。沿着特定位线21排成行的过孔插塞27_21和27_22在顶部耦合到该位线21的底部。
可以设置也可以不设置导电层51、52和/或54。图44至46示出不包括导电层51、52或54的一个实例。图44示出俯视的第四实施例的第二实例的存储器件的一部分的图。为了使图清晰，图44没有示出某些组件。图45和46分别示出沿着图44的XLV-XLV线和XLVI-XLVI线的图。
如图44至46中所示，接触插塞26在顶部耦合到存储元件1的底部。存储元件1在顶部耦合到过孔插塞27的底部。
如上所述，根据第四实施例，布置存储元件1以便位于正六边形的顶点和中心处，并且因此所有相邻存储元件1具有相同间隔，如第一实施例中那样。由于此原因，能够获得与第一实施例相同的优点。此外，第四实施例的有源区域13、位线21、源极线22、接触插塞24和26以及过孔插塞27还允许连接有源区域13、存储元件1、位线21和源极线22。
(第五实施例)
第五实施例基于位于正六边形的顶点和中心处的存储元件1的布置，如第一实施例中那样。
图47至49示出俯视的第五实施例的第一实例的存储器件的一部分的图。图47至49的存储元件1的布置方向与图2和5相同。图47示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、导电层51和在其间的组件。图48主要示出高于图47的层中的组件，并且示出源极线22、导电层52和在其间的组件。图49主要示出高于图48的层中的组件，并且示出源极线22、位线21和在其间的组件。图50和51分别示出沿着图47至49的L-L线和LI-LI线的图。
沿着z轴在衬底的上方，以与图2和4相同的方向布置存储元件1。因此，存储元件1沿着x轴排成行，并且被布置成行。
有源区域13彼此独立，由元件隔离绝缘体12划分和环绕，并且在xy平面中具有矩形形状。有源区域13沿着y轴延伸，并且以一间隔沿着x轴排成行。每个有源区域13位于两个存储元件列之间，并且在xy平面中与这两个存储元件列部分重叠。
栅电极15沿着x轴延伸，以一间隔沿着y轴排成行，包括栅电极15a和15b，并且被掩埋在衬底11的表面中的沟槽中，其中栅极绝缘体在其间的沟槽的表面上。栅电极15划分有源区域13。由栅电极15划分的每个有源区域13的各部分在表面中包括源极/漏极区域14。在两侧的一对源极/漏极区域14之间的部分中，每个栅电极15与这些源极/漏极区域14形成单元晶体管。每个栅电极15b位于两个相邻栅电极对之间，被固定到特定电位，电隔离在其两侧的栅电极15，并且不形成单元晶体管。
在每对栅电极15a之间，将每个有源区域13耦合到接触插塞24的底部。每个接触插塞24在底部耦合到源极/漏极区域14，并且在顶部耦合到源极线22的底部。源极线22沿着y轴延伸，以一间隔沿着x轴排成行，并且在存储元件列之间延伸。在沿着y轴延伸的每个边，每个源极线22与单个存储元件列重叠。为了耦合以这种方式布置的源极线22和有源区域13，每个接触插塞24在xy平面中与对应有源区域13和源极线22重叠。例如，在xy平面中，每个接触插塞24与源极线22完全重叠，并且与有源区域13部分重叠。在与源极线22和接触插塞24相对侧(例如，在右侧)的部分，将每个有源区域13耦合到接触插塞26的底部。每个接触插塞26位于有源区域13与栅电极15a的交叉点附近，位于源极线22之间，并且在底部耦合到源极/漏极区域14。
接触插塞26在顶部耦合到导电层51的底部。导电层51在顶部耦合到存储元件1的底部。为了耦合接触插塞26和存储元件1，导电层51在xy平面中与接触插塞26和存储元件1重叠，并且沿着x轴延伸。具体地说，在每个源极线22的右侧的导电层51在右部耦合到相应接触插塞26，并且在左部耦合到相应存储元件1。相比之下，在每个源极线22的左侧的导电层51在左部耦合到相应接触插塞26，并且在右部耦合到相应存储元件1。
存储元件1在顶部耦合到导电层52的底部。导电层52在顶部耦合到过孔插塞27的底部。每个过孔插塞27在顶部耦合到位线21的底部。位线21沿着y轴延伸，并且以一间隔沿着x轴排成行。在xy平面中，每个位线21位于两个相邻源极线22之间，并且在沿着y轴的两侧的部分中与源极线22重叠。
在经由单元晶体管耦合到每个源极线22的多组存储元件1中，将沿着该源极线22的右侧排成行的多组存储元件1(存储元件1_31)电耦合到在右侧与该源极线22相邻的位线21(位线21_31)。同样，在经由单元晶体管耦合到每个源极线22的多组存储元件1中，将沿着该源极线22的左侧排成行的多组存储元件1(存储元件1_32)电耦合到在左侧与该源极线22相邻的位线21(位线21_31)。为此，电耦合到沿着源极线22的右侧排成行的相应存储元件1_31的过孔插塞27(过孔插塞27_31)沿着x轴延伸，在左部与导电层52重叠，并且在右部与位线21(21_31)重叠。相比之下，电耦合到沿着源极线22的左侧排成行的相应存储元件1_32的过孔插塞27(过孔插塞27_32)沿着x轴延伸，在右部与导电层52重叠，并且在左部与位线21(21_32)重叠。
在第一实例中，可以设置也可以不设置过孔插塞27、导电层51和/或导电层52。第二实例涉及这种实例。图52至54示出不包括过孔插塞27、导电层51或导电层52的一个实例。图52示出俯视的第五实施例的第二实例的存储器件的一部分的图。为了使图清晰，图52没有示出某些组件。图53和54分别示出沿着图52的LIII-LIII线和LIV-LIV线的图。
如图52至54中所示，接触插塞26在顶部耦合到存储元件1的底部。存储元件1在顶部耦合到位线21的底部。
此外，存储元件1的布置可以具有不同于第一实例(图47至50)中的方向。第三实例涉及这种实例。图55至57示出俯视的第五实施例的第三实例的存储器件的一部分的图。在从图2和5以及第一实例的方向旋转90度的方向上，布置图55至57的存储元件1。图55示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、导电层51和在其间的组件。图56主要示出高于图55的层中的组件，并且示出源极线22、过孔插塞27和在其间的组件。图57主要示出高于图56的层中的组件，并且示出源极线22、位线21和在其间的组件。图58和59分别示出沿着图55至57的LVIII-LVIII线和LIX-LIX线的图。
沿着z轴在衬底11的上方，在从图2和4的存储元件1的布置旋转90度的方向上布置存储元件1。因此，存储元件1沿着y轴排成行，并且被布置成列。
基于沿着不同于第一实例的方向布置的存储元件1，第三实例在某些组件的特性方面不同于第一实例。将描述这些不同特性和关联特性。在沿着y轴的每个有源区域13的两个边中，在与源极线22相对侧(例如，右侧)的边在xy平面中与存储元件列重叠。
为了耦合接触插塞26和存储元件1，第三实例的导电层51在xy平面中与接触插塞26和存储元件1重叠，并且沿着y轴延伸。具体地说，在与沿着其间的y轴的线相对的两侧中，第一侧的导电层51(例如，在右侧的导电层51_33)在下部耦合到相应接触插塞26，并且在上部耦合到相应存储元件1(1_33)。相比之下，在与沿着其间的y轴的线相对的两侧中，第二侧的导电层51(例如，在左侧的导电层51_34)在上部耦合到相应接触插塞26，并且在下部耦合到相应存储元件1(1_34)。
存储元件1在顶部耦合到过孔插塞27(27_33和27_34)的底部。每个过孔插塞27在顶部耦合到位线21(21_33或21_34)的底部。位线21沿着z轴位于存储元件列的上方，并且在xy平面中与存储元件列重叠。
在第三实例中，可以设置也可以不设置过孔插塞27和/或导电层51。第四实例涉及这种实例。图60至62示出不包括过孔插塞27或导电层51的一个实例。图60示出俯视的第五实施例的第四实例的存储器件的一部分的图。为了使图清晰，图60没有示出某些组件。图61和62分别示出沿着图60的LXI-LXI线和LXII-LXII线的图。
如图60至62中所示，接触插塞26在顶部耦合到存储元件1的底部。存储元件1在顶部耦合到位线21的底部。
如上所述，根据第五实施例，布置存储元件1以便位于正六边形的顶点和中心处，并且因此所有相邻存储元件1具有相同间隔，如第一实施例中那样。由于此原因，能够获得与第一实施例相同的优点。此外，第五实施例的有源区域13、位线21、源极线22、接触插塞24和26以及过孔插塞27还允许连接有源区域13、存储元件1、位线21和源极线22。
(第六实施例)
第六实施例基于位于正六边形的顶点和中心处的存储元件1的布置，如第一实施例中那样。
图63至65示出俯视的第六实施例的第一实例的存储器件的一部分的图。图63至65的存储元件1的布置方向与图2和5相同。图63示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、接触插塞24和在其间的组件。图64主要示出高于图63的层中的组件，并且示出衬底11的表面、存储元件1和在其间的组件。图65主要示出高于图64的层中的组件，并且示出源极线22、位线21和在其间的组件。图66和67分别示出沿着图63至65的LXVI-LXVI线和LXVII-LXVII线的图。
沿着z轴在衬底的上方，以与图2和4相同的方向布置存储元件1。因此，存储元件1沿着x轴排成行，并且被布置成行。
栅电极15沿着x轴延伸，以一间隔沿着y轴排成行，包括栅电极15a和15b，并且被掩埋在衬底11的表面中的沟槽中，其中栅极绝缘体在其间的沟槽的表面上。
源极线22沿着z轴位于衬底11的上方，沿着y轴延伸，并且以一间隔沿着x轴排成行。在沿着y轴的两个边中的每个边，每个源极线22与一个存储元件列重叠。
有源区域13彼此独立，由元件隔离绝缘体12划分和环绕，并且在xy平面中具有矩形形状。在xy平面中，有源区域13沿着连接相应两个特定存储元件1附近的区域的方向延伸。细节如下所示。包括该第一存储元件1的正六边形中心的特定存储元件1(例如，存储元件1_41)和存储元件1(例如，存储元件1_42)形成第三对存储元件，并且沿着z轴，每个有源区域13基本沿着这样的方向延伸：该方向在第三对存储元件(第三存储元件对)附近的下方的区域上延伸。因此，有源区域13不与x轴或y轴平行。在沿着z轴的第三存储元件对附近的区域下方，定位两个栅电极15a。重复设置这种第三存储元件对，并且因此存储元件1_41在y轴上沿着每个源极线22的两个边中的一个边(例如，沿着右侧边)排成行，并且存储元件1_42沿着两个边中的另一边(例如，沿着左侧边)排成行。
每个有源区域13在邻接的至少两个栅电极15上延伸，并且由这两个栅电极穿透以便划分为三个部分。有源区域13可以更长。这种长有源区域13进一步由栅电极15b划分，并且每个有源区域13在两个栅电极15b之间的部分进一步由两个栅电极15a划分为三个部分。在由两个栅电极15a划分的每个有源区域13的三个部分中，形成源极/漏极区域14。在两侧的一对源极/漏极区域之间的部分中，每个栅电极15a与这些源极/漏极区域14形成单元晶体管。将每个有源区域13的各部分的中部耦合到接触插塞24的底部。接触插塞24在顶部耦合到源极线22。经由相应多组接触插塞26和导电层51，将每个有源区域13的两个剩余部分的源极/漏极区域14耦合到第三存储元件对(例如，存储元件1_41和1_42)的相应底部。每个导电层51在xy平面中与接触插塞26和存储元件1_41或1_42重叠。
存储元件1在顶部耦合到导电层52的底部。导电层52在xy平面中具有类似于存储元件1的导电层52的形状，例如具有小于存储元件1的平面形状的平面形状，并且在顶部耦合到过孔插塞27。每个过孔插塞27在顶部耦合到位线21的底部。位线21沿着y轴延伸，并且以一间隔沿着x轴排成行。每个位线21在xy平面中位于两个源极线22之间，并且例如与两个源极线22部分重叠。
具体地说，将存储元件1_41和1_42分别耦合到导电层52_41和52_42，将导电层52_41和52_42分别耦合到过孔插塞27_41和27_42。将存储元件1_41电耦合到与右侧对应源极线22附近的源极线22相邻的位线21(或者位线21_41)，并且将存储元件1_42电耦合到与左侧对应源极线22附近的源极线22相邻的位线21(或者位线21_42)。为此，每个过孔插塞在xy平面中具有椭圆形状，沿着x轴延伸，并且与由该过孔插塞27耦合的导电层52和位线21重叠。具体地说，在xy平面中，每个过孔插塞27_41在左部与导电层52_41重叠，并且在右部与位线21_41重叠。相比之下，在xy平面中，每个过孔插塞27_42在右部与导电层52_42重叠，并且在左部与位线21_42重叠。
在第一实例中，可以设置也可以不设置过孔插塞27、导电层51和/或导电层52。第二实例涉及这种实例。图68至70示出不包括过孔插塞27、导电层51或导电层52的一个实例。图68示出俯视的第六实施例的第二实例的存储器件的一部分的图。为了使图清晰，图68没有示出某些组件。图69和70分别示出沿着图68的LXIX-LXIX线和LXX-LXX线的图。
如图68至70中所示，接触插塞26在顶部耦合到存储元件1的底部。存储元件1在顶部耦合到位线21的底部。
此外，存储元件1的布置可以具有不同于第一实例(图63至67)中的方向。第三实例涉及这种实例。图71至73示出俯视的第六实施例的第三实例的存储器件的一部分的图。在从图2和5以及第一实例的方向旋转90度的方向上，布置图71至73的存储元件1。图71示出沿着z轴的多个层(包括最低层(级别))中的组件，并且示出衬底11的表面、接触插塞24和在其间的组件。图72主要示出高于图71的层中的组件，并且示出衬底11的表面、存储元件1和在其间的组件。图73主要示出高于图72的层中的组件，并且示出源极线22、位线21和在其间的组件。图74和75分别示出沿着图71至73的LXXIV-LXXIV线和LXXV-LXXV线的图。
沿着z轴在衬底11的上方，沿着从图2和4的存储元件1的布置旋转90度的方向布置存储元件1。因此，存储元件1沿着y轴排成行，并且被布置成列。
基于以不同于第一实例的方向布置的存储元件1，第三实例在某些组件的特性方面不同于第一实例。将描述这些不同特性和关联特性。为了耦合接触插塞26和存储元件1，第三实例的导电层51在xy平面中与接触插塞26和存储元件1重叠，并且沿着y轴延伸。具体地说，在与沿着其间的y轴的线相对的两侧中，第一侧的导电层51(例如，在右侧的导电层51_43)在下部耦合到相应接触插塞26，并且在上部耦合到相应存储元件1(1_43)。相比之下，在与沿着其间的y轴的线相对的两侧中，第二侧的导电层51(例如，在左侧的导电层51_44)在上部耦合到相应接触插塞26，并且在下部耦合到相应存储元件1(1_44)。
存储元件1在顶部耦合到过孔插塞27(27_43和27_44)的底部。每个过孔插塞27在其顶部耦合到位线21(21_43或21_44)的底部。位线21沿着z轴位于存储元件列的上方，并且在xy平面中与存储元件列重叠。
在第三实例中，可以设置也可以不设置过孔插塞27和/或导电层51。第四实例涉及这种实例。图76至78示出不包括过孔插塞27或导电层51的一个实例。图76示出俯视的第六实施例的第四实例的存储器件的一部分的图。为了使图清晰，图76没有示出某些组件。图77和78分别示出沿着图76的LXXVII-LXXVII线和LXXVIII-LXXVIII线的图。
如图76至78中所示，接触插塞26在顶部耦合到存储元件1的底部。存储元件1在顶部耦合到位线21的底部。
如上所述，根据第六实施例，布置存储元件1以便位于正六边形的顶点和中心处，并且因此所有相邻存储元件1具有相同间隔，如第一实施例中那样。由于此原因，能够获得与第一实施例相同的优点。此外，第六实施例的有源区域13、位线21、源极线22、接触插塞24和26以及过孔插塞27还允许连接有源区域13、存储元件1、位线21和源极线22。
(第七实施例)
第七实施例涉及存储器件的电路布置。第七实施例的电路布置能够适用于第一和第三至第六实施例中的任意一个。具体地说，尽管使用第一和第三至第六实施例中的任一实施例的组件的布置和物理连接，但能够使用第七实施例的电连接实现MRAM。
图79是第七实施例的存储器件的一部分的电路图。如图79中所示，存储器件40包括存储单元阵列42、行解码器43、列控制器44、输入和输出电路45以及控制器46。
存储单元阵列42包括组件，例如存储单元51、n个字线15(15(0)至15(n-1))、m个位线21(21(0)至21(m-1))、以及m个源极线22(22(0)至22(m-1))。每个存储单元51包括串联耦合的存储元件1和单元晶体管(或者选择晶体管)53。单元晶体管53例如是n型MOSFET。特定位线21和特定源极线22形成一对。在一对位线21与源极线22之间，并联耦合多个存储单元51。将与其单元晶体管53相对的每个存储单元51的存储元件1的节点耦合到位线21。将与其存储元件1相对的每个存储单元51的单元晶体管53的节点耦合到源极线22。将每个单元晶体管53的栅电极耦合到字线15。
控制器46从存储器件40的外部接收各种信号(例如地址信号)和指令。控制器46从控制存储器件40的控制器(例如外部控制器)接收这些信号。控制器46根据所接收的信号，控制行解码器43和列控制器44。地址信号指定访问(例如读取或写入)目标的一个或多个存储单元。
将行解码器43耦合到字线WL。行解码器43从控制器46接收行地址信号，并且根据行地址选择行，即字线15中的一个。从地址信号生成行地址信号。
列控制器44从控制器46接收列地址信号，并且选择由列地址信号指定的列。从地址信号生成列地址信号。列控制器44在选定列中执行数据的读取和写入。
为此，列控制器44例如包括读出放大器SA、写入驱动器WD和开关SW1。设置的读出放大器SA、写入驱动器WD和开关SW1与存储单元阵列42中的位线21(或源极线22)一样多。将每个读出放大器SA和每个写入驱动器WD耦合到位线21。将每个开关SW1在一端耦合到源极线22，并且在另一端接地(或者耦合到具有公共电位的节点)。开关SW1例如是MOSFET。读出放大器SA读出与其耦合的位线BL的电压(或者电位)，并且确定存储在耦合到对应位线21的读取目标存储单元51中的数据。例如，读出放大器SA接收基准电压VREF，将对应位线21的电压与基准电压相比较，并且使用比较结果确定读取目标存储单元51的数据。
当列控制器44接收列地址信号时，它根据列地址信号选择读出放大器SA、写入驱动器WD和/或开关SW1。此外，在从存储单元读取数据期间，列控制器44接通耦合到由列地址信号指定的源极线22的开关SW1，并且进一步激活耦合到与指定源极线22形成一对的位线21的读出放大器SA。因此，电流通过读取目标存储单元51在选定的一对位线21与源极线22之间流动。借助该电流，根据读取目标存储单元51的存储元件1的状态，选定位线21上的电压升高。所激活的读出放大器SA使用选定位线21的电压确定存储在读取目标存储单元51中的数据，并且将读取的数据提供给输入和输出电路45。输入和输出电路45将所接收的数据输出到存储器件40的外部。
在存储单元51中写入数据期间，列控制器44激活由列地址信号指定的写入驱动器WD。列控制器44使用所激活的写入驱动器WD的控制，通过写入目标存储单元51在由列地址信号指定的位线21与源极线22之间传导电流。电流方向依赖于将在写入目标存储单元51中写入的数据。由列控制器44从输入和输出电路45接收要写入的数据(或者写入数据)。输入和输出电路45从存储器件40的外部接收写入数据。
读出放大器SA和写入驱动器WD还可以由多个列(多对位线21和源极线22)共享。图80示出这种实例并且是第七实施例的第二实例的电路图。
如图80中所示，列控制器44包括读出放大器SA、写入驱动器WD、m个开关SWB(SWB(0)至SWB(m-1))、m个开关SWS(SWS(0)至SWS(m-1))、以及开关SW2。开关SWB、SWS和SW2例如是MOSFET。
将开关SWB(0)至SWB(m-1)分别在相应一端耦合到位线21(0)至21(m-1)。将开关SWB(0)至SWB(m-1)中的每一个的另一端耦合到全局位线GBL。将全局位线GBL耦合到读出放大器SA和写入驱动器WD。
将开关SWS(0)至SWS(m-1)分别在相应一端耦合到源极线22(0)至22(m-1)。将开关SWS(0)至SWS(m-1)中的每一个的另一端耦合到全局源极线GSL。全局源极线GSL耦合到写入驱动器WD，并且通过晶体管SW2接地。
列控制器44接通分别耦合到由列地址信号指定的一对位线21和源极线22的开关SWB和SWS。借助所接通的开关SWB和SWS，将选定的一对位线21和源极线22分别电耦合到全局位线GBL和全局源极线GSL。当以这种方式将选定的一对位线21和源极线22耦合到全局位线GBL和源极线GSL时，列控制器44通过读出放大器SA、写入驱动器WD和开关SW2执行写入或读取。具体地说，在读取期间，列控制器44接通开关SW2并且激活读出放大器SA。读出放大器SA使用选定位线21的电压确定存储在读取目标存储单元51中的数据，并且将读取的数据提供给输入和输出电路45。在写入期间，列控制器44使用所激活的写入驱动器WD的控制，通过写入目标存储单元51在由列地址信号指定的位线21与源极线22之间传导电流。因此，在写入目标存储单元中写入数据。
尽管描述了某些实施例，但这些实施例仅通过实例的方式提供，并且它们并非旨在限制本发明的范围。实际上，可以以各种其它形式体现在此描述的新颖实施例；此外，可以对在此描述的实施例的形式进行各种省略、替换和更改而不偏离本发明的精神。所附权利要求及其等同物旨在覆盖落入本发明的精神和范围内的这些形式和修改。

Claims (33)

1.一种磁阻存储器件，包括：
衬底，其具有包括第一方向的第一表面；
第一多个互连；
第二多个互连；以及
存储元件，每个存储元件具有可切换电阻，沿所述第一方向排列的第一列存储元件与相邻的沿所述第一方向排列的第二列存储元件在所述第一方向上的存储元件位置不同，每个所述存储元件部分地与所述第一多个互连中的一个和所述第二多个互连中的一个的交叉点重叠并从所述交叉点移位，其中
所述第二多个互连包括第一栅电极和第二栅电极，并且
所述磁阻存储器件进一步包括：
有源区域，其沿着所述第一表面在所述衬底的所述表面中延伸，所述第一栅电极和所述第二栅电极贯穿所述有源区域；
第一插塞，其在所述第一栅电极和所述第二栅电极外部的所述有源区域的两个部分中的一个部分与所述存储元件中的第一存储元件之间；
第二插塞，其在所述有源区域的所述两个部分中的另一个部分与所述存储元件中的第二存储元件之间；
第三互连；以及
第三插塞，其在所述第一栅电极与所述第二栅电极之间的所述有源区域的一个部分与所述第三互连之间。
2.如权利要求1所述的器件，其中
所述第一多个互连沿着所述第一方向延伸。
3.如权利要求2所述的器件，其中
所述第一多个互连中的一个在所述第一表面中在所述第一列存储元件与所述第二列存储元件之间延伸。
4.如权利要求3所述的器件，进一步包括：
第四插塞，其沿着与所述第一表面相交的第二方向设置在所述第一多个互连中的第一互连与所述存储元件中的第一存储元件之间，沿着所述第一表面以与所述第一方向相交的第三方向延伸，并且沿着所述第一表面与所述第一互连和所述第一存储元件重叠。
5.如权利要求4所述的器件，其中
所述第三互连沿着所述第一方向延伸；以及
所述第三插塞沿着所述第二方向在所述第三互连与所述衬底之间，其中
所述第三插塞位于沿着所述第三方向的延伸部上，所述延伸部始于在所述第一方向上相邻的两个所述存储元件之间的位置。
6.如权利要求5所述的器件，其中
所述第二多个互连沿着所述第三方向延伸。
7.如权利要求6所述的器件，进一步包括：
一对扩散区域，其在所述衬底的所述表面中被分别形成在所述第二多个互连中的一个的两侧，并且其中
所述一对扩散区域分别电耦合到所述存储元件中的一个和所述第三插塞。
8.如权利要求1所述的器件，其中
所述第二多个互连沿着第二方向延伸，并且连接所述第一列存储元件中的第一存储元件和所述第二列存储元件中与所述第一存储元件最近的第二存储元件。
9.如权利要求8所述的器件，其中
所述第一多个互连沿着所述第一方向延伸，并且
所述第一多个互连中的一个电耦合到所述存储元件中在所述第一方向上邻接的两个存储元件。
10.如权利要求9所述的器件，其中
所述第三互连沿着所述第一方向延伸；以及
所述第三插塞沿着与所述第一表面相交的第三方向位于所述第三互连与所述衬底之间，其中
所述第三插塞位于沿着第四方向的延伸部上，所述延伸部始于在所述第一方向上相邻的两个所述存储元件之间的位置，并且
所述第四方向沿着所述第一表面与所述第一方向相交。
11.如权利要求10所述的器件，进一步包括：
一对扩散区域，其在所述衬底的所述表面中被分别形成在所述第二多个互连中的一个的两侧，其中
所述一对扩散区域电耦合到所述存储元件中的一个和所述第三插塞。
12.如权利要求11所述的器件，进一步包括：
第三多个互连，其包括所述第三互连并沿着所述第一方向延伸，以及
多个插塞，其包括所述第三插塞并沿着所述第二方向排列。
13.如权利要求1所述的器件，其中
所述第一列存储元件沿所述第一多个互连中的第一互连排列并且与所述第一互连部分地重叠，
每个所述第一列存储元件从所述第一互连的中心移位。
14.如权利要求1所述的器件，其中
所述第三互连沿着所述第一方向延伸，
所述第一栅电极和所述第二栅电极沿着第二方向延伸，所述第二方向沿着所述第一表面与所述第一方向相交，并且
所述有源区域沿着这样的方向延伸：该方向沿着所述第一表面不与所述第一方向垂直或平行。
15.如权利要求14所述的器件，其中
所述第一多个互连沿着所述第一方向延伸，并且
所述磁阻存储器件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的一个互连之间；以及
第六插塞，其在所述第二存储元件与所述第一多个互连中的所述一个互连之间。
16.如权利要求15所述的器件，进一步包括：
第一导电层，其在所述第一存储元件与所述第一插塞之间；以及
第二导电层，其在所述第二存储元件与所述第二插塞之间。
17.如权利要求15所述的器件，进一步包括：
第一导电层，其在所述第一存储元件与所述第五插塞之间；以及
第二导电层，其在所述第二存储元件与所述第六插塞之间。
18.如权利要求17所述的器件，进一步包括：
第三导电层，其在所述第一存储元件与所述第一导电层之间；以及
第四导电层，其在所述第二存储元件与所述第二导电层之间。
19.如权利要求1所述的器件，其中
所述第三互连沿着第二方向延伸，所述第二方向沿着所述第一表面与所述第一方向相交，
所述第一栅电极和所述第二栅电极沿着所述第一方向延伸，并且
所述有源区域沿着这样的方向延伸：该方向沿着所述第一表面不与所述第一方向垂直或平行。
20.如权利要求19所述的器件，其中
所述第一多个互连沿着所述第二方向延伸，并且
所述磁阻存储元件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的一个互连之间，以及
第六插塞，其在所述第二存储元件与所述第一多个互连中的所述一个互连之间。
21.如权利要求1所述的器件，其中
所述第三互连沿着所述第一方向延伸，
所述第一栅电极和所述第二栅电极沿着第二方向延伸，所述第二方向沿着所述第一表面与所述第一方向相交，并且
所述有源区域沿着所述第一方向延伸。
22.如权利要求21所述的器件，其中
所述第一多个互连沿着所述第一方向延伸；并且
所述磁阻存储器件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的一个互连之间；以及
第六插塞，其在所述第二存储元件与所述第一多个互连中的所述一个互连之间。
23.如权利要求1所述的器件，其中
所述第三互连沿着第二方向延伸，所述第二方向沿着所述第一表面与所述第一方向相交，
所述第一栅电极和所述第二栅电极沿着所述第一方向延伸，并且
所述有源区域沿着所述第二方向延伸。
24.如权利要求23所述的器件，其中
所述第一多个互连沿着所述第二方向延伸；
所述磁阻存储器件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的一个互连之间；以及
第六插塞，其在所述第二存储元件与所述第一多个互连中的所述一个互连之间。
25.如权利要求14所述的器件，其中
所述第一多个互连沿着所述第一方向延伸，
所述磁阻存储器件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的第一个之间；以及
第六插塞，其在所述第二存储元件与所述第一多个互连中的第二个之间。
26.如权利要求19所述的器件，其中
所述第一多个互连沿着所述第二方向延伸，
所述磁阻存储器件进一步包括：
第五插塞，其在所述第一存储元件与所述第一多个互连中的第一个之间，
第六插塞，其在所述第二存储元件与所述第一多个互连中的第二个之间。
27.一种磁阻存储器件，包括：
衬底；
存储元件阵列，每个存储元件具有可切换电阻；
第一多个互连，其从所述存储元件阵列延伸并耦合到所述存储元件；
第二多个互连；
有源区域，其在所述衬底的表面中；
插塞，其在所述第一多个互连中的一个与所述有源区域之间；
第三多个互连，其与所述插塞相邻并沿着所述衬底的所述表面延伸，所述存储元件阵列位于所述第三多个互连的延伸部上，其中
每个所述存储元件部分地与所述第一多个互连中的一个和所述第二多个互连中的一个的交叉点重叠并从所述交叉点移位；
所述第二多个互连包括第一栅电极和第二栅电极，所述第一栅电极和所述第二栅电极贯穿所述有源区域，并且
所述磁阻存储器件进一步包括：
第一插塞，其在所述第一栅电极和所述第二栅电极外部的所述有源区域的两个部分中的一个部分与所述存储元件中的第一存储元件之间；
第二插塞，其在所述有源区域的所述两个部分中的另一个部分与所述存储元件中的第二存储元件之间；以及
第三插塞，其在所述第一栅电极与所述第二栅电极之间的所述有源区域的一个部分与第三互连之间。
28.如权利要求27所述的器件，其中
所述第一多个互连沿着第一方向延伸并沿着第二方向排列，
所述磁阻存储器件包括单元阵列区域和第一区域，所述单元阵列区域包括所述存储元件阵列，所述第一区域包括所述有源区域和所述第一多个互连，
所述第一多个互连延伸到所述第一区域中，
所述单元阵列区域与所述第一区域之间的边界沿着第三方向延伸，所述第三方向不与所述第一方向和所述第二方向中的任何一个垂直或平行。
29.如权利要求28所述的器件，其中
连接所述第一多个互连的各端的直线沿着所述边界延伸。
30.如权利要求29所述的器件，其中
所述第二多个互连在所述单元阵列区域中沿着所述第三方向延伸。
31.如权利要求30所述的器件，其中
所述存储元件沿着所述衬底的第一表面位于正六边形的顶点和中心处。
32.如权利要求31所述的器件，其中
所述第三方向沿着所述正六边形的对角线延伸。
33.如权利要求32所述的器件，其中
所述单元阵列区域具有平行四边形形状，所述平行四边形形状包括面对所述第一区域的第一边和与所述第一边平行的第二边。
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