RU2016134736A - Магниторезистивное запоминающее устройство - Google Patents
Магниторезистивное запоминающее устройство Download PDFInfo
- Publication number
- RU2016134736A RU2016134736A RU2016134736A RU2016134736A RU2016134736A RU 2016134736 A RU2016134736 A RU 2016134736A RU 2016134736 A RU2016134736 A RU 2016134736A RU 2016134736 A RU2016134736 A RU 2016134736A RU 2016134736 A RU2016134736 A RU 2016134736A
- Authority
- RU
- Russia
- Prior art keywords
- along
- interconnect
- storage element
- storage elements
- storage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1695—Protection circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1659—Cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1653—Address circuits or decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
Claims (123)
1. Магниторезистивное запоминающее устройство, содержащее:
подложку, имеющую первую поверхность, которая включает в себя первое направление; и
запоминающие элементы, каждый из которых имеет переключаемое сопротивление, причем первый столбец запоминающих элементов, выстроенных в линию вдоль первого направления, отличается от смежного второго столбца запоминающих элементов, выстроенных в линию вдоль первого направления, в позициях запоминающих элементов в первом направлении.
2. Магниторезистивное запоминающее устройство, содержащее:
подложку, имеющую первую поверхность; и
запоминающие элементы, каждый из которых имеет переключаемое сопротивление, причем запоминающие элементы позиционируются в вершинах и в центре правильного шестиугольника вдоль первой поверхности подложки.
3. Устройство по п. 1, дополнительно содержащее:
первое межсоединение, продолжающееся вдоль первого направления.
4. Устройство по п. 3, в котором:
первое межсоединение продолжается между первым столбцом запоминающих элементов и вторым столбцом запоминающего элемента на первой поверхности.
5. Устройство по п. 4, дополнительно содержащее:
первый контактный столбик, обеспеченный между первым межсоединением и первым запоминающим элементом из запоминающих элементов во втором направлении, которое пересекает первую поверхность, продолжающийся вдоль третьего направления, которое пересекает первое направление вдоль первой поверхности, и перекрывающий первое межсоединение и первый запоминающий элемент вдоль первой поверхности.
6. Устройство по п. 5, дополнительно содержащее:
второе межсоединение, продолжающееся вдоль первого направления; и
второй контактный столбик между вторым межсоединением и подложкой во втором направлении, при этом:
второй контактный столбик расположен на протяжении вдоль третьего направления от позиции между двумя из запоминающих элементов, смежных в первом направлении.
7. Устройство по п. 6, дополнительно содержащее:
третье межсоединение, продолжающееся вдоль третьего направления.
8. Устройство по п. 7, дополнительно содержащее:
пару диффузионных областей, сформированных на обеих сторонах третьего межсоединения на поверхности подложки, соответственно, при этом:
пара диффузионных областей электрически соединена с одним из запоминающих элементов и вторым контактным столбиком, соответственно.
9. Устройство по п. 1, дополнительно содержащее:
первое межсоединение, продолжающееся вдоль второго направления, соединяющего первый запоминающий элемент в первом столбце запоминающих элементов и второй запоминающий элемент во втором столбце запоминающих элементов, ближайший к первому запоминающему элементу.
10. Устройство по п. 9, дополнительно содержащее:
второе межсоединение, продолжающееся вдоль первого направления, при этом
второе межсоединение электрически соединено с двумя из запоминающих элементов, которые примыкают в первом направлении.
11. Устройство по п. 10, дополнительно содержащее:
третье межсоединение, продолжающееся вдоль первого направления; и
контактный столбик, расположенный между третьим межсоединением и подложкой в третьем направлении, которое пересекает первую поверхность, при этом
контактный столбик расположен на протяжении вдоль четвертого направления от позиции между двумя из запоминающих элементов, смежных в первом направлении, и
четвертое направление пересекает первое направление вдоль первой поверхности.
12. Устройство по п. 11, дополнительно содержащее:
пару диффузионных областей, сформированных на обеих сторонах первого межсоединения на поверхности подложки, соответственно, при этом
пара диффузионных областей электрически соединена с одним из запоминающих элементов и контактным столбиком.
13. Устройство по п. 12, дополнительно содержащее:
третьи межсоединения, содержащие третье межсоединение и продолжающиеся вдоль первого направления, и
контактные столбики, содержащие контактный столбик и выстроенные в линию вдоль второго направления.
14. Магниторезистивное запоминающее устройство, содержащее:
подложку;
матрицу запоминающих элементов, каждый из которых имеет переключаемое сопротивление;
первые межсоединения, продолжающиеся от матрицы запоминающих элементов и соединенные с запоминающими элементами;
активную область на поверхности подложки;
контактный столбик между одним из первых межсоединений и активной областью;
вторые межсоединения, смежные с контактным столбиком и продолжающиеся вдоль поверхности подложки, причем матрица запоминающих элементов расположена на протяжениях вторых межсоединений.
15. Устройство по п. 14, в котором:
первые межсоединения продолжаются вдоль первого направления и выстраиваются в линию вдоль второго направления,
при этом магниторезистивное запоминающее устройство содержит область матрицы ячеек, включающую в себя матрицу запоминающих элементов, и первую область, включающую в себя активную область и первые межсоединения,
первые межсоединения продолжаются в первую область,
граница между областью матрицы ячеек и первой областью продолжается вдоль третьего направления, которое не является перпендикулярным или параллельным любому из первого направления и второго направления.
16. Устройство по п. 15, в котором:
прямая линия, соединяющая концы первых межсоединений, продолжается вдоль границы.
17. Устройство по п. 16, дополнительно содержащее:
третьи межсоединения, продолжающиеся вдоль третьего направления в области матрицы ячеек.
18. Устройство по п. 17, в котором:
запоминающие элементы расположены в вершинах и в центре правильного шестиугольника вдоль первой поверхности подложки.
19. Устройство по п. 18, в котором:
третье направление продолжается вдоль диагонали правильного шестиугольника.
20. Устройство по п. 19, в котором:
область матрицы ячеек имеет форму параллелограмма, включающего в себя первый край, обращенный к первой области, и второй край, параллельный первому краю.
21. Устройство по п. 1, дополнительно содержащее:
активную область, продолжающуюся на поверхности подложки вдоль первой поверхности;
первый электрод затвора и второй электрод затвора, которые продолжаются через активную область;
первый контактный столбик между одной из двух секций активной области за пределами первого и второго электродов затвора и первым запоминающим элементом из запоминающих элементов;
второй контактный столбик между другой из двух секций активной области и вторым запоминающим элементом из запоминающих элементов;
первое межсоединение; и
третий контактный столбик между секцией активной области между первым и вторым электродами и первым межсоединением.
22. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль первого направления,
первый и второй электроды затвора продолжаются вдоль второго направления, которое пересекает первое направление вдоль первой поверхности, и
активная область продолжается вдоль направления, которое не является перпендикулярным или параллельным первому направлению вдоль первой поверхности.
23. Устройство по п. 22, дополнительно содержащее:
второе межсоединение, продолжающееся вдоль первого направления;
третий контактный столбик между первым запоминающим элементом и вторым межсоединением; и
четвертый контактный столбик между вторым запоминающим элементом и вторым межсоединением.
24. Устройство по п. 23, дополнительно содержащее:
первый проводящий слой между первым запоминающим элементом и первым контактным столбиком; и
второй проводящий слой между вторым запоминающим элементом и вторым контактным столбиком.
25. Устройство по п. 23, дополнительно содержащее:
первый проводящий слой между первым запоминающим элементом и третьим контактным столбиком; и
второй проводящий слой между вторым запоминающим элементом и четвертым контактным столбиком.
26. Устройство по п. 25, дополнительно содержащее:
третий проводящий слой между первым запоминающим элементом и первым проводящим слоем; и
четвертый проводящий слой между вторым запоминающим элементом и вторым проводящим слоем.
27. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль второго направления, которое пересекает первое направление вдоль первой поверхности,
первый и второй электроды затвора продолжаются вдоль первого направления, и
активная область продолжается вдоль направления, которое не является перпендикулярным или параллельным первому направлению вдоль первой поверхности.
28. Устройство по п. 27, дополнительно содержащее:
второе межсоединение, продолжающееся вдоль второго направления,
третий контактный столбик между первым запоминающим элементом и вторым межсоединением, и
четвертый контактный столбик между вторым запоминающим элементом и вторым межсоединением.
29. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль первого направления,
первый и второй электроды затвора продолжаются вдоль второго направления, которое пересекает первое направление вдоль первой поверхности, и
активная область продолжается вдоль первого направления.
30. Устройство по п. 29, в котором:
второе межсоединение, продолжающееся вдоль первого направления;
третий контактный столбик между первым запоминающим элементом и вторым межсоединением; и
четвертый контактный столбик между вторым запоминающим элементом и вторым межсоединением.
31. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль второго направления, которое пересекает первое направление вдоль первой поверхности,
первый и второй электроды затвора продолжаются вдоль первого направления, и
активная область продолжается вдоль второго направления.
32. Устройство по п. 31, дополнительно содержащее:
второе межсоединение, продолжающееся вдоль второго направления;
третий контактный столбик между первым запоминающим элементом и вторым межсоединением; и
четвертый контактный столбик между вторым запоминающим элементом и вторым межсоединением.
33. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль первого направления,
первый и второй электрод затвора продолжаются вдоль второго направления, которое пересекает первое направление вдоль первой поверхности, и
активная область продолжается вдоль направления, которое не является перпендикулярным или параллельным первому направлению вдоль первой поверхности.
34. Устройство по п. 33, дополнительно содержащее:
второе межсоединение и третье межсоединение, которые продолжаются вдоль первого направления;
третий контактный столбик между первым запоминающим элементом и вторым межсоединением; и
четвертый контактный столбик между вторым запоминающим элементом и третьим межсоединением.
35. Устройство по п. 21, в котором:
первое межсоединение продолжается вдоль второго направления, которое пересекает первое направление вдоль первой поверхности,
первый и второй электроды затвора продолжаются вдоль первого направления, и
активная область продолжается вдоль направления, которое не является перпендикулярным или параллельным первому направлению вдоль первой поверхности.
36. Устройство по п. 35, дополнительно содержащее:
второе межсоединение и третье межсоединение, которые продолжаются вдоль второго направления,
третий контактный столбик между первым запоминающим элементом и вторым межсоединением,
четвертый контактный столбик между вторым запоминающим элементом и третьим межсоединением.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201461949054P | 2014-03-06 | 2014-03-06 | |
| US61/949,054 | 2014-03-06 | ||
| PCT/JP2014/077026 WO2015132997A1 (en) | 2014-03-06 | 2014-10-02 | Magnetoresistive memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2016134736A true RU2016134736A (ru) | 2018-04-06 |
| RU2653131C2 RU2653131C2 (ru) | 2018-05-07 |
Family
ID=54054822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2016134736A RU2653131C2 (ru) | 2014-03-06 | 2014-10-02 | Магниторезистивное запоминающее устройство |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US10049711B2 (ru) |
| CN (1) | CN106104790B (ru) |
| RU (1) | RU2653131C2 (ru) |
| TW (1) | TWI573140B (ru) |
| WO (1) | WO2015132997A1 (ru) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9793211B2 (en) * | 2015-10-20 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual power structure with connection pins |
| KR102485297B1 (ko) * | 2015-12-11 | 2023-01-05 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 그 제조 방법 |
| US9984736B2 (en) | 2016-08-19 | 2018-05-29 | Toshiba Memory Corporation | Magnetic storage device and memory system |
| JP2018157019A (ja) * | 2017-03-16 | 2018-10-04 | 東芝メモリ株式会社 | 磁気記憶装置 |
| US10128311B2 (en) | 2017-03-17 | 2018-11-13 | Toshiba Memory Corporation | Magnetic memory device |
| JP2018157154A (ja) | 2017-03-21 | 2018-10-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| CN109215710B (zh) * | 2017-07-05 | 2024-01-23 | 兆易创新科技集团股份有限公司 | 存储单元及存储器 |
| JP2020155585A (ja) * | 2019-03-20 | 2020-09-24 | キオクシア株式会社 | 不揮発性記憶装置 |
| JP2021048223A (ja) | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 不揮発性記憶装置 |
| CN117156868A (zh) * | 2022-05-18 | 2023-12-01 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4415745B2 (ja) * | 2004-04-22 | 2010-02-17 | ソニー株式会社 | 固体メモリ装置 |
| JP5007120B2 (ja) * | 2004-05-25 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7642572B2 (en) * | 2007-04-13 | 2010-01-05 | Qimonda Ag | Integrated circuit having a memory cell array and method of forming an integrated circuit |
| US7682942B2 (en) * | 2007-09-28 | 2010-03-23 | Sandisk 3D Llc | Method for reducing pillar structure dimensions of a semiconductor device |
| US7746680B2 (en) * | 2007-12-27 | 2010-06-29 | Sandisk 3D, Llc | Three dimensional hexagonal matrix memory array |
| US7781269B2 (en) * | 2008-06-30 | 2010-08-24 | Sandisk 3D Llc | Triangle two dimensional complementary patterning of pillars |
| US9419217B2 (en) * | 2011-08-15 | 2016-08-16 | Unity Semiconductor Corporation | Vertical cross-point memory arrays |
-
2014
- 2014-10-02 RU RU2016134736A patent/RU2653131C2/ru active
- 2014-10-02 CN CN201480074654.7A patent/CN106104790B/zh active Active
- 2014-10-02 WO PCT/JP2014/077026 patent/WO2015132997A1/en active Application Filing
-
2015
- 2015-01-20 TW TW104101835A patent/TWI573140B/zh active
-
2016
- 2016-09-06 US US15/257,085 patent/US10049711B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI573140B (zh) | 2017-03-01 |
| RU2653131C2 (ru) | 2018-05-07 |
| US10049711B2 (en) | 2018-08-14 |
| TW201539449A (zh) | 2015-10-16 |
| CN106104790A (zh) | 2016-11-09 |
| US20160379701A1 (en) | 2016-12-29 |
| WO2015132997A1 (en) | 2015-09-11 |
| CN106104790B (zh) | 2020-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2016134736A (ru) | Магниторезистивное запоминающее устройство | |
| JP6571772B2 (ja) | 仮想接地型不揮発性メモリアレイ | |
| JP2012113305A5 (ru) | ||
| RU2016106676A (ru) | Полупроводниковое запоминающее устройство | |
| JP2013098563A5 (ru) | ||
| JP2015181159A5 (ru) | ||
| JP2016092411A5 (ru) | ||
| JP2018046255A5 (ru) | ||
| JP2010009439A5 (ru) | ||
| JP2006279042A5 (ru) | ||
| ES2550794T3 (es) | Dispositivo de campos táctiles de funcionamiento capacitivo | |
| JP2012186468A5 (ja) | 半導体装置 | |
| JP2013239713A5 (ru) | ||
| JP2014042029A5 (ru) | ||
| JP2012256821A5 (ru) | ||
| JP2012114422A5 (ja) | 半導体装置 | |
| JP2017069420A5 (ru) | ||
| JP2014078714A5 (ru) | ||
| JP2009059921A5 (ru) | ||
| JP2012182446A5 (ru) | ||
| JP2009218597A5 (ru) | ||
| JP2010091826A5 (ru) | ||
| JP2012015480A5 (ru) | ||
| JP2012015498A5 (ru) | ||
| JP2009049370A5 (ru) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PC43 | Official registration of the transfer of the exclusive right without contract for inventions |
Effective date: 20220420 |