TWI573140B - 磁阻記憶體裝置 - Google Patents

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TWI573140B
TWI573140B TW104101835A TW104101835A TWI573140B TW I573140 B TWI573140 B TW I573140B TW 104101835 A TW104101835 A TW 104101835A TW 104101835 A TW104101835 A TW 104101835A TW I573140 B TWI573140 B TW I573140B
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memory
interconnect
along
plug
memory element
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中塚圭祐
宮川正
穗谷克彥
濱本毅司
竹中博幸
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東芝股份有限公司
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Description

磁阻記憶體裝置 [相關申請案之交叉參考]
本申請案基於及主張2014年3月6日申請之美國臨時申請案第61/949,054號之權利，該案之全文以引用方式併入本文中。
實施例係關於一種磁阻記憶體裝置。
近年來，已提出各種新記憶體作為一快閃記憶體或一動態隨機存取記憶體(DRAM)之替代記憶體。此等記憶體包含一磁阻RAM(MRAM)。新記憶體中之MRAM可高速操作且可相對容易地被縮小。
1‧‧‧記憶體元件
1-1‧‧‧記憶體元件
1-11‧‧‧記憶體元件
1-12‧‧‧記憶體元件
1-2‧‧‧記憶體元件
1_11‧‧‧記憶體元件
1_12‧‧‧記憶體元件
1_13‧‧‧記憶體元件
1_14‧‧‧記憶體元件
1_15‧‧‧記憶體元件
1_16‧‧‧記憶體元件
1_17‧‧‧記憶體元件
1_18‧‧‧記憶體元件
1_21‧‧‧記憶體元件
1_22‧‧‧記憶體元件
1_23‧‧‧記憶體元件
1_24‧‧‧記憶體元件
1_31‧‧‧記憶體元件
1_32‧‧‧記憶體元件
1_33‧‧‧記憶體元件
1_34‧‧‧記憶體元件
1_41‧‧‧記憶體元件
1_42‧‧‧記憶體元件
1_43‧‧‧記憶體元件
1_44‧‧‧記憶體元件
11‧‧‧半導體基板
12‧‧‧元件隔離絕緣體
13‧‧‧主動區域
13_1‧‧‧主動區域
13_2‧‧‧主動區域
14‧‧‧源極/汲極區域
15‧‧‧閘極電極
15a‧‧‧閘極電極
15a-1‧‧‧閘極電極
15a-11‧‧‧閘極電極
15a-12‧‧‧閘極電極
15a-13‧‧‧閘極電極
15a-2‧‧‧閘極電極
15a-21‧‧‧閘極電極
15a-22‧‧‧閘極電極
15a-31‧‧‧閘極電極
15b‧‧‧閘極電極
15(0)至15(n-1)‧‧‧字線
17‧‧‧罩蓋絕緣體
18‧‧‧閘極絕緣體
21‧‧‧位元線
21_1‧‧‧位元線
21_11‧‧‧位元線
21_12‧‧‧位元線
21_2‧‧‧位元線
21_31‧‧‧位元線
21_32‧‧‧位元線
21_33‧‧‧位元線
21_34‧‧‧位元線
21_41‧‧‧位元線
21_42‧‧‧位元線
21_43‧‧‧位元線
21_44‧‧‧位元線
21a‧‧‧位元線
21(0)至21(m-1)‧‧‧位元線
22‧‧‧源極線
22_1‧‧‧源極線
22_2‧‧‧源極線
22(0)至22(m-1)‧‧‧源極線
24‧‧‧接觸插塞
24_1‧‧‧接觸插塞
24_2‧‧‧接觸插塞
26‧‧‧接觸插塞
26_11‧‧‧接觸插塞
26_12‧‧‧接觸插塞
26_13‧‧‧接觸插塞
26_14‧‧‧接觸插塞
27‧‧‧通孔插塞
27_11‧‧‧通孔插塞
27_12‧‧‧通孔插塞
27_13‧‧‧通孔插塞
27_14‧‧‧通孔插塞
27_21‧‧‧通孔插塞
27_22‧‧‧通孔插塞
27_23‧‧‧通孔插塞
27_24‧‧‧通孔插塞
27_31‧‧‧通孔插塞
27_32‧‧‧通孔插塞
27_33‧‧‧通孔插塞
27_34‧‧‧通孔插塞
27_41‧‧‧通孔插塞
27_42‧‧‧通孔插塞
27_43‧‧‧通孔插塞
27_44‧‧‧通孔插塞
27a‧‧‧通孔插塞
31‧‧‧單元區域/記憶體胞陣列
32‧‧‧行切換電路
40‧‧‧記憶體裝置
41‧‧‧閘極電極
42‧‧‧記憶體胞陣列
43‧‧‧列解碼器
44‧‧‧接觸插塞/行控制器
45‧‧‧輸入及輸出電路
46‧‧‧接觸插塞/組件/控制器
51‧‧‧導電層/記憶體胞
51_33‧‧‧導電層
51_34‧‧‧導電層
51_43‧‧‧導電層
51_44‧‧‧導電層
52‧‧‧導電層
52_21‧‧‧導電層
52_22‧‧‧導電層
52_23‧‧‧導電層
52_24‧‧‧導電層
52_41‧‧‧導電層
52_42‧‧‧導電層
53‧‧‧導電層/記憶體胞電晶體
54‧‧‧導電層
100‧‧‧記憶體元件
101‧‧‧行切換電路
102‧‧‧記憶體胞陣列
103‧‧‧位元線
104‧‧‧源極線
105‧‧‧主動區域
106‧‧‧接觸插塞
107‧‧‧區域
108‧‧‧閘極電極
109‧‧‧組件
A‧‧‧規則間隔/距離
EA‧‧‧電極
EB‧‧‧電極
FM‧‧‧磁性層
GBL‧‧‧全域位元線
GSL‧‧‧全域源極線
Ir‧‧‧電流
IwAP‧‧‧電流
IwP‧‧‧電流
NM‧‧‧非磁性層
SA‧‧‧感測放大器
SW1‧‧‧開關
SW2‧‧‧開關/電晶體
SWB(0)至SWB(m-1)‧‧‧開關
SWS(0)至SWS(m-1)‧‧‧開關
VM‧‧‧磁性層
VREF‧‧‧參考電壓
WD‧‧‧寫入驅動器
圖1繪示一記憶體裝置之記憶體胞之記憶體元件之一配置之一實例；圖2繪示第一實施例之一記憶體裝置之記憶體胞之記憶體元件之一配置之一第一實例；圖3繪示第一實施例之一MTJ元件之一結構；圖4繪示第一實施例之記憶體裝置之記憶體胞之記憶體元件之一配置之一第二實例；圖5繪示自上方觀看之第一實施例之第一實例之一記憶體裝置之一視圖；圖6繪示沿圖5之VI-VI線之視圖； 圖7繪示沿圖5之VII-VII線之視圖；圖8繪示沿圖5之VI-VI線之視圖；圖9繪示沿圖5之VII-VII線之視圖；圖10繪示自上方觀看之第一實施例之一第三實例之一記憶體裝置之一視圖；圖11繪示自上方觀看之第一實施例之一第四實例之一記憶體裝置之一視圖；圖12繪示自上方觀看之第一實施例之一第五實例之一記憶體裝置之一視圖；圖13繪示沿圖12之XIII-XIII線之視圖；圖14繪示沿圖12之XIV-XIV線之視圖；圖15繪示沿圖12之XIII-XIII線之視圖；圖16繪示沿圖12之XIV-XIV線之視圖；圖17繪示自上方觀看之用作參考之一記憶體胞陣列之一邊界附近之一視圖；圖18繪示自上方觀看之一第二實施例之一記憶體胞陣列之一邊界附近之一視圖；圖19(a)、(b)繪示第二實施例及用作參考之記憶體裝置之部分之佈局；圖20至圖22繪示自上方觀看之一第三實施例之一第一實例之一記憶體裝置之部分之視圖；圖23及圖24分別繪示沿圖20之XXIII-XXIII線及XXIV-XXIV線之視圖；圖25及圖26繪示自上方觀看之第三實施例之一第二實例之一記憶體裝置之部分之視圖；圖27及圖28分別繪示沿圖25之XXVII-XXVII線及XXVIII-XXVIII 線之視圖；圖29及圖30繪示自上方觀看之第三實施例之一第三實例之一記憶體裝置之部分之視圖；圖31及圖32分別繪示沿圖29之XXXI-XXXI線及XXXII-XXXII線之視圖；圖33繪示自上方觀看之第三實施例之一第四實例之一記憶體裝置之部分之一視圖；圖34及圖35繪示沿圖33之XXXIV-XXXIV線及XXXV-XXXV線之視圖；圖36繪示自上方觀看之第三實施例之一第五實例之一記憶體裝置之部分之一視圖；圖37及圖38分別繪示沿圖36之XXXVII-XXXVII線及XXXVIII-XXXVIII線之視圖；圖39至圖41繪示自上方觀看之一第四實施例之一第一實例之一記憶體裝置之部分之視圖；圖42及圖43分別繪示沿圖39至圖41之XLII-XLII線及XLIII-XLIII線之視圖；圖44繪示自上方觀看之第四實施例之一第二實例之一記憶體裝置之部分之一視圖；圖45及圖46分別繪示沿圖44之XLV-XLV線及XLVI-XLVI線之視圖；圖47至圖49繪示自上方觀看之一第五實施例之一第一實例之一記憶體裝置之部分之視圖；圖50及圖51分別繪示沿圖47至圖49之L-L線及LI-LI線之視圖；圖52繪示自上方觀看之第五實施例之一第二實例之一記憶體裝置之部分之一視圖； 圖53及圖54分別繪示沿圖52之LIII-LIII線及LIV-LIV線之視圖；圖55至圖57繪示自上方觀看之第五實施例之一第三實例之一記憶體裝置之部分之視圖；圖58及圖59分別繪示沿圖55至圖57之LVIII-LVIII線及LIX-LIX線之視圖；圖60繪示自上方觀看之第五實施例之一第四實例之一記憶體裝置之部分之一視圖；圖61及圖62分別繪示沿圖60之LXI-LXI線及LXII-LXII線之視圖；圖63至圖65繪示自上方觀看之一第六實施例之一第一實例之一記憶體裝置之部分之視圖；圖66及圖67分別繪示沿圖63至圖65之LXVI-LXVI線及LXVII-LXVII線之視圖；圖68繪示自上方觀看之第六實施例之一第二實例之一記憶體裝置之部分之一視圖；圖69及圖70分別繪示沿圖68之LXIX-LXIX線及LXX-LXX線之視圖；圖71至圖73繪示自上方觀看之第六實施例之一第三實例之一記憶體裝置之部分之視圖；圖74及圖75分別繪示沿圖71至圖73之LXXIV-LXXIV線及LXXV-LXXV線之視圖；圖76繪示自上方觀看之第六實施例之一第四實例之一記憶體裝置之部分之一視圖；圖77及圖78繪示沿圖76之LXXVII-LXXVII線及LXXVIII-LXVIII線之視圖；圖79係第七實施例之一記憶體裝置之一部分之一電路圖；及 圖80係第七實施例之第二實例之一記憶體裝置之一第二實例之一部分之一電路圖。
根據一實施例，一種磁阻記憶體裝置包含：一基板，其具有包含一第一方向之一第一表面；及記憶體元件，其等各具有一可切換電阻。在該第一方向上之記憶體元件之位置處，沿該第一方向排列之一第一行記憶體元件不同於沿該第一方向排列之一相鄰第二行記憶體元件。
MRAM之一記憶體胞之一記憶體元件包含兩個端子及該兩個端子之間之一磁性材料。藉由使一電流在一寫入目標記憶體元件之該兩個端子之間通過而執行至該記憶體胞之一資料寫入。在開發及設計MRAM時需考量防止至並非為該寫入目標記憶體元件之記憶體元件之錯誤寫入。換言之，流動通過記憶體元件之一電流引起一磁場，該磁場可依一特定概率引起至非寫入目標記憶體元件之錯誤寫入。錯誤寫入之概率取決於該等記憶體元件之矯頑磁性(對一外部磁場之耐性)及該磁場之量值。該磁場之量值與該寫入目標記憶體元件與一受影響之非寫入目標記憶體元件之間之距離之倒數成比例。
另一方面，對於MRAM之高整合性，需要緊密地配置記憶體元件。為此，一簡單方法係減小記憶體元件之間之距離。然而，記憶體元件之間之距離越短，錯誤寫入越容易發生，如上文所描述。另一方面，為形成一高容量MRAM，需要緊密地配置記憶體元件。因此，需要緊密地配置記憶體元件，同時確保相鄰記憶體元件之間之距離儘可能大。
現將參考圖來描述實施例。將用相同參考元件符號標示具有實質上相同功能及組態之組件，且將僅在需要時進行重複描述。該等圖係示意性的。各實施例繪示用於使此實施例之技術理念具體化之裝置 及方法，且一實施例之技術理念未將材料之品質、組件之形式、結構、配置等等指定如下。
(第一實施例)
圖1繪示記憶體元件100之一配置之一實例，且繪示自上方觀看之記憶體元件之一視圖。記憶體元件100配置於來自垂直相交之x軸及y軸之平面上，且依一規則間隔A沿x軸及y軸排列。換言之，記憶體元件之最短間隔係A。呈一矩陣形式之記憶體元件100之此一配置之一原因係使相關聯之互連件易於處理。記憶體元件100之此一配置導致A2之重複配置之最小圖案之一面積。
圖2繪示根據第一實施例之一記憶體裝置之記憶體胞之記憶體元件之一配置之一第一實例，且繪示自上方觀看之記憶體元件1之一視圖。一記憶體元件1係包含一磁性穿隧接面之一元件，如將描述。記憶體元件1之配置包含多個行(即，在相同x軸座標上沿y軸之記憶體元件組)，如圖2中所繪示。在各行記憶體元件(記憶體元件行)中，依一規則間隔A排列記憶體元件1。相比而言，未沿x軸排列來自相鄰記憶體元件行之記憶體元件1。相反地，記憶體元件1位於三個行上之一正六邊形之頂點及中心處。接著，此等正六邊形填充由x軸及y軸組成之平面。換言之，記憶體元件1位於沿由x軸及y軸組成之平面延伸之一蜂窩狀結構之頂點及中心處。
記憶體元件1位於六邊形之頂點及中心處，且因此六邊形中之所有相鄰記憶體元件1具有一相等間隔。類似地，使此等六邊形沿由x軸及y軸組成之平面填充，且因此各記憶體元件1具有與所有相鄰記憶體元件1之一相等間隔。然而，當使用一半導體製程來形成組件時(即，當重複在一膜上形成其內具有開口之一光罩且使用該等開口來蝕刻以處理該膜時)，非有意光罩未對準可發生，如熟悉技術者所知。此可導致組件自所欲位置移位。因此，本說明書及申請專利範圍中所指定 之一特定組件之一位置亦包含歸因於製程之變動而自所欲位置移位之位置。例如，記憶體元件1之描述「位於一正六邊形之頂點及中心處」並非一嚴格要求，且亦包含不可避免地移位之記憶體元件1。
偶數行中之記憶體元件1配置成沿x軸及y軸之一矩陣形式，且奇數行中之記憶體元件1配置成不同於偶數行之記憶體元件1之矩陣的一矩陣形式且沿x軸及y軸擴展。各記憶體元件行之各記憶體元件1不在連接兩個相鄰記憶體元件行中之相同列之記憶體元件(即，沿x軸排列)的一線上。相反地，記憶體元件1經配置使得一特定記憶體元件行中之各記憶體元件1位於自一相鄰記憶體元件行中之兩個相鄰記憶體元件1之間之一位置沿x軸之一延伸部上。此外，各記憶體元件1與兩個相鄰記憶體元件行中之最近四個記憶體元件相距之一距離A。因此，兩個相鄰記憶體元件行中之各記憶體元件1及兩個最近記憶體元件1形成一等邊三角形，且因此沿自x軸傾斜60度之一直線排列來自不同記憶體元件行之不同記憶體元件1。
由於記憶體元件1之上述配置，所以x軸平行於連接經由中心而對置之正六邊形頂點(即，其位於一對角線上)處之一對記憶體元件的一直線。再者，y軸平行於連接兩個記憶體元件之一直線，該兩個記憶體元件不位於經由中心而對置之正六邊形頂點(即，其等位於一對角線上)處，且不沿正六邊形之一邊鄰接。
記憶體元件1根據磁化之狀態以一非揮發性方式儲存資料，且具有(例如)圖3中所繪示之一結構。一記憶體元件1包含兩個磁性層FM及VM及該兩個磁性層FM與VM之間之非磁性層NM。磁性層FM具有一固定磁化定向，且磁性層VM具有一可變磁化定向。磁性層FM及VM具有沿與層FM、NM及VM之界面相交之方向之易磁化軸(由箭頭繪示)。磁性層FM及VM可具有沿層FM、NM及VM之界面之易磁化軸。層FM、NM及VM設置於電極EA與EB之間。當磁性層FM及VM之磁化 定向分別係平行及反平行時，元件MTJ展現最小電阻及最大電阻。展現兩個不同電阻之狀態分別指派給兩個值之資料。例如，磁性層FM及VM之磁化定向之平行及反平行分別與其中儲存「0」位元及「1」位元之狀態相關聯。當一電流IwP自磁性層VM流動朝向磁性層FM時，磁性層FM及VM之磁化定向變為平行。相比而言，當一電流IwAP自磁性層FM流動朝向磁性層VM時，磁性層FM及VM之磁化定向變為反平行。對於一資料讀取，使(例如)自電極EB朝向電極EA之電流Ir通過，且判定記憶體元件1之電阻之狀態。
圖2係關於一實例，其中相鄰記憶體元件1具有相同於圖1之柵格之間之距離A的距離A。根據此實例，將用於配置特定數目個記憶體元件1之一面積減小至用於在圖1之實例中配置相同數目個記憶體元件1之面積之0.87倍。因此，若使用圖2之配置，則在相同於用於圖1之配置之面積的面積中，可依一較大間隔配置相同數目個記憶體元件1。圖4繪示此一實例，繪示根據第一實施例之記憶體裝置之記憶體胞之記憶體元件之一配置之一第二實例，且繪示自上方觀看之記憶體元件1之一視圖。在圖4之實例中，記憶體元件1之間隔係1.2A。根據圖4之實例，記憶體元件1之間之磁場之影響小於圖2之實例中之影響。
現將參考圖5至圖16來描述具有圖2及圖4之記憶體胞配置之一結構之實例。圖5至圖16繪示第一實施例之記憶體裝置之記憶體胞陣列之部分。
圖5繪示自上方觀看之第一實施例之一第一實例之一記憶體裝置之一視圖。圖6及圖7分別繪示沿圖5之VI-VI線及VII-VII線之截面。例如，如圖5至圖7中所繪示，淺渠溝隔離區(STI)之元件隔離絕緣體12形成於一半導體基板11之表面中。元件隔離絕緣體包圍主動區域13以劃分主動區域13。主動區域13具有沿y軸之一矩形形狀。主動區域13包含表面中之分離源極/汲極區域14。
基板11亦具有表面中之閘極電極15。閘極電極15係所謂的埋入式閘極電極，且明確言之，閘極電極15埋入於基板11之表面處之渠溝中，其中插入式閘極絕緣體(圖中未展示)位於渠溝表面上。當在本說明書中將一特定區域(例如渠溝)描述為「埋入式」時，其未必意謂：該區域被完全埋入。相反地，如熟悉技術者所瞭解，「待埋入」包含：一區域意欲被埋入，但部分未被埋入，或其中其他材料插入於埋入區域與未埋入區域之間。
閘極電極15依沿y軸之一相等間隔沿x軸延伸。閘極電極15亦指稱字線。在兩側處之一對源極/汲極區域14之間之區段中，各閘極電極15與此等源極/汲極區域14一起組成一金屬氧化物半導體場效電晶體(MOSFET)。兩個相鄰閘極電極15組成一對，且兩個相鄰閘極電極對之間之一閘極電極15b固定至一特定電位，使兩側處之閘極電極15電隔離，且不組成一記憶體胞電晶體。在下文中，除閘極電極15b之外之閘極電極指稱與閘極電極15b區別之閘極電極15a。
在本說明書中，當一參考元件符號之第一元件係一數字或字母且其第二元件係具有或不具有一連字符或下劃線之一字母或數字時，第二元件與相同種類之第一元件彼此區別。當多個第一元件無需彼此區別時，使用不具有一第二元件之描述且該描述係指具有第一元件之所有參考元件符號。
記憶體元件1沿z軸形成於基板11上方之圖2及圖4中所繪示之配置中。各記憶體元件1之底部耦合至一接觸插塞26之頂部。各接觸插塞26之底部與一源極/汲極區域14接觸。一記憶體胞電晶體(其包含一特定閘極電極15之兩側處之一對源極/汲極區域)及一記憶體元件(其電耦合至此對源極/汲極區域之一者)組成一記憶體胞。使閘極電極15(其係一記憶體胞中之一記憶體胞電晶體之部分)之電位處於高位準以接通此記憶體胞電晶體以選擇包含此記憶體胞電晶體之該記憶體胞。
導電材料之位元線21及源極線22在記憶體元件1上方延伸。相鄰之位元線21及源極線22組成一對。一組之此對位元線21及源極線22在沿z軸之一主動區域13上方沿y軸延伸，依一間隔沿x軸排列，且位於相同層級(互連層)處。位元線21及源極線22之電路徑介於記憶體胞與一讀取電路及一寫入電路之間。在一寫入期間，一所選對之位元線21及源極線22之一者電耦合至一電流源，且另一者電耦合至一電流槽。自該電流源流動至該電流槽之電流流動通過一記憶體元件1，且記憶體元件1根據該電流之方向而呈現電阻狀態。在一讀取期間，一所選位元線21耦合至包含一感測放大器之該讀取電路。
對源極線22提供一導電材料之接觸插塞24。對一單一源極線22提供多個接觸插塞24，且沿y軸之對應源極線22排列多個接觸插塞24。各接觸插塞24之頂部與對應源極線22之底部接觸，且其底部與一源極/汲極區域14接觸。各接觸插塞24位於一對閘極電極15a之間，該對閘極電極介於兩個閘極電極15b之間。各接觸插塞24將包含耦合之源極/汲極區域14之記憶體胞電晶體耦合至對應源極線22。當接通一記憶體胞電晶體時，包含此記憶體胞電晶體之記憶體胞電耦合至源極線22。
為使記憶體元件1設置於圖2及圖4之配置中，使記憶體元件1自位元線21及閘極電極15a之相交點移位，如下明確言之。一位元線21位於兩個相鄰記憶體元件行之間，該兩個相鄰記憶體元件行之各者係位於相同x軸座標上且沿y軸排列之一組記憶體元件1。換言之，該兩個相鄰記憶體元件行之一者在一第一側處沿一位元線21延伸，且另一者在與該第一側相對之一第二側處沿位元線21a延伸。
再者，沿兩個閘極電極15b之間之閘極電極15a-1及15a-2定位沿x軸排列之兩個相鄰組記憶體元件(其指稱記憶體元件列)。換言之，該兩個相鄰記憶體元件列之一者在一第一側處沿閘極電極15a-1延伸， 且另一者在與該第一側相對之一第二側處沿閘極電極15a-2延伸。再者，當自上方觀看時(即，在圖5中)，各記憶體元件1與一單一閘極電極15a及一單一位元線21部分重疊。
就記憶體元件1、位元線21及閘極電極1之此一配置而言，記憶體元件1、位元線21及閘極電極15之相互關係可描述如下。即，當參考圖5時，與閘極電極15a-1重疊之記憶體元件1-1之各者位於對應位元線21與閘極電極15a-1之相交點附近且自該相交點朝向左上方移位。與閘極電極15a-2重疊之記憶體元件1-2之各者位於對應位元線21與閘極電極15a-2之相交點附近且自該相交點朝向右下方移位。可使記憶體元件1-1及1-2自各自相交點分別朝向右上方及左下方移位。再者，一位元線21位於兩個記憶體元件1-1(其等不位於經由正六邊形中心而對置之一對頂點處，且不沿正六邊形之一邊鄰接)與正六邊形中心之中心處之記憶體元件1-2之間。
各記憶體元件1之頂部亦耦合至一通孔插塞27之底部。各通孔插塞27之頂部耦合至一單一位元線21之底部。如上文所描述，記憶體元件1自位元線21之中心大幅度移位，且與位元線21僅重疊一小區域。因此，各通孔插塞27具有沿位元線21之寬度(即，沿x軸之長度)延伸之一平面形狀以將對應記憶體元件1耦合至位元線21。明確言之，一通孔插塞27具有一橢圓形形狀，其在一x軸方向上具有長於一位元線21之寬度的一長度。
就此一配置而言，一單一單元區域31可界定如下。單元區域31係經重複以形成一記憶體胞陣列之一組件。單元區域31包含閘極電極15a-1及15a-2、一位元線21、一源極線22、兩個記憶體元件1-1及1-2、接觸插塞26及24、及通孔插塞27。
圖8及圖9繪示第一實施例之一第二實例之一記憶體裝置，且分別繪示沿圖5之VI-VI線及VII-VII線之截面。在第二實例中，位元線21 及源極線22位於不同層級(互連層)處(與第一實例比較)，即，源極線22位於位元線21上方之一層級處。
圖10繪示自上方觀看之第一實施例之一第三實例之一記憶體裝置之一視圖。圖10之記憶體元件1之配置自圖2及圖5之配置旋轉90度。在圖10之實例中，各位元線21與一單一記憶體元件行重疊。此與圖5之第一實例(其中一單一位元線21與兩個記憶體元件行重疊)形成對比。在圖10之實例中，單元區域31包含一位元線21、一源極線22、三個閘極電極15a-11、15a-12及15a-13、兩個記憶體元件1-11及1-12、及相關聯之插塞。各記憶體元件1位於一位元線21與一閘極電極15a之相交點附近，且自該相交點沿y軸向上移位以與位元線21及閘極電極15a部分重疊。相同記憶體元件行中之兩個相鄰記憶體元件1-1及1-2分別與兩個閘極電極15a-11及15a-13重疊，閘極電極15a-11及15a-13與其等之間之一單一閘極電極15a-11對齊。一接觸插塞24位於一閘極電極15a-12與一源極線22之相交點附近，且自該相交點朝向左上方移位以與閘極電極15a-12及源極線22部分重疊。記憶體元件1與位元線21重疊，且因此不同於通孔插塞27a，記憶體元件1與位元線21之間之通孔插塞27無需為橢圓形形狀。
在自x軸傾斜60度之直線上排列記憶體元件1，如上文所描述。因此，可想到使閘極電極15a傾斜60度以對準沿自x軸傾斜60度之直線排列之數組記憶體元件1(記憶體元件組)。圖11繪示此一實例，且繪示自上方觀看之第一實施例之一第四實例之一記憶體裝置之一視圖。此外，在圖11之實例中，記憶體元件1之配置自圖2及圖5之配置旋轉90度，如同圖10之實例。因此，閘極電極15a自x軸傾斜30度。兩個相鄰閘極電極15a-21及15a-22組成一對。一記憶體元件組在一第一側處沿一閘極電極15a-21延伸，且另一記憶體元件組在與該第一側相對之一第二側處沿一閘極電極15a-22延伸。該等記憶體元件組與對應閘極 電極15a部分重疊。
位元線21及源極線22可位於相同層級或不同層級處。
圖12繪示自上方觀看之第一實施例之一第五實例之一記憶體裝置之一視圖。圖13及圖14分別繪示沿圖12之XIII-XIII線及XIV-XIV線之截面。第五實例類似於第四實例，且在第五實例中，沿y軸劃分主動區域13(諸如圖12之主動區域)以導致設置沿閘極電極15a-31排列之多個主動區域13。不同於第四實例，沿自x軸傾斜60度之直線排列之一組源極線接觸插塞24(插塞組)設置於每一記憶體元件組間區域(沿自x軸傾斜60度之直線排列之記憶體元件組1)中。各主動區域13具有一平行四邊形形狀。一平行四邊形之一對平行邊沿y軸延伸，且另一對邊沿閘極電極15a-31延伸。各閘極電極15a-31在沿此閘極電極15a-31排列之主動區域13之中心附近通過。各閘極電極15a-31位於一插塞組與一記憶體元件組之間，與此閘極電極15a-31之一第一側處之記憶體元件1部分重疊，且與一第二側處之接觸插塞24部分重疊。
圖15及圖16繪示第一實施例之一第六實例之一記憶體裝置，且分別繪示沿圖12之XIII-XIII線及XIV-XIV線之截面。在一第六實例中，位元線21及源極線22位於不同層級(互連層)處(與第五實例比較)，即，源極線22位於位元線21上方之一層級處。
如上文所描述，根據第一實施例，記憶體元件1經配置以位於正六邊形之頂點及中心處，且因此所有相鄰記憶體元件1具有相等間隔。就此一配置而言，將用於配置特定數目個記憶體元件1之一面積減小至用於在圖1之實例中配置相同數目個記憶體元件1之面積之0.87倍。此允許實施一較小記憶體胞陣列。再者，在用於圖1之配置之相同面積中，第一實施例之記憶體元件1之配置可使相同數目個記憶體元件1具有一較大間隔。換言之，可使相同面積中之與圖1中之記憶體元件一樣多之記憶體元件具有記憶體元件之間之減少影響。
(第二實施例)
第二實施例係基於第一實施例，且尤其基於第一實施例之第四實例、第五實例或第六實例。
根據第一實施例之第四實例至第六實例，閘極電極15自x軸傾斜30度。因此，記憶體胞陣列之形狀(即，連接記憶體胞陣列之邊界的一線)係一平行四邊形。此可藉由將圖11及圖12(其等繪示記憶體胞陣列之部分)擴展至整個記憶體胞陣列而理解。第二實施例係基於利用記憶體胞陣列之此一形狀。
如上文所描述，記憶體胞選擇性地耦合至讀取電路及寫入電路。為此，一特定位元線21及源極線22電耦合至讀取電路或寫入電路以形成所選記憶體胞與讀取或寫入電路之間之一電路徑。對於位元線21及源極線22之此選擇性連接，一位元線及源極線控制器設置於記憶體裝置1中。該位元線及源極線控制器包含一切換電路，且使用該切換電路以將一單一位元線21及一單一源極線22(其等由來自外部之位址信號指定)分別耦合至一全域位元線及一全域源極線。該全域位元線係指位元線21與讀取電路及寫入電路之間之一路徑之部分，且該全域源極線係指源極線22與讀取電路及寫入電路之間之一路徑之部分。
如圖17中所繪示，一位元線及源極線控制器中之切換電路(行切換電路)101可設置於記憶體胞陣列102之周邊中。記憶體胞陣列102中之位元線103及源極線104自記憶體胞陣列102取出至行切換電路101中。位元線103及源極線104經由行切換電路101之區域中之接觸插塞106而耦合至主動區域105，尤其是源極/汲極區域。對接觸插塞106之位置無特殊要求，只要位元線103及源極線104耦合至主動區域105以確保記憶體裝置之正常操作。因此，位元線103及源極線104之一區域107(其包含自記憶體胞陣列102之邊界至接觸插塞106之位置的區段)除促成正常操作之外，在其他方面無任何貢獻。因此，若可移除此區 段，則可減小行切換電路101之面積。
基於此，在第二實施例中，嘗試藉由將接觸插塞之一特定配置用於行切換電路中且組合第一實施例而減小行切換電路之面積。
圖18繪示自上方觀看之根據第二實施例之一記憶體裝置之一視圖，且尤其繪示一記憶體胞陣列31與一位元線及源極線控制器之一行切換電路32之間之一邊界附近。記憶體胞陣列31具有一平行四邊形形狀，其具有沿y軸之一對相對邊，如上文所描述。例如，可使用第一實施例之第四實例、第五實例或第六實例來實現此一形狀之記憶體胞陣列31。在此情況中，剩餘斜邊對沿閘極電極15延伸，即，自x軸傾斜30度且不平行於x軸或y軸。
該位元線及源極線控制器控制位元線21及源極線22，且包含一行切換電路32。行切換電路32包含切換電路，且使用該等切換電路以將一單一位元線21及一單一源極線22(其等由來自外部之位址信號指定)分別耦合至一全域位元線及一全域源極線。該全域位元線及該全域源極線耦合至一讀取電路及一寫入電路。例如，行切換電路32之各切換電路包含一MOSFET。行切換電路32亦包含沿x軸延伸之閘極電極41。閘極電極41設置於(例如)基板11上方。閘極電極41可埋入於基板11中。
行切換電路32進一步包含一主動區域13。主動區域13包含表面中之源極/汲極區域(圖中未展示)。一單一閘極電極41及其兩側處之一對源極/汲極區域組成一電晶體作為一切換電路。
位元線21及源極線22沿y軸自記憶體胞陣列31伸出以伸入至行切換電路32中。位元線21及源極線22之底部耦合至接觸插塞46之頂部。接觸插塞44之底部與主動區域13(尤其是主動區域13中之源極/汲極區域)接觸。
如上文所描述，自記憶體胞陣列31之邊界至接觸插塞44之位置 的位元線21及源極線22之區段(其指稱接頭區段)除提供位元線21、源極線22及接觸插塞44之間之電連接之外，不提供其他更大優點。因此，嘗試調整位元線21及源極線22之此等接頭區段。明確言之，沿記憶體胞陣列31之斜邊配置接觸插塞44，更明確言之，接觸插塞44配置於自x軸傾斜30度之直線上。因此，一組接頭區段組成沿記憶體胞陣列31之斜邊之一便利形狀。藉此，除沿y軸之恰好位於一接觸插塞44下方之一部分之外，部分地移除各接頭區段。因此，明確言之，接頭區段具有所需最小長度。接頭區段之減小使位元線21及源極線22之電阻減小。
根據接頭區段之減小，亦部分地移除主動區域13之左下部以具有含一剪裁左下角之一形狀。明確言之，除足以用於與接觸插塞44連接之一區域之外，根據記憶體胞陣列31之輪廓而部分地移除主動區域13之左下部。此導致具有自x軸傾斜30度之一斜邊之主動區域13。圖18繪示連接主動區域13之上邊及右邊之一邊亦自x軸傾斜30度；然而，此並非必要的。
就接頭區段及主動區域13之此一形狀而言，行切換電路32具有含剪裁左下角之形狀且具有相同於記憶體胞陣列31之斜邊之角度。藉此，沿此斜邊配置記憶體胞陣列31。此準確地對應於圖17之實例之不必要區域107之移除。
就上述配置而言，所有接頭區段具有沿y軸之相同長度。再者，記憶體胞陣列31位於閘極電極15之延伸部上。此與圖17之實例形成對比。在圖17之實例中，行切換電路101呈矩形，且基於此，記憶體胞陣列不位於閘極電極108之延伸部上。
與圖18中所繪示之行切換電路32相對之記憶體胞陣列31之側處之一行切換電路32亦可具有相同於圖18之結構。明確言之，記憶體胞陣列31下方之行切換電路32之形狀經修改以對準記憶體胞陣列31之下 邊，且行切換電路32具有含剪裁右上角之形狀。此可在視覺上且直觀地自圖19中之視圖容易地理解。圖19(a)繪示第二實施例之記憶體裝置之部分之佈局。
如圖19(a)中所繪示，記憶體胞陣列31具有沿y軸之一對邊及一對斜邊。再者，記憶體胞陣列31上方之行切換電路32具有具有其左下角經剪裁以對準記憶體胞陣列31之上斜邊的形狀。記憶體胞陣列31下方之行切換電路32具有經剪裁以對準記憶體胞陣列31之下斜邊的右上角。就此一佈局而言，第二實施例之記憶體裝置之整個面積(即，圖19(a)中所繪示之所有組件之面積總和)比圖19(b)之佈局(其具有矩形行切換電路101及矩形記憶體胞陣列102)之面積總和小很多。應瞭解，圖19(a)之佈局對應於圖19(b)之佈局，其中記憶體胞陣列31進入用於定位行切換電路101之位置。應注意，圖19之組件46及109係控制閘極電極15之字線控制器。
如上文所描述，根據第二實施例，記憶體胞陣列31具有不平行於x軸或y軸之一斜邊，且一或多個行切換電路32具有其角經剪裁以對準斜邊之形狀。因此，除促成正常操作之外無其他貢獻之行切換電路32之區段可經移除以減小行切換電路32之面積，同時維持正常操作。
(第三實施例)
第三實施例係基於位於正六邊形之頂點及中心處之記憶體元件1之配置，如同第一實施例。
圖20至圖22繪示自上方觀看之第三實施例之一第一實例之一記憶體裝置之部分之視圖。圖20至圖22中之記憶體元件1之配置自圖2及圖5之配置旋轉90度，如同圖10等等。圖20繪示包含沿z軸之最下層(層級)之層中之組件，且繪示基板11之表面、接觸插塞24、及基板11之表面與接觸插塞24之間之組件。圖21主要繪示高於圖20之層中之組件，且繪示接觸插塞24、記憶體元件1、及接觸插塞24與記憶體元件1 之間之組件。圖22主要繪示高於圖21之層中之組件，且繪示記憶體元件1、位元線21、及記憶體元件1與位元線21之間之組件。圖23及圖24分別繪示沿圖20至圖22之XXIII-XXIII線及XXIV-XXIV線之視圖。
記憶體元件1在自圖2及圖4之記憶體元件1之配置旋轉90度之一方向上沿z軸配置於基板11上方。因此，記憶體元件1沿y軸排列，且配置成行。
閘極電極15沿y軸延伸，依一間隔沿x軸排列，且在記憶體元件行之間延伸。閘極電極15設置於基板11之表面中之元件隔離絕緣體12中，且其頂部由罩蓋絕緣體17覆蓋。明確言之，閘極電極15及罩蓋絕緣體17設置於元件隔離絕緣體12中，其中閘極絕緣體17介於閘極電極15與罩蓋絕緣體17之間。閘極電極15由各自閘極絕緣體18及各自罩蓋絕緣體17包圍。罩蓋絕緣體17在側處由各自閘極絕緣體18覆蓋，且在各自閘極電極15之頂部與基板11之表面之間延伸。為使圖20至圖23清楚，此等圖未繪示罩蓋絕緣體17。
位元線21及源極線22沿x軸延伸。位元線21沿z軸定位於源極線22上方，位元線21及源極線22在由x軸及y軸組成之平面(即，xy平面)中重疊，且重疊之一位元線21及一源極線22組成一對。在xy平面中，位元線及源極線對依一間隔沿y軸排列。因此，該等位元線及源極線對配置成列。在xy平面中，位元線21及源極線22位於沿x軸排列之記憶體元件1附近或與沿x軸排列之記憶體元件1部分重疊。
主動區域13(13_1及13_2)彼此獨立，由元件隔離絕緣體12劃分及包圍，且在xy平面中具有矩形形狀。在xy平面中，主動區域13在連接各自兩個特定記憶體元件1附近之區域的一方向上延伸。細節如下。在一正六邊形之頂點處之記憶體元件1中，兩個對角線(其等穿過該正六邊形之中心且不與y軸平行)之一者上之兩個記憶體元件1(例如記憶體元件1_11及1_12)組成一對。為在此對記憶體元件1之接近處下方之 區域上延伸，一主動區域13沿xy平面延伸。因此，主動區域13不與x軸或y軸平行。在xy平面中，在一對記憶體元件1上延伸之主動區域13位於該對記憶體元件1之間之一記憶體元件1(即，該正六邊形之中心處之一記憶體元件1，該正六邊形之頂點處具有該記憶體元件對)之接近處下方或與該記憶體元件部分重疊。
一個以上主動區域13沿x軸排列以形成列。在各列主動區域(主動區域列)中，主動區域13具有一規則間隔，且(例如)在沿y軸之一方向上使其端面向彼此。明確言之，在xy平面中，兩個主動區域13位於沿y軸排列之各自兩個記憶體元件1之接近處下方或與沿y軸排列之各自兩個記憶體元件1部分重疊。沿x軸之一組主動區域13沿z軸定位於一源極線22下方，具有與該源極線22及沿z軸定位於該源極線22上方之一位元線21兩者之一對應性，且電耦合至該對應源極線及位元線對。
一特定主動區域列中之主動區域13在x軸上之位置或座標(其中心之位置或座標)不同於一相鄰主動區域列中之主動區域13在x軸上之位置或座標。因此，偶數列中之各自主動區域13之x軸位置及奇數列中之各自主動區域13之x軸位置係不同的。例如，屬於兩個各自相鄰列且面向彼此之兩個主動區域13之一者在排成行之第一行至第四行中之第一行至第三行(或沿y軸排列之記憶體元件組1)上延伸，且另一者在第二行至第四行上延伸。
各主動區域13在鄰接之至少兩個閘極電極15上延伸，且由該等兩個閘極電極穿過以被分成三個區段。在由兩個閘極電極15劃分之各主動區域13之三個區段中，形成源極/汲極區域14。在兩側處之一對源極/汲極區域14之間之區段中，各閘極電極15與此等源極/汲極區域14組成一記憶體胞電晶體。各主動區域13之該等區段之中間者耦合至一接觸插塞24之底部。接觸插塞24之頂部耦合至源極線22。在xy平面中，各接觸插塞24位於兩個相鄰閘極電極15之間。
需要使各主動區域13之一端經由一記憶體元件1而電耦合至一對應位元線21，且另一端(一源極/汲極區域14)經由另一記憶體元件1而電耦合至該位元線21。然而，在xy平面中，一些主動區域13之各端未與對應位元線21及對應記憶體元件1兩者重疊，如自圖可見。為此，接觸插塞26及通孔插塞27具有允許主動區域13、位元線21及記憶體元件1電連接之形狀及配置。細節如下。
在彼此相隔一列之一組列中(例如，在偶數列中)，各主動區域13_1使兩端之一者(例如，在右手側處)在xy平面中與一接觸插塞26_11重疊。例如，接觸插塞26_11在xy平面中與主動區域13_1之第一端之一上部分重疊。接觸插塞26_11在xy平面中進一步與記憶體元件1_11之一上部分重疊。一通孔插塞27_11設置於記憶體元件1_11與對應位元線21_11之間。通孔插塞27_11耦合至記憶體元件1_11及位元線21_11，在xy平面中與記憶體元件1_11及位元線21_11重疊，且位於兩個閘極電極15之間。就記憶體元件1_11、接觸插塞26_11及通孔插塞27_11之此等形狀及配置而言，主動區域13_1之第一端經由記憶體元件1_11而電耦合至位元線21_11。
主動區域13_1之第二端(例如，在左手側處)在xy平面中與一接觸插塞26_12重疊。例如，接觸插塞26_12在xy平面中與主動區域13_1之第二端之一下部分重疊。接觸插塞26_12在xy平面中進一步與記憶體元件1_12之一上部分重疊。記憶體元件1_12在xy平面中與一非對應位元線21_12部分重疊。一通孔插塞27_12設置於記憶體元件1_12與對應位元線21_11之間。通孔插塞27_12耦合至記憶體元件1_12及位元線21_11，在xy平面中與記憶體元件1_12及位元線21_11重疊，且位於兩個閘極電極15之間。就記憶體元件1_12、接觸插塞26_12及通孔插塞27_12之此等形狀及配置而言，主動區域13_1之第二端經由記憶體元件1_12而電耦合至位元線21_11。
沿位元線21_11重複地設置此主動區域13_1、對應記憶體元件1_11及1_12、及接觸插塞24、26_11及26_12、及通孔插塞27_11及27_12之組。
在彼此相隔一列之一組列(其包含不同於主動區域13_1所屬之列的一列)中(例如，在奇數列中)，各主動區域13_2使兩端之一者(例如，在右手側處)在xy平面中與一接觸插塞26_13重疊。例如，接觸插塞26_13在xy平面中與主動區域13_2之第一端之一上部分重疊。接觸插塞26_13在xy平面中進一步與一記憶體元件1_13重疊。一通孔插塞27_13設置於記憶體元件1_13與位元線21_12之間。通孔插塞27_13耦合至記憶體元件1_13及位元線21_12，在xy平面中與記憶體元件1_13及位元線21_12重疊，且位於兩個閘極電極15之間。就記憶體元件1_13、接觸插塞26_13及通孔插塞27_13之此等形狀及配置而言，主動區域13_2之第一端經由記憶體元件1_13而電耦合至位元線21_12。
主動區域13_2之第二端(例如，在左手側處)在xy平面中與一接觸插塞26_14重疊。例如，接觸插塞26_14在xy平面中與主動區域13_2之第二端之一下部分重疊。接觸插塞26_14在xy平面中進一步與記憶體元件1_14之一下部分重疊。一通孔插塞27_14設置於記憶體元件1_14與對應位元線21_12之間。通孔插塞27_14耦合至記憶體元件1_14及位元線21_12，在xy平面中與記憶體元件1_14及位元線21_12重疊，且位於兩個閘極電極15之間。就記憶體元件1_14、接觸插塞26_14及通孔插塞27_14之此等形狀及配置而言，主動區域13_2之第二端經由記憶體元件1_12而電耦合至位元線21_12。
沿位元線21_12重複地設置此等主動區域13_2、對應記憶體元件1_13及1_14、接觸插塞24、26_13及26_14、及通孔插塞27_13及27_14之組。
通孔插塞27亦促成不同於上述記憶體元件之一記憶體元件1與位 元線21之間之連接。明確言之，通孔插塞27_11將沿y軸相鄰於記憶體元件1_11之一記憶體元件1_15與位元線21_11耦合，且在xy平面中與記憶體元件1_15及位元線21_11重疊。記憶體元件1_15對應於相同於記憶體元件1_11電耦合至其之主動區域13_1之列之另一主動區域13之左手側上之一記憶體元件1，即，記憶體元件1_12。
通孔插塞27_12將沿y軸相鄰於記憶體元件1_12之一記憶體元件1_16與位元線21_11耦合，且在xy平面中與記憶體元件1_16及位元線21_11重疊。記憶體元件1_16對應於相同於記憶體元件1_12電耦合至其之主動區域13_1之列之另一主動區域13之右手側上之一記憶體元件1，即，記憶體元件1_11。
通孔插塞27_13將沿y軸相鄰於記憶體元件1_13之一記憶體元件1_17與位元線21_12耦合，且在xy平面中與記憶體元件1_17及位元線21_12重疊。記憶體元件1_17對應於相同於記憶體元件1_13電耦合至其之主動區域13_2之列之另一主動區域13之左手側上之一記憶體元件1，即，記憶體元件1_14。
通孔插塞27_14將沿y軸相鄰於記憶體元件1_14之一記憶體元件1_18與位元線21_12耦合，且在xy平面中與記憶體元件1_18及位元線21_12重疊。記憶體元件1_18對應於相同於記憶體元件1_14電耦合至其之主動區域13_2之列之另一主動區域13之右手側上之一記憶體元件1，即，記憶體元件1_13。
主動區域13在xy平面中之角度僅需具有一值以允許主動區域13之兩端透過接觸插塞24及26及通孔插塞27而電耦合至記憶體元件1，且該角度不受限於圖20至圖24之實例。主動區域13與x軸之間之角度θ取決於位元線21及閘極電極15之尺寸及節距。
根據上述佈局，當與圖1比較時，一單一記憶體胞之尺寸如下。在圖1之實例中，一單一記憶體胞之沿y軸之長度尺寸與沿x軸之長度 尺寸之比率係1：1。相比而言，在第三實施例中，一單一記憶體胞之沿y軸之長度尺寸與沿x軸之長度尺寸之比率係1：0.866。
如上文所描述，根據第三實施例，記憶體元件1經配置以位於正六邊形之頂點及中心處，且因此所有相鄰記憶體元件1具有相同間隔，如同第一實施例。為此，可獲得相同於第一實施例之優點。此外，第三實施例之主動區域13、位元線21、源極線22、接觸插塞24、26及通孔插塞27亦允許主動區域13、記憶體元件1、位元線21及源極線22之連接。
額外層可包含於主動區域13與位元線21之間。現將描述此等實例。圖25及圖26繪示自上方觀看之第三實施例之一第二實例之一記憶體裝置之部分之視圖。圖25繪示接觸插塞26、源極線22、及接觸插塞26與源極線22之間之組件。圖26繪示高於圖25之層中之組件，且繪示記憶體元件1、位元線21、及記憶體元件1與位元線21之間之組件。圖27及圖28分別繪示沿圖25及圖26之XXVII-XXVII線及XXVIII-XXVIII線之視圖。
在第二實例中，除第一實例中之組件、配置及連接設置於接觸插塞26與記憶體元件1之間之外，導電層51亦設置於接觸插塞26與記憶體元件1之間。各導電層51之兩側與一接觸插塞26及一記憶體元件1接觸。再者，在xy平面中，各導電層51位於兩個閘極電極15之間，且(例如)與兩個閘極電極15重疊。此外，各導電層51在沿x軸排列之各自兩行中之一組兩個記憶體元件1之兩端上沿y軸延伸。例如，各導電層51具有一尺寸以在xy平面中涵蓋一單一接觸插塞26及電耦合至該接觸插塞之一單一記憶體元件1。此等導電層51可穩定地將接觸插塞26與記憶體元件1電耦合。明確言之，可避免接觸插塞26及記憶體元件1之位置自所欲位置移位以導致應彼此耦合之數對之一接觸插塞26及一記憶體元件1之間之接觸面積之變動。歸因於接觸面積變動之此性質 變動或歸因於無接觸之缺陷可由導電層51抑制。
圖29及圖30繪示自上方觀看之第三實施例之一第三實例之一記憶體裝置之部分之視圖。圖29繪示接觸插塞26、導電層52、及接觸插塞26與導電層52之間之組件。圖30主要繪示高於圖29之層中之組件，且繪示記憶體元件1、位元線21、及記憶體元件1與位元線21之間之組件。圖31及圖32分別繪示沿圖29及圖30之XXXI-XXXI線及XXXII-XXXII線之視圖。
在第三實例中，除第二實例中之組件、配置及連接設置於記憶體元件1與通孔插塞27之間之外，導電層52亦設置於記憶體元件1與通孔插塞27之間。各導電層52之兩側與一記憶體元件1及一通孔插塞27接觸。在xy平面中，各導電層52位於兩個閘極電極15之間，且(例如)與兩個閘極電極15重疊。再者，各導電層52在沿y軸排列且耦合至相同位元線21之兩個記憶體元件1兩者上沿y軸延伸。例如，各導電層52與對應兩個記憶體元件1之一者部分重疊且與另一者部分重疊。設置導電層52使通孔插塞27無需在xy平面中於沿y軸排列之記憶體元件1之對應對上延伸。例如，各通孔插塞27沿y軸自對應位元線21之沿y軸之中心至兩側延伸實質上相同距離，且具有短於圖20至圖24之實例中之一通孔插塞27之y軸長度的y軸長度。設置導電層52可減小通孔插塞27之y軸長度，其繼而可降低一通孔插塞27非有意地與不應與該通孔插塞27耦合之一位元線21接觸之概率。
圖33繪示自上方觀看之第三實施例之一第四實例之一記憶體裝置之部分之一視圖，且繪示接觸插塞26、位元線21、及接觸插塞26與位於線21之間之組件。圖34及圖35分別繪示沿圖33之XXXIV-XXXIV線及XXXV-XXXV線之視圖。第四實例之記憶體裝置對應於第二實例及第三實例之組合，且明確言之，包含導電層51及52兩者。根據第四實例，可獲得第二實例及第三實例兩者之優點。
圖36繪示自上方觀看之第三實施例之一第五實例之一記憶體裝置之部分之一視圖，且繪示接觸插塞26、位元線21、及接觸插塞26與位元線21之間之組件。圖37及圖38分別繪示沿圖36之XXXVII-XXXVII線及XXXVIII-XXXVIII線之視圖。第五實例之記憶體裝置除包含第四實施例中之組件、配置及連接之外，亦包含一額外層。明確言之，第五實例之記憶體裝置包含記憶體元件1與導電層52之間之導電層53。例如，導電層53在xy平面中具有實質上相同於記憶體元件1之頂部之尺寸的尺寸。根據第五實例，可獲得第二實例及第三實例兩者之優點。此外，根據第五實例，可在製造記憶體裝置之一特定程序中保護記憶體元件1之頂部免受暴露。明確言之，例如，在一絕緣體中蝕刻用於導電層52之孔以形成導電層52。防止此蝕刻非有意地達到記憶體元件1。就第五實例而言，導電層53可與導電層51或導電層52而非導電層51及52兩者組合使用。明確言之，導電層51、52及53之任何組合係可行的。
(第四實施例)
第四實施例係基於位於正六邊形之頂點及中心處之記憶體元件1之配置，如同第一實施例。第四實施例亦係關於一結構，其中使第三實施例之記憶體元件1之配置之方向在xy平面中旋轉90度。
圖39至圖41繪示自上方觀看之第四實施例之一第一實例之一記憶體裝置之部分之視圖。圖39至圖41之記憶體元件1之配置自圖2及圖5之配置旋轉，如同圖10等等。圖39繪示包含沿z軸之最下層(層級)之層中之組件，且繪示基板11之表面、接觸插塞24、及基板11之表面與接觸插塞24之間之組件。圖40主要繪示高於圖39之層中之組件，且繪示基板11之表面、記憶體元件1、及基板11之表面與記憶體元件1之間之組件。圖41主要繪示高於圖40之層中之組件，且繪示源極線22、位元線、及源極線22與位元線之間之組件。圖42及圖43分別繪示沿圖39 至圖41之XLII-XLII線及XLIII-XLIII線之視圖。
記憶體元件1在自圖2及圖4之記憶體元件1之配置旋轉90度之一方向上沿z軸配置於基板11上方。因此，記憶體元件1沿y軸排列且配置成行。
閘極電極15沿x軸延伸，依一間隔沿y軸排列，且在記憶體元件列之間延伸。閘極電極15設置於基板11之表面中之元件隔離絕緣體12中(其中閘極絕緣體18介於閘極電極15與元件隔離絕緣體12之間)，且其頂部由罩蓋絕緣體17覆蓋，如同第三實施例。
源極線22(22_1及22_2)沿z軸定位於基板11上方，沿y軸延伸，依一間隔沿x軸排列，且在記憶體元件行之間延伸。源極線22包含沿x軸交替配置之源極線22_1及22_2。
主動區域13彼此獨立，由元件隔離絕緣體12劃分及包圍，且在xy平面中具有矩形形狀。在xy平面中，主動區域13在連接兩個特定記憶體元件1附近之區域的一方向上延伸。細節如下。在一正六邊形之頂點處之記憶體元件1中，在不沿y軸延伸或穿過中心之六邊形對角線上之兩個記憶體元件1(諸如記憶體元件1_21及1_23)組成一對。主動區域13在延伸於沿z軸之此一對記憶體元件1之接近處下方之區域上之一方向上延伸。因此，主動區域13不與x軸或y軸平行。
主動區域13(13_1及13_2)沿y軸排列以組成行。例如，在該等行之主動區域(主動區域行)之各者中，主動區域13具有一規則間隔且使其端在沿x軸之一方向上面向彼此。一特定主動區域行中之主動區域13在y軸上之位置或座標(其中心之位置或座標)不同於一相鄰主動區域行中之主動區域13在y軸上之位置或座標。
主動區域13包含主動區域13_1及13_2。主動區域13_1依一間隔沿源極線22_1排列。在xy平面中，各主動區域13_1在沿z軸之兩個特定記憶體元件1之接近處下方之區域上延伸。細節如下。應關注記憶 體元件之一第一正六邊形及記憶體元件之一第二正六邊形，該第二正六邊形與該第一正六邊形之左下邊共用作為該第二正六邊形之右上邊的一邊。沿y軸之該第一正六邊形之頂部處之記憶體元件1(一記憶體元件1_21)及該第二正六邊形之中心處之記憶體元件1(一記憶體元件1_22)組成一第一對。各主動區域13_1在沿z軸之一第一對記憶體元件1(第一記憶體對)之接近處下方之各自區域上延伸。
各主動區域13_1延伸超過兩個相鄰閘極電極15，且由該等兩個閘極電極15穿過以被分成三個區段。在各主動區域13_1之該等區段中，形成源極/汲極區域14。在兩側處之一對源極/汲極區域14之間之區段中，各閘極電極15與此等源極/汲極區域14組成一記憶體胞電晶體。各主動區域13_1之該等區段之中間者耦合至一接觸插塞24_1之底部。接觸插塞24_1之頂部耦合至源極線22_1。各主動區域13_1之兩個剩餘區段之源極/汲極區域14經由一接觸插塞26及一導電層51之各自組而耦合至記憶體元件1_21及1_22之各自底部。各導電層51在xy平面中與一接觸插塞26及一記憶體元件1_21或1_22重疊。
主動區域13_2依一間隔沿源極線22-2排列。在xy平面中，各主動區域13_2在沿z軸之兩個特定記憶體元件1之接近處下方之區域上延伸。細節如下。在一單一正六邊形頂點之記憶體元件1中，該六邊形之頂點處及不與y軸平行之六邊形對角線上之兩個記憶體元件1(記憶體元件1_23及1_24)組成一第二對。各主動區域13_2在沿z軸之一第二對記憶體元件1(第二記憶體對)之接近處下方之各自區域上延伸。
各主動區域13_2延伸超過兩個相鄰閘極電極15，且由該等兩個閘極電極15穿過以被分成三個區段。在各主動區域13_2之該等區段中，形成源極/汲極區域14。在兩側處之一對源極/汲極區域14之間之區段中，各閘極電極15與此等源極/汲極區域14組成一記憶體胞電晶體。各主動區域13_2之該等區段之中間者耦合至一接觸插塞24_2之底 部。接觸插塞24_2之頂部耦合至源極線22_2。各主動區域13_2之兩個剩餘區段之源極/汲極區域14經由一接觸插塞26及一導電層51之各自組而耦合至記憶體元件1_23及1_24之各自底部。各導電層51在xy平面中與一接觸插塞26及一記憶體元件1_23或1_24重疊。
由於上文所描述之主動區域13_1及13_2之配置，所以主動區域13_1及13_2在y軸上之位置(或座標)不同。明確言之，各主動區域13_1之上端及下端及一主動區域13_2之上端及下端分別不成一直線。
將記憶體元件1分成一組第一記憶體元件對及一組第二記憶體元件對，如上文所描述。因此，在各記憶體元件行中，交替地定位屬於第一記憶體元件對之記憶體元件1及屬於第二記憶體元件對之記憶體元件1。
記憶體元件1之頂部耦合至導電層52。特定言之，記憶體元件1_21、1_22、1_23及1_24之底部分別耦合至導電層52_21、52_22、52_23及52_24之底部。在xy平面中，導電層52具有類似於記憶體元件1之形狀的形狀，且(例如)具有小於記憶體元件1之平面形狀的平面形狀。導電層52之頂部耦合至通孔插塞27之底部。
各通孔插塞27耦合至一位元線21之底部。位元線21沿y軸延伸，且在xy平面中配置成行。位元線21沿z軸定位於高於源極線22之一層或層級中。位元線21包含位元線21_1及21_2。位元線21_1沿z軸定位於源極線22_1上方，即，在xy平面中與源極線22_1重疊。位元線21_2沿z軸定位於源極線22_2上方，即，在xy平面中與源極線22_2重疊。
各第一記憶體元件對(1_21及1_22)電耦合至一位元線21_1，位元線21_1沿z軸定位於對應源極線22_1(或該第一記憶體元件對電耦合至其之源極線22_1)上方。為此，用於第一記憶體元件對之兩個通孔插塞27(27_21及27_21)具有在xy平面中沿x軸擴展之橢圓形形狀，且該等橢圓形形狀在xy平面中與一導電層52_21或52_22及一位元線21_21 重疊。明確言之，在xy平面中，電耦合至一記憶體元件1_21之各通孔插塞27_21之右上部分與用於該記憶體元件1_21之一導電層52_21重疊，且其中心部分與一位元線21_1重疊。在xy平面中，電耦合至一記憶體元件1_22之各通孔插塞27_22之左下部分與用於該記憶體元件1_22之一導電層52-22重疊，且其中心部分與一位元線21_1重疊。通孔插塞27_21及27_22透過導電層54而電耦合至位元線21_1。明確言之，各通孔插塞27_21及各通孔插塞27_22之頂部耦合至一導電層54，導電層54之頂部耦合至一位元線21_1。
各通孔插塞27_21亦與另一第一記憶體元件對之一記憶體元件1共用。明確言之，電耦合至一特定第一記憶體元件對之記憶體元件1_21的一通孔插塞27_21相同於電耦合至另一第一記憶體元件對之記憶體元件1_22的一通孔插塞27_22。明確言之，由一記憶體元件1_21及相鄰於該記憶體元件1_21之一記憶體元件1_22共用各通孔插塞27_21，其中源極線22_1介於記憶體元件1_21與記憶體元件1_22之間。為此，各通孔插塞27_21在xy平面中與兩個第一記憶體元件對之一者之一記憶體元件1_21重疊，且與該等對之另一者之一記憶體元件1_22重疊。
各第二記憶體元件對(1_23、1_24)電耦合至一位元線21_2，位元線21_2沿z軸定位於對應源極線22_2(或該第二記憶體元件對電耦合至其之源極線22_2)上方。為此，用於該第二記憶體元件對之兩個通孔插塞27(27_23及27_24)具有在xy平面中沿x軸擴展之橢圓形形狀，且該等橢圓形形狀在xy平面中與一導電層52_23或52_24及一位元線21_22重疊。明確言之，在xy平面中，電耦合至一記憶體元件1_23之各通孔插塞27_23之右下部分與用於該記憶體元件1_23之一導電層52_23重疊，且其中心部分與一位元線21_2重疊。在xy平面中，電耦合至一記憶體元件1_24之各通孔插塞27_24之左上部分與用於該記憶 體元件1_24之一導電層52-24重疊，且其中心部分與位元線21_2重疊。通孔插塞27_23及27_24透過導電層54而電耦合至位元線21_2。明確言之，各通孔插塞27_23及各通孔插塞27_24之頂部耦合至一導電層54，導電層54之頂部耦合至一位元線21_2。
亦與另一第二記憶體元件對之一記憶體元件1共用各通孔插塞27_23。明確言之，電耦合至一特定第二記憶體元件對之記憶體元件1_23的一通孔插塞27_23相同於電耦合至另一第二記憶體元件對之記憶體元件1_24的一通孔插塞27_24。明確言之，由一記憶體元件1_23及相鄰於該記憶體元件1_23之一記憶體元件1_24共用各通孔插塞27_23，其中源極線22_2介於記憶體元件1_23與記憶體元件1_24之間。為此，各通孔插塞27_23在xy平面中與兩個第二記憶體元件對之一者之一記憶體元件1_23重疊，且與該等對之另一者之一記憶體元件1_24重疊。
由於上文所描述之通孔插塞27_21及27_22之配置，所以沿y軸交替地定位通孔插塞27_21及通孔插塞27_22，通孔插塞27_21沿x軸排列，且通孔插塞27_22沿x軸排列。沿一特定位元線21排列之通孔插塞27_21及27_22之頂部耦合至該位元線21之底部。
可設置或可不設置導電層51、52及/或54。圖44至圖46繪示不包含導電層51、52或54之一實例。圖44繪示自上方觀看之第四實施例之一第二實例之一記憶體裝置之部分之一視圖。為使圖清楚，圖44未繪示一些組件。圖45及圖46分別繪示沿圖44之XLV-XLV線及XLVI-XLVI線之視圖。
如圖44至圖46中所繪示，接觸插塞26之頂部耦合至記憶體元件1之底部。記憶體元件1之頂部耦合至通孔插塞27之底部。
如上文所描述，根據第四實施例，記憶體元件1經配置以位於正六邊形之頂點及中心處，且因此所有相鄰記憶體元件1具有相同間 隔，如同第一實施例。為此，可獲得相同於第一實施例之優點。此外，第四實施例之主動區域13、位元線21、源極線22、接觸插塞24及26、及通孔插塞27亦允許主動區域13、記憶體元件1、位元線21及源極線22之連接。
(第五實施例)
第五實施例係基於位於正六邊形之頂點及中心處之記憶體元件1之配置，如同第一實施例。
圖47至圖49繪示自上方觀看之第五實施例之一第一實例之一記憶體裝置之部分之視圖。圖47至圖49之記憶體元件1之配置方向相同於圖2及圖5之配置方向。圖47繪示包含沿z軸之最下層(層級)之層中之組件，且繪示基板11之表面、導電層51、及基板11之表面與導電層51之間之組件。圖48主要繪示高於圖47之層中之組件，且繪示源極線22、導電層52、及源極線22與導電層52之間之組件。圖49主要繪示高於圖48之層中之組件，且繪示源極線22、位元線21、及源極線22與位元線21之間之組件。圖50及圖51分別繪示沿圖47至圖49之L-L線及LI-LI線之視圖。
記憶體元件1在相同於圖2及圖4之方向的方向上沿z軸配置於基板上方。因此，記憶體元件1沿x軸排列且配置成列。
主動區域13彼此獨立，由元件隔離絕緣體12劃分及包圍，且在xy平面中具有矩形形狀。主動區域13沿y軸延伸，且依一間隔沿x軸排列。各主動區域13位於兩個記憶體元件行之間，且在xy平面中與該等兩個記憶體元件行部分重疊。
閘極電極15沿x軸延伸，依一間隔沿y軸排列，包含閘極電極15a及15b，且埋入於基板11之表面中之渠溝中，其中該等渠溝之表面上之閘極絕緣體介於閘極電極15與基板11之表面之間。閘極電極15劃分主動區域13。由閘極電極15劃分之各主動區域13之區段包含該等表面 中之源極/汲極區域14。在兩側處之一對源極/汲極區域14之間之區段中，各閘極電極15與此等源極/汲極區域14組成一記憶體胞電晶體。各閘極電極15b位於閘極電極之兩個相鄰對之間，固定至一特定電位，使其兩側處之閘極電極15電隔離，且不組成一記憶體胞電晶體。
各主動區域13耦合至各對閘極電極15a之間之一接觸插塞24之底部。各接觸插塞24之底部耦合至一源極/汲極區域14，且其頂部耦合至一源極線22之底部。源極線22沿y軸延伸，依一間隔沿x軸排列，且在記憶體元件行之間延伸。各源極線22在沿y軸延伸之邊之各者處與一單一記憶體元件行重疊。為將以此方式配置之源極線22及主動區域13耦合，各接觸插塞24在xy平面中與對應之主動區域13及源極線22重疊。例如，在xy平面中，各接觸插塞24與一源極線22完全重疊，且與一主動區域13部分重疊。各主動區域13使與一源極線22及一接觸插塞24相對之側處(例如，右手側處)之部分耦合至一接觸插塞26之底部。各接觸插塞26位於一主動區域13與一閘極電極15a之相交點附近，位於源極線22之間，且其底部耦合至一源極/汲極區域14。
接觸插塞26之頂部耦合至導電層51之底部。導電層51之頂部耦合至記憶體元件1之底部。為將接觸插塞26及記憶體元件1耦合，導電層51在xy平面中與接觸插塞26及記憶體元件1重疊，且沿x軸擴展。特定言之，各源極線22之右手側上之導電層51之右部分耦合至各自接觸插塞26，且其左部分耦合至各自記憶體元件1。相比而言，各源極線22之左手側上之導電層51之左部分耦合至各自接觸插塞26，且其右部分耦合至各自記憶體元件1。
記憶體元件1之頂部耦合至導電層52之底部。導電層52之頂部耦合至通孔插塞27之底部。各通孔插塞27之頂部耦合至一位元線21之底部。位元線21沿y軸延伸且依一間隔沿x軸排列。在xy平面中，各位元線21位於兩個相鄰源極線22之間，且使沿y軸之兩側處之部分與源極 線22重疊。
在經由記憶體胞電晶體而耦合至各源極線22之記憶體元件組1中，沿該源極線22之右手側排列之記憶體元件組1(記憶體元件1_31)電耦合至在右手側處相鄰於該源極線22之一位元線21(一位元線21_31)。類似地，在經由記憶體胞電晶體而耦合至各源極線22之記憶體元件組1中，沿該源極線22之左手側排列之記憶體元件組1(記憶體元件1_32)電耦合至在左手側處相鄰於該源極線22之一位元線21(一位元線21_31)。為此，電耦合至沿源極線22之右手側排列之各自記憶體元件1_31的通孔插塞27(通孔插塞27_31)沿x軸擴展，且其左部分與導電層52重疊，且其右部分與一位元線21(21_31)重疊。相比而言，電耦合至沿源極線22之左手側排列之各自記憶體元件1_32的通孔插塞27(通孔插塞27_32)沿x軸擴展，且其右部分與導電層52重疊，且其左部分與一位元線21(21_32)重疊。
在第一實例中，可設置或可不設置通孔插塞27、導電層51及/或導電層52。一第二實例係關於此一實例。圖52至圖54繪示不包含通孔插塞27、導電層51或導電層52之一實例。圖52繪示自上方觀看之第五實施例之第二實例之一記憶體裝置之部分之一視圖。為使圖清楚，圖52未繪示一些組件。圖53及圖54分別繪示沿圖52之LIII-LIII線及LIV-LIV線之視圖。
如圖52至圖54中所繪示，接觸插塞26之頂部耦合至記憶體元件1之底部。記憶體元件1之頂部耦合至位元線21之底部。
再者，記憶體元件1之配置可具有不同於第一實例(圖47至圖50)中之方向的一方向。一第三實例係關於此一實例。圖55至圖57繪示自上方觀看之第五實施例之第三實例之一記憶體裝置之部分之視圖。在自圖2及圖5及第一實例之記憶體元件1之配置旋轉90度之一方向上配置圖55至圖57之記憶體元件1。圖55繪示包含沿z軸之最下層(層級)之 層中之組件，且繪示基板11之表面、導電層51、及基板11之表面與導電層51之間之組件。圖56主要繪示高於55之層中之組件，且繪示源極線22、通孔插塞27、及源極線22與通孔插塞27之間之組件。圖57主要繪示高於圖56之層中之組件，且繪示源極線22、位元線21、及源極線22與位元線21之間之組件。圖58及圖59分別繪示沿圖55至圖57之LVIII-LVIII線及LIX-LIX線之視圖。
記憶體元件1在自圖2及圖4之記憶體元件1之配置旋轉90度之一方向上沿z軸配置於基板11上方。因此，記憶體元件1沿y軸排列且配置成行。
基於在不同於第一實例之一方向上配置之記憶體元件1，第三實例與第一實例之不同點為一些組件之特徵。將描述此等不同特徵及相關聯之特徵。在沿y軸之各主動區域13之兩個邊中，與一源極線22相對之側(例如右手側)處之邊在xy平面中與一記憶體元件行重疊。
為將接觸插塞26及記憶體元件1耦合，第三實例之導電層51在xy平面中與接觸插塞26及記憶體元件1重疊，且沿y軸擴展。特定言之，在與沿y軸之一線相對之兩側(該線介於該兩側之間)中，第一側處之導電層51(例如右手側處之導電層51_33)之下部分耦合至各自接觸插塞26且其上部分耦合至各自記憶體元件1(1_33)。相比而言，在與沿y軸之一線相對之兩側(該線介於該兩側之間)中，第二側處之導電層51(例如左手側處之導電層51_34)之上部分耦合至各自接觸插塞26且其下部分耦合至各自記憶體元件1(1_34)。
記憶體元件1之頂部耦合至通孔插塞27(27_33及27_34)之底部。各通孔插塞27之頂部耦合至一位元線21(21_33或21_34)之底部。位元線21沿z軸定位於記憶體元件行上方，且在xy平面中與記憶體元件行重疊。
在第三實例中，可設置或可不設置通孔插塞27及/或導電層51。 一第四實例係關於此一實例。圖60至圖62繪示不包含通孔插塞27或導電層51之一實例。圖60繪示自上方觀看之第五實施例之第四實例之一記憶體裝置之部分之一視圖。為使圖清楚，圖60未繪示一些組件。圖61及圖62分別繪示沿圖60之LXI-LXI線及LXII-LXII線之視圖。
如圖60至圖62中所繪示，接觸插塞26之頂部耦合至記憶體元件1之底部。記憶體元件1之頂部耦合至一位元線21之底部。
如上文所描述，根據第五實施例，記憶體元件1經配置以位於正六邊形之頂點及中心處，且因此所有相鄰記憶體元件1具有相同間隔，如同第一實施例。為此，可獲得相同於第一實施例之優點。此外，第五實施例之主動區域13、位元線21、源極線22、接觸插塞24及26、及通孔插塞27亦允許主動區域13、記憶體元件1、位元線21及源極線22之連接。
(第六實施例)
第六實施例係基於位於正六邊形之頂點及中心處之記憶體元件1之配置，如同第一實施例。
圖63至圖65繪示自上方觀看之第六實施例之一第一實例之一記憶體裝置之部分之視圖。圖63至圖65之記憶體元件1之配置方向相同於圖2及圖5之配置方向。圖63繪示包含沿z軸之最下層(層級)之層中之組件，且繪示基板11之表面、接觸插塞24、及基板11之表面與接觸插塞24之間之組件。圖64主要繪示高於圖63之層中之組件，且繪示基板11之表面、記憶體元件1、及基板11之表面與記憶體元件1之間之組件。圖65主要繪示高於圖64之層中之組件，且繪示源極線22、位元線21、及源極線22與位元線21之間之組件。圖66及圖67分別繪示沿圖63至圖65之LXVI-LXVI線及LXVII-LXVII線之視圖。
記憶體元件1依相同於圖2及圖4之方向的方向沿z軸配置於基板上方。因此，記憶體元件1沿x軸排列且配置成列。
閘極電極15沿x軸延伸，依一間隔沿y軸排列，包含閘極電極15a及15b，且埋入於基板11之表面中之渠溝中，其中該等渠溝之表面上之閘極絕緣體介於閘極電極15與基板11之表面之間。
源極線22沿z軸定位於基板11上方，沿y軸延伸，且依一間隔沿x軸排列。各源極線22在沿y軸之兩個邊之各者中與一記憶體元件行重疊。
主動區域13彼此獨立，由元件隔離絕緣體12劃分及包圍，且在xy平面中具有矩形形狀。在xy平面中，主動區域13在連接各自兩個特定記憶體元件1之區域的一方向上延伸。細節如下。包含該第一記憶體元件1之正六邊形之中心之一特定記憶體元件1(例如記憶體元件1_41)及一記憶體元件1(例如記憶體元件1_42)組成一第三對記憶體元件，且各主動區域13實質上沿一方向延伸，該方向在沿z軸之該第三對記憶體元件(第三記憶體元件對)之接近處下方之區域上延伸。因此，主動區域13不與x軸或y軸平行。兩個閘極電極15a位於沿z軸之一第三記憶體元件對附近之區域下方。重複地設置此等第三記憶體元件對，且因此記憶體元件1_41沿y軸之各源極線22之兩個邊之一者(例如，沿右手側邊)排列且記憶體元件1_42沿該兩個邊之另一者(例如，沿左手側邊)排列。
各主動區域13在鄰接之至少兩個閘極電極15上延伸，且由該等兩個閘極電極穿過以被分成三個區段。主動區域13可較長。此一長主動區域13由閘極電極15b進一步劃分，且由兩個閘極電極15a將兩個閘極電極15b之間之各主動區域13之區段進一步分成三個區段。在由兩個閘極電極15a劃分之各主動區域13之該三個區段中，形成源極/汲極區域14。在兩側處之一對源極/汲極區域之間之區段中，各閘極電極15a與此等源極/汲極區域14組成一記憶體胞電晶體。各主動區域13之該等區段之中間者耦合至一接觸插塞24之底部。接觸插塞24之頂部耦 合至源極線22。各主動區域13之兩個剩餘區段之源極/汲極區域14經由一接觸插塞26及一導電層51之各自組而耦合至一第三記憶體元件對(例如記憶體元件1_41及1_42)之各自底部。各導電層51在xy平面中與一接觸插塞26及一記憶體元件1_41或1_42重疊。
記憶體元件1之頂部耦合至導電層52之底部。在xy平面中，導電層52具有類似於記憶體元件1之形狀的形狀及(例如)小於記憶體元件1之平面形狀的平面形狀，且其頂部耦合至通孔插塞27。各通孔插塞27之頂部耦合至一位元線21之底部。位元線21沿y軸延伸且依一間隔沿x軸排列。例如，在xy平面中，各位元線21位於兩個源極線22之間且與該兩個源極線22部分重疊。
明確言之，記憶體元件1_41及1_42分別耦合至導電層52_41及52_42，導電層52_41及52_42分別耦合至通孔插塞27_41及27_42。記憶體元件1_41電耦合至在右手側處相鄰於一源極線22(其相鄰於對應源極線22)之一位元線21(或一位元線21_41)，且記憶體元件1_42電耦合至在左手側處相鄰於一源極線22(其相鄰於對應源極線22)之一位元線21(或一位元線21_42)。為此，各通孔插塞27在xy平面中具有一橢圓形形狀，沿x軸擴展，且與由通孔插塞27耦合之一導電層52及一位元線21重疊。明確言之，在xy平面中，各通孔插塞27_41之左部分與一導電層52_41重疊且其右部分與一位元線21_41重疊。相比而言，在xy平面中，各通孔插塞27_42之右部分與一導電層52_42重疊且其左部分與一位元線21_42重疊。
在第一實例中，可設置或可不設置通孔插塞27、導電層51及/或導電層52。一第二實例係關於此一實例。圖68至圖70繪示不包含通孔插塞27、導電層51或導電層52之一實例。圖68繪示自上方觀看之第六實施例之第二實例之一記憶體裝置之部分之一視圖。為使圖清楚，圖68未繪示一些組件。圖69及圖70分別繪示沿圖68之LXIX-LXIX線及 LXX-LXX線之視圖。
如圖68至圖70中所繪示，接觸插塞26之頂部耦合至記憶體元件1之底部。記憶體元件1之頂部耦合至位元線21之底部。
再者，記憶體元件1之配置可具有不同於第一實例(圖63至圖67)中之方向的一方向。一第三實例係關於此一實例。圖71至圖73繪示自上方觀看之第六實施例之第三實例之一記憶體裝置之部分之視圖。在自圖2及圖5及第一實例之記憶體元件1之配置旋轉90度之一方向上配置圖71至圖73之記憶體元件1。圖71繪示包含沿z軸之最下層(層級)之層中之組件，且繪示基板11之表面、接觸插塞24、及基板11之表面與接觸插塞24之間之組件。圖72主要繪示高於圖71之層中之組件，且繪示基板11之表面、記憶體元件1、及基板11之表面與記憶體元件1之間之組件。圖73主要繪示高於圖72之層中之組件，且繪示源極線22、位元線21、及源極線22與位元線21之間之組件。圖74及圖75分別繪示沿圖71至圖73之LXXIV-LXXIV線及LXXV-LXXV線之視圖。
記憶體元件1依自圖2及圖4之記憶體元件1之配置旋轉90度之一方向沿Z軸配置於基板11上方。因此，記憶體元件1沿y軸排列且配置成行。
基於在不同於第一實例之一方向上配置之記憶體元件1，第三實例與第一實例之不同點為一些組件之特徵。將描述此等不同特徵及相關聯之特徵。為將接觸插塞26及記憶體元件1耦合，第三實例之導電層51在xy平面中與接觸插塞26及記憶體元件1重疊，且沿y軸擴展。特定言之，在與沿y軸之一線相對之兩側(該線介於該兩側之間)中，第一側處之導電層51(例如右手側處之導電層51_43)之下部分耦合至各自接觸插塞26且其上部分耦合至各自記憶體元件1(1_43)。相比而言，在與沿y軸之一線相對之兩側(該線介於該兩側之間)中，第二側處之導電層51(例如左手側處之導電層51_44)之上部分耦合至各自接 觸插塞26且其下部分耦合至各自記憶體元件1(1_44)。
記憶體元件1之頂部耦合至通孔插塞27(27_43及27_44)之底部。各通孔插塞27之頂部耦合至一位元線21(21_43或21_44)之底部。位元線21沿z軸定位於記憶體元件行上方，且在xy平面中與記憶體元件行重疊。
在第三實例中，可設置或可不設置通孔插塞27及/或導電層51。一第四實例係關於此一實例。圖76至圖78繪示不包含通孔插塞27或導電層51之一實例。圖76繪示自上方觀看之第五實施例之第四實例之一記憶體裝置之部分之一視圖。為使圖清楚，圖76未繪示一些組件。圖77及圖78分別繪示沿圖76之LXXVII-LXXVII線及LXXVIII-LXXVIII線之視圖。
如圖76至圖78中所繪示，接觸插塞26之頂部耦合至記憶體元件1之底部。記憶體元件1之頂部耦合至位元線21之底部。
如上文所描述，根據第六實施例，記憶體元件1經配置以位於正六邊形之頂點及中心處，且因此所有相鄰記憶體元件1具有相同間隔，如同第一實施例。為此，可獲得相同於第一實施例之優點。此外，第六實施例之主動區域13、位元線21、源極線22、接觸插塞24及26、及通孔插塞27亦允許主動區域13、記憶體元件1、位元線21及源極線22之連接。
(第七實施例)
第七實施例係關於一記憶體裝置之一電路之一配置。第七實施例之電路配置可應用於第一實施例及第三實施例至第六實施例之任何者。明確言之，雖然使用第一實施例及第三實施例至第六實施例之任何者中之組件之配置及實體連接，但第七實施例之電連接可用於實施一MRAM。
圖79係第七實施例之一記憶體裝置之一部分之一電路圖。如圖 79中所繪示，記憶體裝置40包含一記憶體胞陣列42、一列解碼器43、一行控制器44、一輸入及輸出電路45及一控制器46。
記憶體胞陣列42包含組件，諸如記憶體胞51、n個字線15(15(0)至15(n-1))、m個位元線21(21(0)至21(m-1))及m個源極線22(22(0)至22(m-1))。各記憶體胞51包含串聯耦合之記憶體元件1及一記憶體胞電晶體(或選擇電晶體)53。例如，記憶體胞電晶體53係一n型MOSFET。一特定位元線21及一特定源極線22組成一對。多個記憶體胞51並聯耦合於一對之位元線21及源極線22之間。與其記憶體胞電晶體53相對之各記憶體胞51之記憶體元件1之節點耦合至一位元線21。與其記憶體元件1相對之各記憶體胞51之記憶體胞電晶體53之節點耦合至一源極線22。各記憶體胞電晶體53之閘極電極耦合至一字線15。
控制器46自記憶體裝置40之外部接收各種信號，諸如一位址信號及命令。控制器46自控制記憶體裝置40之一控制器(諸如一外部控制器)接收此等信號。控制器46根據所接收之信號而控制列解碼器43及行控制器44。位址信號指定存取(諸如讀取或寫入)之目標之一或多個記憶體胞。
列解碼器43耦合至字線WL。列解碼器43自控制器46接收一列位址信號，且根據該列位址而選擇一列，即，字線15之一者。自位址信號產生該列位址信號。
行控制器44自控制器46接收一行位址信號，且選擇由該行位址信號指定之一行。自位址信號產生該行位址信號。行控制器44執行所選行中之資料之讀取及寫入。
為此，行控制器44包含(例如)感測放大器SA、寫入驅動器WD及一開關SW1。設置與記憶體胞陣列42中之位元線21(或源極線22)一樣多之感測放大器SA、寫入驅動器WD及開關SW1。各感測放大器SA及各寫入驅動器WD耦合至一位元線21。各開關SW1之一端耦合至一源 極線22且其另一端接地(或耦合至共同電位之節點)。例如，開關SW1係MOSFET。感測放大器SA感測耦合至其之位元線BL之電壓(或電位)，且判定儲存於耦合至對應位元線51之讀取目標記憶體胞51中之資料。例如，感測放大器SA接收一參考電壓VREF，比較對應位元線21之電壓與該參考電壓，且使用該比較結果來判定讀取目標記憶體胞51之資料。
當行控制器44接收一行位址信號時，其根據該行位址信號而選擇一感測放大器SA、一寫入驅動器WD及/或一開關SW1。此外，在自記憶體胞讀取資料期間，行控制器44接通耦合至由該行位址信號指定之源極線22之開關SW1，且進一步啟動耦合至位元線21(其與所指定之源極線22組成一對)之感測放大器SA。因此，一電流透過讀取目標記憶體胞51而流動於所選對之位元線21及源極線22之間。就此電流而言，一電壓根據讀取目標記憶體胞51之記憶體元件1之狀態而產生於所選位元線21上。經啟動之感測放大器SA使用所選位元線21之電壓來判定儲存於讀取目標記憶體胞51中之資料，且將所讀取之資料供應至輸入及輸出電路45。輸入及輸出電路45將所接收之資料輸出至記憶體裝置40之外部。
在將資料寫入於記憶體胞51中期間，行控制器44啟動由行位址信號指定之寫入驅動器WD。行控制器44使用經啟動之寫入驅動器WD之控制以透過寫入目標記憶體胞51而在由行位址信號指定之位元線21與源極線22之間傳導一電流。電流之方向取決於將寫入於寫入目標記憶體胞51中之資料。由行控制器44自輸入及輸出電路45接收待寫入之資料(或寫入資料)。輸入及輸出電路45自記憶體裝置40之外部接收寫入資料。
一感測放大器SA及一寫入驅動器WD可亦由多個行(數對位元線21及源極線22)共用。圖80繪示此一實例且係第七實施例之一第二實 例之一電路圖。
如圖80中所繪示，行控制器44包含一感測放大器SA、一寫入驅動器WD、m個開關SWB(SWB(0)至SWB(m-1))、m個開關SWS(SWS(0)至SWS(m-1))及一開關SW2。例如，開關SWB、SWS及SW2係MOSFET。
開關SWB(0)至SWB(m-1)之各自一端分別耦合至位元線21(0)至21(m-1)。開關SWB(0)至SWB(m-1)之各者之另一端耦合至一全域位元線GBL。全域位元線GBL耦合至感測放大器SA及寫入驅動器WD。
開關SWS(0)至SWS(m-1)之各自一端分別耦合至源極線22(0)至22(m-1)。開關SWS(0)至SWS(m-1)之各者之另一端耦合至一全域源極線GSL。全域源極線GSL耦合至寫入驅動器WD，且透過電晶體SW2而接地。
行控制器44接通分別耦合至由行位址信號指定之一對位元線21及源極線22之開關SWB及SWS。就經接通之開關SWB及SWS而言，所選對之位元線21及源極線22分別電耦合至全域位元線GBL及全域源極線GSL。雖然所選對之位元線21及源極線22以此方式耦合至全域位元線GBL及全域源極線GSL，但行控制器44透過感測放大器SA、寫入驅動器WD及開關SW2而執行一寫入或一讀取。明確言之，在一讀取期間，行控制器44接通開關SW2且啟動感測放大器SA。感測放大器SA使用所選位元線21之電壓來判定儲存於讀取目標記憶體胞51中之資料，且將所讀取之資料供應至輸入及輸出電路45。在一寫入期間，行控制器44使用經啟動之寫入驅動器WD之控制以透過寫入目標記憶體胞51而在由行位址信號指定之位元線21與源極線22之間傳導一電流。因此，將資料寫入於寫入目標記憶體胞中。
雖然已描述某些實施例，但此等實施例僅供例示，且並非意欲限制本發明之範疇。其實，本文中所描述之新穎實施例可體現為各種 其他形式；此外，可在不脫離本發明之精神之情況下對本文中所描述之實施例進行各種省略、代替及形式改變。隨附申請專利範圍及其等效物意欲涵蓋落於本發明之範疇及精神內之此等形式或修改。
1‧‧‧記憶體元件
A‧‧‧規則間隔/距離

Claims (35)

  1. 一種磁阻記憶體裝置，其包括：一基板，其具有包含一第一方向之一第一表面；一第一互連件；及複數之記憶體元件，其等各具有一可切換電阻，在該第一方向上之記憶體元件之位置處，沿該第一方向排列之一第一行記憶體元件不同於沿該第一方向排列之一相鄰第二行記憶體元件，該等記憶體元件之一者位於該第一互連件之上方且非正上方。
  2. 如請求項1之裝置，其進一步包括：一第二互連件，其沿該第一方向延伸；其中該等記憶體元件之一者從該第一互連件與該第二互連件之相交點移位。
  3. 如請求項2之裝置，其中該第二互連件在該第一表面中延伸於該第一行記憶體元件與該第二行記憶體元件之間。
  4. 如請求項3之裝置，其進一步包括：一第一插塞，其於與該第一表面相交之一第二方向上設置於該第二互連件與該等記憶體元件之一第一記憶體元件之間，沿與沿該第一表面之該第一方向相交之一第三方向延伸，且沿該第一表面與該第二互連件及該第一記憶體元件重疊。
  5. 如請求項4之裝置，其進一步包括：一第三互連件，其沿該第一方向延伸；及一第二插塞，其在該第二方向上介於該第三互連件與該基板之間；其中 該第二插塞位於自該第一方向上之該等記憶體元件之兩個相鄰者之間之一位置沿該第三方向之一延伸部上。
  6. 如請求項5之裝置，其中該第一互連件沿該第三方向延伸。
  7. 如請求項6之裝置，其進一步包括：一對擴散區域，其等分別形成於該基板之該表面中之該第一互連件之兩側處；且其中該對擴散區域分別電耦合至該等記憶體元件及該第二插塞之一者。
  8. 如請求項1之裝置，其中該第一互連件沿一第二方向延伸，以連接該第一行記憶體元件之一第一記憶體元件及最靠近於該第一記憶體元件之該第二行記憶體元件中之一第二記憶體元件。
  9. 如請求項8之裝置，其進一步包括：一第二互連件，其沿該第一方向延伸；其中該第二互連件電耦合至在該第一方向上鄰接之該等記憶體元件之兩者。
  10. 如請求項9之裝置，其進一步包括：一第三互連件，其沿該第一方向延伸；及一插塞，其在與該第一表面相交之一第三方向上位於該第三互連件與該基板之間；其中該插塞位於自該第一方向上之該等記憶體元件之兩個相鄰者之間之一位置沿一第四方向之一延伸部上，且該第四方向與沿該第一表面之該第一方向相交。
  11. 如請求項10之裝置，其進一步包括：一對擴散區域，其等分別形成於該基板之該表面中之該第一 互連件之兩側處，其中該對擴散區域電耦合至該等記憶體元件及該插塞之一者。
  12. 如請求項11之裝置，其中該裝置包括複數個該插塞，其等沿該第二方向排列。
  13. 一種磁阻記憶體裝置，其包括：一基板，其具有包含一第一方向之一第一表面；及複數之記憶體元件，其等各具有一可切換電阻，在該第一方向上之記憶體元件之位置處，沿該第一方向排列之一第一行記憶體元件不同於沿該第一方向排列之一相鄰第二行記憶體元件；一主動區域，其在沿該第一表面之該基板之該表面中延伸；一第一閘極電極及一第二閘極電極，其等延伸穿過該主動區域；一第一插塞，其介於該第一閘極電極及該第二閘極電極外部之該主動區域之兩個區段之一者與該等記憶體元件之一第一記憶體元件之間；一第二插塞，其介於該主動區域之該兩個區段之另一者與該等記憶體元件之一第二記憶體元件之間；一第一互連件；及一第三插塞，其介於該主動區域之一區段與該第一互連件之間，該主動區域之該區段介於該第一電極與該第二電極之間。
  14. 如請求項13之裝置，其中該第一互連件沿該第一方向延伸；該第一閘極電極及該第二閘極電極沿與沿該第一表面之該第一方向相交之一第二方向延伸；且 該主動區域沿不垂直於或不平行於沿該第一表面之該第一方向之一方向延伸。
  15. 如請求項14之裝置，其進一步包括：一第二互連件，其沿該第一方向延伸；一第三插塞，其介於該第一記憶體元件與該第二互連件之間；及一第四插塞，其介於該第二記憶體元件與該第二互連件之間。
  16. 如請求項15之裝置，其進一步包括：一第一導電層，其介於該第一記憶體元件與該第一插塞之間；及一第二導電層，其介於該第二記憶體元件與該第二插塞之間。
  17. 如請求項15之裝置，其進一步包括：一第一導電層，其介於該第一記憶體元件與該第三插塞之間；及一第二導電層，其介於該第二記憶體元件與該第四插塞之間。
  18. 如請求項17之裝置，其進一步包括：一第三導電層，其介於該第一記憶體元件與該第一導電層之間；及一第四導電層，其介於該第二記憶體元件與該第二導電層之間。
  19. 如請求項13之裝置，其中該第一互連件沿與沿該第一表面之該第一方向相交之一第二方向延伸； 該第一閘極電極及該第二閘極電極沿該第一方向延伸；且該主動區域沿不垂直於或不平行於沿該第一表面之該第一方向之一方向延伸。
  20. 如請求項19之裝置，其進一步包括：一第二互連件，其沿該第二方向延伸；一第三插塞，其介於該第一記憶體元件與該第二互連件之間；及一第四插塞，其介於該第二記憶體元件與該第二互連件之間。
  21. 如請求項13之裝置，其中該第一互連件沿該第一方向延伸；該第一閘極電極及該第二閘極電極沿與沿該第一表面之該第一方向相交之一第二方向延伸；且該主動區域沿該第一方向延伸。
  22. 如請求項21之裝置，其中一第二互連件沿該第一方向延伸；一第三插塞介於該第一記憶體元件與該第二互連件之間；且一第四插塞介於該第二記憶體元件與該第二互連件之間。
  23. 如請求項13之裝置，其中該第一互連件沿與沿該第一表面之該第一方向相交之一第二方向延伸；該第一閘極電極及該第二閘極電極沿該第一方向延伸；且該主動區域沿該第二方向延伸。
  24. 如請求項23之裝置，其進一步包括：一第二互連件，其沿該第二方向延伸，一第三插塞，其介於該第一記憶體元件與該第二互連件之 間；及一第四插塞，其介於該第二記憶體元件與該第二互連件之間。
  25. 如請求項13之裝置，其中該第一互連件沿該第一方向延伸；該第一閘極電極及該第二閘極電極沿與沿該第一表面之該第一方向相交之一第二方向延伸；且該主動區域沿不垂直於或不平行於沿該第一表面之該第一方向之一方向延伸。
  26. 如請求項25之裝置，其進一步包括：一第二互連件及一第三互連件，其等沿該第一方向延伸；一第三插塞，其介於該第一記憶體元件與該第二互連件之間；及一第四插塞，其介於該第二記憶體元件與該第三互連件之間。
  27. 如請求項13之裝置，其中該第一互連件沿與沿該第一表面之該第一方向相交之一第二方向延伸；該第一閘極電極及該第二閘極電極沿該第一方向延伸；且該主動區域沿不垂直於或不平行於沿該第一表面之該第一方向之一方向延伸。
  28. 如請求項27之裝置，其進一步包括：一第二互連件及一第三互連件，其等沿該第二方向延伸；一第三插塞，其介於該第一記憶體元件與該第二互連件之間；一第四插塞，其介於該第二記憶體元件與該第三互連件之 間。
  29. 一種磁阻記憶體裝置，其包括：一基板，其具有一第一表面；一第一互連件；及複數之記憶體元件，其等各具有一可切換電阻，該等記憶體元件位於沿該基板之該第一表面之一正六邊形之頂點及中心處，該等記憶體元件之一者位於該第一互連件之上方且非正上方。
  30. 一種磁阻記憶體裝置，其包括：一基板；複數記憶體元件之一陣列，其中該等記憶體元件各具有一可切換電阻；複數之第一互連件，其等自複數記憶體元件之該陣列延伸且耦合至該等記憶體元件；一主動區域，其位於該基板之該表面中；一插塞，其介於該等第一互連件之一者與該主動區域之間；第二互連件，其等相鄰於該插塞且沿該基板之該表面延伸，複數記憶體之該陣列係位於該等第二互連件之延伸部上；其中該等第一互連件沿一第一方向延伸，而沿一第二方向排列；該磁阻記憶體裝置包括：一記憶體胞陣列區域，其包含複數記憶體元件之該陣列；及一第一區域，其包含該主動區域及該等第一互連件；該等第一互連件延伸至該第一區域中；該記憶體胞陣列區域與該第一區域之間之一邊界沿一第三方向延伸，該第三方向不垂直或平行於該第一方向及該第二方向之任一者。
  31. 如請求項30之裝置，其中連接該等第一互連件之端之一直線沿該邊界延伸。
  32. 如請求項31之裝置，其進一步包括：第三互連件，其等沿該記憶體胞陣列區域中之該第三方向延伸。
  33. 如請求項32之裝置，其中該等記憶體元件位於沿該基板之一第一表面之一正六邊形之頂點及中心處。
  34. 如請求項33之裝置，其中該第三方向沿該正六邊形之一對角線延伸。
  35. 如請求項34之裝置，其中該記憶體胞陣列區域具有一平行四邊形形狀，其包含面向該第一區域之一第一邊及平行於該第一邊之一第二邊。
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