JP2004172355A - 強誘電体メモリアレイ - Google Patents
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Abstract
【課題】強誘電体メモリアレイにおいて、他のメモリセルの影響を受けることなく、選択したメモリセルからのみ、その記憶論理値を非破壊的に確実に読み出す。
【解決手段】メモリアレイ中の各強誘電体ゲート電界効果トランジスタＦｉｊ のドレイン１３をドレイン配線に接続するに当たり、当該ドレイン１３は、自身のソース１２が接続しているソース配線Ｂｊと同一のソース配線Ｂｊにそのソース１２を接続した他の強誘電体ゲート電界効果トランジスタ以外、及び自身のゲート電極１５が接続しているゲート配線Ａｉと同一のゲート配線Ａｉにゲート電極１５を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタのドレイン１３に対し、ドレイン配線Ｄｋを介して接続する。
【選択図】 図１
【解決手段】メモリアレイ中の各強誘電体ゲート電界効果トランジスタＦｉｊ のドレイン１３をドレイン配線に接続するに当たり、当該ドレイン１３は、自身のソース１２が接続しているソース配線Ｂｊと同一のソース配線Ｂｊにそのソース１２を接続した他の強誘電体ゲート電界効果トランジスタ以外、及び自身のゲート電極１５が接続しているゲート配線Ａｉと同一のゲート配線Ａｉにゲート電極１５を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタのドレイン１３に対し、ドレイン配線Ｄｋを介して接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリアレイに関し、特に、単一の素子構造でありながら二値論理“１”、“０”を選択的に記憶可能な強誘電体ゲート電界効果トランジスタ（強誘電体ゲートＦＥＴ）を各メモリセルとして用いた強誘電体メモリアレイにおいて、当該各強誘電体メモリセルの記憶内容の読み出し時に、他のセルの記憶内容の影響を受けることなく、記憶内容を確実に読み出せるようにするためのアレイ構成上の改良に関する。なお、一般にこうした単一トランジスタ型強誘電体メモリ素子は、本質的にランダム・アクセス・メモリ（ＲＡＭ） として機能し得るため、昨今ではフェラム：ＦｅＲＡＭまたはＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称されることも多い。
【０００２】
【従来の技術】
まず、周知ではあるが、こうした強誘電体ゲートＦＥＴ１０ に関し、図６に即しながら基本的な構成例につき説明する。簡単に言えば、既存の半導体ＭＯＳＦＥＴのゲート絶縁膜を強誘電体膜を含む構成で置き換えたものが強誘電体ゲートＦＥＴ１０ である。図６（Ａ） に示した断面構造が最も基本的な構造例であるが、通常のＭＯＳＦＥＴと同様、半導体基板１１の一表面側には互いに離間してソース１２，ドレイン１３が設けられ、それらの間の半導体領域がチャネル領域となっている。しかし、異なるのは、通常のＭＯＳＦＥＴであるならばチャネル領域上にゲート絶縁膜が設けられる所、強誘電体ゲートＦＥＴ１０ では強誘電体膜１４が設けられていて、その上にゲート電極１５が備えられている。
【０００３】
強誘電体膜１４には周知のように、その電気分極特性に関し、ヒステリシス特性があり、これを利用することでセルに不揮発的に二値情報を記憶させるが、これを説明するに当たり、便宜上、ここではソース１２−ドレイン１３間のチャネルが導通し、それら領域間に電圧を印加すれば当該領域間に電流が流れる状態を例えば論理“１”に対応させ、流れない状態を論理“０”に対応させておく。また、半導体基板１１は通常、シリコン基板とされ、その導電型はｎ型とする場合もｐ型とする場合もあるが、ここではｐ型として説明する。
【０００４】
まず、セル１０に論理“１”を書き込む場合には、基板１１とは異なる導電型、すなわちこの場合は一般にｎ型とされるソース１２と、金属その他、適当なる導電材料等により構成されるゲート電極１５との間に、ソース１２ないしは半導体基板１１に対しゲート電極１５側が相対的に正となる極性の電圧を印加する。もっとも、半導体基板１１の電位は一般にはソース１２と同電位にする。そもそも内部構造的に、半導体基板１１がソース１２に電気的に接続しているように作られることもある。いずれにしてもこのような電位関係にすると、強誘電体膜１４にてはチャネル領域側が正となる電荷状態での電気分極状態となり、もってチャネル領域には電子が誘起されてチャネルが形成され、ソース１２とドレイン１３間が導通する。この書き込み時にはドレイン１３の電位はフロート状態でもソースと同電位でも、あるいは動作に影響を及ぼさない任意の電位であっても良い。
【０００５】
しかるに、ゲート１５−ソース１２（半導体基板１１）間の電位差が、用いている強誘電体膜１４の周知のヒステリシス特性上において電気分極状態に可逆反転を起こさせないまでの大きさ以上であれば、その後にゲート電圧を取り去っても（電源をオフにしても）、強誘電体膜１４の電気分極状態は元に戻ることはなく、チャネル領域には導電チャネルが誘起されたままになる。つまり、上記の書き込み時の電位操作によって、ゲート電圧を除去した後にもソース−ドレイン間が導通していると言う状態を具現させることができる訳で、換言すれば論理“１”を不揮発的に書き込むことができる。
【０００６】
論理“０”の書き込み、ないし論理“１”の消去は、上記と逆に、強誘電体膜１４のヒステリシス特性上において逆方向の電気分極状態が生じ、かつ、その状態がゲート電圧を取り去ってもなお維持される大きさの電圧を、ソース１２ないし半導体基板１１に対して相対的に負になる関係で当該ゲート電極１５に印加する。これにより、ソース−ドレイン間が非導通を保つ状態を具現することで、論理“０”の書き込みないし論理“１”の消去となす。なお、ソース−ドレイン間の導通状態、非導通状態のどちらを論理“１”に対応付けてもよいことは明らかで、上記とは逆の対応付けでも良いし、また、ｐ型ではなくｎ型の半導体基板１１を用いた場合には、当然、これと異なる導電型とされるべきソース１２、ドレイン１３は一般にはｐ型とされる。もちろんこの場合には、上記のように、ソース−ドレイン間を導通状態に維持させたり非導通状態に維持させたりするための論理値書き込み時におけるゲート−ソース（ないし半導体基板）間印加電圧の相対的な極性関係もまた、上記とは逆になる。いずれの場合にも、記憶論理値の読み出しは、ソース１２−ドレイン１３間に電圧を印加すれば良い。それら両領域間にチャネルを介しての電流が流れるか否かで、論理“１”、“０”のいずれが書き込まれていたのかを知ることができ、非破壊的に読み出すことができる。
【０００７】
このように、強誘電体ゲートＦＥＴ１０ は、単体のトランジスタ構造で二値論理値を不揮発的に記憶でき、非破壊的に読み出せる強誘電体メモリセルとして利用でき、集積密度上、極めて大きな利点がある。しかも、ランダムアクセスが可能であるために、従来のように揮発性であるが高速のメモリ素子と、不揮発ではあるが書き込み、書き換えに多大な時間を要する不揮発性メモリとを用途に応じて使い分けねばならない回路構築事情を根本から変えることができる。事実、こうした強誘電体メモリセルを用いた半導体メモリは、その計り知れない応用範囲と動作性能から、次世代半導体メモリとして大いなる期待を受けており、セル自体に関する種々の研究、改良も多くなされている。
【０００８】
図６（Ｂ） 〜（Ｃ） には、参考のため、強誘電体ゲートＦＥＴ１０ の既存構造における若干の構造変形例も示されている。まず、同図（Ｂ） では、強誘電体膜１５と半導体基板１１とが直接に接触することによる化学反応を抑制するために、チャネル領域表面と強誘電体膜１４との間には絶縁緩衝層１６が介在している。こうした絶縁緩衝層１６はまた、強誘電体１４とその上のゲート電極１５との間にも同様の趣旨から設けられることがある。
【０００９】
同図（Ｃ） では絶縁緩衝層ないし通常のゲート絶縁膜に相当する絶縁層１６の上にはフローティング・ゲート１７が設けられ、その上に強誘電体膜１４が接触し、さらにその上にゲート電極１５が設けられるようになっている。このようにすると、強誘電体膜１４の寸法をフローティング・ゲート１７の寸法とは別個独立に調整でき、キャパシタとしての容量値を調整できる。この構造では、実質的に二つのキャパシタ、つまり、ゲート電極１５、強誘電体膜１４、フローティング・ゲート１７により構成されるキャパシタと、フローティング・ゲート１７、絶縁緩衝層１６、半導体基板１１により構成されるキャパシタとが直列になった等価回路となっているので、ゲート−ソース（半導体基板）間に電圧を印加した際には容量比に応じての電圧配分関係となることから、当該強誘電体１４に対し、所望の電気分極を与えるに十分な大きさの電圧を印加するように寸法比によっても調整できるのである。
【００１０】
同図（Ｄ） では、ゲート電極１５と第二のフローティング・ゲート１８とで強誘電体膜１４を挟み込んだ構造がトランジスタ構造とは幾何的に別個な位置に設けられている場合の概念的な構成を示していて、チャネル領域上にゲート絶縁膜１６を介し設けられているフローティング・ゲート１７と第二のフローティング・ゲート１８とが適当なる導体パタンや導体配線等の接続導体ｃｗによって電気的に接続されている。こうした構造でも、強誘電体膜１４のその時々の電気分極状態はチャネルの状態に対応的な影響を及ぼすことができる。
【００１１】
本書では、このように、具体的構成は種々あるにしても、要はチャネルの導通状態に影響を及ぼす強誘電体膜の電気分極状態がゲート電圧の制御下で可変されるものを総称して強誘電体ゲートＦＥＴ１０ と称する。また、ゲート−ソース間での電位設定によるのではなく、ゲート−ドレイン間の電位設定、極性設定によっても論理値の選択的な書き込みは可能である。そこで、本書では、本発明の要旨を特定する意味での便宜も含め、ソース、ドレインのどちらか一方を第一チャネル端、他方を第二チャネル端として捕らえ、要旨構成中の外、以下の説明中でもそう述べる場合もある。
【００１２】
【発明が解決しようとする課題】
しかるに、従来における問題は、これら強誘電体メモリセル１０を平面状に並べて二次元メモリアレイを構成した場合、適切な読み出し方法がなかったことである。すなわち従来の構成では、読み出そうと選択したセルが論理“０”を記憶していて、例えばそのセルの強誘電体ゲートＦＥＴ におけるソース１２−ドレイン１３間には電流が流れない状態であった場合にも、当該セルのソース１２に接続している線路にやはりソースを接続した他のセルの論理値記憶状態が“１”であると、そのセルを通じてそのセルの強誘電体ゲートＦＥＴ のドレインからの回りこみ電流が流れ、結局、読み出し対象のセルをの状態が、電流の流れる論理“１”状態にあると見誤ってしまう場合が生じた。本発明は、このようなことが起こらないにし得るメモリアレイの構成法を提供せんとするものである。
【００１３】
【課題を解決するための手段】
本発明は上記目的を達成するため、まず、最も基本的な構成として、
第一方向に複数個、この第一方向とは異なる第二方向にも複数個が並設されたメモリセル群による二次元メモリアレイであり、各メモリセルが第一方向への並び番目と第二方向への並び番目によりそれぞれメモリアレイにおける番地が特定されると共に、各メモリセルは、半導体基板とは異なる導電型で半導体基板表面に互いに離間して形成され、どちらか一方が第一チャネル端、他方が第二チャネル端となるソース及びドレインと、その電気分極状態により第一、第二チャネル端間のチャネル領域を導通、非導通のいずれか一方に付け、もってメモリセルとして二値論理値のいずれか一方を記憶した状態とする強誘電体膜と、二値論理値の書き込み時において、印加される電圧の大きさ及び極性に応じ、強誘電体膜の電気分極状態を制御し得るゲート電極と、を含む強誘電体ゲート電界効果トランジスタにより構成され、各メモリセルに記憶されている二値論理値の読み出し時には、各メモリセルの第一、第二チャネル端間に電圧を印加してチャネル領域が導通、非導通のいずれにあるのかを知ることで、記憶されている二値論理値を読み出す強誘電体メモリアレイにおいて；
第一方向に並設された各強誘電体ゲート電界効果トランジスタの第一チャネル端同士は同一の第一チャネル端配線に接続され、第二方向に並設された各強誘電体ゲート電界効果トランジスタのゲート電極同士は同一のゲート配線に接続されていると共に；
各強誘電体ゲート電界効果トランジスタの全ての第二チャネル端、またはその第二チャネル端が他の強誘電体ゲート電界効果トランジスタの第二チャネル端に接続されている強誘電体ゲート電界効果トランジスタの当該第二チャネル端は、自身の強誘電体ゲート電界効果トランジスタの第一チャネル端が接続している上記の第一チャネル端配線と同一の第一チャネル端配線にその第一チャネル端を接続している他の強誘電体ゲート電界効果トランジスタ以外、及び自身の強誘電体ゲート電界効果トランジスタのゲート電極が接続している上記のゲート配線と同一のゲート配線にそのゲート電極を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタの第二チャネル端に対し、第二チャネル端配線を介して接続していること；
を特徴とする強誘電体メモリアレイを提案する。
【００１４】
なお、一般のＭＯＳＦＥＴと同様に、強誘電体ゲート電界効果トランジスタでも半導体基板電位は通常は第一チャネル端の電位と同電位にして良く、その場合には半導体基板を単に第一チャネル端に対し電気的に導通を取れば良い。しかし、半導体基板電位を独立して制御したい場合には、その電位を制御する基板電位制御線を設けて、この基板電位制御線を、同一の第一チャネル端配線にその第一チャネル端を接続した強誘電体ゲート電界効果トランジスタの半導体基板相互を接続するように配すれば良い。
【００１５】
また、本発明の上記基本構成に従うにしても、メモリアレイの配置構成と第二チャネル端配線の配線の仕方によっては、第二チャネル端には他の強誘電体ゲート電界効果トランジスタの第二チャネル端には接続せずに自身専用の第二チャネル端配線のみが付されているメモリセルを含むようになることもある。そのような場合にも、少なくとも本項で最初に述べた本発明の基本的な要旨構成を含んでいることに間違いはない。
【００１６】
さらに、第一方向にはそれぞれｎ個、上記第二方向にはそれぞれ当該ｎ個と同じか異なる数であるｍ個のメモリセルを含み、第一方向の並び方向と第二方向の並び方向が幾何的に直交する関係をなし、ｎ行ｍ列のメモリアレイとすることが一般には普通であり、そうしたメモリセルの配置関係は、既存の半導体メモリアレイにおける常套手段と同様となっていて良い。もっとも、行、列と言うのは、幾何的に必ずしも互いに直交関係でもなく、また、さらにはそれぞれが直線でない場合も含み得る。例えば第一方向に沿う一連の複数個のメモリセル（強誘電体ゲート電界効果トランジスタ）群と第二方向に沿うメモリセル群との幾何的な並び方向は互いに直角以外の角度を置くようになっていても良いし、あるいはそれぞれが湾曲していても構わない。換言すると、等価回路的に複数行複数列に書ける関係であって良い。
【００１７】
従って、場合によってはまた、第一方向に並設されて第二方向には同じ並び番目の強誘電体ゲート電界効果トランジスタ群の総個数は、第一方向に並設されているが第二方向には異なる並び番目で、それら同士は第二方向に同じ並び番目の他の強誘電体ゲート電界効果トランジスタ群の総個数とは異なっていても良い。
つまり、その一例としては、メモリアレイを構成する複数個の強誘電体ゲート電界効果トランジスタにあって当該メモリアレイの最外周に沿って位置する強誘電体ゲート電界効果トランジスタを幾何的に包絡した形状が六角形となっているようなメモリアレイも提案できる。もちろん、特に典型的には、当該六角形を正六角形とすると、幾何的な対称性は各配線に関しても最も高くなり、製造上、また動作上、種々有利な場合もある。
【００１８】
断面構造的な観点からも工夫を施すことができ、各強誘電体ゲート電界効果トランジスタのゲート電極に接続するゲート配線、第一チャネル端に接続する第一チャネル端配線、第二チャネル端に接続する第二チャネル端配線は、半導体基板表面からの高さが互いに異なるように形成すると、そもそも立体交差関係となるために、互いが交差する部分でのブリッジ構造等を別途に多数作らねばならない手間を始めから回避して置くことができる。このような場合、要すれば第一チャネル端と第一チャネル端配線間、第二チャネル端と第二チャネル端配線間を電気的に接続する高さ方向に伸びる導電プラグを設ければ良い。また、半導体基板表面からの高さ位置において、第一、第二チャネル端配線よりも強誘電体膜は高い位置に設けるようにすると、第一、第二チャネル端配線の配線を構成してから当該強誘電体膜を含むゲート部分を最後に構築できるようにもなり、製造工程上、有利になることもある。
【００１９】
【発明の実施の形態】
図１（Ａ） には本発明の望ましい実施形態の一例が示されている。便宜上、図面紙面上での上下方向を第一方向（ないし列の伸びる方向と言う意味で列方向）とし、これに直交する水平方向を第二方向（同じく行の伸びる方向と言う意味での行方向）とする。列方向は行の並設方向でもあり、行方向は列の並設方向でもあるが、まず、第一方向に沿って複数個の強誘電体メモリセルＦ１１，Ｆ２１，Ｆ３１，．．．．：Ｆ１２，Ｆ２２，Ｆ３２，．．．．：Ｆ１３，Ｆ２３，Ｆ３３，．．．．がそれぞれ一連に並設された群があり、これに直交する第二方向に沿って見ると、やはり複数個の強誘電体メモリセルの群Ｆ１１，Ｆ１２，Ｆ１３，．．．．：Ｆ２１，Ｆ２２，Ｆ２３，．．．．：Ｆ３１，Ｆ３２，Ｆ３３，．．．．が一連に並設された関係となっている、つまりは複数個の強誘電体メモリセルの行が複数行並設された関係となっているとも言えるし、複数個の強誘電体メモリセルの列が複数列並設された関係となっているとも言え、こうした関係によって、二次元メモリアレイが構成されている。
【００２０】
今、第一方向に沿ってはｎ個の強誘電体メモリセルが、また第二方向に沿ってはｎと同じ数であっても良いｍ個の強誘電体メモリセルが並んでいるとすると、行数を先に読むならば、このようなｎ×ｍ二次元メモリアレイ中において各強誘電体メモリセルは、どの行に属するかと言う第一方向への並び番目ｉ（１≦ｉ≦ｎ） と、どの列に属するかと言う第二方向への並び番目ｊ（１≦ｊ≦ｍ）とにより、それぞれ、その「番地」を特定し得ることになる。なお、各強誘電体メモリセルのそれぞれを代表的に表すときには符号Ｆｉｊ を用いる。
【００２１】
強誘電体メモリセル（以下、単にメモリセル）Ｆｉｊ は、既に図５に符号１０を付して示したような、既存の適当なる強誘電体ゲートＦＥＴ１０ から構成されている。
図５中の符号と対応をとり、同じ符号は同じ構成要素を示すものとする。改めてまとめておけば、各メモリセルＦｉｊ は、半導体基板とは異なる導電型で半導体基板表面に互いに離間して形成され、どちらか一方が第一チャネル端、他方が第二チャネル端となるソース１２及びドレイン１３と、その電気分極状態により第一、第二チャネル端間のチャネル領域を導通、非導通のいずれか一方に付け、もってメモリセルＦｉｊ として二値論理値のいずれか一方を記憶した状態とする強誘電体膜１４と、二値論理値の書き込み時において、印加される電圧の大きさ及び極性に応じ、強誘電体膜１４の電気分極状態を制御し得るゲート電極１５とを含んで構成されている。以下では常識的に、第一チャネル端はソース１２であるとして説明して行くが、こちらをドレイン１３とし、後述する第二チャネル端をソース１２としても、下記の説明でソース、ドレインをそれぞれ逆に読み替えれば、当該以下の説明は略々そのまま適用できる。また、半導体基板１１は通常、その電位をソース１２と同電位において良いので、この図１（Ａ） のアレイ構成でもそうなっている。
【００２２】
しかるに、各同一行に属する各強誘電体ゲートＦＥＴ のゲート電極１５同士は同一のゲート配線Ａｉ（１≦ｉ≦ｎ） に接続されており、また、各同一列に並設された各強誘電体ゲートＦＥＴ のソース１２同士は同一のソース配線Ｂｊ（１≦ｊ≦ｍ） に接続されている。従って、これらゲート配線Ａｉ、ソース配線Ｂｊのどれか一つずつの組み合わせを選べば、既に述べたように、それらに印加する電圧の大きさ、極性に応じ、それらの交差する番地に位置する特定のメモリセルＦｉｊ にのみ、所望の二値論理値を不揮発的に書き込むことができる。例えばメモリセルＦ２２ にのみ二値論値値情報を選択的に書き込みたい場合には、ゲート配線Ａ２とソース配線Ｂ２にのみ、それら配線に所定の極性関係で所定の大きさ以上の電圧を印加すれば、他のセルに影響を及ぼすことなく、所望の二値論理値のいずれか一方を不揮発的に書き込むことができる。なお、このこと自体は本発明には直接の関係がないが、他のメモリセルに対する影響をさらに低減する上で必要であるならば、既に知られている書き込み時の配慮手法に従い、他のゲート配線やドレイン１３の電位を意図的に制御する場合もある。
【００２３】
このように、書き込みに関しては、従前から提案されている手法にて、また、ゲート、ソース配線関係にて特に問題なく、これを行うことができる。これに対し、読み出しに関して選択したメモリセルＦｉｊ からのみ、その記憶している二値論理値情報を他のメモリセルの影響を受けることなく確実に読み出すためには、本発明による工夫を必要とする。例えば従来の一般的なメモリアレイ構築法によると、第一チャネル端配線であるソース配線Ｂｊと平行に、同じソース配線Ｂｊに接続している強誘電体ゲートＦＥＴ のドレイン１３同士を接続してドレイン（第二チャネル端）配線としていた。しかし、素子単体で二値論理値を不揮発的に記憶しているこの種のメモリセルでは、仮に、選択したメモリセルの記憶論理値が“０”であって、本来ならばソース−ドレイン間に電圧を印加しても電流が流れてはいけない場合にも、記憶論理値が“１”である他のメモリセルを通ずる等しての回り込み電流により、誤読み出し電流が流れることがあった。記憶論理値“１”のメモリセルは単なる導体線路と実質的に同じことになるからである。
【００２４】
そこで本発明では、このような事態の発生を避けるために、各強誘電体ゲートＦＥＴ の第二チャネル端（この実施形態ではドレイン）１３は、自身の強誘電体ゲートＦＥＴ のゲート電極１５が接続しているゲート配線Ａｉと同一のゲート配線Ａｉにそのゲート電極１５を接続している他の強誘電体ゲート電界効果トランジスタ以外、及び、自身の強誘電体ゲートＦＥＴ のソース１２が接続しているソース配線Ｂｊと同一のソース配線Ｂｊにソース１２を接続した他の強誘電体ゲート電界効果ＦＥＴ トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタのドレイン１３に対し、第二チャネル端配線（ドレイン配線）Ｄｋ（ｋ＝１，２，．．）を介して接続するようにした。
【００２５】
つまり、図１（Ａ） に示すｎ×ｍ二次元メモリアレイで言えば、この基本的構成要件は、それぞれの強誘電体ゲートＦＥＴ は、互いに第一方向の並び番目ｉも第二方向の並び番目ｊも異なる他の強誘電体ゲート電界効果トランジスタＦｉｊ のドレイン１３に対してのみ、ドレイン配線Ｄｋを介して接続させる、と簡単に言い換えることができ、さらに、配線の合理性を追求すれば、それは図示のようになり、それぞれのメモリセルのドレイン１３は、行方向に一つ進み、列方向にも一つ進んだ斜め隣のメモリセルのドレインに接続させて行く、と言うことになって、結果として、複数本のドレイン配線Ｄｋが互いに平行に斜め方向に伸びることになる。
【００２６】
こうなっていると、メモリセルＦｉｊ からの記憶論理値の読み出し時には、それに接続しているゲート配線Ａｉとドレイン配線Ｄｋ間に電圧を印加することで、他のメモリセルの影響を全く受けることなく、選択したメモリセルの記憶している二値論理値情報によってのみ、電流が流れたり流れなかったりして、当該二値論理値が論理値“１”であるのか“０”であるのかを正確に、かつ非破壊的に読み取ることができる。例えばメモリセルＦ２２ からの記憶論理値を読み出したい時にはソース配線Ｂ２とドレイン配線Ｄ３にのみ、電圧を印加すれば良い。
【００２７】
なお、先に述べたように、これは既存の技術に従って良いが、各メモリセルを構成する強誘電体ゲートＦＥＴ の半導体基板の電位を別途個別に制御する必要があるならば、図１（Ｂ） に示すように、当該半導体基板の電位を制御する基板電位制御線Ｃｊ（１≦ｊ≦ｎ） を設け、各基板電位制御線は同じソース配線Ｂｊに接続した強誘電体ゲートＦＥＴ の半導体基板相互を接続するようにすれば良い。
【００２８】
しかるに、図１（Ａ），（Ｂ） に示されているように、各ドレイン配線Ｄｋはそのまま単に斜め方向に伸びるようにのみ、設けても構わない。従って、そうした場合には、例えばメモリセルＦ１３ やＦ３１ に模式的に示されているように、矩形幾何形状の二次元メモリアレイの角部分に位置するメモリセルＦｉｊ に対してのドレイン配線は、そのメモリセルにのみ実質的に専用の配線となり、他のメモリセルには接続しないような状況も出てくるが、そうしたメモリアレイでも、少なくともその他の部分ないしメモリアレイ領域において本発明の構成を援用していることに間違いはない。つまり、メモリセルにあって自身を構成する強誘電体ゲートＦＥＴ のドレイン１３が他の強誘電体ゲートＦＥＴ のドレイン１３に接続されることを要するものについては、その接続に関し、本発明要旨構成中に言う限定に即したドレイン配線Ｄｋを用いれば良いのであって、逆に言えば、角部分に限らず、何らかの必要に応じ、一部はそのメモリセルに専用のドレイン配線を設けるようなことがあっても良い。
【００２９】
しかし、やはり望ましいのは、幾何的対称性を保つことで、これは製造上の便宜にも動作上の便宜にもなる。そこで、例えばｎ×ｎ（＝ｍ）のメモリアレイで各ドレイン配線Ｄｋには全て等しくｎ個のメモリセルのドレインが接続される構成も提案できる。図２にはそうした場合が示されている。
【００３０】
図２では仮想線の円内にのみ、一つだけを拡大してメモリセルＦｉｊ の構成例を示しているが、その構成例や配線関係は図１に即して述べた所と同様である。単に図面の簡明化のため、ゲート配線Ａｉ、ソース配線Ｂｊの交差点に位置すべき各メモリセルＦｉｊ の全ての図示は控え、黒丸でドレイン１３ないしその接続端子１３のみを示したに過ぎない。
【００３１】
各ドレイン配線（第二チャネル端配線）Ｄｋは、それぞれ斜めに伸びてメモリアレイのメモリセル配置領域を渡り越した後、折れ曲がって再びメモリセル配置領域上に戻る配置となっている。そして、各ドレイン配線Ｄｋは、それぞれにそのドレイン端子１３を接続するメモリセルの数が同じ数ｎになるように図られている。
こうすることにより、製造上の対称性ないし均一性を保つことができ、動作上も設定関係が簡単になる外、そもそもドレイン配線の数を減らすことができて有利である。
【００３２】
さらに、本発明の要旨構成を適用するに当たっても、第一方向に並設されて第二方向には同じ並び番目ｊ＝ｘ の強誘電体ゲートＦＥＴ 群の総個数は、第一方向に並設されているが第二方向には異なる並び番目ｊ＝ｙ（ｙ≠ｘ） で、それら同士は当該第二方向に同じ並び番目ｊ＝ｙ の他の強誘電体ゲート電界効果トランジスタ群の総個数とは異なるようなメモリアレイであっても良い。例えばこれは、メモリアレイに含まれる複数個の強誘電体ゲートＦＥＴ の中でメモリアレイの最外周に沿って位置するものを幾何的に包絡した形状が六角形であるようなメモリアレイに展開することができ、特に幾何的な対称性を追求すると、図３に示すような外形輪郭が正六角形であるようなメモリアレイも提案できる。
【００３３】
つまり、この場合には第一方向（列方向）と第二方向（行方向）とが １２０°の角度をおいた斜め関係になっていて、第一方向に添って伸びるゲート配線Ａｉと第二方向に沿って伸びるソース配線Ｂｊの双方に対して６０°の関係でドレイン配線Ｄｋが伸びている。各番地におけるメモリセルの接続関係自体は、やはり図面の簡明化のためにその一つをのみ、仮想線の円で囲って拡大表示するが、これに示されているように、配線相互が傾いているだけで、各電極、端子の接続状態は既に図１に即して述べたと同様である。こうした場合、最周辺のドレイン配線がＮビットを読み出せるものすると（つまり、図示の場合には最周辺に六個のメモリセルが設けられていて、一行下に移動するごとに一つずつセル数が増え、中央では１１個になっている）、中央では（２Ｎ−１）ビットを読み出すことになる。こうした場合のメモリセル個数は総数として（３Ｎ（Ｎ−１）＋１）個になる。
【００３４】
こうすると、幾何形状の対称性は十分であり、一方でドレイン配線に繋がるメモリセル個数の差もそれ程には大きくならないで済む。また、メモリアレイの周辺に合理的な空間ができるので、そこに、種々の周辺回路を効率良く配置することができ、結局、メモリ装置全体としての小型化を図ることができる。
【００３５】
なお、こうしたことからも理解されるように、第一、第二方向の並設方向は任意の相互角度を置くこともできるし、特殊な場合にはそれぞれが湾曲した幾何形状や互いに入れ子になったようなジグザグ形状を描くようにすることもできる。
当然、各配線Ａｉ，Ｂｊ，Ｄｋ、そして場合によって必要となる基板電位制御線Ｃｊも、それぞれ湾曲したりジグザクな入れ子関係になったりするようなこともあるが、それでも、本発明に従った配線条件は満たすことができる。
【００３６】
さて、本発明では記述して来た通り、合理的な配線手法により、各メモリセルからの誤読み出しを防ぐことができるが、配線が交差する関係となるので、断面構造的にも少し工夫すると、良好な結果が得られる。
【００３７】
例えば図４（Ａ） に示すように、各強誘電体ゲートＦＥＴ のゲート電極１５に接続するゲート配線Ａｉ、ソース１２に接続するソース配線Ｂｊ、ドレイン１３に接続するドレイン配線Ｄｋのそれぞれを、互いには半導体基板１１の表面からの高さが互いに異なるように形成すると良い。こうすれば、そもそも各配線を立体交差状態で始めから作って置けるので、平面幾何的に配線が互いに交差しても、交差部分ごとに局所的なブリッジ構造を設ける等の手間がなくなる。もちろん、既に公知であるこの種の半導体回路構築技術に従い、絶縁層２０等で適宜埋め込みながらのこうした構造の作製自体は容易である。また、必要に応じ、ソース１２、ドレイン１３とそれぞれの配線との間には絶縁層２０を貫く導電プラグ１９を構築することも容易にできる。その他の強誘電体ゲートＦＥＴ 構造は既に説明した所と特に改変を及ぼす必要はない。
【００３８】
ただ、強誘電体膜１４を良質に作製するには、最後の工程ないし少なくとも最後の工程に近い工程で当該強誘電体膜１４とその上のゲート電極１５を構築するのが望ましい時がある。そうした場合には、図４（Ｂ） に示すように、当該強誘電体膜１４は、ソース配線Ｂｊ、ドレイン配線Ｄｋよりも半導体基板１１の表面から計ってさらに高い位置に設けられるように作ると望ましい。
【００３９】
【発明の効果】
以上のように、本発明によると、単一素子で相当に高速動作可能な不揮発性のランダム・アクセス・メモリを構築可能なことから、その様々な応用例と共に将来を嘱望されている強誘電体ゲートＦＥＴ をメモリセルとして用いた強誘電体メモリアレイにおいて、各メモリセルからの読み出しも確実、非破壊的になし得る強誘電体メモリアレイを提供でき、将来的に見てもこの種の分野に貢献する所、大なるものがある。
【図面の簡単な説明】
【図１】本発明強誘電体メモリアレイの望ましい一実施形態の概略構成図である。
【図２】本発明強誘電体メモリアレイの望ましい実施形態における一配線例の説明図である。
【図３】本発明強誘電体メモリアレイの望ましい実施形態におけるメモリアレイ構造の一例と、その配線例の説明図である。
【図４】本発明に用いる強誘電体ゲート電界効果トランジスタの各配線の位置関係に関する断面構造例の概略構成図である。
【図５】本発明に用い得る既存の強誘電体ゲート電界効果トランジスタの断面構造例である。
【符号の説明】
１１ 半導体基板
１２ ソースまたは第一チャネル端
１３ ドレインまたは第二チャネル端
１４ 強誘電体膜
１５ ゲート電極
１６ 絶縁緩衝層
１７ フローティング・ゲート
１８ フローティング・ゲート
１９ 導電プラグ
２０ 絶縁層
Ａｉ ゲート配線
Ｂｊ ソース配線または第一チャネル端配線
Ｃｊ 基板電位制御線
Ｄｋ ドレイン配線または第二チャネル端配線
【発明の属する技術分野】
本発明は半導体メモリアレイに関し、特に、単一の素子構造でありながら二値論理“１”、“０”を選択的に記憶可能な強誘電体ゲート電界効果トランジスタ（強誘電体ゲートＦＥＴ）を各メモリセルとして用いた強誘電体メモリアレイにおいて、当該各強誘電体メモリセルの記憶内容の読み出し時に、他のセルの記憶内容の影響を受けることなく、記憶内容を確実に読み出せるようにするためのアレイ構成上の改良に関する。なお、一般にこうした単一トランジスタ型強誘電体メモリ素子は、本質的にランダム・アクセス・メモリ（ＲＡＭ） として機能し得るため、昨今ではフェラム：ＦｅＲＡＭまたはＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と称されることも多い。
【０００２】
【従来の技術】
まず、周知ではあるが、こうした強誘電体ゲートＦＥＴ１０ に関し、図６に即しながら基本的な構成例につき説明する。簡単に言えば、既存の半導体ＭＯＳＦＥＴのゲート絶縁膜を強誘電体膜を含む構成で置き換えたものが強誘電体ゲートＦＥＴ１０ である。図６（Ａ） に示した断面構造が最も基本的な構造例であるが、通常のＭＯＳＦＥＴと同様、半導体基板１１の一表面側には互いに離間してソース１２，ドレイン１３が設けられ、それらの間の半導体領域がチャネル領域となっている。しかし、異なるのは、通常のＭＯＳＦＥＴであるならばチャネル領域上にゲート絶縁膜が設けられる所、強誘電体ゲートＦＥＴ１０ では強誘電体膜１４が設けられていて、その上にゲート電極１５が備えられている。
【０００３】
強誘電体膜１４には周知のように、その電気分極特性に関し、ヒステリシス特性があり、これを利用することでセルに不揮発的に二値情報を記憶させるが、これを説明するに当たり、便宜上、ここではソース１２−ドレイン１３間のチャネルが導通し、それら領域間に電圧を印加すれば当該領域間に電流が流れる状態を例えば論理“１”に対応させ、流れない状態を論理“０”に対応させておく。また、半導体基板１１は通常、シリコン基板とされ、その導電型はｎ型とする場合もｐ型とする場合もあるが、ここではｐ型として説明する。
【０００４】
まず、セル１０に論理“１”を書き込む場合には、基板１１とは異なる導電型、すなわちこの場合は一般にｎ型とされるソース１２と、金属その他、適当なる導電材料等により構成されるゲート電極１５との間に、ソース１２ないしは半導体基板１１に対しゲート電極１５側が相対的に正となる極性の電圧を印加する。もっとも、半導体基板１１の電位は一般にはソース１２と同電位にする。そもそも内部構造的に、半導体基板１１がソース１２に電気的に接続しているように作られることもある。いずれにしてもこのような電位関係にすると、強誘電体膜１４にてはチャネル領域側が正となる電荷状態での電気分極状態となり、もってチャネル領域には電子が誘起されてチャネルが形成され、ソース１２とドレイン１３間が導通する。この書き込み時にはドレイン１３の電位はフロート状態でもソースと同電位でも、あるいは動作に影響を及ぼさない任意の電位であっても良い。
【０００５】
しかるに、ゲート１５−ソース１２（半導体基板１１）間の電位差が、用いている強誘電体膜１４の周知のヒステリシス特性上において電気分極状態に可逆反転を起こさせないまでの大きさ以上であれば、その後にゲート電圧を取り去っても（電源をオフにしても）、強誘電体膜１４の電気分極状態は元に戻ることはなく、チャネル領域には導電チャネルが誘起されたままになる。つまり、上記の書き込み時の電位操作によって、ゲート電圧を除去した後にもソース−ドレイン間が導通していると言う状態を具現させることができる訳で、換言すれば論理“１”を不揮発的に書き込むことができる。
【０００６】
論理“０”の書き込み、ないし論理“１”の消去は、上記と逆に、強誘電体膜１４のヒステリシス特性上において逆方向の電気分極状態が生じ、かつ、その状態がゲート電圧を取り去ってもなお維持される大きさの電圧を、ソース１２ないし半導体基板１１に対して相対的に負になる関係で当該ゲート電極１５に印加する。これにより、ソース−ドレイン間が非導通を保つ状態を具現することで、論理“０”の書き込みないし論理“１”の消去となす。なお、ソース−ドレイン間の導通状態、非導通状態のどちらを論理“１”に対応付けてもよいことは明らかで、上記とは逆の対応付けでも良いし、また、ｐ型ではなくｎ型の半導体基板１１を用いた場合には、当然、これと異なる導電型とされるべきソース１２、ドレイン１３は一般にはｐ型とされる。もちろんこの場合には、上記のように、ソース−ドレイン間を導通状態に維持させたり非導通状態に維持させたりするための論理値書き込み時におけるゲート−ソース（ないし半導体基板）間印加電圧の相対的な極性関係もまた、上記とは逆になる。いずれの場合にも、記憶論理値の読み出しは、ソース１２−ドレイン１３間に電圧を印加すれば良い。それら両領域間にチャネルを介しての電流が流れるか否かで、論理“１”、“０”のいずれが書き込まれていたのかを知ることができ、非破壊的に読み出すことができる。
【０００７】
このように、強誘電体ゲートＦＥＴ１０ は、単体のトランジスタ構造で二値論理値を不揮発的に記憶でき、非破壊的に読み出せる強誘電体メモリセルとして利用でき、集積密度上、極めて大きな利点がある。しかも、ランダムアクセスが可能であるために、従来のように揮発性であるが高速のメモリ素子と、不揮発ではあるが書き込み、書き換えに多大な時間を要する不揮発性メモリとを用途に応じて使い分けねばならない回路構築事情を根本から変えることができる。事実、こうした強誘電体メモリセルを用いた半導体メモリは、その計り知れない応用範囲と動作性能から、次世代半導体メモリとして大いなる期待を受けており、セル自体に関する種々の研究、改良も多くなされている。
【０００８】
図６（Ｂ） 〜（Ｃ） には、参考のため、強誘電体ゲートＦＥＴ１０ の既存構造における若干の構造変形例も示されている。まず、同図（Ｂ） では、強誘電体膜１５と半導体基板１１とが直接に接触することによる化学反応を抑制するために、チャネル領域表面と強誘電体膜１４との間には絶縁緩衝層１６が介在している。こうした絶縁緩衝層１６はまた、強誘電体１４とその上のゲート電極１５との間にも同様の趣旨から設けられることがある。
【０００９】
同図（Ｃ） では絶縁緩衝層ないし通常のゲート絶縁膜に相当する絶縁層１６の上にはフローティング・ゲート１７が設けられ、その上に強誘電体膜１４が接触し、さらにその上にゲート電極１５が設けられるようになっている。このようにすると、強誘電体膜１４の寸法をフローティング・ゲート１７の寸法とは別個独立に調整でき、キャパシタとしての容量値を調整できる。この構造では、実質的に二つのキャパシタ、つまり、ゲート電極１５、強誘電体膜１４、フローティング・ゲート１７により構成されるキャパシタと、フローティング・ゲート１７、絶縁緩衝層１６、半導体基板１１により構成されるキャパシタとが直列になった等価回路となっているので、ゲート−ソース（半導体基板）間に電圧を印加した際には容量比に応じての電圧配分関係となることから、当該強誘電体１４に対し、所望の電気分極を与えるに十分な大きさの電圧を印加するように寸法比によっても調整できるのである。
【００１０】
同図（Ｄ） では、ゲート電極１５と第二のフローティング・ゲート１８とで強誘電体膜１４を挟み込んだ構造がトランジスタ構造とは幾何的に別個な位置に設けられている場合の概念的な構成を示していて、チャネル領域上にゲート絶縁膜１６を介し設けられているフローティング・ゲート１７と第二のフローティング・ゲート１８とが適当なる導体パタンや導体配線等の接続導体ｃｗによって電気的に接続されている。こうした構造でも、強誘電体膜１４のその時々の電気分極状態はチャネルの状態に対応的な影響を及ぼすことができる。
【００１１】
本書では、このように、具体的構成は種々あるにしても、要はチャネルの導通状態に影響を及ぼす強誘電体膜の電気分極状態がゲート電圧の制御下で可変されるものを総称して強誘電体ゲートＦＥＴ１０ と称する。また、ゲート−ソース間での電位設定によるのではなく、ゲート−ドレイン間の電位設定、極性設定によっても論理値の選択的な書き込みは可能である。そこで、本書では、本発明の要旨を特定する意味での便宜も含め、ソース、ドレインのどちらか一方を第一チャネル端、他方を第二チャネル端として捕らえ、要旨構成中の外、以下の説明中でもそう述べる場合もある。
【００１２】
【発明が解決しようとする課題】
しかるに、従来における問題は、これら強誘電体メモリセル１０を平面状に並べて二次元メモリアレイを構成した場合、適切な読み出し方法がなかったことである。すなわち従来の構成では、読み出そうと選択したセルが論理“０”を記憶していて、例えばそのセルの強誘電体ゲートＦＥＴ におけるソース１２−ドレイン１３間には電流が流れない状態であった場合にも、当該セルのソース１２に接続している線路にやはりソースを接続した他のセルの論理値記憶状態が“１”であると、そのセルを通じてそのセルの強誘電体ゲートＦＥＴ のドレインからの回りこみ電流が流れ、結局、読み出し対象のセルをの状態が、電流の流れる論理“１”状態にあると見誤ってしまう場合が生じた。本発明は、このようなことが起こらないにし得るメモリアレイの構成法を提供せんとするものである。
【００１３】
【課題を解決するための手段】
本発明は上記目的を達成するため、まず、最も基本的な構成として、
第一方向に複数個、この第一方向とは異なる第二方向にも複数個が並設されたメモリセル群による二次元メモリアレイであり、各メモリセルが第一方向への並び番目と第二方向への並び番目によりそれぞれメモリアレイにおける番地が特定されると共に、各メモリセルは、半導体基板とは異なる導電型で半導体基板表面に互いに離間して形成され、どちらか一方が第一チャネル端、他方が第二チャネル端となるソース及びドレインと、その電気分極状態により第一、第二チャネル端間のチャネル領域を導通、非導通のいずれか一方に付け、もってメモリセルとして二値論理値のいずれか一方を記憶した状態とする強誘電体膜と、二値論理値の書き込み時において、印加される電圧の大きさ及び極性に応じ、強誘電体膜の電気分極状態を制御し得るゲート電極と、を含む強誘電体ゲート電界効果トランジスタにより構成され、各メモリセルに記憶されている二値論理値の読み出し時には、各メモリセルの第一、第二チャネル端間に電圧を印加してチャネル領域が導通、非導通のいずれにあるのかを知ることで、記憶されている二値論理値を読み出す強誘電体メモリアレイにおいて；
第一方向に並設された各強誘電体ゲート電界効果トランジスタの第一チャネル端同士は同一の第一チャネル端配線に接続され、第二方向に並設された各強誘電体ゲート電界効果トランジスタのゲート電極同士は同一のゲート配線に接続されていると共に；
各強誘電体ゲート電界効果トランジスタの全ての第二チャネル端、またはその第二チャネル端が他の強誘電体ゲート電界効果トランジスタの第二チャネル端に接続されている強誘電体ゲート電界効果トランジスタの当該第二チャネル端は、自身の強誘電体ゲート電界効果トランジスタの第一チャネル端が接続している上記の第一チャネル端配線と同一の第一チャネル端配線にその第一チャネル端を接続している他の強誘電体ゲート電界効果トランジスタ以外、及び自身の強誘電体ゲート電界効果トランジスタのゲート電極が接続している上記のゲート配線と同一のゲート配線にそのゲート電極を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタの第二チャネル端に対し、第二チャネル端配線を介して接続していること；
を特徴とする強誘電体メモリアレイを提案する。
【００１４】
なお、一般のＭＯＳＦＥＴと同様に、強誘電体ゲート電界効果トランジスタでも半導体基板電位は通常は第一チャネル端の電位と同電位にして良く、その場合には半導体基板を単に第一チャネル端に対し電気的に導通を取れば良い。しかし、半導体基板電位を独立して制御したい場合には、その電位を制御する基板電位制御線を設けて、この基板電位制御線を、同一の第一チャネル端配線にその第一チャネル端を接続した強誘電体ゲート電界効果トランジスタの半導体基板相互を接続するように配すれば良い。
【００１５】
また、本発明の上記基本構成に従うにしても、メモリアレイの配置構成と第二チャネル端配線の配線の仕方によっては、第二チャネル端には他の強誘電体ゲート電界効果トランジスタの第二チャネル端には接続せずに自身専用の第二チャネル端配線のみが付されているメモリセルを含むようになることもある。そのような場合にも、少なくとも本項で最初に述べた本発明の基本的な要旨構成を含んでいることに間違いはない。
【００１６】
さらに、第一方向にはそれぞれｎ個、上記第二方向にはそれぞれ当該ｎ個と同じか異なる数であるｍ個のメモリセルを含み、第一方向の並び方向と第二方向の並び方向が幾何的に直交する関係をなし、ｎ行ｍ列のメモリアレイとすることが一般には普通であり、そうしたメモリセルの配置関係は、既存の半導体メモリアレイにおける常套手段と同様となっていて良い。もっとも、行、列と言うのは、幾何的に必ずしも互いに直交関係でもなく、また、さらにはそれぞれが直線でない場合も含み得る。例えば第一方向に沿う一連の複数個のメモリセル（強誘電体ゲート電界効果トランジスタ）群と第二方向に沿うメモリセル群との幾何的な並び方向は互いに直角以外の角度を置くようになっていても良いし、あるいはそれぞれが湾曲していても構わない。換言すると、等価回路的に複数行複数列に書ける関係であって良い。
【００１７】
従って、場合によってはまた、第一方向に並設されて第二方向には同じ並び番目の強誘電体ゲート電界効果トランジスタ群の総個数は、第一方向に並設されているが第二方向には異なる並び番目で、それら同士は第二方向に同じ並び番目の他の強誘電体ゲート電界効果トランジスタ群の総個数とは異なっていても良い。
つまり、その一例としては、メモリアレイを構成する複数個の強誘電体ゲート電界効果トランジスタにあって当該メモリアレイの最外周に沿って位置する強誘電体ゲート電界効果トランジスタを幾何的に包絡した形状が六角形となっているようなメモリアレイも提案できる。もちろん、特に典型的には、当該六角形を正六角形とすると、幾何的な対称性は各配線に関しても最も高くなり、製造上、また動作上、種々有利な場合もある。
【００１８】
断面構造的な観点からも工夫を施すことができ、各強誘電体ゲート電界効果トランジスタのゲート電極に接続するゲート配線、第一チャネル端に接続する第一チャネル端配線、第二チャネル端に接続する第二チャネル端配線は、半導体基板表面からの高さが互いに異なるように形成すると、そもそも立体交差関係となるために、互いが交差する部分でのブリッジ構造等を別途に多数作らねばならない手間を始めから回避して置くことができる。このような場合、要すれば第一チャネル端と第一チャネル端配線間、第二チャネル端と第二チャネル端配線間を電気的に接続する高さ方向に伸びる導電プラグを設ければ良い。また、半導体基板表面からの高さ位置において、第一、第二チャネル端配線よりも強誘電体膜は高い位置に設けるようにすると、第一、第二チャネル端配線の配線を構成してから当該強誘電体膜を含むゲート部分を最後に構築できるようにもなり、製造工程上、有利になることもある。
【００１９】
【発明の実施の形態】
図１（Ａ） には本発明の望ましい実施形態の一例が示されている。便宜上、図面紙面上での上下方向を第一方向（ないし列の伸びる方向と言う意味で列方向）とし、これに直交する水平方向を第二方向（同じく行の伸びる方向と言う意味での行方向）とする。列方向は行の並設方向でもあり、行方向は列の並設方向でもあるが、まず、第一方向に沿って複数個の強誘電体メモリセルＦ１１，Ｆ２１，Ｆ３１，．．．．：Ｆ１２，Ｆ２２，Ｆ３２，．．．．：Ｆ１３，Ｆ２３，Ｆ３３，．．．．がそれぞれ一連に並設された群があり、これに直交する第二方向に沿って見ると、やはり複数個の強誘電体メモリセルの群Ｆ１１，Ｆ１２，Ｆ１３，．．．．：Ｆ２１，Ｆ２２，Ｆ２３，．．．．：Ｆ３１，Ｆ３２，Ｆ３３，．．．．が一連に並設された関係となっている、つまりは複数個の強誘電体メモリセルの行が複数行並設された関係となっているとも言えるし、複数個の強誘電体メモリセルの列が複数列並設された関係となっているとも言え、こうした関係によって、二次元メモリアレイが構成されている。
【００２０】
今、第一方向に沿ってはｎ個の強誘電体メモリセルが、また第二方向に沿ってはｎと同じ数であっても良いｍ個の強誘電体メモリセルが並んでいるとすると、行数を先に読むならば、このようなｎ×ｍ二次元メモリアレイ中において各強誘電体メモリセルは、どの行に属するかと言う第一方向への並び番目ｉ（１≦ｉ≦ｎ） と、どの列に属するかと言う第二方向への並び番目ｊ（１≦ｊ≦ｍ）とにより、それぞれ、その「番地」を特定し得ることになる。なお、各強誘電体メモリセルのそれぞれを代表的に表すときには符号Ｆｉｊ を用いる。
【００２１】
強誘電体メモリセル（以下、単にメモリセル）Ｆｉｊ は、既に図５に符号１０を付して示したような、既存の適当なる強誘電体ゲートＦＥＴ１０ から構成されている。
図５中の符号と対応をとり、同じ符号は同じ構成要素を示すものとする。改めてまとめておけば、各メモリセルＦｉｊ は、半導体基板とは異なる導電型で半導体基板表面に互いに離間して形成され、どちらか一方が第一チャネル端、他方が第二チャネル端となるソース１２及びドレイン１３と、その電気分極状態により第一、第二チャネル端間のチャネル領域を導通、非導通のいずれか一方に付け、もってメモリセルＦｉｊ として二値論理値のいずれか一方を記憶した状態とする強誘電体膜１４と、二値論理値の書き込み時において、印加される電圧の大きさ及び極性に応じ、強誘電体膜１４の電気分極状態を制御し得るゲート電極１５とを含んで構成されている。以下では常識的に、第一チャネル端はソース１２であるとして説明して行くが、こちらをドレイン１３とし、後述する第二チャネル端をソース１２としても、下記の説明でソース、ドレインをそれぞれ逆に読み替えれば、当該以下の説明は略々そのまま適用できる。また、半導体基板１１は通常、その電位をソース１２と同電位において良いので、この図１（Ａ） のアレイ構成でもそうなっている。
【００２２】
しかるに、各同一行に属する各強誘電体ゲートＦＥＴ のゲート電極１５同士は同一のゲート配線Ａｉ（１≦ｉ≦ｎ） に接続されており、また、各同一列に並設された各強誘電体ゲートＦＥＴ のソース１２同士は同一のソース配線Ｂｊ（１≦ｊ≦ｍ） に接続されている。従って、これらゲート配線Ａｉ、ソース配線Ｂｊのどれか一つずつの組み合わせを選べば、既に述べたように、それらに印加する電圧の大きさ、極性に応じ、それらの交差する番地に位置する特定のメモリセルＦｉｊ にのみ、所望の二値論理値を不揮発的に書き込むことができる。例えばメモリセルＦ２２ にのみ二値論値値情報を選択的に書き込みたい場合には、ゲート配線Ａ２とソース配線Ｂ２にのみ、それら配線に所定の極性関係で所定の大きさ以上の電圧を印加すれば、他のセルに影響を及ぼすことなく、所望の二値論理値のいずれか一方を不揮発的に書き込むことができる。なお、このこと自体は本発明には直接の関係がないが、他のメモリセルに対する影響をさらに低減する上で必要であるならば、既に知られている書き込み時の配慮手法に従い、他のゲート配線やドレイン１３の電位を意図的に制御する場合もある。
【００２３】
このように、書き込みに関しては、従前から提案されている手法にて、また、ゲート、ソース配線関係にて特に問題なく、これを行うことができる。これに対し、読み出しに関して選択したメモリセルＦｉｊ からのみ、その記憶している二値論理値情報を他のメモリセルの影響を受けることなく確実に読み出すためには、本発明による工夫を必要とする。例えば従来の一般的なメモリアレイ構築法によると、第一チャネル端配線であるソース配線Ｂｊと平行に、同じソース配線Ｂｊに接続している強誘電体ゲートＦＥＴ のドレイン１３同士を接続してドレイン（第二チャネル端）配線としていた。しかし、素子単体で二値論理値を不揮発的に記憶しているこの種のメモリセルでは、仮に、選択したメモリセルの記憶論理値が“０”であって、本来ならばソース−ドレイン間に電圧を印加しても電流が流れてはいけない場合にも、記憶論理値が“１”である他のメモリセルを通ずる等しての回り込み電流により、誤読み出し電流が流れることがあった。記憶論理値“１”のメモリセルは単なる導体線路と実質的に同じことになるからである。
【００２４】
そこで本発明では、このような事態の発生を避けるために、各強誘電体ゲートＦＥＴ の第二チャネル端（この実施形態ではドレイン）１３は、自身の強誘電体ゲートＦＥＴ のゲート電極１５が接続しているゲート配線Ａｉと同一のゲート配線Ａｉにそのゲート電極１５を接続している他の強誘電体ゲート電界効果トランジスタ以外、及び、自身の強誘電体ゲートＦＥＴ のソース１２が接続しているソース配線Ｂｊと同一のソース配線Ｂｊにソース１２を接続した他の強誘電体ゲート電界効果ＦＥＴ トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタのドレイン１３に対し、第二チャネル端配線（ドレイン配線）Ｄｋ（ｋ＝１，２，．．）を介して接続するようにした。
【００２５】
つまり、図１（Ａ） に示すｎ×ｍ二次元メモリアレイで言えば、この基本的構成要件は、それぞれの強誘電体ゲートＦＥＴ は、互いに第一方向の並び番目ｉも第二方向の並び番目ｊも異なる他の強誘電体ゲート電界効果トランジスタＦｉｊ のドレイン１３に対してのみ、ドレイン配線Ｄｋを介して接続させる、と簡単に言い換えることができ、さらに、配線の合理性を追求すれば、それは図示のようになり、それぞれのメモリセルのドレイン１３は、行方向に一つ進み、列方向にも一つ進んだ斜め隣のメモリセルのドレインに接続させて行く、と言うことになって、結果として、複数本のドレイン配線Ｄｋが互いに平行に斜め方向に伸びることになる。
【００２６】
こうなっていると、メモリセルＦｉｊ からの記憶論理値の読み出し時には、それに接続しているゲート配線Ａｉとドレイン配線Ｄｋ間に電圧を印加することで、他のメモリセルの影響を全く受けることなく、選択したメモリセルの記憶している二値論理値情報によってのみ、電流が流れたり流れなかったりして、当該二値論理値が論理値“１”であるのか“０”であるのかを正確に、かつ非破壊的に読み取ることができる。例えばメモリセルＦ２２ からの記憶論理値を読み出したい時にはソース配線Ｂ２とドレイン配線Ｄ３にのみ、電圧を印加すれば良い。
【００２７】
なお、先に述べたように、これは既存の技術に従って良いが、各メモリセルを構成する強誘電体ゲートＦＥＴ の半導体基板の電位を別途個別に制御する必要があるならば、図１（Ｂ） に示すように、当該半導体基板の電位を制御する基板電位制御線Ｃｊ（１≦ｊ≦ｎ） を設け、各基板電位制御線は同じソース配線Ｂｊに接続した強誘電体ゲートＦＥＴ の半導体基板相互を接続するようにすれば良い。
【００２８】
しかるに、図１（Ａ），（Ｂ） に示されているように、各ドレイン配線Ｄｋはそのまま単に斜め方向に伸びるようにのみ、設けても構わない。従って、そうした場合には、例えばメモリセルＦ１３ やＦ３１ に模式的に示されているように、矩形幾何形状の二次元メモリアレイの角部分に位置するメモリセルＦｉｊ に対してのドレイン配線は、そのメモリセルにのみ実質的に専用の配線となり、他のメモリセルには接続しないような状況も出てくるが、そうしたメモリアレイでも、少なくともその他の部分ないしメモリアレイ領域において本発明の構成を援用していることに間違いはない。つまり、メモリセルにあって自身を構成する強誘電体ゲートＦＥＴ のドレイン１３が他の強誘電体ゲートＦＥＴ のドレイン１３に接続されることを要するものについては、その接続に関し、本発明要旨構成中に言う限定に即したドレイン配線Ｄｋを用いれば良いのであって、逆に言えば、角部分に限らず、何らかの必要に応じ、一部はそのメモリセルに専用のドレイン配線を設けるようなことがあっても良い。
【００２９】
しかし、やはり望ましいのは、幾何的対称性を保つことで、これは製造上の便宜にも動作上の便宜にもなる。そこで、例えばｎ×ｎ（＝ｍ）のメモリアレイで各ドレイン配線Ｄｋには全て等しくｎ個のメモリセルのドレインが接続される構成も提案できる。図２にはそうした場合が示されている。
【００３０】
図２では仮想線の円内にのみ、一つだけを拡大してメモリセルＦｉｊ の構成例を示しているが、その構成例や配線関係は図１に即して述べた所と同様である。単に図面の簡明化のため、ゲート配線Ａｉ、ソース配線Ｂｊの交差点に位置すべき各メモリセルＦｉｊ の全ての図示は控え、黒丸でドレイン１３ないしその接続端子１３のみを示したに過ぎない。
【００３１】
各ドレイン配線（第二チャネル端配線）Ｄｋは、それぞれ斜めに伸びてメモリアレイのメモリセル配置領域を渡り越した後、折れ曲がって再びメモリセル配置領域上に戻る配置となっている。そして、各ドレイン配線Ｄｋは、それぞれにそのドレイン端子１３を接続するメモリセルの数が同じ数ｎになるように図られている。
こうすることにより、製造上の対称性ないし均一性を保つことができ、動作上も設定関係が簡単になる外、そもそもドレイン配線の数を減らすことができて有利である。
【００３２】
さらに、本発明の要旨構成を適用するに当たっても、第一方向に並設されて第二方向には同じ並び番目ｊ＝ｘ の強誘電体ゲートＦＥＴ 群の総個数は、第一方向に並設されているが第二方向には異なる並び番目ｊ＝ｙ（ｙ≠ｘ） で、それら同士は当該第二方向に同じ並び番目ｊ＝ｙ の他の強誘電体ゲート電界効果トランジスタ群の総個数とは異なるようなメモリアレイであっても良い。例えばこれは、メモリアレイに含まれる複数個の強誘電体ゲートＦＥＴ の中でメモリアレイの最外周に沿って位置するものを幾何的に包絡した形状が六角形であるようなメモリアレイに展開することができ、特に幾何的な対称性を追求すると、図３に示すような外形輪郭が正六角形であるようなメモリアレイも提案できる。
【００３３】
つまり、この場合には第一方向（列方向）と第二方向（行方向）とが １２０°の角度をおいた斜め関係になっていて、第一方向に添って伸びるゲート配線Ａｉと第二方向に沿って伸びるソース配線Ｂｊの双方に対して６０°の関係でドレイン配線Ｄｋが伸びている。各番地におけるメモリセルの接続関係自体は、やはり図面の簡明化のためにその一つをのみ、仮想線の円で囲って拡大表示するが、これに示されているように、配線相互が傾いているだけで、各電極、端子の接続状態は既に図１に即して述べたと同様である。こうした場合、最周辺のドレイン配線がＮビットを読み出せるものすると（つまり、図示の場合には最周辺に六個のメモリセルが設けられていて、一行下に移動するごとに一つずつセル数が増え、中央では１１個になっている）、中央では（２Ｎ−１）ビットを読み出すことになる。こうした場合のメモリセル個数は総数として（３Ｎ（Ｎ−１）＋１）個になる。
【００３４】
こうすると、幾何形状の対称性は十分であり、一方でドレイン配線に繋がるメモリセル個数の差もそれ程には大きくならないで済む。また、メモリアレイの周辺に合理的な空間ができるので、そこに、種々の周辺回路を効率良く配置することができ、結局、メモリ装置全体としての小型化を図ることができる。
【００３５】
なお、こうしたことからも理解されるように、第一、第二方向の並設方向は任意の相互角度を置くこともできるし、特殊な場合にはそれぞれが湾曲した幾何形状や互いに入れ子になったようなジグザグ形状を描くようにすることもできる。
当然、各配線Ａｉ，Ｂｊ，Ｄｋ、そして場合によって必要となる基板電位制御線Ｃｊも、それぞれ湾曲したりジグザクな入れ子関係になったりするようなこともあるが、それでも、本発明に従った配線条件は満たすことができる。
【００３６】
さて、本発明では記述して来た通り、合理的な配線手法により、各メモリセルからの誤読み出しを防ぐことができるが、配線が交差する関係となるので、断面構造的にも少し工夫すると、良好な結果が得られる。
【００３７】
例えば図４（Ａ） に示すように、各強誘電体ゲートＦＥＴ のゲート電極１５に接続するゲート配線Ａｉ、ソース１２に接続するソース配線Ｂｊ、ドレイン１３に接続するドレイン配線Ｄｋのそれぞれを、互いには半導体基板１１の表面からの高さが互いに異なるように形成すると良い。こうすれば、そもそも各配線を立体交差状態で始めから作って置けるので、平面幾何的に配線が互いに交差しても、交差部分ごとに局所的なブリッジ構造を設ける等の手間がなくなる。もちろん、既に公知であるこの種の半導体回路構築技術に従い、絶縁層２０等で適宜埋め込みながらのこうした構造の作製自体は容易である。また、必要に応じ、ソース１２、ドレイン１３とそれぞれの配線との間には絶縁層２０を貫く導電プラグ１９を構築することも容易にできる。その他の強誘電体ゲートＦＥＴ 構造は既に説明した所と特に改変を及ぼす必要はない。
【００３８】
ただ、強誘電体膜１４を良質に作製するには、最後の工程ないし少なくとも最後の工程に近い工程で当該強誘電体膜１４とその上のゲート電極１５を構築するのが望ましい時がある。そうした場合には、図４（Ｂ） に示すように、当該強誘電体膜１４は、ソース配線Ｂｊ、ドレイン配線Ｄｋよりも半導体基板１１の表面から計ってさらに高い位置に設けられるように作ると望ましい。
【００３９】
【発明の効果】
以上のように、本発明によると、単一素子で相当に高速動作可能な不揮発性のランダム・アクセス・メモリを構築可能なことから、その様々な応用例と共に将来を嘱望されている強誘電体ゲートＦＥＴ をメモリセルとして用いた強誘電体メモリアレイにおいて、各メモリセルからの読み出しも確実、非破壊的になし得る強誘電体メモリアレイを提供でき、将来的に見てもこの種の分野に貢献する所、大なるものがある。
【図面の簡単な説明】
【図１】本発明強誘電体メモリアレイの望ましい一実施形態の概略構成図である。
【図２】本発明強誘電体メモリアレイの望ましい実施形態における一配線例の説明図である。
【図３】本発明強誘電体メモリアレイの望ましい実施形態におけるメモリアレイ構造の一例と、その配線例の説明図である。
【図４】本発明に用いる強誘電体ゲート電界効果トランジスタの各配線の位置関係に関する断面構造例の概略構成図である。
【図５】本発明に用い得る既存の強誘電体ゲート電界効果トランジスタの断面構造例である。
【符号の説明】
１１ 半導体基板
１２ ソースまたは第一チャネル端
１３ ドレインまたは第二チャネル端
１４ 強誘電体膜
１５ ゲート電極
１６ 絶縁緩衝層
１７ フローティング・ゲート
１８ フローティング・ゲート
１９ 導電プラグ
２０ 絶縁層
Ａｉ ゲート配線
Ｂｊ ソース配線または第一チャネル端配線
Ｃｊ 基板電位制御線
Ｄｋ ドレイン配線または第二チャネル端配線
Claims (10)
- 第一方向に複数個、該第一方向とは異なる第二方向にも複数個が並設されたメモリセル群による二次元メモリアレイであり、該各メモリセルが該第一方向への並び番目と該第二方向への並び番目によりそれぞれ該メモリアレイにおける番地が特定されると共に、該各メモリセルは、半導体基板とは異なる導電型で該半導体基板表面に互いに離間して形成され、どちらか一方が第一チャネル端、他方が第二チャネル端となるソース及びドレインと、その電気分極状態により該第一、第二チャネル端間のチャネル領域を導通、非導通のいずれか一方に付け、もって該メモリセルとして二値論理値のいずれか一方を記憶した状態とする強誘電体膜と、上記二値論理値の書き込み時において、印加される電圧の大きさ及び極性に応じ、上記強誘電体膜の上記電気分極状態を制御し得るゲート電極と、を含む強誘電体ゲート電界効果トランジスタにより構成され、該各メモリセルに記憶されている二値論理値の読み出し時には、該各メモリセルの上記第一、第二チャネル端間に電圧を印加して上記チャネル領域が導通、非導通のいずれにあるのかを知ることで、該記憶されている二値論理値を読み出す強誘電体メモリアレイにおいて；
上記第一方向に並設された各強誘電体ゲート電界効果トランジスタの第一チャネル端同士は同一の第一チャネル端配線に接続され、上記第二方向に並設された上記各強誘電体ゲート電界効果トランジスタのゲート電極同士は同一のゲート配線に接続されていると共に；
上記各強誘電体ゲート電界効果トランジスタの全ての上記第二チャネル端、またはその第二チャネル端が他の強誘電体ゲート電界効果トランジスタの第二チャネル端に接続されている強誘電体ゲート電界効果トランジスタの当該第二チャネル端は、自身の強誘電体ゲート電界効果トランジスタの上記第一チャネル端が接続している上記第一チャネル端配線と同一の第一チャネル端配線にその第一チャネル端を接続した他の強誘電体ゲート電界効果トランジスタ以外、及び自身の強誘電体ゲート電界効果トランジスタのゲート電極が接続している上記ゲート配線と同一のゲート配線にそのゲート電極を接続している他の強誘電体ゲート電界効果トランジスタ以外の他の強誘電体ゲート電界効果トランジスタの中から選択された一つ以上の強誘電体ゲート電界効果トランジスタの第二チャネル端に対し、第二チャネル端配線を介して接続していること；
を特徴とする強誘電体メモリアレイ。 - 請求項１記載の強誘電体メモリアレイであって；
上記半導体基板の電位を制御する基板電位制御線が設けられ；
該基板電位制御線は、上記同一の第一チャネル端配線にその第一チャネル端を接続した強誘電体ゲート電界効果トランジスタの上記半導体基板相互を接続すること；
を特徴とする強誘電体メモリアレイ。 - 請求項１記載の強誘電体メモリアレイであって；
上記第二チャネル端には他の強誘電体ゲート電界効果トランジスタの第二チャネル端には接続せずに自身専用の第二チャネル端配線のみが付されているメモリセルを含むこと；
を特徴とする強誘電体メモリアレイ。 - 請求項１記載の強誘電体メモリアレイであって；
上記第一方向にはそれぞれｎ個、上記第二方向にはそれぞれ該ｎ個と同じか異なる数であるｍ個の上記メモリセルを含み、該第一方向の並び方向と上記第二方向の並び方向が幾何的に直交する関係をなし、ｎ行ｍ列のメモリアレイとなっていること；
を特徴とする強誘電体メモリアレイ。 - 請求項１記載の強誘電体メモリアレイであって；
上記第一方向に並設されて上記第二方向には同じ並び番目の強誘電体ゲート電界効果トランジスタ群の総個数は、該第一方向に並設されているが上記第二方向には異なる並び番目で、それら同士は該第二方向に同じ並び番目の他の強誘電体ゲート電界効果トランジスタ群の総個数とは異なること；
を特徴とする強誘電体メモリアレイ。 - 請求項５記載の強誘電体メモリアレイであって；
上記メモリアレイを構成する上記複数個の強誘電体ゲート電界効果トランジスタにあって該メモリアレイの最外周に沿って位置する強誘電体ゲート電界効果トランジスタを幾何的に包絡した形状は六角形であること；
を特徴とする強誘電体メモリアレイ。 - 請求項６記載の強誘電体メモリアレイであって；
上記六角形は正六角形であること；
を特徴とする強誘電体メモリアレイ。 - 請求項１記載の強誘電体メモリアレイであって；
断面構造的に見て、上記各強誘電体ゲート電界効果トランジスタの上記ゲート電極に接続するゲート配線、上記第一チャネル端に接続する上記第一チャネル端配線、第二チャネル端に接続する上記第二チャネル端配線は、上記半導体基板表面からの高さが互いに異なるように形成されていること；
を特徴とする強誘電体メモリアレイ。 - 請求項８記載の強誘電体メモリアレイであって；
上記第一チャネル端と上記第一チャネル端配線間、上記第二チャネル端と上記第二チャネル端配線間を電気的に接続する高さ方向に伸びる導電プラグを有すること；
を特徴とする強誘電体メモリアレイ。 - 請求項８記載の強誘電体メモリアレイであって；
上記半導体基板表面からの高さ位置において、上記第一、第二チャネル端配線よりも上記強誘電体膜は高い位置に設けられていること；
を特徴とする強誘電体メモリアレイ。
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