JP2012114422A5 - 半導体装置 - Google Patents

Claims (2)

1. Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列された複数のメモリセルを有し、
   前記メモリセルは、
   第１の半導体層と、
   第２の半導体層と、
   前記第１の半導体層上方及び前記第２の半導体層上方の第１の絶縁層と、
   前記第１の絶縁層上方の第１の導電層と、
   前記第１の絶縁層上方の第３の半導体層と、
   前記第３の半導体層上方の第２の導電層と、
   前記第３の半導体層上方の第３の導電層と、
   前記第３の半導体層上方、前記第２の導電層上方及び前記第３の導電層上方の第２の絶縁層と、
   前記第２の絶縁層上方の第４の導電層と、
   を有し、
   前記第１の半導体層は、第１のトランジスタのチャネル形成領域として機能する領域を有し、
   前記第２の半導体層は、前記第１の半導体層と同じ材料を有し、
   前記第２の半導体層は、前記第１の半導体層と同層であり、
   前記第２の半導体層は、前記第１の半導体層と離間しており、
   前記第２の半導体層は、第２のトランジスタの第１のゲートとして機能する領域を有し、
   前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
   前記第３の半導体層は、前記第２の半導体層と重なる領域を有し、
   前記第３の半導体層は、前記第２のトランジスタのチャネル形成領域として機能する領域を有し、
   前記第２の導電層は、前記第３の半導体層と電気的に接続され、
   前記第３の導電層は、前記第３の半導体層と電気的に接続され、
   前記第３の導電層は、前記第１の導電層と電気的に接続され、
   前記第４の導電層は、前記第３の半導体層と重なる領域を有し、
   前記第４の導電層は、前記第２のトランジスタの第２のゲートとしての機能する領域を有し、
   前記第１の半導体層及び前記第２の半導体層のそれぞれは、シリコンを有し、
   前記第３の半導体層は、酸化物半導体を有し、
   同じ列に配置されたメモリセルにおいて、ｋ行目（ｋは２以上Ｉ以下の自然数）のメモリセルの前記第２の導電層は、ｋ−１行目のメモリセルの前記第３の半導体層と電気的に接続されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第３の半導体層は、ｃ軸が表面に対して垂直な方向に配向した結晶を有することを特徴とする半導体装置。