JP2012114422A - 半導体装置及び半導体記憶装置 - Google Patents

半導体装置及び半導体記憶装置 Download PDF

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Abstract

【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。
【選択図】図１

Description

本発明の一態様は、半導体装置及び半導体記憶装置に関する。
近年、データの書き込み及び消去が可能であり、電源の供給がなくても一定期間データの保持が可能な記憶回路を具備する半導体装置の開発が進められている。
上記半導体装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタともいう）を備える記憶回路を具備する半導体装置が挙げられる（例えば特許文献１）。
特許文献１に示す半導体装置において、メモリトランジスタは、制御ゲート電極と、チャネル形成層と、制御ゲート電極及びチャネル形成層の間に設けられた浮遊ゲート電極と、を含む。上記浮遊ゲート電極にデータとなる電荷が蓄積されることにより、メモリトランジスタにデータが書き込まれる。
特開昭５７−１０５８８９号公報
しかしながら、特許文献１に示すような従来の半導体装置は、メモリトランジスタにデータが書き込まれた後に、電荷のリークによりデータが消失してしまうといった問題があった。データの記憶が可能な半導体装置において、データの保持期間は、より長いことが望ましい。
また、従来の半導体装置は、動作させるために必要な電圧が高いため、消費電力が大きく、また、印加される電圧により記憶素子が劣化してしまうといった問題があった。
また、従来の半導体装置では、データの書き込みの際に、メモリトランジスタにおいてトンネル電流が生じ、記憶素子が劣化するため、繰り返しデータを書き込むと、記憶素子にデータが書き込めなくなるといった問題があった。
本発明の一態様では、半導体装置又は半導体記憶装置におけるデータの保持期間を長くすることを課題の一つとする。また、本発明の一態様では、消費電力を低減することを課題の一つとする。また、本発明の一態様では、記憶素子へのデータの書き込み可能回数を増やすことを課題の一つとする。
本発明の一態様は、選択トランジスタ及び出力トランジスタを備える記憶回路を有し、該選択トランジスタは、第１のゲート及び第２のゲートを有するものである。第１のゲート及び第２のゲートの電圧により選択トランジスタの閾値電圧を必要に応じて調整し、選択トランジスタがオフ状態のときに選択トランジスタのソース及びドレインの間に流れる電流を極力少なくし、記憶回路におけるデータの保持時間を長くすることを図る。
さらに、本発明の一態様において、上記出力トランジスタのチャネル形成層と上記選択トランジスタのゲートとしての機能を有する層は、同じ材料である。これにより、同一工程により上記出力トランジスタのチャネル形成層と上記選択トランジスタのゲートとしての機能を有する層とを形成することを可能にし、製造工程数の増加の抑制を図る。
本発明の一態様は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１のゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれぞれが備える複数のメモリセルを具備し、メモリセルは、それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、第２のトランジスタのチャネル形成層としての機能を有する第１の層と、第１の層と同時に形成され且つ同じ材料であり、第１の層と離間し、不純物元素を含有し、第１のトランジスタの第２のゲートとしての機能を有する第２の層と、第１の層及び第２の層の上に設けられ、第２のトランジスタのゲート絶縁層としての機能を有する第１の絶縁層と、第１の絶縁層を介して第１の層に重畳し、第２のトランジスタのゲートとしての機能を有する第１の導電層と、第１の絶縁層を介して第２の層に重畳し、第１の層と異なる材料であり、第１のトランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第１のトランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、第１の導電層及び半導体層に電気的に接続され、第１のトランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、半導体層、第２の導電層、及び第３の導電層の上に設けられ、第１のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、第２の絶縁層を介して半導体層に重畳し、第１のトランジスタの第１のゲートとしての機能を有する第４の導電層と、第２の絶縁層及び第４の導電層の上に設けられた第３の絶縁層と、第１の絶縁層乃至第３の絶縁層を貫通して設けられた第１の開口部を介して第１の層における一対の不純物領域の一方に電気的に接続され、第２の絶縁層及び第３の絶縁層を貫通して設けられた第２の開口部を介して第３の導電層に電気的に接続された第５の導電層と、を含む半導体記憶装置である。
本発明の一態様は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１のゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれぞれが備える複数のメモリセルを具備し、メモリセルは、導電型を付与する不純物元素を含有する一対の不純物領域を有し、第２のトランジスタのチャネル形成層としての機能を有する第１の層と、第１の層と同時に形成され且つ同じ材料であり、第１の層と離間し、不純物元素を含有し、第１のトランジスタの第２のゲートとしての機能を有する第２の層と、第１の層及び第２の層の上に設けられ、第２のトランジスタのゲート絶縁層としての機能を有する第１の絶縁層と、第１の絶縁層を介して第１の層に重畳し、第２のトランジスタのゲートとしての機能を有する第１の導電層と、第１の絶縁層を介して第２の層に重畳し、第１の層と異なる材料であり、第１のトランジスタのチャネル形成層としての機能を有する半導体層と、半導体層に電気的に接続され、第１のトランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、第１の導電層及び半導体層に電気的に接続され、第１のトランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、半導体層、第２の導電層、及び第３の導電層の上に設けられ、第１のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、第２の絶縁層を介して半導体層に重畳し、第１のトランジスタの第１のゲートとしての機能を有する第４の導電層と、を含み、同じ列に配置されるメモリセルにおいて、第１の層が同じ層の半導体記憶装置である。
本発明の一態様により、半導体装置又は半導体記憶装置におけるデータ保持期間を長くすることができる。また、本発明の一態様により、製造工程数の増加を抑制することができる。
実施の形態１の半導体装置における記憶回路の例を説明するための図。 実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。 実施の形態２の半導体記憶装置におけるメモリセルの構造例を示す図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 実施の形態３の半導体記憶装置におけるメモリセルアレイの例を説明するための図。 実施の形態３の半導体記憶装置におけるメモリセルの構造例を示す図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 実施の形態４におけるゲート線駆動回路の構成例を示す回路図。 実施の形態５における半導体記憶装置の構成例を示すブロック図。 実施の形態６における電子機器の例を示す模式図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに適宜置き換えることができる。
また、構成要素の混同を避けるために第１、第２などの序数を付しているが、各構成要素の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、一定期間データを記憶することが可能な記憶回路を具備する半導体装置の例について説明する。
なお、記憶回路とは、一定期間データとなる電荷を保持することが可能な回路のことをいう。
本実施の形態における半導体装置の一例は、記憶回路を具備する。
さらに、記憶回路の例について、図１を用いて説明する。
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図１（Ａ）を用いて説明する。
図１（Ａ）に示す記憶回路は、トランジスタ１１１と、トランジスタ１１２と、を備える。
なお、半導体装置において、トランジスタは、２つの端子と、印加される電圧により該２つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
また、半導体装置において、トランジスタとしては、例えば電界効果トランジスタを用いることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレインの一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、ゲートである。
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
トランジスタ１１１は、ソース、ドレイン、第１のゲート、及び第２のゲートを有する。第１のゲート又は第２のゲートの電圧により、トランジスタ１１１の閾値電圧（電圧Ｖｔｈともいう）が制御される。例えば、トランジスタ１１１がＮ型トランジスタの場合、トランジスタ１１１の第２のゲートの電圧が低くなるほど、トランジスタ１１１の閾値電圧が正の方向にシフトする。
トランジスタ１１１は、記憶回路にデータを入力するか否かを選択する選択トランジスタとしての機能を有する。
トランジスタ１１１としては、例えばチャネルが形成される酸化物半導体層を含むトランジスタを用いることができる。上記酸化物半導体層は、シリコンよりバンドギャップが高く、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトランジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもできる。
また、上記酸化物半導体層としては、例えば層表面に垂直に配向（ｃ軸配向ともいう）した結晶を含む酸化物半導体層を用いることもできる。例えば、基板温度を１００℃以上５００℃以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形成することにより、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することができる。また、酸化物半導体層は複数の酸化物半導体層の積層であってもよい。上記層表面に垂直に配向した結晶を含む酸化物半導体層を用いることにより、例えば光によるトランジスタの電気特性の変化を抑制することができる。
トランジスタ１１２のゲートは、トランジスタ１１１のソース又はドレインに接続される。
なお、本明細書において、２つ以上の構成要素が電気的に接続されていれば、該２つ以上の構成要素が接続されているとみなすことができる。
トランジスタ１１２としては、例えばチャネルが形成され、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
次に、図１（Ａ）に示す記憶回路の駆動方法例について説明する。
データを記憶回路に書き込む場合、まずトランジスタ１１１をオン状態にする。例えば、トランジスタ１１１における第１のゲート電圧及び第２のゲート電圧を所定の値に設定することにより、トランジスタ１１１をオン状態にすることができる。
トランジスタ１１１がオン状態のとき、トランジスタ１１１のソース及びドレインを介してトランジスタ１１２のゲートにデータ信号が入力され、トランジスタ１１２のゲートの電圧は、入力されるデータ信号の電圧と同等の値になる。
その後、トランジスタ１１１をオフ状態にする。このとき、トランジスタ１１１のソース及びドレインの間に流れる電流は、少ないほど好ましい。そこで、トランジスタ１１１の第２のゲートの電圧を所定の値にし、トランジスタ１１１の閾値電圧を調整し、トランジスタ１１１がオフ状態のときにトランジスタ１１１のソース及びドレインの間に流れる電流を極力少なくする。
上記トランジスタ１１１の閾値電圧の調整例について、図１（Ｂ）を用いて説明する。
図１（Ｂ）に示すように、例えばトランジスタ１１１の第２のゲートの電圧が接地電位ＧＮＤと同等の値のとき、トランジスタ１１１の第１のゲート及びソースの間に印加される電圧（電圧Ｖｇｓともいう）と、トランジスタ１１１のソース及びドレインの間に流れる電流（電流Ｉｄともいう）との関係が曲線１３０で表されるとする。このとき、トランジスタ１１１の閾値電圧は、Ｖｔｈ＿Ａである。
一方、トランジスタ１１１の第２のゲートの電圧を所定の値の電圧ＶＡとしたとき、電圧Ｖｇｓと電流Ｉｄとの関係は、曲線１３１で表すことができる。このとき、トランジスタ１１１の閾値電圧は、電圧Ｖｔｈ＿Ａより正に大きい値の電圧Ｖｔｈ＿Ｂである。
以上のように、トランジスタ１１１の第２のゲートの電圧を調整することにより、トランジスタ１１１の閾値電圧を調整することができる。
さらに、トランジスタ１１２のソース及びドレインの間の抵抗値は、トランジスタ１１２のゲートの電圧に応じて決まる。よって、トランジスタ１１２のソース及びドレインの一方の電圧を所定の値の電圧ＶＢにしたときに、トランジスタ１１２のソース及びドレインの間に流れる電流に応じて設定されるトランジスタ１１２のソース及びドレインの他方の電圧をデータとして記憶回路から読み出すこともできる。また、トランジスタ１１２のソース及びドレインの他方の電圧をデータとして記憶回路から複数回読み出すこともできる。
さらに、図１（Ａ）に示す記憶回路の構造例について、図１（Ｃ）を用いて説明する。図１（Ｃ）は、図１（Ａ）に示す記憶回路の構造例を示す模式図である。なお、図１（Ｃ）では、出力トランジスタがトップゲート型のトランジスタである場合について説明するが、これに限定されず、出力トランジスタをボトムゲート型のトランジスタとしてもよい。
図１（Ｃ）に示す記憶回路は、半導体層１５２ａと、半導体層１５２ｂと、絶縁層１５３と、導電層１５４と、絶縁層１５５と、導電層１５７ａと、導電層１５７ｂと、絶縁層１５８と、導電層１５９と、を含む。なお、必ずしも絶縁層１５５を設けなくてもよい。
半導体層１５２ａ及び半導体層１５２ｂのそれぞれは、絶縁層１５１を介して基板１５０の一平面に設けられる。
基板１５０としては、例えばガラス基板、石英基板、半導体基板、又はプラスチック基板を用いることができる。
絶縁層１５１としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁層１５１に適用可能な材料の層の積層により絶縁層１５１を構成することもできる。
なお、絶縁層１５１に基板１５０からの不純物元素の拡散を防止する機能を付加させることもできる。
半導体層１５２ａは、それぞれ不純物元素を含有する一対の不純物領域を有する。半導体層１５２ａは、一対の不純物領域の間にチャネル形成領域が設けられ、記憶回路における出力トランジスタとしての機能を有するトランジスタのチャネルが形成される層（チャネル形成層ともいう）としての機能を有する。不純物元素としては、Ｎ型の導電型を付与する不純物元素又はＰ型の導電型を付与する不純物元素が挙げられる。また、半導体層１５２ａに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃度不純物領域という。低濃度不純物領域を設けることにより局所的な電界の集中を抑制することができる。
半導体層１５２ａとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単結晶半導体を含む層を用いることができる。半導体層１５２ａとしては、例えば元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる。
半導体層１５２ｂは、不純物元素を含有する。不純物元素としては、Ｎ型の導電型を付与する不純物元素又はＰ型の導電型を付与する不純物元素が挙げられる。半導体層１５２ｂは、記憶回路における選択トランジスタとしての機能を有するトランジスタの第２のゲートとしての機能を有する。
なお、トランジスタの第２のゲートとしての機能を有する導電層を第２のゲート電極又は第２のゲート配線ともいう。
半導体層１５２ｂとしては、半導体層１５２ａと同じ材料の層を用いることができる。例えば、絶縁層１５１の上に半導体層１５２ａ及び半導体層１５２ｂに適用可能な材料の半導体層を形成する。さらに、上記半導体層の一部をエッチングすることにより、半導体層１５２ａとなる半導体層及び半導体層１５２ｂとなる半導体層を形成する。さらに、半導体層１５２ａとなる半導体層の一部、及び半導体層１５２ｂとなる半導体層に不純物元素を添加することにより、同一工程で同一の膜から半導体層１５２ａ及び半導体層１５２ｂを形成することができる。なお、半導体層１５２ｂは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。
絶縁層１５３は、半導体層１５２ａ及び半導体層１５２ｂの上に設けられる。
絶縁層１５３は、記憶回路における出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
絶縁層１５３としては、例えば絶縁層１５１に適用可能な材料の層、若しくはポリイミド又はアクリルなどの有機絶縁材料などを用いることができる。また、絶縁層１５３に適用可能な材料の層の積層により絶縁層１５３を構成してもよい。
なお、基板１５０として半導体基板を用いる場合には、絶縁層１５１、半導体層１５２ａ、及び半導体層１５２ｂを設けずに、互いに絶縁分離され、半導体層１５２ａに相当する第１の半導体領域及び半導体層１５２ｂに相当する第２の半導体領域を含む半導体基板を用い、第１の半導体領域及び第２の半導体領域の上に絶縁層１５３を形成してもよい。
導電層１５４は、絶縁層１５３を介して半導体層１５２ａ（チャネル形成領域（一対の不純物領域の間の領域）を含む）に重畳する。
導電層１５４は、記憶回路における出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電層をゲート電極又はゲート配線ともいう。
導電層１５４としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用いることができる。また、導電層１５４に適用可能な材料の層の積層により、導電層１５４を構成することもできる。
絶縁層１５５は、絶縁層１５３の上に設けられる。絶縁層１５５を設けることにより、例えば導電層１５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層１５５としては、例えば絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層１５５に適用可能な材料の層の積層により絶縁層１５５を構成してもよい。
半導体層１５６は、絶縁層１５３及び絶縁層１５５を介して半導体層１５２ｂに重畳する。
半導体層１５６は、記憶回路における選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
半導体層１５６としては、例えばＩｎ系酸化物、Ｓｎ系酸化物、又はＺｎ系酸化物などを用いることができる。上記金属酸化物としては、例えば四元系金属酸化物、三元系金属酸化物、又は二元系金属酸化物などを用いることができる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（ＩＴＺＯともいう）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物（ＩＺＯともいう）、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トランジスタの移動度を向上させることができる。
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
導電層１５７ａは、半導体層１５６に電気的に接続される。
導電層１５７ａは、記憶回路における選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとしての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
導電層１５７ａとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料を含む層を用いることができる。
また、導電層１５７ａとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）などの金属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる。また、導電層１５７ａに適用可能な材料の層の積層により、導電層１５７ａを構成することもできる。
導電層１５７ｂは、導電層１５４及び半導体層１５６に電気的に接続される。
なお、図１（Ｃ）では、導電層１５７ｂが導電層１５４に接している。必ずしもこれに限定されないが、導電層１５７ｂが導電層１５４に接する構造にすることにより、開口部を有する絶縁層の開口部を介して導電層１５７ｂが導電層１５４に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
導電層１５７ｂは、記憶回路における選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方としての機能を有する。
導電層１５７ｂとしては、例えば導電層１５７ａと同じ材料の層を用いることができる。また、導電層１５７ａに適用可能な材料の層の積層により、導電層１５７ｂを構成することもできる。
例えば、導電層１５４、絶縁層１５５、及び半導体層１５６の上に、導電層１５７ａ及び導電層１５７ｂに適用可能な材料の導電層を形成する。さらに、上記導電層の一部をエッチングすることにより、同一工程で同一の層から導電層１５７ａ及び導電層１５７ｂを形成することができる。
絶縁層１５８は、半導体層１５６、導電層１５７ａ、及び導電層１５７ｂの上に設けられる。
絶縁層１５８は、記憶回路における選択トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
絶縁層１５８としては、絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層１５１に適用可能な材料の層の積層により、絶縁層１５８を構成することもできる。
また、絶縁層１５８としては、元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。半導体層１５６が第１３族元素を含む場合に、半導体層１５６に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、ＡｌＯｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、ＧａＯｘ、又はＧａＸＡｌ２−ＸＯ３＋α（Ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
例えば、絶縁層１５８として、酸化ガリウムを含む絶縁層を用いることにより、絶縁層１５８と、半導体層１５６との界面における水素又は水素イオンの蓄積を低減することができる。
また、例えば、絶縁層１５８として、酸化アルミニウムを含む絶縁層を用いることにより、絶縁層１５８と、半導体層１５６との界面における水素又は水素イオンの蓄積を低減することができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化アルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の侵入を抑制することができる。
また、例えば、複数のＧａＯｘで表記される酸化ガリウムを含む層の積層により絶縁層１５８を構成してもよい。また、ＧａＯｘで表記される酸化ガリウムを含む絶縁層及びＡｌＯｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層１５８を構成してもよい。
導電層１５９は、絶縁層１５８を介して半導体層１５６に重畳する。
導電層１５９は、記憶回路における選択トランジスタとしての機能を有するトランジスタの第１のゲートとしての機能を有する。なお、トランジスタの第１のゲートとしての機能を有する導電層を第１のゲート電極又は第１のゲート配線ともいう。
導電層１５９としては、導電層１５７ａに適用可能な材料の層を用いることができる。また、導電層１５９に適用可能な材料の層の積層により、導電層１５９を構成してもよい。以上が図１（Ａ）に示す記憶回路の構造例である。
図１を用いて説明したように、本実施の形態における半導体装置の一例は、記憶回路を具備する構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路は、電界効果トランジスタである選択トランジスタ及び出力トランジスタを少なくとも備える構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路において、選択トランジスタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路は、選択トランジスタにおける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、記憶回路におけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力してデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置の一例として、ＮＯＲ型の半導体記憶装置の例について説明する。
本実施の形態における半導体記憶装置の例は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図２を用いて説明する。
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図２（Ａ）を用いて説明する。
図２（Ａ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）のマトリクス状に配列された複数のメモリセル２００と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、を具備する。
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセル２００（メモリセル２００（Ｍ，Ｎ）ともいう）は、トランジスタ２１１（Ｍ，Ｎ）と、容量素子２１３（Ｍ，Ｎ）と、トランジスタ２１２（Ｍ，Ｎ）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ２１１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース、ドレイン、第１のゲート、及び第２のゲートを有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ２１１をＮチャネル型トランジスタにしなくてもよい。
トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ２１１（Ｍ，Ｎ）の第１のゲートは、ワード線ＷＬ＿Ｍに接続され、トランジスタ２１１（Ｍ，Ｎ）の第２のゲートは、ゲート線ＢＧＬ＿Ｍに接続される。トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、１個以上のメモリセルから選択的にデータを読み出すことができる。
トランジスタ２１１（Ｍ，Ｎ）は、メモリセル２００（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。
トランジスタ２１１（Ｍ，Ｎ）としては、例えば上記実施の形態１の半導体装置におけるトランジスタ１１１に適用可能な酸化物半導体層を含むトランジスタを用いることができる。
トランジスタ２１２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ２１２をＰチャネル型トランジスタにしなくてもよい。
トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの一方は、ソース線ＳＬに接続され、トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの他方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ２１２（Ｍ，Ｎ）のゲートは、トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの他方に接続される。
トランジスタ２１２（Ｍ，Ｎ）は、メモリセル２００（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。
トランジスタ２１２（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトランジスタ１１２に適用可能な第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
容量素子２１３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子２１３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの他方に接続される。
容量素子２１３（Ｍ，Ｎ）は、保持容量としての機能を有する。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。このとき、上記容量素子の第１の容量電極は、上記ダイオードのアノード及びゲート線ＢＧＬに電気的に接続される。
さらに、図２（Ａ）に示すメモリセルアレイの駆動方法例について、図２（Ｂ）を用いて説明する。図２（Ｂ）は、図２（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例として１行１列目のメモリセル２００（１，１）と２行２列目のメモリセル２００（２，２）に順次データを書き込み、その後書き込まれたデータを読み出す場合について説明する。なお、図２（Ｂ）に示すタイミングチャートの中で、電圧Ｖｈは、トランジスタ２１１の閾値電圧より大きい電圧であり、また斜線部は、電圧が電圧Ｖｈ又は接地電位ＧＮＤと同等の値のいずれの場合でもよい部分である。
まず、図２（Ｂ）における期間ｔ２１に示すように、ワード線ＷＬ＿１の電圧を電圧Ｖｈにする。このとき、容量線ＣＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。また、ワード線ＷＬ＿１以外のワード線ＷＬの電圧を基準電位である接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１以外の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電圧を接地電位ＧＮＤと同等の値にする。
このとき、１行目のメモリセル２００（メモリセル２００（１，１）乃至メモリセル２００（１，ｊ））において、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）がオン状態になる。
トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）がオン状態のとき、トランジスタ２１１（１，１）を介してビット線ＢＬ＿１からトランジスタ２１２（１，１）のゲート及び容量素子２１３（１，１）の第２の容量電極にメモリデータ信号が入力される。このとき、トランジスタ２１２（１，１）のゲート及び容量素子２１３（１，１）の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、１行１列目のメモリセル２００（１，１）は、書き込み状態になる。ここでは、一例としてビット線ＢＬ＿１の電圧が接地電位ＧＮＤと同等の値であるとする。
１行１列目のメモリセル２００（１，１）を含む１行目のメモリセル２００にデータが書き込まれた後、ワード線ＷＬ＿１の電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１の電圧を例えば接地電位ＧＮＤのままにする。このとき、ワード線ＷＬ＿１以外のワード線ＷＬの電圧は接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿１以外の容量線ＣＬの電圧を例えば電圧Ｖｈのままにする。また、１行目のゲート線ＢＧＬ＿１の電圧をＶｌにする。電圧Ｖｌは、接地電位ＧＮＤ以下の値の電圧である。
このとき、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）は、オフ状態になる。さらに、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）の閾値電圧は、正の値になる。よって、容量素子２１３（１，１）乃至容量素子２１３（１，ｊ）の第２の容量電極の電圧及びトランジスタ２１２（１，１）乃至トランジスタ２１２（１，ｊ）のゲートの電圧は、一定期間保持される。
次に、図２（Ｂ）における期間ｔ２２に示すように、ワード線ＷＬ＿２の電圧を電圧Ｖｈにし、容量線ＣＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿２以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２以外の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電圧を接地電位ＧＮＤと同等の値にする。
このとき、２行目のメモリセル２００（メモリセル２００（２，１）乃至メモリセル２００（２，ｊ））において、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）がオン状態になる。
トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）がオン状態のとき、トランジスタ２１１（２，２）を介してビット線ＢＬ＿２からトランジスタ２１２（２，２）のゲート及び容量素子２１３（２，２）の第２の容量電極にメモリデータ信号が入力される。このとき、トランジスタ２１２（２，２）のゲート及び容量素子２１３（２，２）の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、２行２列目のメモリセル２００（２，２）は、書き込み状態になる。ここでは、一例としてビット線ＢＬ＿２の電圧が接地電位ＧＮＤと同等の値であるとする。
２行１列目のメモリセル２００（２，１）を含む２行目のメモリセル２００にデータが書き込まれた後、ワード線ＷＬ＿２の電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２の電圧を例えば接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿２以外のワード線ＷＬの電圧は接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿２以外の容量線ＣＬの電圧を例えば電圧Ｖｈにする。また、ゲート線ＢＧＬ＿２の電圧をＶｌにする。また、ビット線ＢＬ＿１及びビットＢＬ＿２の電圧は、接地電位ＧＮＤと同等の値であるとする。
このとき、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）は、オフ状態になる。さらに、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）の閾値電圧は、正の値になる。よって、容量素子２１３（２，１）乃至容量素子２１３（２，ｊ）の第２の容量電極の電圧及びトランジスタ２１２（２，１）乃至トランジスタ２１２（２，ｊ）のゲートの電圧は、一定期間保持される。
さらに、図２（Ｂ）における期間ｔ２３に示すように、ソース線ＳＬの電圧を電圧Ｖｒにし、容量線ＣＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１以外の容量線ＣＬの電圧を電圧Ｖｈにする。電圧Ｖｒは、接地電位ＧＮＤ以上電圧Ｖｈ以下の値の電圧である。
このとき、１行１列目のメモリセル２００（１，１）において、トランジスタ２１２（１，１）のソース及びドレインの間の抵抗値は、トランジスタ２１２（１，１）のゲートの電圧に応じた値になる。よって、トランジスタ２１２（１，１）のゲートの電圧に応じた値の電圧がデータとしてビット線ＢＬ＿１を介して出力されることにより、メモリセル２００（１，１）からデータが読み出される。
次に、図２（Ｂ）における期間ｔ２４に示すように、ソース線ＳＬの電圧を電圧Ｖｒにし、容量線ＣＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２以外の容量線ＣＬの電圧を電圧Ｖｈにする。
このとき、２行２列目のメモリセル２００（２，２）において、トランジスタ２１２（２，２）のソース及びドレインの間の抵抗値は、トランジスタ２１２（２，２）のゲートの電圧に応じた値になる。よって、トランジスタ２１２（２，２）のゲートの電圧に応じた値の電圧がデータとしてビット線ＢＬ＿１を介して出力されることにより、メモリセル２００（２，２）からデータが読み出される。以上が図２（Ａ）に示すメモリセルアレイの駆動方法例である。
次に、図２（Ａ）に示すメモリセルアレイにおけるメモリセル２００の構造例について、図３を用いて説明する。図３（Ａ）は、上面図であり、図３（Ｂ）は、図３（Ａ）における線分Ａ−Ｂの断面図である。
図３（Ａ）及び図３（Ｂ）に示すメモリセルは、半導体層２５２ａと、半導体層２５２ｂと、絶縁層２５３と、導電層２５４と、絶縁層２５５と、半導体層２５６と、導電層２５７ａと、導電層２５７ｂと、絶縁層２５８と、導電層２５９ａと、導電層２５９ｂと、絶縁層２６０と、導電層２６１と、を含む。なお、本実施の形態の半導体記憶装置において、必ずしも絶縁層２５５を設けなくてもよい。
半導体層２５２ａ及び半導体層２５２ｂは、絶縁層２５１を介して基板２５０の一平面に設けられる。
基板２５０としては、上記実施の形態１に示す基板１５０に適用可能な基板を用いることができる。
絶縁層２５１としては、例えば酸化絶縁層を用いることができ、例えば酸化シリコン層又は酸化窒化シリコン層などを用いることができる。また、上記酸化絶縁層がハロゲンを含んでいてもよい。なお、絶縁層２５１に適用可能な材料の層を積層することにより絶縁層２５１を構成することもできる。
半導体層２５２ａは、一対の不純物領域を有する。半導体層２５２ａは、一対の不純物領域の間にチャネル形成領域が設けられる。不純物元素としては、Ｐ型の導電型を付与する不純物元素が挙げられるが、これに限定されず、Ｎ型の導電型を付与する不純物元素を用いてよい。また、半導体層２５２ａに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃度不純物領域という。低濃度不純物領域を設けることにより局所的な電界の集中を抑制することができる。
半導体層２５２ａは、ソース線及び各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
半導体層２５２ｂは、半導体層２５２ａにおける不純物領域と同じ不純物元素を含む。半導体層２５２ｂは、半導体層２５２ａと離間する。なお、半導体層２５２ｂは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。
半導体層２５２ｂは、ゲート線ＢＧＬ及び各メモリセルにおける選択トランジスタとしての機能を有するトランジスタの第２のゲートとしての機能を有する。
半導体層２５２ａ及び半導体層２５２ｂとしては、例えば上記実施の形態における半導体層１５２ａ及び半導体層１５２ｂに適用可能な材料の層を用いることができる。
絶縁層２５３は、半導体層２５２ａ及び半導体層２５２ｂの上に設けられる。
絶縁層２５３は、各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
絶縁層２５３としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層２５３に適用可能な材料の層の積層により絶縁層２５３を構成することもできる。
導電層２５４は、絶縁層２５３を介して半導体層２５２ａ（チャネル形成領域を含む）に重畳する。なお、導電層２５４の側面をテーパにしてもよい。導電層２５４の側面をテーパにすることにより、上部の層を形成しやすくすることができる。
導電層２５４は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層２５４としては、上記実施の形態１における導電層１５４に適用可能な材料の層を用いることができる。また、導電層２５４に適用可能な材料の層の積層により、導電層２５４を構成することもできる。
絶縁層２５５は、絶縁層２５３の上に設けられる。絶縁層２５５を設けることにより、例えば導電層２５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層２５５としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層２５５に適用可能な材料の層の積層により絶縁層２５５を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸化シリコン層の積層により絶縁層２５５を構成することができる。
半導体層２５６は、絶縁層２５３及び絶縁層２５５を介して半導体層２５２ｂに重畳する。
半導体層２５６は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
半導体層２５６としては、例えば上記実施の形態１における半導体層１５６に適用可能な材料の層を用いることができる。
導電層２５７ａは、半導体層２５６に電気的に接続される。
導電層２５７ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。
導電層２５７ｂは、導電層２５４及び半導体層２５６に電気的に接続される。また、導電層２５７ｂが導電層２５４に接する構造にすることにより、開口部を有する絶縁層の該開口部を介して導電層２５７ｂが導電層２５４に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
導電層２５７ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有する容量素子の第２の容量電極としての機能を有する。
導電層２５７ａ及び導電層２５７ｂとしては、例えば上記実施の形態１における導電層１５７ａ及び導電層１５７ｂに適用可能な材料の層を用いることができる。また、導電層１５７ａ及び導電層１５７ｂに適用可能な材料の層の積層により、導電層２５７ａ及び導電層２５７ｂを構成することもできる。
絶縁層２５８は、半導体層２５６、導電層２５７ａ、及び導電層２５７ｂの上に設けられる。
絶縁層２５８は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。
絶縁層２５８としては、上記実施の形態１における絶縁層１５８に適用可能な材料の絶縁層を用いることができる。また、絶縁層２５８に適用可能な材料の層の積層により絶縁層２５８を構成することもできる。
導電層２５９ａは、絶縁層２５８を介して導電層２５７ｂに重畳する。
導電層２５９ａは、メモリセルにおける保持容量としての機能を有する容量素子の第１の容量電極としての機能を有する。
導電層２５９ｂは、絶縁層２５８を介して半導体層２５６に重畳する。
導電層２５９ｂは、ワード線ＷＬ及びメモリセルにおける選択トランジスタとしての機能を有するトランジスタの第１のゲートとしての機能を有する。
導電層２５９ａ及び導電層２５９ｂとしては、上記実施の形態１における導電層１５９に適用可能な材料の層を用いることができる。また、導電層２５９ａ及び導電層２５９ｂに適用可能な材料の層の積層により、導電層２５９ａ及び導電層２５９ｂを構成することもできる。
絶縁層２６０は、絶縁層２５８、導電層２５９ａ、及び導電層２５９ｂの上に設けられる。
絶縁層２６０としては、例えば絶縁層２５５に適用可能な材料の層を用いることができる。また、絶縁層２６０に適用可能な材料の層の積層により絶縁層２６０を構成することもできる。
導電層２６１は、絶縁層２５８、及び絶縁層２６０に設けられた開口部を介して導電層２５７ａに接し、絶縁層２５３、絶縁層２５５、絶縁層２５８、及び絶縁層２６０に設けられた開口部を介して半導体層２５２ａにおける一対の不純物領域の一方に接する。
導電層２６１は、メモリセルにおけるビット線ＢＬとしての機能を有する。
導電層２６１としては、例えば導電層２５４に適用可能な材料の層を用いることができる。また、導電層２６１に適用可能な材料の層の積層により導電層２６１を構成することもできる。
また、導電層２６１の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部を介して導電層２６１に電気的に接続された別の導電層を設けてもよい。
なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トランジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることができるように、第２のゲートに印加される電圧の値又は絶縁層２５５の膜厚が適宜設定される。
次に、図３に示すメモリセルの作製方法例について、図４乃至図７を用いて説明する。図４乃至図７は、図３に示すメモリセルの作製方法例を示す断面図である。
まず、図４（Ａ）に示すように、基板２５０を準備し、基板２５０の一平面に絶縁層２５１を形成し、絶縁層２５１を介して基板２５０の一平面に半導体層２４２を形成する。なお、予め基板２５０の上に酸化絶縁層又は窒化絶縁層を形成してもよい。
基板２５０の一平面に絶縁層２５１及び半導体層２４２を形成する例について以下に説明する。
例えば、基板２５０と、上面に絶縁層２５１を形成した半導体基板を準備する。
例えば、熱酸化法、ＣＶＤ法、又はスパッタリング法などにより、酸化物絶縁膜を形成することにより、酸化物絶縁層を形成することができる。例えば、熱酸化法における熱酸化処理により上記半導体基板の上に酸化シリコン膜を形成することにより酸化物絶縁層を形成することができる。
さらに、半導体基板に電界で加速されたイオンでなるイオンビームを注入し、該半導体基板の表面から一定の深さの領域に、脆化領域を形成する。なお、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などを調節することにより上記脆化領域の深さを調節する。
例えば、イオンドーピング装置又はイオン注入装置を用いて上記半導体基板にイオンを注入することができる。
また、注入するイオンとしては、例えば水素又はヘリウムの一つ又は複数を用いることができる。例えば、イオンドーピング装置を用いて水素イオンを注入する場合、注入するイオンにおいて、Ｈ３ ＋の比率を高くすることにより、イオン注入の効率を高めることができる。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにすることが好ましい。
さらに、半導体基板に設けられた絶縁層を介して基板２５０と半導体基板を貼り合わせる。なお、基板２５０にも絶縁層を設けた場合には、半導体基板に設けられた絶縁層及び基板２５０に設けられた絶縁層を介して基板２５０及び半導体基板を貼り合わせる。このとき、基板２５０及び半導体基板の間に設けられた絶縁層が絶縁層２５１となる。
さらに、加熱処理を行い、脆化領域を劈開面として半導体基板を分離する。これにより、絶縁層２５１を介して基板２５０の一平面に半導体層２４２を形成することができる。
なお、半導体層２４２の表面にレーザ光を照射することにより、半導体層２４２の表面の平坦性を向上させることができる。
なお、半導体層２４２を形成後、半導体層２４２にＰ型又はＮ型の導電型を付与する不純物元素を添加してもよい。Ｐ型又はＮ型の導電型を付与する不純物元素を半導体層２４２に添加することにより、半導体層２４２を用いて作製されるトランジスタの閾値電圧の制御が容易になる。
また、上記形成方法に限定されず、絶縁層２５１の上にＣＶＤ法を用いて多結晶、微結晶、非晶質の半導体層を形成することにより、半導体層２４２を形成してもよい。
次に、図４（Ｂ）に示すように、半導体層２４２の一部をエッチングすることにより、互いに離間する半導体層２４２ａ及び半導体層２４２ｂを形成する。
例えば、フォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、レジストマスクを用いて層又は膜の一部をエッチングすることができる。なお、この場合、エッチング後にレジストマスクを除去する。
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を用いることにより、フォトマスクが不要になるため、製造コストを低減することができる。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用いてレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領域を有するレジストマスクを形成することができ、半導体記憶装置の作製に使用するレジストマスクの数を低減することができる。
次に、図４（Ｃ）に示すように、半導体層２４２ａ及び半導体層２４２ｂの上に絶縁層２５３を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層２５３に適用可能な材料の膜を形成することにより絶縁層２５３を形成することができる。また、絶縁層２５３に適用可能な材料の膜を積層させることにより絶縁層２５３を形成することもできる。また、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用いた高密度プラズマＣＶＤ法）を用いて絶縁層２５３を形成することにより、絶縁層２５３を緻密にすることができ、絶縁層２５３の絶縁耐圧を向上させることができる。また、熱処理（熱酸化処理や熱窒化処理など）又は高密度プラズマ処理により絶縁層２５３を形成することができる。例えば、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、又はＸｅなどの希ガス、若しくは酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて高密度プラズマ処理を行うことができる。
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減することができる。
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室で予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不純物を脱離することができる。
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。
なお、絶縁層２５３を形成した後に半導体層２４２ａ及び半導体層２４２ｂの一部にＰ型又はＮ型の導電型を付与する不純物元素を添加してもよい。
次に、図４（Ｄ）に示すように、絶縁層２５３を介して少なくとも半導体層２４２ａの一部の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層２５４を形成する。
例えば、スパッタリング法を用いて導電層２５４に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、導電層２５４に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
次に、図５（Ａ）に示すように、導電層２５４をマスクとしてＰ型又はＮ型の導電型を付与する不純物元素を半導体層２４２ａ及び半導体層２４２ｂに添加することにより、半導体層２４２ａにおける導電層２５４と重畳する部分にチャネル形成領域を形成し、それ以外の部分に不純物領域を形成し、半導体層２４２ｂにおいて不純物領域を形成することにより、半導体層２５２ａ及び半導体層２５２ｂを形成する。
次に、図５（Ｂ）に示すように、絶縁層２５３及び導電層２５４の上に第３の絶縁膜を形成することにより絶縁層２５５を形成する。
例えば、絶縁層２５３及び導電層２５４の上に酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコン膜を形成することにより、絶縁層２５５を形成することができる。
次に、図５（Ｃ）に示すように、絶縁層２５５の一部を除去して導電層２５４の上面を露出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層２５５の一部を除去して導電層２５４の上面を露出させることができる。
例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成することにより絶縁層２５３を形成する場合には、ＣＭＰ処理により窒化酸化シリコン膜の上面を露出させ、さらに、ドライエッチングにより導電層２５４の上面を露出させてもよい。
次に、図５（Ｄ）に示すように、絶縁層２５５の上に酸化物半導体膜を形成し、該酸化物半導体膜の一部をエッチングすることにより半導体層２５６を形成する。
例えば、スパッタリング法を用いて半導体層２５６に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％であることが好ましい。相対密度の高い金属酸化物ターゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板２５０を減圧状態にし、基板２５０を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に加熱してもよい。基板２５０を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
次に、図６（Ａ）に示すように、導電層２５４、絶縁層２５５、及び半導体層２５６の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層２５７ａ及び導電層２５７ｂを形成する。
例えば、スパッタリング法などを用いて導電層２５７ａ及び導電層２５７ｂに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層２５７ａ及び導電層２５７ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
次に、図６（Ｂ）に示すように、半導体層２５６に接するように絶縁層２５８を形成する。
なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層２５８を形成した後に例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理を行ってよい。
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層２５６に酸素が供給され、半導体層２５６中の酸素欠乏に起因する欠陥を低減することができる。
さらに、上記加熱処理とは別に、絶縁層２５８を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
また、絶縁層２５８形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層２５８を、化学量論的組成比より酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が半導体層２５６に供給されやすくなる。よって、半導体層２５６中、又は絶縁層２５８と、半導体層２５６との界面における酸素欠陥を低減することができるため、半導体層２５６のキャリア濃度をより低減することができる。
例えば、絶縁層２５８として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａＯｘにすることができる。
また、絶縁層２５８として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌＯｘにすることができる。
また、絶縁層２５８として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程により、半導体層２５６から、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層２５６に酸素を供給することにより、半導体層２５６を高純度化させることができる。
次に、図６（Ｃ）に示すように、絶縁層２５８の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層２５９ａ及び導電層２５９ｂを形成する。
例えば、スパッタリング法を用いて導電層２５９ａ及び導電層２５９ｂに適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、導電層２５９ａ及び導電層２５９ｂに適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
次に、図７（Ａ）に示すように、絶縁層２５８、導電層２５９ａ、及び導電層２５９ｂの上に第５の絶縁膜を形成することにより絶縁層２６０を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層２６０に適用可能な材料の膜を形成することにより第５の絶縁膜を形成することができる。
次に、図７（Ｂ）に示すように、絶縁層２５３、絶縁層２５５、絶縁層２５８、及び絶縁層２６０の一部をエッチングすることにより、半導体層２５２ａに達する第１の開口部を形成し、絶縁層２５８及び絶縁層２６０の一部をエッチングすることにより、導電層２５７ａに達する第２の開口部を形成する。
次に、図７（Ｃ）に示すように、絶縁層２６０の上に、第１の開口部を介して半導体層２５２ａにおける不純物領域に接するように、且つ第２の開口部を介して導電層２５７ａに接するように第４の導電膜を形成することにより導電層２６１を形成する。
例えば、スパッタリング法などを用いて導電層２６１に適用可能な材料の膜を形成することにより第４の導電膜を形成することができる。また、導電層２６１に適用可能な材料の膜を積層させることにより第４の導電膜を形成することもできる。以上が図３に示すメモリセルの作製方法例である。
図２乃至図７を用いて説明したように、本実施の形態における半導体記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイを具備する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トランジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備える構成である。
さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、チャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅１μｍあたりのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えば、チャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃｍ３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。例えば、ナトリウムは、酸化物半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特性の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択トランジスタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジスタにおける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体記憶装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力することによりデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。
（実施の形態３）
本実施の形態では、上記実施の形態における半導体装置の一例として、ＮＡＮＤ型の半導体記憶装置の例について説明する。
本実施の形態における半導体記憶装置の例は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備する。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図８を用いて説明する。
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、図８（Ａ）を用いて説明する。
図８（Ａ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の自然数）にマトリクス状に配列された複数のメモリセル３００と、ｉ本のワード線ＷＬ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容量線ＣＬ＿ｉ）と、ｊ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｊ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬと、選択線ＳＥＬ＿Ａと、選択線ＳＥＬ＿Ｂと、ｊ個のトランジスタ３０１（トランジスタ３０１＿１乃至トランジスタ３０１＿ｊ）と、ｊ個のトランジスタ３０２（トランジスタ３０２＿１乃至トランジスタ３０２＿ｊ）と、を具備する。なお、本実施の形態の半導体記憶装置において、選択線ＳＥＬ＿Ａ、選択線ＳＥＬ＿Ｂ、ｉ個のトランジスタ３０１、及びｉ個のトランジスタ３０２を必ずしも設けなくてもよい。
トランジスタ３０１＿Ｎ（Ｎはｊ以下の自然数）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに接続され、トランジスタ３０１＿Ｎのゲートは、選択線ＳＥＬ＿Ａに接続される。
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ列目のメモリセル３００（メモリセル３００（Ｍ，Ｎ）ともいう）は、トランジスタ３１１（Ｍ，Ｎ）と、容量素子３１３（Ｍ，Ｎ）と、トランジスタ３１２（Ｍ，Ｎ）と、を備える。
トランジスタ３１１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース、ドレイン、第１のゲート、及び第２のゲートを有する。
トランジスタ３１１（Ｍ，Ｎ）の第１のゲートは、ワード線ＷＬ＿Ｍに接続され、トランジスタ３１１（Ｍ，Ｎ）の第２のゲートは、ゲート線ＢＧＬ＿Ｎに接続される。
さらに、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００（ｉ，１））において、トランジスタ３１１（１，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに接続される。
また、Ｋ行目（Ｋは２以上ｉ−１以下の自然数）のメモリセル３００（メモリセル３００（Ｋ，１）乃至メモリセル３００（Ｋ，ｊ））において、トランジスタ３１１のソース及びドレインの一方は、Ｋ−１行目のメモリセル（メモリセル３００（Ｋ−１，１）乃至メモリセル３００（Ｋ−１，ｊ））におけるトランジスタ３１１のソース及びドレインの他方に接続される。
また、ｉ行目のメモリセル３００（メモリセル３００（ｉ，１）乃至メモリセル３００（ｉ，ｊ））において、トランジスタ３１１のソース及びドレインの一方は、ｉ−１行目のメモリセル（メモリセル３００（ｉ−１，１）乃至メモリセル３００（ｉ−１，ｊ））におけるトランジスタ３１１のソース及びドレインの他方に接続される。
トランジスタ３１１（Ｍ，Ｎ）は、メモリセル３００（Ｍ，Ｎ）において選択トランジスタとしての機能を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ３１１をＮチャネル型トランジスタにしなくてもよい。
トランジスタ３１１（Ｍ，Ｎ）としては、例えば上記実施の形態１におけるトランジスタ１１１に適用可能な酸化物半導体層を含むトランジスタを用いることができる。
トランジスタ３１２（Ｍ，Ｎ）は、Ｎチャネル型トランジスタである。なお、本実施の形態の半導体記憶装置において、必ずしもトランジスタ３１２をＮチャネル型トランジスタにしなくてもよい。
トランジスタ３１２（Ｍ，Ｎ）のゲートは、トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの他方に接続される。
さらに、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００（１，ｊ））において、トランジスタ３１２（１，Ｎ）のソース及びドレインの一方は、トランジスタ３０１＿Ｎのソース及びドレインの他方に電気的に接続される。
また、Ｋ行目のメモリセル３００（メモリセル３００（Ｋ，１）乃至メモリセル３００（Ｋ，ｊ））において、トランジスタ３１２のソース及びドレインの一方は、Ｋ−１行目のメモリセル（メモリセル３００（Ｋ−１，１）乃至メモリセル３００（Ｋ−１，ｊ））におけるトランジスタ３１２のソース及びドレインの他方に接続される。
また、ｉ行目のメモリセル３００（メモリセル３００（ｉ，１）乃至メモリセル３００（ｉ，ｊ））において、トランジスタ３１２のソース及びドレインの一方は、ｉ−１行目のメモリセル（メモリセル３００（ｉ−１，１）乃至メモリセル３００（ｉ−１，ｊ））におけるトランジスタ３１２のソース及びドレインの他方に接続される。
トランジスタ３１２（Ｍ，Ｎ）は、メモリセル３００（Ｍ，Ｎ）において、出力トランジスタとしての機能を有する。
トランジスタ３１２（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトランジスタ１１２に適用可能な第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる。
容量素子３１３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子３１３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ３１１（Ｍ，Ｎ）のソース及びドレインの他方に接続される。
容量素子３１３（Ｍ，Ｎ）は、保持容量としての機能を有する。
トランジスタ３０２＿Ｎのソース及びドレインの一方は、ｉ行目のメモリセル３００（メモリセル３００（ｉ，１）乃至メモリセル３００（ｉ，ｊ））におけるトランジスタ３１２（ｉ，Ｎ）のソース及びドレインの他方に接続され、トランジスタ３０２＿Ｎのソース及びドレインの他方は、ソース線ＳＬに接続される。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｊのそれぞれの電圧は、例えばゲート線駆動回路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。このとき、上記容量素子の第１の容量電極は、上記ダイオードのアノード及びゲート線ＢＧＬに電気的に接続される。
さらに、図８（Ａ）に示すメモリセルアレイの駆動方法例について、図８（Ｂ）を用いて説明する。図８（Ｂ）は、図８（Ａ）に示すメモリセルアレイの駆動方法例を説明するためのタイミングチャートである。ここでは、一例として１行１列目のメモリセル３００（１，１）と２行２列目のメモリセル３００（２，２）にデータを書き込み、その後書き込まれたデータを読み出す場合について説明する。なお、図８（Ｂ）に示すタイミングチャートの中で、電圧Ｖｈは、トランジスタ３１１の閾値電圧より大きい電圧である。
まず、図８（Ｂ）における期間ｔ３１に示すように、ワード線ＷＬ＿１及びワード線ＷＬ＿２の電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ａの電圧を基準電位である接地電位ＧＮＤと同等の値にし、選択線ＳＥＬ＿Ｂの電圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１及びワード線ＷＬ＿２以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にする。また、ソース線ＳＬの電圧を接地電位ＧＮＤと同等の値にする。
このとき、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００（１，ｊ））において、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）がオン状態になり、２行目のメモリセル３００（メモリセル３００（２，１）乃至メモリセル３００（２，ｊ））において、トランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）がオン状態になる。
トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）及びトランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）がオン状態のとき、トランジスタ３１１（１，２）及びトランジスタ３１１（２，２）を介してビット線ＢＬ＿２からトランジスタ３１２（２，２）のゲート及び容量素子３１３（２，２）の第２の容量電極にメモリデータ信号が入力される。このとき、トランジスタ３１２（２，２）のゲート及び容量素子３１３（２，２）の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、２行２列目のメモリセル３００（２，２）は、書き込み状態になる。ここでは、一例としてビット線ＢＬ＿２の電圧が電圧Ｖｈであるとする。
２行２列目のメモリセル３００（２，２）を含む２行目のメモリセル３００にデータが書き込まれた後、ワード線ＷＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿３乃至ワード線ＷＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値である。また、２行目のゲート線ＢＧＬ＿２の電圧を電圧Ｖｌにする。
このとき、トランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）は、オフ状態になる。さらに、トランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）の閾値電圧は、正の値になる。よって、容量素子３１３（２，１）乃至容量素子３１３（２，ｊ）の第２の容量電極の電圧及びトランジスタ３１２（２，１）乃至トランジスタ３１２（２，ｊ）のゲートの電圧は、一定期間保持される。
次に、図８（Ｂ）における期間ｔ３２に示すように、ワード線ＷＬ＿１の電圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にする。
このとき、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００（１，ｊ））において、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）がオン状態になる。
トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）がオン状態のとき、トランジスタ３１１（１，１）を介してビット線ＢＬ＿１からトランジスタ３１２（１，１）のゲート及び容量素子３１３（１，１）の第２の容量電極にメモリデータ信号が入力される。このとき、トランジスタ３１２（１，１）のゲート及び容量素子３１３（１，１）の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、１行１列目のメモリセル３００（１，１）は、書き込み状態になる。ここでは、一例として１行目のビット線ＢＬ＿１の電圧が電圧Ｖｈであるとする。
１行１列目のメモリセル３００（１，１）を含む１行目のメモリセル３００にデータが書き込まれた後、ワード線ＷＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿１以外のワード線ＷＬの電圧は、接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値である。また、１行目のゲート線ＢＧＬ＿１の電圧を電圧Ｖｌにする。
このとき、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）は、オフ状態になる。さらに、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）の閾値電圧は、正の値になる。よって、容量素子３１３（１，１）乃至容量素子３１３（１，ｊ）の第２の容量電極の電圧及びトランジスタ３１２（１，１）乃至トランジスタ３１２（１，ｊ）のゲートの電圧は、一定期間保持される。
さらに、図８（Ｂ）における期間ｔ３３に示すように、容量線ＣＬ＿１の電圧を接地電位ＧＮＤと同等の値にし、選択線ＳＥＬ＿Ａの電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ｂの電圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１以外の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電圧は、接地電位ＧＮＤと同等の値である。なお、期間ｔ３３の前にビット線ＢＬ＿１の電圧を電圧Ｖｈにしておく。
このとき、メモリセル３００（１，１）乃至メモリセル３００（ｉ，１）において、トランジスタ３１２のソース及びドレインの間の抵抗値は、トランジスタ３１２のゲートの電圧に応じた値になる。さらに、メモリセル３００（１，１）乃至メモリセル３００（ｉ，１）において、トランジスタ３１２がオン状態になると、ビット線ＢＬ＿１の電圧が接地電位ＧＮＤと同等の値になり、ビット線ＢＬ＿１の電圧がデータとして出力され、データが読み出される。
次に、図８（Ｂ）における期間ｔ３４に示すように、容量線ＣＬ＿２の電圧を接地電位ＧＮＤと同等の値にし、選択線ＳＥＬ＿Ａの電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ｂの電圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２以外の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電圧は、接地電位ＧＮＤと同等の値である。なお、期間ｔ３４の前にビット線ＢＬ＿２の電圧を電圧Ｖｈにしておく。
このとき、メモリセル３００（１，２）乃至メモリセル３００（ｉ，２）において、トランジスタ３１２のソース及びドレインの間の抵抗値は、トランジスタ３１２のゲートの電圧に応じた値になる。さらに、メモリセル３００（１，２）乃至メモリセル３００（ｉ，２）において、トランジスタ３１２がオン状態になると、ビット線ＢＬ＿２の電圧が接地電位ＧＮＤと同等の値になり、ビット線ＢＬ＿２の電圧がデータとして出力され、データが読み出される。以上が図８（Ａ）に示すメモリセルアレイの駆動方法例である。
次に、図８（Ａ）に示すメモリセルアレイにおけるメモリセル３００の構造例について、図９を用いて説明する。図９は、本実施の形態の半導体記憶装置におけるメモリセルの構造例を示す図であり、図９（Ａ）は、上面図であり、図９（Ｂ）は、図９（Ａ）における線分Ｃ−Ｄの断面図である。なお、図９では、２つのメモリセルの構造例を示している。
図９（Ａ）及び図９（Ｂ）に示すメモリセルは、半導体層３５２ａと、半導体層３５２ｂと、絶縁層３５３と、導電層３５４と、絶縁層３５５と、半導体層３５６と、導電層３５７ａと、導電層３５７ｂと、絶縁層３５８と、導電層３５９ａと、導電層３５９ｂと、絶縁層３６０と、導電層３６１と、を含む。なお、本実施の形態の半導体記憶装置において、必ずしも絶縁層３５５を設けなくてもよい。
半導体層３５２ａ及び半導体層３５２ｂは、絶縁層３５１を介して基板３５０の一平面に設けられる。
基板３５０としては、上記実施の形態１に示す基板１５０に適用可能な基板を用いることができる。
絶縁層３５１としては、上記実施の形態２に示す絶縁層２５１に適用可能な材料の層を用いることができる。なお、絶縁層３５１に適用可能な材料の層を積層することにより絶縁層３５１を構成することもできる。
半導体層３５２ａは、一対の不純物領域を有する。半導体層３５２ａは、一対の不純物領域の間にチャネル形成領域が設けられる。また、半導体層３５２ａに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。
さらに、同じ行に配置されるメモリセルにおいて、半導体層３５２ａは、同じ層である。
半導体層３５２ａは、ソース線及び各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
半導体層３５２ｂは、半導体層３５２ａにおける不純物領域と同じ不純物元素を含む。半導体層３５２ｂは、半導体層３５２ａと離間する。なお、半導体層３５２ｂは、導電型を付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことができる。
半導体層３５２ｂは、ゲート線ＢＧＬ及び各メモリセルにおける選択トランジスタとしての機能を有するトランジスタの第２のゲートとしての機能を有する。
半導体層３５２ａ及び半導体層３５２ｂとしては、例えば上記実施の形態１における半導体層１５２ａ及び半導体層１５２ｂに適用可能な材料の層を用いることができる。
絶縁層３５３は、半導体層３５２ａ及び半導体層３５２ｂの上に設けられる。
絶縁層３５３は、各メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲート絶縁層としての機能を有する。
絶縁層３５３としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層１５１に適用可能な材料の層の積層により絶縁層３５３を構成することもできる。
導電層３５４は、絶縁層３５３を介して半導体層３５２ａ（チャネル形成領域を含む）に重畳する。なお、導電層３５４の側面をテーパにしてもよい。導電層３５４の側面をテーパにすることにより、上部の層を形成しやすくすることができる。
導電層３５４は、メモリセルにおける出力トランジスタとしての機能を有するトランジスタのゲートとしての機能を有する。
導電層３５４としては、上記実施の形態１における導電層１５４に適用可能な材料の層を用いることができる。また、導電層３５４に適用可能な材料の層の積層により、導電層３５４を構成することもできる。
絶縁層３５５は、絶縁層３５３の上に設けられる。絶縁層３５５を設けることにより、例えば導電層３５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層３５５としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料の層を用いることができる。また、絶縁層３５５に適用可能な材料の層の積層により絶縁層３５５を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸化シリコン層の積層により絶縁層３５５を構成することができる。
半導体層３５６は、絶縁層３５３及び絶縁層３５５を介して半導体層３５２ｂに重畳する。
半導体層３５６は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのチャネル形成層としての機能を有する。
半導体層３５６としては、例えば上記実施の形態１における半導体層１５６に適用可能な材料の層を用いることができる。
導電層３５７ａは、半導体層３５６に電気的に接続される。
さらに、同じ列に配置されるメモリセルにおいて、ｋ行目（ｋは２以上Ｉ以下の自然数）のメモリセルの導電層３５７ａは、ｋ−１行目のメモリセルの半導体層３５６に電気的に接続される。これにより、配線数を少なくすることができるため、半導体記憶装置の面積を小さくすることができる。なお、本実施の形態の半導体記憶装置において、必ずしもこれに限定されない。
導電層３５７ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの一方としての機能を有する。
導電層３５７ｂは、導電層３５４及び半導体層３５６に電気的に接続される。また、導電層３５７ｂが導電層３５４に接する構造にすることにより、開口部を有する絶縁層の開口部を介して導電層３５７ｂが導電層３５４に電気的に接続される場合と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
導電層３５７ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有する容量素子の第２の容量電極としての機能を有する。
導電層３５７ａ及び導電層３５７ｂとしては、例えば上記実施の形態１における導電層１５７ａ及び導電層１５７ｂに適用可能な材料の層を用いることができる。また、導電層３５７ａ及び導電層３５７ｂに適用可能な材料の層の積層により、導電層３５７ａ及び導電層３５７ｂを構成することもできる。
絶縁層３５８は、半導体層３５６、導電層３５７ａ、及び導電層３５７ｂの上に設けられる。
絶縁層３５８は、メモリセルにおける選択トランジスタとしての機能を有するトランジスタのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘電体層としての機能を有する。
絶縁層３５８としては、上記実施の形態１における絶縁層１５８に適用可能な材料の絶縁層を用いることができる。また、絶縁層１５８に適用可能な材料の層の積層により絶縁層３５８を構成することもできる。
導電層３５９ａは、絶縁層３５８を介して導電層３５７ａに重畳する。
導電層３５９ａは、メモリセルにおける保持容量としての機能を有する容量素子の第１の容量電極としての機能を有する。
導電層３５９ｂは、絶縁層３５８を介して半導体層３５６に重畳する。
導電層３５９ｂは、ワード線ＷＬ及びメモリセルにおける選択トランジスタとしての機能を有するトランジスタの第１のゲートとしての機能を有する。
導電層３５９ａ及び導電層３５９ｂとしては、上記実施の形態１における導電層１５９に適用可能な材料の層を用いることができる。また、導電層３５９ａ及び導電層３５９ｂに適用可能な材料の層の積層により、導電層３５９ａ及び導電層３５９ｂを構成することもできる。
絶縁層３６０は、絶縁層３５８、導電層３５９ａ、及び導電層３５９ｂの上に設けられる。
絶縁層３６０としては、例えば絶縁層３５５に適用可能な材料の層を用いることができる。また、絶縁層３６０に適用可能な材料の層の積層により絶縁層３６０を構成することもできる。
導電層３６１は、絶縁層３５８、及び絶縁層３６０に設けられた開口部を介して導電層３５７ｂに接し、絶縁層３５３、絶縁層３５５、絶縁層３５８、及び絶縁層３６０に設けられた開口部を介して半導体層３５２ａにおける不純物領域に接する。
導電層３６１は、メモリセルにおけるビット線としての機能を有する。
導電層３６１としては、例えば導電層３５４に適用可能な材料の層を用いることができる。また、導電層３６１に適用可能な材料の層の積層により導電層３６１を構成することもできる。
また、導電層３６１の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部を介して導電層３６１に電気的に接続された別の導電層を設けてもよい。
なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トランジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることができるように、第２のゲートに印加される電圧の値又は絶縁層３５５の膜厚が適宜設定される。
次に、図９に示すメモリセルの作製方法例について、図１０乃至図１３を用いて説明する。図１０乃至図１３は、図９に示すメモリセルの作製方法例を示す断面図である。
まず、図１０（Ａ）に示すように、基板３５０を準備し、基板３５０の一平面に絶縁層３５１を形成し、絶縁層３５１を介して基板３５０の一平面に半導体層３４２を形成する。なお、予め基板３５０の上に酸化絶縁層又は窒化絶縁層を形成してもよい。
例えば、上記実施の形態２における基板２５０の一平面に絶縁層２５１及び半導体層２４２を形成する例と同じ方法で基板３５０の上に絶縁層３５１及び半導体層３４２を形成することができる。
なお、半導体層３４２を形成後、半導体層３４２にＰ型又はＮ型の導電型を付与する不純物元素を添加してもよい。Ｐ型又はＮ型の導電型を付与する不純物元素を半導体層３４２に添加することにより、半導体層３４２を用いて作製されるトランジスタの閾値電圧の制御が容易になる。
また、上記形成方法に限定されず、絶縁層３５１の上にＣＶＤ法を用いて多結晶、微結晶、非晶質の半導体層を形成することにより、半導体層３４２を形成してもよい。
次に、図１０（Ｂ）に示すように、半導体層３４２の一部をエッチングすることにより、互いに離間する半導体層３４２ａ及び半導体層３４２ｂを形成する。
次に、図１０（Ｃ）に示すように、半導体層３４２ａ及び半導体層３４２ｂの上に絶縁層３５３を形成する。
例えば、絶縁層２５３に適用可能な膜と同じ方法で絶縁層３５３に適用可能な材料の膜を形成することにより絶縁層３５３を形成することができる。また、絶縁層３５３に適用可能な材料の膜を積層させることにより絶縁層３５３を形成することもできる。
なお、絶縁層３５３を形成した後に半導体層３４２ａ及び半導体層３４２ｂの一部にＰ型又はＮ型の導電型を付与する不純物元素を添加してもよい。
次に、図１０（Ｄ）に示すように、絶縁層３５３を介して少なくとも半導体層３４２ａの一部の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層３５４を形成する。
例えば、スパッタリング法を用いて導電層３５４に適用可能な材料の膜を形成することにより第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を積層させ、第１の導電膜を形成することもできる。
次に、図１１（Ａ）に示すように、導電層３５４をマスクとしてＰ型又はＮ型の導電型を付与する不純物元素を半導体層３４２ａ及び半導体層３４２ｂに添加することにより、半導体層３４２ａにおける導電層３５４と重畳する部分にチャネル形成領域を形成し、それ以外の部分に不純物領域を形成し、半導体層３４２ｂにおいて不純物領域を形成することにより、半導体層３５２ａ及び半導体層３５２ｂを形成する。
次に、図１１（Ｂ）に示すように、絶縁層３５３及び導電層３５４の上に第３の絶縁膜を形成することにより絶縁層３５５を形成する。
例えば、絶縁層３５３及び導電層３５４の上に酸化窒化シリコン膜を形成し、該酸化窒化シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコン膜を形成することにより、絶縁層３５５を形成することができる。
次に、図１１（Ｃ）に示すように、絶縁層３５５の一部を除去して導電層３５４の上面を露出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層３５５の一部を除去して導電層３５４の上面を露出させることができる。
例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成することにより絶縁層３５３を形成する場合には、ＣＭＰ処理により窒化酸化シリコン膜の上面を露出させ、さらに、ドライエッチングにより導電層３５４の上面を露出させてもよい。
次に、図１２（Ａ）に示すように、絶縁層３５５の上に酸化物半導体膜を形成し、該酸化物半導体膜の一部をエッチングすることにより半導体層３５６を形成する。
例えば、スパッタリング法を用いて半導体層３５６に適用可能な酸化物半導体材料の膜を形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例えば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半導体膜を形成することができる。
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成することができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙などが占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以下、さらには９５％以上９９．９％であることが好ましい。
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板３５０を減圧状態にし、基板３５０を１００℃以上６００℃以下、好ましくは３００℃以上４００℃以下に加熱してもよい。基板３５０を加熱することにより、酸化物半導体膜の不純物濃度を低減することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することができる。
次に、図１２（Ｂ）に示すように、導電層３５４、絶縁層３５５、及び半導体層３５６の上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層３５７ａ及び導電層３５７ｂを形成する。
例えば、スパッタリング法などを用いて導電層３５７ａ及び導電層３５７ｂに適用可能な材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層３５７ａ及び導電層３５７ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形成することもできる。
次に、図１２（Ｃ）に示すように、半導体層３５６に接するように絶縁層３５８を形成する。
なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層３５８を形成した後に例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で加熱処理を行ってよい。
なお、上記加熱処理を行う加熱処理装置としては、上記実施の形態２における作製方法に適用可能な加熱処理装置を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層３５６に酸素が供給され、半導体層３５６中の酸素欠乏に起因する欠陥を低減することができる。
さらに、上記加熱処理とは別に、絶縁層３５８を形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは３００℃以上４００℃以下、例えば３００℃以上３５０℃以下）を行ってもよい。
また、絶縁層３５８形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。
例えば、絶縁層３５８として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａＯｘにすることができる。
また、絶縁層３５８として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌＯｘにすることができる。
また、絶縁層３５８として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程により、半導体層３５６から、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層３５６に酸素を供給することにより、半導体層３５６を高純度化させることができる。
次に、図１３（Ａ）に示すように、絶縁層３５８の上に第３の導電膜を形成し、第３の導電膜の一部をエッチングすることにより導電層３５９ａ及び導電層３５９ｂを形成する。
例えば、スパッタリング法を用いて導電層３５９ａ及び導電層３５９ｂに適用可能な材料の膜を形成することにより第３の導電膜を形成することができる。また、導電層３５９ａ及び導電層３５９ｂに適用可能な材料の膜を積層させ、第３の導電膜を形成することもできる。
次に、図１３（Ｂ）に示すように、絶縁層３５８、導電層３５９ａ、及び導電層３５９ｂの上に第５の絶縁膜を形成することにより絶縁層３６０を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層３６０に適用可能な材料の膜を形成することにより第５の絶縁膜を形成することができる。
次に、図１３（Ｃ）に示すように、絶縁層３６０の上に導電層３６１を形成する。このとき、導電層３６１と、同じ列の１行目のメモリセルの半導体層３５２ａにおける不純物領域に接するように、開口部を設けておく。
例えば、スパッタリング法などを用いて導電層３６１に適用可能な材料の膜を形成することにより第４の導電膜を形成することができる。また、導電層３６１に適用可能な材料の膜を積層させることにより第４の導電膜を形成することもできる。以上が図９に示すメモリセルの作製方法例である。
図８乃至図１３を用いて説明したように、本実施の形態における半導体記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイを具備する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トランジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備える構成である。
さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネルが形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となった酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオフ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、チャネル幅１μｍあたりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１０ｚＡ（１×１０−３０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１ｚＡ（１×１０−３１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅１μｍあたりのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃｍ３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。例えば、酸化物半導体層に接する絶縁層が酸化物である場合、ナトリウムは、酸化物絶縁層内に入り、トランジスタの特性の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトランジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因するトランジスタの特性の劣化を抑制することができる。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択トランジスタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジスタにおける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくすることができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の半導体記憶装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力することによりデータを書き込むことができるため、データの書き込み可能回数を増やすことができる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタのチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートとしての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制することができ、製造コストの増加を抑制することができる。
（実施の形態４）
本実施の形態では、上記実施の形態の半導体記憶装置におけるゲート線駆動回路の構成例について説明する。
本実施の形態におけるゲート線駆動回路の回路構成例について、図１４を用いて説明する。
図１４に示すゲート線駆動回路は、ｓ段（ｓは２以上ｉ以下の自然数）の単位ゲート線駆動回路を有する。
ｚ段目（ｚは２以上ｓ以下の自然数）の単位ゲート線駆動回路は、トランジスタ５１１＿ｚと、容量素子５１２＿ｚと、を備える。
トランジスタ５１１＿ｚのソース及びドレインの一方には、電圧ＶＣが選択的に入力され、トランジスタ５１１＿ｚのソース及びドレインの他方は、トランジスタ５１１＿ｚのゲートに接続される。
トランジスタ５１１＿ｚは、ダイオードとしての機能を有する。このとき、トランジスタ５１１＿ｚのソース及びドレインの一方がカソードであり、ソース及びドレインの他方がアノードである。
なお、トランジスタ５１１＿ｚとして、第１のゲート及び第２のゲートを有するトランジスタを用いることもできる。この場合、トランジスタ５１１＿ｚのソース及びドレインの他方は、トランジスタ５１１＿ｚの第１のゲート及び第２のゲートに接続される。
容量素子５１２＿ｚの第１の容量電極は、トランジスタ５１１＿ｚのソース及びドレインの他方に接続され、容量素子５１２＿ｚの第２の容量電極には、接地電位ＧＮＤが入力される。
さらに、単位ゲート線駆動回路において、トランジスタ５１１＿ｚのソース及びドレインの他方は、Ｉ本のゲート線ＢＧＬのうち、互いに異なるゲート線ＢＧＬに電気的に接続される。例えば、１段目の単位ゲート線駆動回路において、トランジスタ５１１＿１のソース及びドレインの他方は、１行目のゲート線ＢＧＬ＿１乃至ｐ行目（ｐは３以上ｉ−２以下の自然数）のゲート線ＢＧＬ＿ｐに接続され、ｓ段目の単位ゲート線駆動回路において、トランジスタ５１１＿ｓのソース及びドレインの他方は、ｐ（ｓ−１）＋１行目のゲート線ＢＧＬ＿ｐ（ｓ−１）＋１乃至ｉ行目のゲート線ＢＧＬ＿ｉに接続される。
接続されるゲート線ＢＧＬの電圧が電圧ＶＣより一定以上高い場合、該ゲート線ＢＧＬからトランジスタ５１１＿ｚのソース及びドレインを介して電流が流れる。そのため、上記ゲート線ＢＧＬの電圧は、電圧ＶＣよりトランジスタ５１１＿ｚの閾値電圧分だけ高い電圧に設定される。ゲート線ＢＧＬの電圧を、メモリセルの選択トランジスタのソースの電圧より十分低くなるように設定できれば、選択トランジスタの閾値電圧は高い方にシフトする。従って、メモリセルの保持特性を向上させることができる。
なお、ゲート線駆動回路への電圧ＶＣの供給を停止し、ゲート線ＢＧＬの電圧が電圧ＶＣより低くなった場合は、トランジスタ５１１＿ｚには逆方向バイアスの電圧がかかるため、トランジスタ５１１＿ｚに流れる電流はオフ電流のみになる。このオフ電流によって容量素子５１２＿ｚは充電され、時間の経過と共にゲート線ＢＧＬの電圧が上昇する。その後、メモリセルにおける選択トランジスタの電圧Ｖｇｓが小さくなるため、トランジスタの閾値電圧をシフトさせることができなくなる。しかし、容量素子５１２＿ｚは、セルアレイの外部に配置することができるので、メモリセル内の保持容量に比べて容量値を大きくすることができる。よって、一定期間、トランジスタ５１１＿１のソース及びドレインの一方に電圧ＶＣの供給を停止しても各メモリセルに書き込んだデータを保持することができる。
図１４を用いて説明したように、本実施の形態におけるゲート線駆動回路の一例は、複数段の単位ゲート線駆動回路を備え、複数段の単位ゲート線駆動回路のそれぞれは、ダイオード接続されたトランジスタと、容量素子と、を備える構成である。上記構成にすることにより、ゲート線駆動回路への電圧の供給を一時停止させた場合であっても、ゲート線ＢＧＬの電圧を一定期間保持することができる。
（実施の形態５）
本実施の形態では、半導体記憶装置の構成例について説明する。
本実施の形態における半導体記憶装置の構成例について、図１５を用いて説明する。図１５は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。
図１５に示す半導体記憶装置は、複数のメモリセル（ＭＣともいう）８１１を具備するメモリセルアレイ（ＭＣＡともいう）８１２と、第１の駆動回路（ＩＤＲＶともいう）８１３＿１と、第２の駆動回路（ＪＤＲＶともいう）８１３＿２と、駆動制御回路（ＤＣＴＬともいう）８１３＿３と、を具備する。
メモリセルアレイの構成としては、上記実施の形態２に示すメモリセルアレイの構成を適用することができる。
第１の駆動回路８１３＿１には、行アドレス信号が入力される。第１の駆動回路８１３＿１は、入力された行アドレス信号に従ってワード線ＷＬを選択し、選択したワード線ＷＬの電圧を設定する機能を有する。第１の駆動回路８１３＿１は、例えばデコーダを用いて構成される。デコーダは、入力された行アドレス信号に従ってワード線ＷＬを選択する機能を有する。なお、本実施の形態の半導体記憶装置を、複数の第１の駆動回路８１３＿１を具備する構成にしてもよい。
第２の駆動回路８１３＿２には、メモリデータ信号及び列アドレス信号が入力される。第２の駆動回路８１３＿２は、ビット線ＢＬの電圧を設定する機能を有する。また、第２の駆動回路８１３＿２は、読み出し信号に従って、容量線ＣＬの電圧を設定し、メモリセル８１１に記憶されたデータを選択的に読み出す機能を有する。第２の駆動回路８１３＿２は、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回路を用いて構成される。デコーダは、ビット線ＢＬを選択する機能を有し、複数のアナログスイッチは、デコーダから入力される信号に応じてメモリデータ信号を出力するか否かを制御する機能を有し、読み出し信号出力回路は、読み出し信号を生成して出力する機能を有し、読み出し回路は、読み出し信号により選択したメモリセル８１１に記憶されたデータを読み出す機能を有する。
駆動制御回路８１３＿３には、書き込み制御信号、読み出し制御信号、及びアドレス信号が入力される。駆動制御回路８１３＿３は、入力される書き込み制御信号、読み出し制御信号、及びアドレス信号に応じて、第１の駆動回路８１３＿１及び第２の駆動回路８１３＿２の動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路８１３＿３は、アドレス信号に応じて複数の行アドレス信号を第１の駆動回路８１３＿１に出力し、複数の列アドレス信号を第２の駆動回路８１３＿２に出力する機能を有する。
図１５を用いて説明したように、本実施の形態における記憶装置の一例は、複数のメモリセルを具備するメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、駆動制御回路と、を具備する構成である。
上記構成にすることにより、所定のメモリセルへのデータの書き込み及び読み出しを行うことができる。
（実施の形態６）
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例について説明する。
本実施の形態における電子機器の構成例について、図１６（Ａ）乃至図１６（Ｄ）を用いて説明する。
図１６（Ａ）に示す電子機器は、携帯型情報端末の例である。図１６（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図１６（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
図１６（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
図１６（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１６（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
また、図１６（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、及び図１６（Ｂ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
図１６（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図１６（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図１６（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｃ）に示す電子機器は、設置型情報端末の例である。図１６（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
また、図１６（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図１６（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
さらに、図１６（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
図１６（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
図１６（Ｄ）は、設置型情報端末の例である。図１６（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図１６（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい。
また、図１６（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図１６（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
図１６（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶回路の一つとして用いられ、例えば図１６（Ａ）乃至図１６（Ｄ）に示す電子機器の記憶回路の一つとして用いられる。
図１６を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形態における半導体記憶装置が用いられた記憶回路を具備する構成である。
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期間保持することができるため、信頼性が向上し、消費電力を低減することができる。
また、図１６に示す構成に限定されず、上記実施の形態の半導体記憶装置を用いて、コネクタが設けられた携帯型の半導体記憶装置などを構成することもできる。
１１１ トランジスタ
１１２ トランジスタ
１３０ 曲線
１３１ 曲線
１５０ 基板
１５１ 絶縁層
１５２ａ 半導体層
１５２ｂ 半導体層
１５３ 絶縁層
１５４ 導電層
１５５ 絶縁層
１５６ 半導体層
１５７ａ 導電層
１５７ｂ 導電層
１５８ 絶縁層
１５９ 導電層
２００ メモリセル
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
２４２ 半導体層
２４２ａ 半導体層
２４２ｂ 半導体層
２５０ 基板
２５１ 絶縁層
２５２ａ 半導体層
２５２ｂ 半導体層
２５３ 絶縁層
２５４ 導電層
２５５ 絶縁層
２５６ 半導体層
２５７ａ 導電層
２５７ｂ 導電層
２５８ 絶縁層
２５９ａ 導電層
２５９ｂ 導電層
２６０ 絶縁層
２６１ 導電層
３００ メモリセル
３０１ トランジスタ
３０２ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３４２ 半導体層
３４２ａ 半導体層
３４２ｂ 半導体層
３５０ 基板
３５１ 絶縁層
３５２ａ 半導体層
３５２ｂ 半導体層
３５３ 絶縁層
３５４ 導電層
３５５ 絶縁層
３５６ 半導体層
３５７ａ 導電層
３５７ｂ 導電層
３５８ 絶縁層
３５９ａ 導電層
３５９ｂ 導電層
３６０ 絶縁層
３６１ 導電層
５１１ トランジスタ
５１２ 容量素子
８１１ メモリセル
８１２ メモリセルアレイ
８１３ 回路
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部

Claims (8)

  1. 第１のゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタを備える記憶回路を具備し、
    前記記憶回路は、
    導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第２のトランジスタのチャネル形成層としての機能を有する第１の層と、
    前記第１の層と同時に形成され且つ同じ材料であり、前記第１の層と離間し、前記不純物元素を含有し、前記第１のトランジスタの前記第２のゲートとしての機能を有する第２の層と、
    前記第１の層及び前記第２の層の上に設けられ、前記第２のトランジスタのゲート絶縁層としての機能を有する第１の絶縁層と、
    前記第１の絶縁層を介して前記第１の層に重畳し、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、
    前記第１の絶縁層を介して前記第２の層に重畳し、前記第１の層と異なる材料であり、前記第１のトランジスタのチャネル形成層としての機能を有する半導体層と、
    前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、
    前記第１の導電層及び前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、
    前記半導体層、前記第２の導電層、及び前記第３の導電層の上に設けられ、前記第１のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
    前記第２の絶縁層を介して前記半導体層に重畳し、前記第１のトランジスタの前記第１のゲートとしての機能を有する第４の導電層と、を含む半導体装置。
  2. 請求項１において、
    前記第１の層及び前記第２の層は、シリコンを含む層であり、
    前記半導体層は、酸化物半導体層である半導体装置。
  3. 請求項１又は請求項２において、
    前記第３の導電層は、前記第１の導電層に接する半導体装置。
  4. Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１のゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれぞれが備える複数のメモリセルを具備し、
    前記メモリセルは、
    それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第２のトランジスタのチャネル形成層としての機能を有する第１の層と、
    前記第１の層と同時に形成され且つ同じ材料であり、前記第１の層と離間し、前記不純物元素を含有し、前記第１のトランジスタの前記第２のゲートとしての機能を有する第２の層と、
    前記第１の層及び前記第２の層の上に設けられ、前記第２のトランジスタのゲート絶縁層としての機能を有する第１の絶縁層と、
    前記第１の絶縁層を介して前記第１の層に重畳し、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、
    前記第１の絶縁層を介して前記第２の層に重畳し、前記第１の層と異なる材料であり、前記第１のトランジスタのチャネル形成層としての機能を有する半導体層と、
    前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、
    前記第１の導電層及び前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、
    前記半導体層、前記第２の導電層、及び前記第３の導電層の上に設けられ、前記第１のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
    前記第２の絶縁層を介して前記半導体層に重畳し、前記第１のトランジスタの前記第１のゲートとしての機能を有する第４の導電層と、
    前記第２の絶縁層及び前記第４の導電層の上に設けられた第３の絶縁層と、
    前記第１の絶縁層乃至前記第３の絶縁層を貫通して設けられた第１の開口部を介して前記第１の層における一対の不純物領域の一方に電気的に接続され、前記第２の絶縁層及び前記第３の絶縁層を貫通して設けられた第２の開口部を介して第３の導電層に電気的に接続された第５の導電層と、を含む半導体記憶装置。
  5. Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１のゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれぞれが備える複数のメモリセルを具備し、
    前記メモリセルは、
    それぞれ導電型を付与する不純物元素を含有する一対の不純物領域を有し、前記第２のトランジスタのチャネル形成層としての機能を有する第１の層と、
    前記第１の層と同時に形成され且つ同じ材料であり、前記第１の層と離間し、前記不純物元素を含有し、前記第１のトランジスタの前記第２のゲートとしての機能を有する第２の層と、
    前記第１の層及び前記第２の層の上に設けられ、前記第２のトランジスタのゲート絶縁層としての機能を有する第１の絶縁層と、
    前記第１の絶縁層を介して前記第１の層に重畳し、前記第２のトランジスタのゲートとしての機能を有する第１の導電層と、
    前記第１の絶縁層を介して前記第２の層に重畳し、前記第１の層と異なる材料であり、前記第１のトランジスタのチャネル形成層としての機能を有する半導体層と、
    前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの一方としての機能を有する第２の導電層と、
    前記第１の導電層及び前記半導体層に電気的に接続され、前記第１のトランジスタのソース及びドレインの他方としての機能を有する第３の導電層と、
    前記半導体層、前記第２の導電層、及び前記第３の導電層の上に設けられ、前記第１のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、
    前記第２の絶縁層を介して前記半導体層に重畳し、前記第１のトランジスタの前記第１のゲートとしての機能を有する第４の導電層と、を含み、
    同じ列に配置されるメモリセルにおいて、前記第１の層は、同じ層である半導体記憶装置。
  6. 請求項５において、
    前記同じ列に配置されるメモリセルにおいて、ｋ行目（ｋは２以上Ｉ以下の自然数）のメモリセルの前記第２の導電層は、ｋ−１行目のメモリセルの半導体層に電気的に接続される半導体記憶装置。
  7. 請求項４乃至請求項６のいずれか一項において、
    前記第１の層及び前記第２の層は、シリコンを含む層であり、
    前記半導体層は、酸化物半導体層である半導体記憶装置。
  8. 請求項４乃至請求項７のいずれか一項において、
    前記第３の導電層は、前記第１の導電層に接する半導体記憶装置。
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