JP5312705B1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5312705B1
JP5312705B1 JP2013092521A JP2013092521A JP5312705B1 JP 5312705 B1 JP5312705 B1 JP 5312705B1 JP 2013092521 A JP2013092521 A JP 2013092521A JP 2013092521 A JP2013092521 A JP 2013092521A JP 5312705 B1 JP5312705 B1 JP 5312705B1
Authority
JP
Japan
Prior art keywords
layer
transistor
semiconductor
semiconductor layer
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2013092521A
Other languages
English (en)
Other versions
JP2013219363A (ja
Inventor
清 加藤
豊 塩野入
修平 長塚
裕人 八窪
潤 小山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2013092521A priority Critical patent/JP5312705B1/ja
Application granted granted Critical
Publication of JP5312705B1 publication Critical patent/JP5312705B1/ja
Publication of JP2013219363A publication Critical patent/JP2013219363A/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)
  • Physical Vapour Deposition (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体装置又は半導体記憶装置におけるデータの保持期間を長くする。
【解決手段】導電型を付与する不純物元素を含有する一対の不純物領域を有する第１の半
導体層と、第１の半導体層と同じ材料であり、第１の半導体層と離間し、不純物元素を含
有する第２の半導体層と、第１の半導体層及び第２の半導体層の上に設けられた第１の絶
縁層と、第１の絶縁層を介して第１の半導体層に重畳する第１の導電層と、第１の絶縁層
を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層と、
第１の導電層及び第３の半導体層に電気的に接続される第２の導電層と、第３の半導体層
に電気的に接続され、第２の導電層と同じ材料である第３の導電層と、第３の半導体層、
第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層と、第２の絶縁層を介し
て第３の半導体層に重畳する第４の導電層と、を含む記憶回路を具備する。
【選択図】図１

Description

本発明の一態様は、半導体装置及び半導体記憶装置に関する。
近年、データの書き込み及び消去が可能であり、電源の供給がなくても一定期間データの
保持が可能な記憶回路を具備する半導体装置の開発が進められている。
上記半導体装置としては、例えば記憶素子であるトランジスタ（メモリトランジスタとも
いう）を備える記憶回路を具備する半導体装置が挙げられる（例えば特許文献１）。
特許文献１に示す半導体装置において、メモリトランジスタは、制御ゲート電極と、チャ
ネル形成層と、制御ゲート電極及びチャネル形成層の間に設けられた浮遊ゲート電極と、
を含む。上記浮遊ゲート電極にデータとなる電荷が蓄積されることにより、メモリトラン
ジスタにデータが書き込まれる。
特開昭５７−１０５８８９号公報
しかしながら、特許文献１に示すような従来の半導体装置は、メモリトランジスタにデー
タが書き込まれた後に、電荷のリークによりデータが消失してしまうといった問題があっ
た。データの記憶が可能な半導体装置において、データの保持期間は、より長いことが望
ましい。
また、従来の半導体装置は、動作させるために必要な電圧が高いため、消費電力が大きく
、また、印加される電圧により記憶素子が劣化してしまうといった問題があった。
また、従来の半導体装置では、データの書き込みの際に、メモリトランジスタにおいてト
ンネル電流が生じ、記憶素子が劣化するため、繰り返しデータを書き込むと、記憶素子に
データが書き込めなくなるといった問題があった。
本発明の一態様では、半導体装置又は半導体記憶装置におけるデータの保持期間を長くす
ることを課題の一つとする。また、本発明の一態様では、消費電力を低減することを課題
の一つとする。また、本発明の一態様では、記憶素子へのデータの書き込み可能回数を増
やすことを課題の一つとする。
本発明の一態様は、選択トランジスタ及び出力トランジスタを備える記憶回路を有し、該
選択トランジスタは、第１のゲート及び第２のゲートを有するものである。第１のゲート
及び第２のゲートの電圧により選択トランジスタの閾値電圧を必要に応じて調整し、選択
トランジスタがオフ状態のときに選択トランジスタのソース及びドレインの間に流れる電
流を極力少なくし、記憶回路におけるデータの保持時間を長くすることを図る。
さらに、本発明の一態様において、上記出力トランジスタのチャネル形成層と上記選択ト
ランジスタのゲートとしての機能を有する層は、同じ材料である。これにより、同一工程
により上記出力トランジスタのチャネル形成層と上記選択トランジスタのゲートとしての
機能を有する層とを形成することを可能にし、製造工程数の増加の抑制を図る。
本発明の一態様は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１の
ゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれ
ぞれが備える複数のメモリセルを具備し、メモリセルは、それぞれ導電型を付与する不純
物元素を含有する一対の不純物領域を有し、第２のトランジスタのチャネル形成層として
の機能を有する第１の層と、第１の層と同時に形成され且つ同じ材料であり、第１の層と
離間し、不純物元素を含有し、第１のトランジスタの第２のゲートとしての機能を有する
第２の層と、第１の層及び第２の層の上に設けられ、第２のトランジスタのゲート絶縁層
としての機能を有する第１の絶縁層と、第１の絶縁層を介して第１の層に重畳し、第２の
トランジスタのゲートとしての機能を有する第１の導電層と、第１の絶縁層を介して第２
の層に重畳し、第１の層と異なる材料であり、第１のトランジスタのチャネル形成層とし
ての機能を有する半導体層と、半導体層に電気的に接続され、第１のトランジスタのソー
ス及びドレインの一方としての機能を有する第２の導電層と、第１の導電層及び半導体層
に電気的に接続され、第１のトランジスタのソース及びドレインの他方としての機能を有
する第３の導電層と、半導体層、第２の導電層、及び第３の導電層の上に設けられ、第１
のトランジスタのゲート絶縁層としての機能を有する第２の絶縁層と、第２の絶縁層を介
して半導体層に重畳し、第１のトランジスタの第１のゲートとしての機能を有する第４の
導電層と、第２の絶縁層及び第４の導電層の上に設けられた第３の絶縁層と、第１の絶縁
層乃至第３の絶縁層を貫通して設けられた第１の開口部を介して第１の層における一対の
不純物領域の一方に電気的に接続され、第２の絶縁層及び第３の絶縁層を貫通して設けら
れた第２の開口部を介して第３の導電層に電気的に接続された第５の導電層と、を含む半
導体記憶装置である。
本発明の一態様は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自然数）に配列され、第１の
ゲート及び第２のゲートを有する第１のトランジスタ、並びに第２のトランジスタをそれ
ぞれが備える複数のメモリセルを具備し、メモリセルは、導電型を付与する不純物元素を
含有する一対の不純物領域を有し、第２のトランジスタのチャネル形成層としての機能を
有する第１の層と、第１の層と同時に形成され且つ同じ材料であり、第１の層と離間し、
不純物元素を含有し、第１のトランジスタの第２のゲートとしての機能を有する第２の層
と、第１の層及び第２の層の上に設けられ、第２のトランジスタのゲート絶縁層としての
機能を有する第１の絶縁層と、第１の絶縁層を介して第１の層に重畳し、第２のトランジ
スタのゲートとしての機能を有する第１の導電層と、第１の絶縁層を介して第２の層に重
畳し、第１の層と異なる材料であり、第１のトランジスタのチャネル形成層としての機能
を有する半導体層と、半導体層に電気的に接続され、第１のトランジスタのソース及びド
レインの一方としての機能を有する第２の導電層と、第１の導電層及び半導体層に電気的
に接続され、第１のトランジスタのソース及びドレインの他方としての機能を有する第３
の導電層と、半導体層、第２の導電層、及び第３の導電層の上に設けられ、第１のトラン
ジスタのゲート絶縁層としての機能を有する第２の絶縁層と、第２の絶縁層を介して半導
体層に重畳し、第１のトランジスタの第１のゲートとしての機能を有する第４の導電層と
、を含み、同じ列に配置されるメモリセルにおいて、第１の層が同じ層の半導体記憶装置
である。
本発明の一態様により、半導体装置又は半導体記憶装置におけるデータ保持期間を長くす
ることができる。また、本発明の一態様により、製造工程数の増加を抑制することができ
る。
実施の形態１の半導体装置における記憶回路の例を説明するための図。 実施の形態２の半導体記憶装置におけるメモリセルアレイの例を説明するための図。 実施の形態２の半導体記憶装置におけるメモリセルの構造例を示す図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 図３に示すメモリセルの作製方法例を説明するための断面模式図。 実施の形態３の半導体記憶装置におけるメモリセルアレイの例を説明するための図。 実施の形態３の半導体記憶装置におけるメモリセルの構造例を示す図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 図９に示すメモリセルの作製方法例を説明するための断面模式図。 実施の形態４におけるゲート線駆動回路の構成例を示す回路図。 実施の形態５における半導体記憶装置の構成例を示すブロック図。 実施の形態６における電子機器の例を示す模式図。
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお
、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、
当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定
されない。
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態
の内容を互いに適宜置き換えることができる。
また、構成要素の混同を避けるために第１、第２などの序数を付しているが、各構成要素
の数は、序数の数に限定されない。
（実施の形態１）
本実施の形態では、一定期間データを記憶することが可能な記憶回路を具備する半導体装
置の例について説明する。
なお、記憶回路とは、一定期間データとなる電荷を保持することが可能な回路のことをい
う。
本実施の形態における半導体装置の一例は、記憶回路を具備する。
さらに、記憶回路の例について、図１を用いて説明する。
まず、本実施の形態の半導体装置における記憶回路の回路構成例について、図１（Ａ）を
用いて説明する。
図１（Ａ）に示す記憶回路は、トランジスタ１１１と、トランジスタ１１２と、を備える
。
なお、半導体装置において、トランジスタは、２つの端子と、印加される電圧により該２
つの端子の間に流れる電流を制御する電流制御端子と、を有する。なお、トランジスタに
限らず、素子において、互いの間に流れる電流が制御される端子を電流端子ともいい、２
つの電流端子のそれぞれを第１の電流端子及び第２の電流端子ともいう。
また、半導体装置において、トランジスタとしては、例えば電界効果トランジスタを用い
ることができる。電界効果トランジスタの場合、第１の電流端子は、ソース及びドレイン
の一方であり、第２の電流端子は、ソース及びドレインの他方であり、電流制御端子は、
ゲートである。
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう
。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されるこ
とがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、あ
る一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として
用いる場合がある。
トランジスタ１１１は、ソース、ドレイン、第１のゲート、及び第２のゲートを有する。
第１のゲート又は第２のゲートの電圧により、トランジスタ１１１の閾値電圧（電圧Ｖｔ
ｈともいう）が制御される。例えば、トランジスタ１１１がＮ型トランジスタの場合、ト
ランジスタ１１１の第２のゲートの電圧が低くなるほど、トランジスタ１１１の閾値電圧
が正の方向にシフトする。
トランジスタ１１１は、記憶回路にデータを入力するか否かを選択する選択トランジスタ
としての機能を有する。
トランジスタ１１１としては、例えばチャネルが形成される酸化物半導体層を含むトラン
ジスタを用いることができる。上記酸化物半導体層は、シリコンよりバンドギャップが高
く、真性（Ｉ型ともいう）、又は実質的に真性である半導体層であり、キャリアの数が極
めて少なく、キャリア濃度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃ
ｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満である。
また、上記酸化物半導体層を含むトランジスタのオフ電流は、チャネル幅１μｍあたり１
０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０
−１８Ａ）以下、さらには好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０
Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、
さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
また、上記酸化物半導体層は、キャリア濃度が低いため、該酸化物半導体層を含むトラン
ジスタは、温度が変化した場合であっても、オフ電流が低い。例えばトランジスタの温度
が１５０℃であっても、オフ電流を、チャネル幅１μｍあたり１００ｚＡとすることもで
きる。
また、上記酸化物半導体層としては、例えば層表面に垂直に配向（ｃ軸配向ともいう）し
た結晶を含む酸化物半導体層を用いることもできる。例えば、基板温度を１００℃以上５
００℃以下にして酸化物半導体膜を成膜し、その後加熱処理を行い、酸化物半導体層を形
成することにより、層表面に垂直に配向した結晶を含む酸化物半導体層を形成することが
できる。また、酸化物半導体層は複数の酸化物半導体層の積層であってもよい。上記層表
面に垂直に配向した結晶を含む酸化物半導体層を用いることにより、例えば光によるトラ
ンジスタの電気特性の変化を抑制することができる。
トランジスタ１１２のゲートは、トランジスタ１１１のソース又はドレインに接続される
。
なお、本明細書において、２つ以上の構成要素が電気的に接続されていれば、該２つ以上
の構成要素が接続されているとみなすことができる。
トランジスタ１１２としては、例えばチャネルが形成され、元素周期表における第１４族
の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いることができる
。
次に、図１（Ａ）に示す記憶回路の駆動方法例について説明する。
データを記憶回路に書き込む場合、まずトランジスタ１１１をオン状態にする。例えば、
トランジスタ１１１における第１のゲート電圧及び第２のゲート電圧を所定の値に設定す
ることにより、トランジスタ１１１をオン状態にすることができる。
トランジスタ１１１がオン状態のとき、トランジスタ１１１のソース及びドレインを介し
てトランジスタ１１２のゲートにデータ信号が入力され、トランジスタ１１２のゲートの
電圧は、入力されるデータ信号の電圧と同等の値になる。
その後、トランジスタ１１１をオフ状態にする。このとき、トランジスタ１１１のソース
及びドレインの間に流れる電流は、少ないほど好ましい。そこで、トランジスタ１１１の
第２のゲートの電圧を所定の値にし、トランジスタ１１１の閾値電圧を調整し、トランジ
スタ１１１がオフ状態のときにトランジスタ１１１のソース及びドレインの間に流れる電
流を極力少なくする。
上記トランジスタ１１１の閾値電圧の調整例について、図１（Ｂ）を用いて説明する。
図１（Ｂ）に示すように、例えばトランジスタ１１１の第２のゲートの電圧が接地電位Ｇ
ＮＤと同等の値のとき、トランジスタ１１１の第１のゲート及びソースの間に印加される
電圧（電圧Ｖｇｓともいう）と、トランジスタ１１１のソース及びドレインの間に流れる
電流（電流Ｉｄともいう）との関係が曲線１３０で表されるとする。このとき、トランジ
スタ１１１の閾値電圧は、Ｖｔｈ＿Ａである。
一方、トランジスタ１１１の第２のゲートの電圧を所定の値の電圧ＶＡとしたとき、電圧
Ｖｇｓと電流Ｉｄとの関係は、曲線１３１で表すことができる。このとき、トランジスタ
１１１の閾値電圧は、電圧Ｖｔｈ＿Ａより正に大きい値の電圧Ｖｔｈ＿Ｂである。
以上のように、トランジスタ１１１の第２のゲートの電圧を調整することにより、トラン
ジスタ１１１の閾値電圧を調整することができる。
さらに、トランジスタ１１２のソース及びドレインの間の抵抗値は、トランジスタ１１２
のゲートの電圧に応じて決まる。よって、トランジスタ１１２のソース及びドレインの一
方の電圧を所定の値の電圧ＶＢにしたときに、トランジスタ１１２のソース及びドレイン
の間に流れる電流に応じて設定されるトランジスタ１１２のソース及びドレインの他方の
電圧をデータとして記憶回路から読み出すこともできる。また、トランジスタ１１２のソ
ース及びドレインの他方の電圧をデータとして記憶回路から複数回読み出すこともできる
。
さらに、図１（Ａ）に示す記憶回路の構造例について、図１（Ｃ）を用いて説明する。図
１（Ｃ）は、図１（Ａ）に示す記憶回路の構造例を示す模式図である。なお、図１（Ｃ）
では、出力トランジスタがトップゲート型のトランジスタである場合について説明するが
、これに限定されず、出力トランジスタをボトムゲート型のトランジスタとしてもよい。
図１（Ｃ）に示す記憶回路は、半導体層１５２ａと、半導体層１５２ｂと、絶縁層１５３
と、導電層１５４と、絶縁層１５５と、導電層１５７ａと、導電層１５７ｂと、絶縁層１
５８と、導電層１５９と、を含む。なお、必ずしも絶縁層１５５を設けなくてもよい。
半導体層１５２ａ及び半導体層１５２ｂのそれぞれは、絶縁層１５１を介して基板１５０
の一平面に設けられる。
基板１５０としては、例えばガラス基板、石英基板、半導体基板、又はプラスチック基板
を用いることができる。
絶縁層１５１としては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、
窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム
層、窒化酸化アルミニウム層、又は酸化ハフニウム層を用いることができる。また、絶縁
層１５１に適用可能な材料の層の積層により絶縁層１５１を構成することもできる。
なお、絶縁層１５１に基板１５０からの不純物元素の拡散を防止する機能を付加させるこ
ともできる。
半導体層１５２ａは、それぞれ不純物元素を含有する一対の不純物領域を有する。半導体
層１５２ａは、一対の不純物領域の間にチャネル形成領域が設けられ、記憶回路における
出力トランジスタとしての機能を有するトランジスタのチャネルが形成される層（チャネ
ル形成層ともいう）としての機能を有する。不純物元素としては、Ｎ型の導電型を付与す
る不純物元素又はＰ型の導電型を付与する不純物元素が挙げられる。また、半導体層１５
２ａに不純物元素の濃度が異なる複数の不純物領域を設けてもよい。このとき、相対的に
不純物元素の濃度の低い領域を低濃度不純物領域という。低濃度不純物領域を設けること
により局所的な電界の集中を抑制することができる。
半導体層１５２ａとしては、例えば非晶質半導体、微結晶半導体、多結晶半導体、又は単
結晶半導体を含む層を用いることができる。半導体層１５２ａとしては、例えば元素周期
表における第１４族の半導体（シリコンなど）を含有する半導体層を用いることができる
。
半導体層１５２ｂは、不純物元素を含有する。不純物元素としては、Ｎ型の導電型を付与
する不純物元素又はＰ型の導電型を付与する不純物元素が挙げられる。半導体層１５２ｂ
は、記憶回路における選択トランジスタとしての機能を有するトランジスタの第２のゲー
トとしての機能を有する。
なお、トランジスタの第２のゲートとしての機能を有する導電層を第２のゲート電極又は
第２のゲート配線ともいう。
半導体層１５２ｂとしては、半導体層１５２ａと同じ材料の層を用いることができる。例
えば、絶縁層１５１の上に半導体層１５２ａ及び半導体層１５２ｂに適用可能な材料の半
導体層を形成する。さらに、上記半導体層の一部をエッチングすることにより、半導体層
１５２ａとなる半導体層及び半導体層１５２ｂとなる半導体層を形成する。さらに、半導
体層１５２ａとなる半導体層の一部、及び半導体層１５２ｂとなる半導体層に不純物元素
を添加することにより、同一工程で同一の膜から半導体層１５２ａ及び半導体層１５２ｂ
を形成することができる。なお、半導体層１５２ｂは、導電型を付与する不純物元素を導
電層として機能できる程度に含むため、導電層とみなすことができる。
絶縁層１５３は、半導体層１５２ａ及び半導体層１５２ｂの上に設けられる。
絶縁層１５３は、記憶回路における出力トランジスタとしての機能を有するトランジスタ
のゲート絶縁層としての機能を有する。
絶縁層１５３としては、例えば絶縁層１５１に適用可能な材料の層、若しくはポリイミド
又はアクリルなどの有機絶縁材料などを用いることができる。また、絶縁層１５３に適用
可能な材料の層の積層により絶縁層１５３を構成してもよい。
なお、基板１５０として半導体基板を用いる場合には、絶縁層１５１、半導体層１５２ａ
、及び半導体層１５２ｂを設けずに、互いに絶縁分離され、半導体層１５２ａに相当する
第１の半導体領域及び半導体層１５２ｂに相当する第２の半導体領域を含む半導体基板を
用い、第１の半導体領域及び第２の半導体領域の上に絶縁層１５３を形成してもよい。
導電層１５４は、絶縁層１５３を介して半導体層１５２ａ（チャネル形成領域（一対の不
純物領域の間の領域）を含む）に重畳する。
導電層１５４は、記憶回路における出力トランジスタとしての機能を有するトランジスタ
のゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する導電
層をゲート電極又はゲート配線ともいう。
導電層１５４としては、例えばモリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料を含む材料の層を用
いることができる。また、導電層１５４に適用可能な材料の層の積層により、導電層１５
４を構成することもできる。
絶縁層１５５は、絶縁層１５３の上に設けられる。絶縁層１５５を設けることにより、例
えば導電層１５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層１５５としては、例えば絶縁層１５１に適用可能な材料の層を用いることができる
。また、絶縁層１５５に適用可能な材料の層の積層により絶縁層１５５を構成してもよい
。
半導体層１５６は、絶縁層１５３及び絶縁層１５５を介して半導体層１５２ｂに重畳する
。
半導体層１５６は、記憶回路における選択トランジスタとしての機能を有するトランジス
タのチャネル形成層としての機能を有する。
半導体層１５６としては、例えばＩｎ系酸化物、Ｓｎ系酸化物、又はＺｎ系酸化物などを
用いることができる。上記金属酸化物としては、例えば四元系金属酸化物、三元系金属酸
化物、又は二元系金属酸化物などを用いることができる。なお、上記酸化物半導体として
適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウム
を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタ
ビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金
属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化
物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含ん
でいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライ
ザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマ
リウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エル
ビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい
。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいても
よい。四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ
−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸
化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用
いることができる。三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧ
ＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物（ＩＴＺＯともいう）、Ｉｎ−Ａｌ−Ｚｎ系
酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸
化物、はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸
化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化
物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物
、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、
Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物
などを用いることができる。二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物（Ｉ
ＺＯともいう）、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ
−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物な
どを用いることができる。
Ｉｎ−Ｚｎ−Ｏ系金属酸化物を用いる場合、例えば、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚ
ｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：Ｚｎ
Ｏ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換
算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ま
しくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２
Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲ
ットを用いてＩｎ−Ｚｎ−Ｏ系金属酸化物の半導体層を形成することができる。例えば、
Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ
＝Ｐ：Ｑ：Ｒのとき、Ｒ＞１．５Ｐ＋Ｑとする。Ｉｎの量を多くすることにより、トラン
ジスタの移動度を向上させることができる。
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記さ
れる材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及
びＣｏから選ばれた一つ又は複数の金属元素を示す。
導電層１５７ａは、半導体層１５６に電気的に接続される。
導電層１５７ａは、記憶回路における選択トランジスタとしての機能を有するトランジス
タのソース及びドレインの一方としての機能を有する。なお、トランジスタのソースとし
ての機能を有する導電層をソース電極又はソース配線ともいい、トランジスタのドレイン
としての機能を有する導電層をドレイン電極又はドレイン配線ともいう。
導電層１５７ａとしては、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブ
デン、若しくはタングステンなどの金属材料を含む層を用いることができる。
また、導電層１５７ａとしては、導電性の金属酸化物を含む層を用いることもできる。導
電性の金属酸化物としては、例えば酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２
）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯ
と略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）などの金
属酸化物、又はシリコン、酸化シリコン、窒素を含む該金属酸化物を用いることができる
。また、導電層１５７ａに適用可能な材料の層の積層により、導電層１５７ａを構成する
こともできる。
導電層１５７ｂは、導電層１５４及び半導体層１５６に電気的に接続される。
なお、図１（Ｃ）では、導電層１５７ｂが導電層１５４に接している。必ずしもこれに限
定されないが、導電層１５７ｂが導電層１５４に接する構造にすることにより、開口部を
有する絶縁層の開口部を介して導電層１５７ｂが導電層１５４に電気的に接続される場合
と比較してコンタクト面積を大きくすることができるため、コンタクト抵抗を低減するこ
とができる。
導電層１５７ｂは、記憶回路における選択トランジスタとしての機能を有するトランジス
タのソース及びドレインの他方としての機能を有する。
導電層１５７ｂとしては、例えば導電層１５７ａと同じ材料の層を用いることができる。
また、導電層１５７ａに適用可能な材料の層の積層により、導電層１５７ｂを構成するこ
ともできる。
例えば、導電層１５４、絶縁層１５５、及び半導体層１５６の上に、導電層１５７ａ及び
導電層１５７ｂに適用可能な材料の導電層を形成する。さらに、上記導電層の一部をエッ
チングすることにより、同一工程で同一の層から導電層１５７ａ及び導電層１５７ｂを形
成することができる。
絶縁層１５８は、半導体層１５６、導電層１５７ａ、及び導電層１５７ｂの上に設けられ
る。
絶縁層１５８は、記憶回路における選択トランジスタとしての機能を有するトランジスタ
のゲート絶縁層としての機能を有する。
絶縁層１５８としては、絶縁層１５１に適用可能な材料の層を用いることができる。また
、絶縁層１５１に適用可能な材料の層の積層により、絶縁層１５８を構成することもでき
る。
また、絶縁層１５８としては、元素周期表における第１３族元素及び酸素元素を含む材料
の絶縁層を用いることもできる。半導体層１５６が第１３族元素を含む場合に、半導体層
１５６に接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と
酸化物半導体層との界面の状態を良好にすることができる。
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム
、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化
アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原
子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原
子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、ＡｌＯｘ（
ｘ＝３＋α、αは０より大きく１より小さい値）、ＧａＯｘ、又はＧａＸＡｌ２−ＸＯ３
＋α（Ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記され
る材料を用いることもできる。
例えば、絶縁層１５８として、酸化ガリウムを含む絶縁層を用いることにより、絶縁層１
５８と、半導体層１５６との界面における水素又は水素イオンの蓄積を低減することがで
きる。
また、例えば、絶縁層１５８として、酸化アルミニウムを含む絶縁層を用いることにより
、絶縁層１５８と、半導体層１５６との界面における水素又は水素イオンの蓄積を低減す
ることができる。また、酸化アルミニウムを含む絶縁層は、水が通りにくいため、酸化ア
ルミニウムを含む絶縁層を用いることにより、該絶縁層を介して酸化物半導体層への水の
侵入を抑制することができる。
また、例えば、複数のＧａＯｘで表記される酸化ガリウムを含む層の積層により絶縁層１
５８を構成してもよい。また、ＧａＯｘで表記される酸化ガリウムを含む絶縁層及びＡｌ
Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層１５８を構成しても
よい。
導電層１５９は、絶縁層１５８を介して半導体層１５６に重畳する。
導電層１５９は、記憶回路における選択トランジスタとしての機能を有するトランジスタ
の第１のゲートとしての機能を有する。なお、トランジスタの第１のゲートとしての機能
を有する導電層を第１のゲート電極又は第１のゲート配線ともいう。
導電層１５９としては、導電層１５７ａに適用可能な材料の層を用いることができる。ま
た、導電層１５９に適用可能な材料の層の積層により、導電層１５９を構成してもよい。
以上が図１（Ａ）に示す記憶回路の構造例である。
図１を用いて説明したように、本実施の形態における半導体装置の一例は、記憶回路を具
備する構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路は、電界効果トランジス
タである選択トランジスタ及び出力トランジスタを少なくとも備える構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路において、選択トランジ
スタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体装置の一例の上記記憶回路は、選択トランジスタに
おける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層としての機
能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成である。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状
態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくするこ
とができる。よって、記憶回路におけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の
半導体装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力してデ
ータを書き込むことができるため、データの書き込み可能回数を増やすことができる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタ
のチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートと
しての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制
することができ、製造コストの増加を抑制することができる。
（実施の形態２）
本実施の形態では、上記実施の形態における半導体装置の一例として、ＮＯＲ型の半導体
記憶装置の例について説明する。
本実施の形態における半導体記憶装置の例は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自
然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備す
る。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図２を
用いて説明する。
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、
図２（Ａ）を用いて説明する。
図２（Ａ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の
自然数）のマトリクス状に配列された複数のメモリセル２００と、ｉ本のワード線ＷＬ（
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容
量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉ
）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬ
と、を具備する。
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ（Ｎはｊ以下の自然数）列目のメモリセル２００
（メモリセル２００（Ｍ，Ｎ）ともいう）は、トランジスタ２１１（Ｍ，Ｎ）と、容量素
子２１３（Ｍ，Ｎ）と、トランジスタ２１２（Ｍ，Ｎ）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに
第１の容量電極及び第２の容量電極に重畳する誘電体層により構成される。容量素子は、
第１の容量電極及び第２の容量電極の間に印加される電圧に応じて電荷が蓄積される。
トランジスタ２１１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース、ドレイン
、第１のゲート、及び第２のゲートを有する。なお、本実施の形態の半導体記憶装置にお
いて、必ずしもトランジスタ２１１をＮチャネル型トランジスタにしなくてもよい。
トランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方は、ビット線ＢＬ＿Ｎに接続
され、トランジスタ２１１（Ｍ，Ｎ）の第１のゲートは、ワード線ＷＬ＿Ｍに接続され、
トランジスタ２１１（Ｍ，Ｎ）の第２のゲートは、ゲート線ＢＧＬ＿Ｍに接続される。ト
ランジスタ２１１（Ｍ，Ｎ）のソース及びドレインの一方がビット線ＢＬ＿Ｎに接続され
る構成にすることにより、１個以上のメモリセルから選択的にデータを読み出すことがで
きる。
トランジスタ２１１（Ｍ，Ｎ）は、メモリセル２００（Ｍ，Ｎ）において選択トランジス
タとしての機能を有する。
トランジスタ２１１（Ｍ，Ｎ）としては、例えば上記実施の形態１の半導体装置における
トランジスタ１１１に適用可能な酸化物半導体層を含むトランジスタを用いることができ
る。
トランジスタ２１２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の形
態の半導体記憶装置において、必ずしもトランジスタ２１２をＰチャネル型トランジスタ
にしなくてもよい。
トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの一方は、ソース線ＳＬに接続され
、トランジスタ２１２（Ｍ，Ｎ）のソース及びドレインの他方は、ビット線ＢＬ＿Ｎに接
続され、トランジスタ２１２（Ｍ，Ｎ）のゲートは、トランジスタ２１２（Ｍ，Ｎ）のソ
ース及びドレインの他方に接続される。
トランジスタ２１２（Ｍ，Ｎ）は、メモリセル２００（Ｍ，Ｎ）において、出力トランジ
スタとしての機能を有する。
トランジスタ２１２（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトラン
ジスタ１１２に適用可能な第１４族の半導体（シリコンなど）を含有する半導体層を含む
トランジスタを用いることができる。
容量素子２１３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子２
１３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ２１１（Ｍ，Ｎ）のソース及びドレイ
ンの他方に接続される。
容量素子２１３（Ｍ，Ｎ）は、保持容量としての機能を有する。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回
路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。こ
のとき、上記容量素子の第１の容量電極は、上記ダイオードのアノード及びゲート線ＢＧ
Ｌに電気的に接続される。
さらに、図２（Ａ）に示すメモリセルアレイの駆動方法例について、図２（Ｂ）を用いて
説明する。図２（Ｂ）は、図２（Ａ）に示すメモリセルアレイの駆動方法例を説明するた
めのタイミングチャートである。ここでは、一例として１行１列目のメモリセル２００（
１，１）と２行２列目のメモリセル２００（２，２）に順次データを書き込み、その後書
き込まれたデータを読み出す場合について説明する。なお、図２（Ｂ）に示すタイミング
チャートの中で、電圧Ｖｈは、トランジスタ２１１の閾値電圧より大きい電圧であり、ま
た斜線部は、電圧が電圧Ｖｈ又は接地電位ＧＮＤと同等の値のいずれの場合でもよい部分
である。
まず、図２（Ｂ）における期間ｔ２１に示すように、ワード線ＷＬ＿１の電圧を電圧Ｖｈ
にする。このとき、容量線ＣＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。また、ワ
ード線ＷＬ＿１以外のワード線ＷＬの電圧を基準電位である接地電位ＧＮＤと同等の値に
し、容量線ＣＬ＿１以外の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電
圧を接地電位ＧＮＤと同等の値にする。
このとき、１行目のメモリセル２００（メモリセル２００（１，１）乃至メモリセル２０
０（１，ｊ））において、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，
ｊ）がオン状態になる。
トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）がオン状態のとき、ト
ランジスタ２１１（１，１）を介してビット線ＢＬ＿１からトランジスタ２１２（１，１
）のゲート及び容量素子２１３（１，１）の第２の容量電極にメモリデータ信号が入力さ
れる。このとき、トランジスタ２１２（１，１）のゲート及び容量素子２１３（１，１）
の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、１行
１列目のメモリセル２００（１，１）は、書き込み状態になる。ここでは、一例としてビ
ット線ＢＬ＿１の電圧が接地電位ＧＮＤと同等の値であるとする。
１行１列目のメモリセル２００（１，１）を含む１行目のメモリセル２００にデータが書
き込まれた後、ワード線ＷＬ＿１の電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿
１の電圧を例えば接地電位ＧＮＤのままにする。このとき、ワード線ＷＬ＿１以外のワー
ド線ＷＬの電圧は接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿１以外の容量線ＣＬの
電圧を例えば電圧Ｖｈのままにする。また、１行目のゲート線ＢＧＬ＿１の電圧をＶｌに
する。電圧Ｖｌは、接地電位ＧＮＤ以下の値の電圧である。
このとき、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）は、オフ状
態になる。さらに、トランジスタ２１１（１，１）乃至トランジスタ２１１（１，ｊ）の
閾値電圧は、正の値になる。よって、容量素子２１３（１，１）乃至容量素子２１３（１
，ｊ）の第２の容量電極の電圧及びトランジスタ２１２（１，１）乃至トランジスタ２１
２（１，ｊ）のゲートの電圧は、一定期間保持される。
次に、図２（Ｂ）における期間ｔ２２に示すように、ワード線ＷＬ＿２の電圧を電圧Ｖｈ
にし、容量線ＣＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線Ｗ
Ｌ＿２以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２以外
の容量線ＣＬの電圧を電圧Ｖｈにする。また、ソース線ＳＬの電圧を接地電位ＧＮＤと同
等の値にする。
このとき、２行目のメモリセル２００（メモリセル２００（２，１）乃至メモリセル２０
０（２，ｊ））において、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，
ｊ）がオン状態になる。
トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）がオン状態のとき、ト
ランジスタ２１１（２，２）を介してビット線ＢＬ＿２からトランジスタ２１２（２，２
）のゲート及び容量素子２１３（２，２）の第２の容量電極にメモリデータ信号が入力さ
れる。このとき、トランジスタ２１２（２，２）のゲート及び容量素子２１３（２，２）
の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、２行
２列目のメモリセル２００（２，２）は、書き込み状態になる。ここでは、一例としてビ
ット線ＢＬ＿２の電圧が接地電位ＧＮＤと同等の値であるとする。
２行１列目のメモリセル２００（２，１）を含む２行目のメモリセル２００にデータが書
き込まれた後、ワード線ＷＬ＿２の電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿
２の電圧を例えば接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿２以外の
ワード線ＷＬの電圧は接地電位ＧＮＤと同等の値であり、容量線ＣＬ＿２以外の容量線Ｃ
Ｌの電圧を例えば電圧Ｖｈにする。また、ゲート線ＢＧＬ＿２の電圧をＶｌにする。また
、ビット線ＢＬ＿１及びビットＢＬ＿２の電圧は、接地電位ＧＮＤと同等の値であるとす
る。
このとき、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）は、オフ状
態になる。さらに、トランジスタ２１１（２，１）乃至トランジスタ２１１（２，ｊ）の
閾値電圧は、正の値になる。よって、容量素子２１３（２，１）乃至容量素子２１３（２
，ｊ）の第２の容量電極の電圧及びトランジスタ２１２（２，１）乃至トランジスタ２１
２（２，ｊ）のゲートの電圧は、一定期間保持される。
さらに、図２（Ｂ）における期間ｔ２３に示すように、ソース線ＳＬの電圧を電圧Ｖｒに
し、容量線ＣＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ
＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿１以外
の容量線ＣＬの電圧を電圧Ｖｈにする。電圧Ｖｒは、接地電位ＧＮＤ以上電圧Ｖｈ以下の
値の電圧である。
このとき、１行１列目のメモリセル２００（１，１）において、トランジスタ２１２（１
，１）のソース及びドレインの間の抵抗値は、トランジスタ２１２（１，１）のゲートの
電圧に応じた値になる。よって、トランジスタ２１２（１，１）のゲートの電圧に応じた
値の電圧がデータとしてビット線ＢＬ＿１を介して出力されることにより、メモリセル２
００（１，１）からデータが読み出される。
次に、図２（Ｂ）における期間ｔ２４に示すように、ソース線ＳＬの電圧を電圧Ｖｒにし
、容量線ＣＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、ワード線ＷＬ＿
１乃至ワード線ＷＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にし、容量線ＣＬ＿２以外の
容量線ＣＬの電圧を電圧Ｖｈにする。
このとき、２行２列目のメモリセル２００（２，２）において、トランジスタ２１２（２
，２）のソース及びドレインの間の抵抗値は、トランジスタ２１２（２，２）のゲートの
電圧に応じた値になる。よって、トランジスタ２１２（２，２）のゲートの電圧に応じた
値の電圧がデータとしてビット線ＢＬ＿１を介して出力されることにより、メモリセル２
００（２，２）からデータが読み出される。以上が図２（Ａ）に示すメモリセルアレイの
駆動方法例である。
次に、図２（Ａ）に示すメモリセルアレイにおけるメモリセル２００の構造例について、
図３を用いて説明する。図３（Ａ）は、上面図であり、図３（Ｂ）は、図３（Ａ）におけ
る線分Ａ−Ｂの断面図である。
図３（Ａ）及び図３（Ｂ）に示すメモリセルは、半導体層２５２ａと、半導体層２５２ｂ
と、絶縁層２５３と、導電層２５４と、絶縁層２５５と、半導体層２５６と、導電層２５
７ａと、導電層２５７ｂと、絶縁層２５８と、導電層２５９ａと、導電層２５９ｂと、絶
縁層２６０と、導電層２６１と、を含む。なお、本実施の形態の半導体記憶装置において
、必ずしも絶縁層２５５を設けなくてもよい。
半導体層２５２ａ及び半導体層２５２ｂは、絶縁層２５１を介して基板２５０の一平面に
設けられる。
基板２５０としては、上記実施の形態１に示す基板１５０に適用可能な基板を用いること
ができる。
絶縁層２５１としては、例えば酸化絶縁層を用いることができ、例えば酸化シリコン層又
は酸化窒化シリコン層などを用いることができる。また、上記酸化絶縁層がハロゲンを含
んでいてもよい。なお、絶縁層２５１に適用可能な材料の層を積層することにより絶縁層
２５１を構成することもできる。
半導体層２５２ａは、一対の不純物領域を有する。半導体層２５２ａは、一対の不純物領
域の間にチャネル形成領域が設けられる。不純物元素としては、Ｐ型の導電型を付与する
不純物元素が挙げられるが、これに限定されず、Ｎ型の導電型を付与する不純物元素を用
いてよい。また、半導体層２５２ａに不純物元素の濃度が異なる複数の不純物領域を設け
てもよい。このとき、相対的に不純物元素の濃度の低い領域を低濃度不純物領域という。
低濃度不純物領域を設けることにより局所的な電界の集中を抑制することができる。
半導体層２５２ａは、ソース線及び各メモリセルにおける出力トランジスタとしての機能
を有するトランジスタのチャネル形成層としての機能を有する。
半導体層２５２ｂは、半導体層２５２ａにおける不純物領域と同じ不純物元素を含む。半
導体層２５２ｂは、半導体層２５２ａと離間する。なお、半導体層２５２ｂは、導電型を
付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことがで
きる。
半導体層２５２ｂは、ゲート線ＢＧＬ及び各メモリセルにおける選択トランジスタとして
の機能を有するトランジスタの第２のゲートとしての機能を有する。
半導体層２５２ａ及び半導体層２５２ｂとしては、例えば上記実施の形態における半導体
層１５２ａ及び半導体層１５２ｂに適用可能な材料の層を用いることができる。
絶縁層２５３は、半導体層２５２ａ及び半導体層２５２ｂの上に設けられる。
絶縁層２５３は、各メモリセルにおける出力トランジスタとしての機能を有するトランジ
スタのゲート絶縁層としての機能を有する。
絶縁層２５３としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料
の層を用いることができる。また、絶縁層２５３に適用可能な材料の層の積層により絶縁
層２５３を構成することもできる。
導電層２５４は、絶縁層２５３を介して半導体層２５２ａ（チャネル形成領域を含む）に
重畳する。なお、導電層２５４の側面をテーパにしてもよい。導電層２５４の側面をテー
パにすることにより、上部の層を形成しやすくすることができる。
導電層２５４は、メモリセルにおける出力トランジスタとしての機能を有するトランジス
タのゲートとしての機能を有する。
導電層２５４としては、上記実施の形態１における導電層１５４に適用可能な材料の層を
用いることができる。また、導電層２５４に適用可能な材料の層の積層により、導電層２
５４を構成することもできる。
絶縁層２５５は、絶縁層２５３の上に設けられる。絶縁層２５５を設けることにより、例
えば導電層２５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層２５５としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料
の層を用いることができる。また、絶縁層２５５に適用可能な材料の層の積層により絶縁
層２５５を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸
化シリコン層の積層により絶縁層２５５を構成することができる。
半導体層２５６は、絶縁層２５３及び絶縁層２５５を介して半導体層２５２ｂに重畳する
。
半導体層２５６は、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのチャネル形成層としての機能を有する。
半導体層２５６としては、例えば上記実施の形態１における半導体層１５６に適用可能な
材料の層を用いることができる。
導電層２５７ａは、半導体層２５６に電気的に接続される。
導電層２５７ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのソース及びドレインの一方としての機能を有する。
導電層２５７ｂは、導電層２５４及び半導体層２５６に電気的に接続される。また、導電
層２５７ｂが導電層２５４に接する構造にすることにより、開口部を有する絶縁層の該開
口部を介して導電層２５７ｂが導電層２５４に電気的に接続される場合と比較してコンタ
クト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
導電層２５７ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有す
る容量素子の第２の容量電極としての機能を有する。
導電層２５７ａ及び導電層２５７ｂとしては、例えば上記実施の形態１における導電層１
５７ａ及び導電層１５７ｂに適用可能な材料の層を用いることができる。また、導電層１
５７ａ及び導電層１５７ｂに適用可能な材料の層の積層により、導電層２５７ａ及び導電
層２５７ｂを構成することもできる。
絶縁層２５８は、半導体層２５６、導電層２５７ａ、及び導電層２５７ｂの上に設けられ
る。
絶縁層２５８は、メモリセルにおける選択トランジスタとしての機能を有するトランジス
タのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘
電体層としての機能を有する。
絶縁層２５８としては、上記実施の形態１における絶縁層１５８に適用可能な材料の絶縁
層を用いることができる。また、絶縁層２５８に適用可能な材料の層の積層により絶縁層
２５８を構成することもできる。
導電層２５９ａは、絶縁層２５８を介して導電層２５７ｂに重畳する。
導電層２５９ａは、メモリセルにおける保持容量としての機能を有する容量素子の第１の
容量電極としての機能を有する。
導電層２５９ｂは、絶縁層２５８を介して半導体層２５６に重畳する。
導電層２５９ｂは、ワード線ＷＬ及びメモリセルにおける選択トランジスタとしての機能
を有するトランジスタの第１のゲートとしての機能を有する。
導電層２５９ａ及び導電層２５９ｂとしては、上記実施の形態１における導電層１５９に
適用可能な材料の層を用いることができる。また、導電層２５９ａ及び導電層２５９ｂに
適用可能な材料の層の積層により、導電層２５９ａ及び導電層２５９ｂを構成することも
できる。
絶縁層２６０は、絶縁層２５８、導電層２５９ａ、及び導電層２５９ｂの上に設けられる
。
絶縁層２６０としては、例えば絶縁層２５５に適用可能な材料の層を用いることができる
。また、絶縁層２６０に適用可能な材料の層の積層により絶縁層２６０を構成することも
できる。
導電層２６１は、絶縁層２５８、及び絶縁層２６０に設けられた開口部を介して導電層２
５７ａに接し、絶縁層２５３、絶縁層２５５、絶縁層２５８、及び絶縁層２６０に設けら
れた開口部を介して半導体層２５２ａにおける一対の不純物領域の一方に接する。
導電層２６１は、メモリセルにおけるビット線ＢＬとしての機能を有する。
導電層２６１としては、例えば導電層２５４に適用可能な材料の層を用いることができる
。また、導電層２６１に適用可能な材料の層の積層により導電層２６１を構成することも
できる。
また、導電層２６１の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部
を介して導電層２６１に電気的に接続された別の導電層を設けてもよい。
なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トラン
ジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることがで
きるように、第２のゲートに印加される電圧の値又は絶縁層２５５の膜厚が適宜設定され
る。
次に、図３に示すメモリセルの作製方法例について、図４乃至図７を用いて説明する。図
４乃至図７は、図３に示すメモリセルの作製方法例を示す断面図である。
まず、図４（Ａ）に示すように、基板２５０を準備し、基板２５０の一平面に絶縁層２５
１を形成し、絶縁層２５１を介して基板２５０の一平面に半導体層２４２を形成する。な
お、予め基板２５０の上に酸化絶縁層又は窒化絶縁層を形成してもよい。
基板２５０の一平面に絶縁層２５１及び半導体層２４２を形成する例について以下に説明
する。
例えば、基板２５０と、上面に絶縁層２５１を形成した半導体基板を準備する。
例えば、熱酸化法、ＣＶＤ法、又はスパッタリング法などにより、酸化物絶縁膜を形成す
ることにより、酸化物絶縁層を形成することができる。例えば、熱酸化法における熱酸化
処理により上記半導体基板の上に酸化シリコン膜を形成することにより酸化物絶縁層を形
成することができる。
さらに、半導体基板に電界で加速されたイオンでなるイオンビームを注入し、該半導体基
板の表面から一定の深さの領域に、脆化領域を形成する。なお、イオンの運動エネルギー
、イオンの質量と電荷、イオンの入射角などを調節することにより上記脆化領域の深さを
調節する。
例えば、イオンドーピング装置又はイオン注入装置を用いて上記半導体基板にイオンを注
入することができる。
また、注入するイオンとしては、例えば水素又はヘリウムの一つ又は複数を用いることが
できる。例えば、イオンドーピング装置を用いて水素イオンを注入する場合、注入するイ
オンにおいて、Ｈ３ ＋の比率を高くすることにより、イオン注入の効率を高めることがで
きる。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（よ
り好ましくは８０％以上）となるようにすることが好ましい。
さらに、半導体基板に設けられた絶縁層を介して基板２５０と半導体基板を貼り合わせる
。なお、基板２５０にも絶縁層を設けた場合には、半導体基板に設けられた絶縁層及び基
板２５０に設けられた絶縁層を介して基板２５０及び半導体基板を貼り合わせる。このと
き、基板２５０及び半導体基板の間に設けられた絶縁層が絶縁層２５１となる。
さらに、加熱処理を行い、脆化領域を劈開面として半導体基板を分離する。これにより、
絶縁層２５１を介して基板２５０の一平面に半導体層２４２を形成することができる。
なお、半導体層２４２の表面にレーザ光を照射することにより、半導体層２４２の表面の
平坦性を向上させることができる。
なお、半導体層２４２を形成後、半導体層２４２にＰ型又はＮ型の導電型を付与する不純
物元素を添加してもよい。Ｐ型又はＮ型の導電型を付与する不純物元素を半導体層２４２
に添加することにより、半導体層２４２を用いて作製されるトランジスタの閾値電圧の制
御が容易になる。
また、上記形成方法に限定されず、絶縁層２５１の上にＣＶＤ法を用いて多結晶、微結晶
、非晶質の半導体層を形成することにより、半導体層２４２を形成してもよい。
次に、図４（Ｂ）に示すように、半導体層２４２の一部をエッチングすることにより、互
いに離間する半導体層２４２ａ及び半導体層２４２ｂを形成する。
例えば、フォトリソグラフィ工程により層又は膜の一部の上にレジストマスクを形成し、
レジストマスクを用いて層又は膜の一部をエッチングすることができる。なお、この場合
、エッチング後にレジストマスクを除去する。
また、インクジェット法を用いてレジストマスクを形成してもよい。インクジェット法を
用いることにより、フォトマスクが不要になるため、製造コストを低減することができる
。また、透過率の異なる複数の領域を有する露光マスク（多階調マスクともいう）を用い
てレジストマスクを形成してもよい。多階調マスクを用いることにより、異なる厚さの領
域を有するレジストマスクを形成することができ、半導体記憶装置の作製に使用するレジ
ストマスクの数を低減することができる。
次に、図４（Ｃ）に示すように、半導体層２４２ａ及び半導体層２４２ｂの上に絶縁層２
５３を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層２５３に適用可能な材
料の膜を形成することにより絶縁層２５３を形成することができる。また、絶縁層２５３
に適用可能な材料の膜を積層させることにより絶縁層２５３を形成することもできる。ま
た、高密度プラズマＣＶＤ法（例えばμ波（例えば、周波数２．４５ＧＨｚのμ波）を用
いた高密度プラズマＣＶＤ法）を用いて絶縁層２５３を形成することにより、絶縁層２５
３を緻密にすることができ、絶縁層２５３の絶縁耐圧を向上させることができる。また、
熱処理（熱酸化処理や熱窒化処理など）又は高密度プラズマ処理により絶縁層２５３を形
成することができる。例えば、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、又はＸｅなどの希ガス、若しく
は酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて高密
度プラズマ処理を行うことができる。
なお、スパッタリングガスとして、例えば水素、水、水酸基、又は水素化物などの不純物
が除去された高純度ガスを用いることにより、形成される膜の上記不純物濃度を低減する
ことができる。
なお、スパッタリング法を用いて膜を形成する前に、スパッタリング装置の予備加熱室で
予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、水素、水分などの不
純物を脱離することができる。
また、スパッタリング法を用いて膜を形成する前に、例えばアルゴン、窒素、ヘリウム、
又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧
を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行って
もよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル
、ごみともいう）を除去することができる。
また、スパッタリング法を用いて膜を形成する場合、吸着型の真空ポンプなどを用いて、
膜を形成する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては
、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用い
ることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の
残留水分を除去することもできる。
なお、絶縁層２５３を形成した後に半導体層２４２ａ及び半導体層２４２ｂの一部にＰ型
又はＮ型の導電型を付与する不純物元素を添加してもよい。
次に、図４（Ｄ）に示すように、絶縁層２５３を介して少なくとも半導体層２４２ａの一
部の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電層
２５４を形成する。
例えば、スパッタリング法を用いて導電層２５４に適用可能な材料の膜を形成することに
より第１の導電膜を形成することができる。また、導電層２５４に適用可能な材料の膜を
積層させ、第１の導電膜を形成することもできる。
次に、図５（Ａ）に示すように、導電層２５４をマスクとしてＰ型又はＮ型の導電型を付
与する不純物元素を半導体層２４２ａ及び半導体層２４２ｂに添加することにより、半導
体層２４２ａにおける導電層２５４と重畳する部分にチャネル形成領域を形成し、それ以
外の部分に不純物領域を形成し、半導体層２４２ｂにおいて不純物領域を形成することに
より、半導体層２５２ａ及び半導体層２５２ｂを形成する。
次に、図５（Ｂ）に示すように、絶縁層２５３及び導電層２５４の上に第３の絶縁膜を形
成することにより絶縁層２５５を形成する。
例えば、絶縁層２５３及び導電層２５４の上に酸化窒化シリコン膜を形成し、該酸化窒化
シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコ
ン膜を形成することにより、絶縁層２５５を形成することができる。
次に、図５（Ｃ）に示すように、絶縁層２５５の一部を除去して導電層２５４の上面を露
出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層２５５
の一部を除去して導電層２５４の上面を露出させることができる。
例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成する
ことにより絶縁層２５３を形成する場合には、ＣＭＰ処理により窒化酸化シリコン膜の上
面を露出させ、さらに、ドライエッチングにより導電層２５４の上面を露出させてもよい
。
次に、図５（Ｄ）に示すように、絶縁層２５５の上に酸化物半導体膜を形成し、該酸化物
半導体膜の一部をエッチングすることにより半導体層２５６を形成する。
例えば、スパッタリング法を用いて半導体層２５６に適用可能な酸化物半導体材料の膜を
形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸
素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例え
ば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半
導体膜を形成することができる。
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１
［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成すること
ができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］
の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙など
が占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以
下、さらには９５％以上９９．９％であることが好ましい。相対密度の高い金属酸化物タ
ーゲットを用いることにより形成した酸化物半導体膜は、緻密な膜となる。
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板２５０を減圧状態
にし、基板２５０を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下に
加熱してもよい。基板２５０を加熱することにより、酸化物半導体膜の不純物濃度を低減
することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することが
できる。
次に、図６（Ａ）に示すように、導電層２５４、絶縁層２５５、及び半導体層２５６の上
に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層２５
７ａ及び導電層２５７ｂを形成する。
例えば、スパッタリング法などを用いて導電層２５７ａ及び導電層２５７ｂに適用可能な
材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層２５
７ａ及び導電層２５７ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形
成することもできる。
次に、図６（Ｂ）に示すように、半導体層２５６に接するように絶縁層２５８を形成する
。
なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の
導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層２５８を形成
した後に例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で
加熱処理を行ってよい。
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体
からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲ
ＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置又はＬＲＴＡ（
Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置などのＲＴＡ（Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置を用いることができる。ＬＲＴＡ装
置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボン
アークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（
電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温の
ガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱
処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよ
い。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。ま
た、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７
Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体
層２５６に酸素が供給され、半導体層２５６中の酸素欠乏に起因する欠陥を低減すること
ができる。
さらに、上記加熱処理とは別に、絶縁層２５８を形成した後に、不活性ガス雰囲気下、又
は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃
以上３５０℃以下）を行ってもよい。
また、絶縁層２５８形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有
するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成
後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２
．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン
注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。酸素ドーピン
グ処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減すること
ができる。例えば、酸素ドーピング処理を行い、絶縁層２５８を、化学量論的組成比より
酸素が多い状態にする。これにより、絶縁層中の過剰な酸素が半導体層２５６に供給され
やすくなる。よって、半導体層２５６中、又は絶縁層２５８と、半導体層２５６との界面
における酸素欠陥を低減することができるため、半導体層２５６のキャリア濃度をより低
減することができる。
例えば、絶縁層２５８として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸
素を供給し、酸化ガリウムの組成をＧａＯｘにすることができる。
また、絶縁層２５８として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に
酸素を供給し、酸化アルミニウムの組成をＡｌＯｘにすることができる。
また、絶縁層２５８として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを
含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸
化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程により、半導体層２５６から、水素、水、水酸基、又は水素化物（水素化合物
ともいう）などの不純物を排除し、且つ半導体層２５６に酸素を供給することにより、半
導体層２５６を高純度化させることができる。
次に、図６（Ｃ）に示すように、絶縁層２５８の上に第３の導電膜を形成し、第３の導電
膜の一部をエッチングすることにより導電層２５９ａ及び導電層２５９ｂを形成する。
例えば、スパッタリング法を用いて導電層２５９ａ及び導電層２５９ｂに適用可能な材料
の膜を形成することにより第３の導電膜を形成することができる。また、導電層２５９ａ
及び導電層２５９ｂに適用可能な材料の膜を積層させ、第３の導電膜を形成することもで
きる。
次に、図７（Ａ）に示すように、絶縁層２５８、導電層２５９ａ、及び導電層２５９ｂの
上に第５の絶縁膜を形成することにより絶縁層２６０を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層２６０に適用可能な材
料の膜を形成することにより第５の絶縁膜を形成することができる。
次に、図７（Ｂ）に示すように、絶縁層２５３、絶縁層２５５、絶縁層２５８、及び絶縁
層２６０の一部をエッチングすることにより、半導体層２５２ａに達する第１の開口部を
形成し、絶縁層２５８及び絶縁層２６０の一部をエッチングすることにより、導電層２５
７ａに達する第２の開口部を形成する。
次に、図７（Ｃ）に示すように、絶縁層２６０の上に、第１の開口部を介して半導体層２
５２ａにおける不純物領域に接するように、且つ第２の開口部を介して導電層２５７ａに
接するように第４の導電膜を形成することにより導電層２６１を形成する。
例えば、スパッタリング法などを用いて導電層２６１に適用可能な材料の膜を形成するこ
とにより第４の導電膜を形成することができる。また、導電層２６１に適用可能な材料の
膜を積層させることにより第４の導電膜を形成することもできる。以上が図３に示すメモ
リセルの作製方法例である。
図２乃至図７を用いて説明したように、本実施の形態における半導体記憶装置の一例は、
複数のメモリセルを具備するメモリセルアレイを具備する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トラ
ンジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備
える構成である。
さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネル
が形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となっ
た酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層
のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さ
らに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を
抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオ
フ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、チャネル幅１μｍあ
たりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりの
オフ電流を１０ｚＡ（１×１０−２０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ
電流を１ｚＡ（１×１０−２１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を
１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、
低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅１μｍあたりのオフ
電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが
好ましい。例えば、チャネルが形成される酸化物半導体層にナトリウムが含まれる場合、
チャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃ
ｍ３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下で
あることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含
まれる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１
０１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また
、例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形
成される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さら
には、１×１０１５／ｃｍ３以下であることが好ましい。例えば、ナトリウムは、酸化物
半導体層に接する絶縁層が酸化物である場合、酸化物絶縁層内に入り、トランジスタの特
性の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトラ
ンジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化
物半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因
するトランジスタの特性の劣化を抑制することができる。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択ト
ランジスタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジ
スタにおける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層とし
ての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成であ
る。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状
態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくするこ
とができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の
半導体記憶装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力するこ
とによりデータを書き込むことができるため、データの書き込み可能回数を増やすことが
できる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタ
のチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートと
しての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制
することができ、製造コストの増加を抑制することができる。
（実施の形態３）
本実施の形態では、上記実施の形態における半導体装置の一例として、ＮＡＮＤ型の半導
体記憶装置の例について説明する。
本実施の形態における半導体記憶装置の例は、Ｉ行（Ｉは２以上の自然数）Ｊ列（Ｊは自
然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレイを具備す
る。メモリセルは、上記実施の形態の半導体装置における記憶回路に相当する。
さらに、本実施の形態の半導体記憶装置におけるメモリセルアレイの例について、図８を
用いて説明する。
まず、本実施の形態の半導体記憶装置におけるメモリセルアレイの回路構成例について、
図８（Ａ）を用いて説明する。
図８（Ａ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上の
自然数）にマトリクス状に配列された複数のメモリセル３００と、ｉ本のワード線ＷＬ（
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃至容
量線ＣＬ＿ｉ）と、ｊ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｊ
）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線ＳＬ
と、選択線ＳＥＬ＿Ａと、選択線ＳＥＬ＿Ｂと、ｊ個のトランジスタ３０１（トランジス
タ３０１＿１乃至トランジスタ３０１＿ｊ）と、ｊ個のトランジスタ３０２（トランジス
タ３０２＿１乃至トランジスタ３０２＿ｊ）と、を具備する。なお、本実施の形態の半導
体記憶装置において、選択線ＳＥＬ＿Ａ、選択線ＳＥＬ＿Ｂ、ｉ個のトランジスタ３０１
、及びｉ個のトランジスタ３０２を必ずしも設けなくてもよい。
トランジスタ３０１＿Ｎ（Ｎはｊ以下の自然数）のソース及びドレインの一方は、ビット
線ＢＬ＿Ｎに接続され、トランジスタ３０１＿Ｎのゲートは、選択線ＳＥＬ＿Ａに接続さ
れる。
さらに、Ｍ（Ｍはｉ以下の自然数）行Ｎ列目のメモリセル３００（メモリセル３００（Ｍ
，Ｎ）ともいう）は、トランジスタ３１１（Ｍ，Ｎ）と、容量素子３１３（Ｍ，Ｎ）と、
トランジスタ３１２（Ｍ，Ｎ）と、を備える。
トランジスタ３１１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース、ドレイン
、第１のゲート、及び第２のゲートを有する。
トランジスタ３１１（Ｍ，Ｎ）の第１のゲートは、ワード線ＷＬ＿Ｍに接続され、トラン
ジスタ３１１（Ｍ，Ｎ）の第２のゲートは、ゲート線ＢＧＬ＿Ｎに接続される。
さらに、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００
（ｉ，１））において、トランジスタ３１１（１，Ｎ）のソース及びドレインの一方は、
ビット線ＢＬ＿Ｎに接続される。
また、Ｋ行目（Ｋは２以上ｉ−１以下の自然数）のメモリセル３００（メモリセル３００
（Ｋ，１）乃至メモリセル３００（Ｋ，ｊ））において、トランジスタ３１１のソース及
びドレインの一方は、Ｋ−１行目のメモリセル（メモリセル３００（Ｋ−１，１）乃至メ
モリセル３００（Ｋ−１，ｊ））におけるトランジスタ３１１のソース及びドレインの他
方に接続される。
また、ｉ行目のメモリセル３００（メモリセル３００（ｉ，１）乃至メモリセル３００（
ｉ，ｊ））において、トランジスタ３１１のソース及びドレインの一方は、ｉ−１行目の
メモリセル（メモリセル３００（ｉ−１，１）乃至メモリセル３００（ｉ−１，ｊ））に
おけるトランジスタ３１１のソース及びドレインの他方に接続される。
トランジスタ３１１（Ｍ，Ｎ）は、メモリセル３００（Ｍ，Ｎ）において選択トランジス
タとしての機能を有する。なお、本実施の形態の半導体記憶装置において、必ずしもトラ
ンジスタ３１１をＮチャネル型トランジスタにしなくてもよい。
トランジスタ３１１（Ｍ，Ｎ）としては、例えば上記実施の形態１におけるトランジスタ
１１１に適用可能な酸化物半導体層を含むトランジスタを用いることができる。
トランジスタ３１２（Ｍ，Ｎ）は、Ｎチャネル型トランジスタである。なお、本実施の形
態の半導体記憶装置において、必ずしもトランジスタ３１２をＮチャネル型トランジスタ
にしなくてもよい。
トランジスタ３１２（Ｍ，Ｎ）のゲートは、トランジスタ３１１（Ｍ，Ｎ）のソース及び
ドレインの他方に接続される。
さらに、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３００
（１，ｊ））において、トランジスタ３１２（１，Ｎ）のソース及びドレインの一方は、
トランジスタ３０１＿Ｎのソース及びドレインの他方に電気的に接続される。
また、Ｋ行目のメモリセル３００（メモリセル３００（Ｋ，１）乃至メモリセル３００（
Ｋ，ｊ））において、トランジスタ３１２のソース及びドレインの一方は、Ｋ−１行目の
メモリセル（メモリセル３００（Ｋ−１，１）乃至メモリセル３００（Ｋ−１，ｊ））に
おけるトランジスタ３１２のソース及びドレインの他方に接続される。
また、ｉ行目のメモリセル３００（メモリセル３００（ｉ，１）乃至メモリセル３００（
ｉ，ｊ））において、トランジスタ３１２のソース及びドレインの一方は、ｉ−１行目の
メモリセル（メモリセル３００（ｉ−１，１）乃至メモリセル３００（ｉ−１，ｊ））に
おけるトランジスタ３１２のソース及びドレインの他方に接続される。
トランジスタ３１２（Ｍ，Ｎ）は、メモリセル３００（Ｍ，Ｎ）において、出力トランジ
スタとしての機能を有する。
トランジスタ３１２（Ｍ，Ｎ）としては、上記実施の形態１の半導体装置におけるトラン
ジスタ１１２に適用可能な第１４族の半導体（シリコンなど）を含有する半導体層を含む
トランジスタを用いることができる。
容量素子３１３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子３
１３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ３１１（Ｍ，Ｎ）のソース及びドレイ
ンの他方に接続される。
容量素子３１３（Ｍ，Ｎ）は、保持容量としての機能を有する。
トランジスタ３０２＿Ｎのソース及びドレインの一方は、ｉ行目のメモリセル３００（メ
モリセル３００（ｉ，１）乃至メモリセル３００（ｉ，ｊ））におけるトランジスタ３１
２（ｉ，Ｎ）のソース及びドレインの他方に接続され、トランジスタ３０２＿Ｎのソース
及びドレインの他方は、ソース線ＳＬに接続される。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｊのそれぞれの電圧は、例えばゲート線駆動回
路を用いて制御される。
ゲート線駆動回路は、例えばダイオード及び容量素子を備える回路により構成される。こ
のとき、上記容量素子の第１の容量電極は、上記ダイオードのアノード及びゲート線ＢＧ
Ｌに電気的に接続される。
さらに、図８（Ａ）に示すメモリセルアレイの駆動方法例について、図８（Ｂ）を用いて
説明する。図８（Ｂ）は、図８（Ａ）に示すメモリセルアレイの駆動方法例を説明するた
めのタイミングチャートである。ここでは、一例として１行１列目のメモリセル３００（
１，１）と２行２列目のメモリセル３００（２，２）にデータを書き込み、その後書き込
まれたデータを読み出す場合について説明する。なお、図８（Ｂ）に示すタイミングチャ
ートの中で、電圧Ｖｈは、トランジスタ３１１の閾値電圧より大きい電圧である。
まず、図８（Ｂ）における期間ｔ３１に示すように、ワード線ＷＬ＿１及びワード線ＷＬ
＿２の電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ａの電圧を基準電位である接地電位ＧＮＤと
同等の値にし、選択線ＳＥＬ＿Ｂの電圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１
及びワード線ＷＬ＿２以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等の値にし、容量
線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にする。また、ソース
線ＳＬの電圧を接地電位ＧＮＤと同等の値にする。
このとき、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３０
０（１，ｊ））において、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，
ｊ）がオン状態になり、２行目のメモリセル３００（メモリセル３００（２，１）乃至メ
モリセル３００（２，ｊ））において、トランジスタ３１１（２，１）乃至トランジスタ
３１１（２，ｊ）がオン状態になる。
トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）及びトランジスタ３１
１（２，１）乃至トランジスタ３１１（２，ｊ）がオン状態のとき、トランジスタ３１１
（１，２）及びトランジスタ３１１（２，２）を介してビット線ＢＬ＿２からトランジス
タ３１２（２，２）のゲート及び容量素子３１３（２，２）の第２の容量電極にメモリデ
ータ信号が入力される。このとき、トランジスタ３１２（２，２）のゲート及び容量素子
３１３（２，２）の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等
の値になり、２行２列目のメモリセル３００（２，２）は、書き込み状態になる。ここで
は、一例としてビット線ＢＬ＿２の電圧が電圧Ｖｈであるとする。
２行２列目のメモリセル３００（２，２）を含む２行目のメモリセル３００にデータが書
き込まれた後、ワード線ＷＬ＿２の電圧を接地電位ＧＮＤと同等の値にする。このとき、
ワード線ＷＬ＿３乃至ワード線ＷＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値であり、容
量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値である。また、２
行目のゲート線ＢＧＬ＿２の電圧を電圧Ｖｌにする。
このとき、トランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）は、オフ状
態になる。さらに、トランジスタ３１１（２，１）乃至トランジスタ３１１（２，ｊ）の
閾値電圧は、正の値になる。よって、容量素子３１３（２，１）乃至容量素子３１３（２
，ｊ）の第２の容量電極の電圧及びトランジスタ３１２（２，１）乃至トランジスタ３１
２（２，ｊ）のゲートの電圧は、一定期間保持される。
次に、図８（Ｂ）における期間ｔ３２に示すように、ワード線ＷＬ＿１の電圧を電圧Ｖｈ
にする。このとき、ワード線ＷＬ＿１以外のワード線ＷＬの電圧を接地電位ＧＮＤと同等
の値にし、容量線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧を接地電位ＧＮＤと同等の値にする
。
このとき、１行目のメモリセル３００（メモリセル３００（１，１）乃至メモリセル３０
０（１，ｊ））において、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，
ｊ）がオン状態になる。
トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）がオン状態のとき、ト
ランジスタ３１１（１，１）を介してビット線ＢＬ＿１からトランジスタ３１２（１，１
）のゲート及び容量素子３１３（１，１）の第２の容量電極にメモリデータ信号が入力さ
れる。このとき、トランジスタ３１２（１，１）のゲート及び容量素子３１３（１，１）
の第２の容量電極の電圧は、入力されるメモリデータ信号の電圧と同等の値になり、１行
１列目のメモリセル３００（１，１）は、書き込み状態になる。ここでは、一例として１
行目のビット線ＢＬ＿１の電圧が電圧Ｖｈであるとする。
１行１列目のメモリセル３００（１，１）を含む１行目のメモリセル３００にデータが書
き込まれた後、ワード線ＷＬ＿１の電圧を接地電位ＧＮＤと同等の値にする。このとき、
ワード線ＷＬ＿１以外のワード線ＷＬの電圧は、接地電位ＧＮＤと同等の値であり、容量
線ＣＬ＿１乃至容量線ＣＬ＿ｉの電圧は、接地電位ＧＮＤと同等の値である。また、１行
目のゲート線ＢＧＬ＿１の電圧を電圧Ｖｌにする。
このとき、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）は、オフ状
態になる。さらに、トランジスタ３１１（１，１）乃至トランジスタ３１１（１，ｊ）の
閾値電圧は、正の値になる。よって、容量素子３１３（１，１）乃至容量素子３１３（１
，ｊ）の第２の容量電極の電圧及びトランジスタ３１２（１，１）乃至トランジスタ３１
２（１，ｊ）のゲートの電圧は、一定期間保持される。
さらに、図８（Ｂ）における期間ｔ３３に示すように、容量線ＣＬ＿１の電圧を接地電位
ＧＮＤと同等の値にし、選択線ＳＥＬ＿Ａの電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ｂの電
圧を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電
位ＧＮＤと同等の値にし、容量線ＣＬ＿１以外の容量線ＣＬの電圧を電圧Ｖｈにする。ま
た、ソース線ＳＬの電圧は、接地電位ＧＮＤと同等の値である。なお、期間ｔ３３の前に
ビット線ＢＬ＿１の電圧を電圧Ｖｈにしておく。
このとき、メモリセル３００（１，１）乃至メモリセル３００（ｉ，１）において、トラ
ンジスタ３１２のソース及びドレインの間の抵抗値は、トランジスタ３１２のゲートの電
圧に応じた値になる。さらに、メモリセル３００（１，１）乃至メモリセル３００（ｉ，
１）において、トランジスタ３１２がオン状態になると、ビット線ＢＬ＿１の電圧が接地
電位ＧＮＤと同等の値になり、ビット線ＢＬ＿１の電圧がデータとして出力され、データ
が読み出される。
次に、図８（Ｂ）における期間ｔ３４に示すように、容量線ＣＬ＿２の電圧を接地電位Ｇ
ＮＤと同等の値にし、選択線ＳＥＬ＿Ａの電圧を電圧Ｖｈにし、選択線ＳＥＬ＿Ｂの電圧
を電圧Ｖｈにする。このとき、ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉの電圧を接地電位
ＧＮＤと同等の値にし、容量線ＣＬ＿２以外の容量線ＣＬの電圧を電圧Ｖｈにする。また
、ソース線ＳＬの電圧は、接地電位ＧＮＤと同等の値である。なお、期間ｔ３４の前にビ
ット線ＢＬ＿２の電圧を電圧Ｖｈにしておく。
このとき、メモリセル３００（１，２）乃至メモリセル３００（ｉ，２）において、トラ
ンジスタ３１２のソース及びドレインの間の抵抗値は、トランジスタ３１２のゲートの電
圧に応じた値になる。さらに、メモリセル３００（１，２）乃至メモリセル３００（ｉ，
２）において、トランジスタ３１２がオン状態になると、ビット線ＢＬ＿２の電圧が接地
電位ＧＮＤと同等の値になり、ビット線ＢＬ＿２の電圧がデータとして出力され、データ
が読み出される。以上が図８（Ａ）に示すメモリセルアレイの駆動方法例である。
次に、図８（Ａ）に示すメモリセルアレイにおけるメモリセル３００の構造例について、
図９を用いて説明する。図９は、本実施の形態の半導体記憶装置におけるメモリセルの構
造例を示す図であり、図９（Ａ）は、上面図であり、図９（Ｂ）は、図９（Ａ）における
線分Ｃ−Ｄの断面図である。なお、図９では、２つのメモリセルの構造例を示している。
図９（Ａ）及び図９（Ｂ）に示すメモリセルは、半導体層３５２ａと、半導体層３５２ｂ
と、絶縁層３５３と、導電層３５４と、絶縁層３５５と、半導体層３５６と、導電層３５
７ａと、導電層３５７ｂと、絶縁層３５８と、導電層３５９ａと、導電層３５９ｂと、絶
縁層３６０と、導電層３６１と、を含む。なお、本実施の形態の半導体記憶装置において
、必ずしも絶縁層３５５を設けなくてもよい。
半導体層３５２ａ及び半導体層３５２ｂは、絶縁層３５１を介して基板３５０の一平面に
設けられる。
基板３５０としては、上記実施の形態１に示す基板１５０に適用可能な基板を用いること
ができる。
絶縁層３５１としては、上記実施の形態２に示す絶縁層２５１に適用可能な材料の層を用
いることができる。なお、絶縁層３５１に適用可能な材料の層を積層することにより絶縁
層３５１を構成することもできる。
半導体層３５２ａは、一対の不純物領域を有する。半導体層３５２ａは、一対の不純物領
域の間にチャネル形成領域が設けられる。また、半導体層３５２ａに不純物元素の濃度が
異なる複数の不純物領域を設けてもよい。
さらに、同じ行に配置されるメモリセルにおいて、半導体層３５２ａは、同じ層である。
半導体層３５２ａは、ソース線及び各メモリセルにおける出力トランジスタとしての機能
を有するトランジスタのチャネル形成層としての機能を有する。
半導体層３５２ｂは、半導体層３５２ａにおける不純物領域と同じ不純物元素を含む。半
導体層３５２ｂは、半導体層３５２ａと離間する。なお、半導体層３５２ｂは、導電型を
付与する不純物元素を導電層として機能できる程度に含むため、導電層とみなすことがで
きる。
半導体層３５２ｂは、ゲート線ＢＧＬ及び各メモリセルにおける選択トランジスタとして
の機能を有するトランジスタの第２のゲートとしての機能を有する。
半導体層３５２ａ及び半導体層３５２ｂとしては、例えば上記実施の形態１における半導
体層１５２ａ及び半導体層１５２ｂに適用可能な材料の層を用いることができる。
絶縁層３５３は、半導体層３５２ａ及び半導体層３５２ｂの上に設けられる。
絶縁層３５３は、各メモリセルにおける出力トランジスタとしての機能を有するトランジ
スタのゲート絶縁層としての機能を有する。
絶縁層３５３としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料
の層を用いることができる。また、絶縁層１５１に適用可能な材料の層の積層により絶縁
層３５３を構成することもできる。
導電層３５４は、絶縁層３５３を介して半導体層３５２ａ（チャネル形成領域を含む）に
重畳する。なお、導電層３５４の側面をテーパにしてもよい。導電層３５４の側面をテー
パにすることにより、上部の層を形成しやすくすることができる。
導電層３５４は、メモリセルにおける出力トランジスタとしての機能を有するトランジス
タのゲートとしての機能を有する。
導電層３５４としては、上記実施の形態１における導電層１５４に適用可能な材料の層を
用いることができる。また、導電層３５４に適用可能な材料の層の積層により、導電層３
５４を構成することもできる。
絶縁層３５５は、絶縁層３５３の上に設けられる。絶縁層３５５を設けることにより、例
えば導電層３５４による段差を平坦化することができ、上部への層の形成が容易になる。
絶縁層３５５としては、例えば上記実施の形態１における絶縁層１５１に適用可能な材料
の層を用いることができる。また、絶縁層３５５に適用可能な材料の層の積層により絶縁
層３５５を構成してもよい。例えば、酸化窒化シリコン層、窒化酸化シリコン層、及び酸
化シリコン層の積層により絶縁層３５５を構成することができる。
半導体層３５６は、絶縁層３５３及び絶縁層３５５を介して半導体層３５２ｂに重畳する
。
半導体層３５６は、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのチャネル形成層としての機能を有する。
半導体層３５６としては、例えば上記実施の形態１における半導体層１５６に適用可能な
材料の層を用いることができる。
導電層３５７ａは、半導体層３５６に電気的に接続される。
さらに、同じ列に配置されるメモリセルにおいて、ｋ行目（ｋは２以上Ｉ以下の自然数）
のメモリセルの導電層３５７ａは、ｋ−１行目のメモリセルの半導体層３５６に電気的に
接続される。これにより、配線数を少なくすることができるため、半導体記憶装置の面積
を小さくすることができる。なお、本実施の形態の半導体記憶装置において、必ずしもこ
れに限定されない。
導電層３５７ａは、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのソース及びドレインの一方としての機能を有する。
導電層３５７ｂは、導電層３５４及び半導体層３５６に電気的に接続される。また、導電
層３５７ｂが導電層３５４に接する構造にすることにより、開口部を有する絶縁層の開口
部を介して導電層３５７ｂが導電層３５４に電気的に接続される場合と比較してコンタク
ト面積を大きくすることができるため、コンタクト抵抗を低減することができる。
導電層３５７ｂは、メモリセルにおける選択トランジスタとしての機能を有するトランジ
スタのソース及びドレインの他方、及びメモリセルにおける保持容量としての機能を有す
る容量素子の第２の容量電極としての機能を有する。
導電層３５７ａ及び導電層３５７ｂとしては、例えば上記実施の形態１における導電層１
５７ａ及び導電層１５７ｂに適用可能な材料の層を用いることができる。また、導電層３
５７ａ及び導電層３５７ｂに適用可能な材料の層の積層により、導電層３５７ａ及び導電
層３５７ｂを構成することもできる。
絶縁層３５８は、半導体層３５６、導電層３５７ａ、及び導電層３５７ｂの上に設けられ
る。
絶縁層３５８は、メモリセルにおける選択トランジスタとしての機能を有するトランジス
タのゲート絶縁層、及びメモリセルにおける保持容量としての機能を有する容量素子の誘
電体層としての機能を有する。
絶縁層３５８としては、上記実施の形態１における絶縁層１５８に適用可能な材料の絶縁
層を用いることができる。また、絶縁層１５８に適用可能な材料の層の積層により絶縁層
３５８を構成することもできる。
導電層３５９ａは、絶縁層３５８を介して導電層３５７ａに重畳する。
導電層３５９ａは、メモリセルにおける保持容量としての機能を有する容量素子の第１の
容量電極としての機能を有する。
導電層３５９ｂは、絶縁層３５８を介して半導体層３５６に重畳する。
導電層３５９ｂは、ワード線ＷＬ及びメモリセルにおける選択トランジスタとしての機能
を有するトランジスタの第１のゲートとしての機能を有する。
導電層３５９ａ及び導電層３５９ｂとしては、上記実施の形態１における導電層１５９に
適用可能な材料の層を用いることができる。また、導電層３５９ａ及び導電層３５９ｂに
適用可能な材料の層の積層により、導電層３５９ａ及び導電層３５９ｂを構成することも
できる。
絶縁層３６０は、絶縁層３５８、導電層３５９ａ、及び導電層３５９ｂの上に設けられる
。
絶縁層３６０としては、例えば絶縁層３５５に適用可能な材料の層を用いることができる
。また、絶縁層３６０に適用可能な材料の層の積層により絶縁層３６０を構成することも
できる。
導電層３６１は、絶縁層３５８、及び絶縁層３６０に設けられた開口部を介して導電層３
５７ｂに接し、絶縁層３５３、絶縁層３５５、絶縁層３５８、及び絶縁層３６０に設けら
れた開口部を介して半導体層３５２ａにおける不純物領域に接する。
導電層３６１は、メモリセルにおけるビット線としての機能を有する。
導電層３６１としては、例えば導電層３５４に適用可能な材料の層を用いることができる
。また、導電層３６１に適用可能な材料の層の積層により導電層３６１を構成することも
できる。
また、導電層３６１の上に絶縁層を設け、該絶縁層の上に、該絶縁層に設けられた開口部
を介して導電層３６１に電気的に接続された別の導電層を設けてもよい。
なお、本実施の形態の半導体記憶装置におけるメモリセルでは、必要に応じて選択トラン
ジスタとしての機能を有するトランジスタの閾値電圧を所望の値にシフトさせることがで
きるように、第２のゲートに印加される電圧の値又は絶縁層３５５の膜厚が適宜設定され
る。
次に、図９に示すメモリセルの作製方法例について、図１０乃至図１３を用いて説明する
。図１０乃至図１３は、図９に示すメモリセルの作製方法例を示す断面図である。
まず、図１０（Ａ）に示すように、基板３５０を準備し、基板３５０の一平面に絶縁層３
５１を形成し、絶縁層３５１を介して基板３５０の一平面に半導体層３４２を形成する。
なお、予め基板３５０の上に酸化絶縁層又は窒化絶縁層を形成してもよい。
例えば、上記実施の形態２における基板２５０の一平面に絶縁層２５１及び半導体層２４
２を形成する例と同じ方法で基板３５０の上に絶縁層３５１及び半導体層３４２を形成す
ることができる。
なお、半導体層３４２を形成後、半導体層３４２にＰ型又はＮ型の導電型を付与する不純
物元素を添加してもよい。Ｐ型又はＮ型の導電型を付与する不純物元素を半導体層３４２
に添加することにより、半導体層３４２を用いて作製されるトランジスタの閾値電圧の制
御が容易になる。
また、上記形成方法に限定されず、絶縁層３５１の上にＣＶＤ法を用いて多結晶、微結晶
、非晶質の半導体層を形成することにより、半導体層３４２を形成してもよい。
次に、図１０（Ｂ）に示すように、半導体層３４２の一部をエッチングすることにより、
互いに離間する半導体層３４２ａ及び半導体層３４２ｂを形成する。
次に、図１０（Ｃ）に示すように、半導体層３４２ａ及び半導体層３４２ｂの上に絶縁層
３５３を形成する。
例えば、絶縁層２５３に適用可能な膜と同じ方法で絶縁層３５３に適用可能な材料の膜を
形成することにより絶縁層３５３を形成することができる。また、絶縁層３５３に適用可
能な材料の膜を積層させることにより絶縁層３５３を形成することもできる。
なお、絶縁層３５３を形成した後に半導体層３４２ａ及び半導体層３４２ｂの一部にＰ型
又はＮ型の導電型を付与する不純物元素を添加してもよい。
次に、図１０（Ｄ）に示すように、絶縁層３５３を介して少なくとも半導体層３４２ａの
一部の上に第１の導電膜を形成し、第１の導電膜の一部をエッチングすることにより導電
層３５４を形成する。
例えば、スパッタリング法を用いて導電層３５４に適用可能な材料の膜を形成することに
より第１の導電膜を形成することができる。また、第１の導電膜に適用可能な材料の膜を
積層させ、第１の導電膜を形成することもできる。
次に、図１１（Ａ）に示すように、導電層３５４をマスクとしてＰ型又はＮ型の導電型を
付与する不純物元素を半導体層３４２ａ及び半導体層３４２ｂに添加することにより、半
導体層３４２ａにおける導電層３５４と重畳する部分にチャネル形成領域を形成し、それ
以外の部分に不純物領域を形成し、半導体層３４２ｂにおいて不純物領域を形成すること
により、半導体層３５２ａ及び半導体層３５２ｂを形成する。
次に、図１１（Ｂ）に示すように、絶縁層３５３及び導電層３５４の上に第３の絶縁膜を
形成することにより絶縁層３５５を形成する。
例えば、絶縁層３５３及び導電層３５４の上に酸化窒化シリコン膜を形成し、該酸化窒化
シリコン膜の上に窒化酸化シリコン膜を形成し、該窒化酸化シリコン膜の上に酸化シリコ
ン膜を形成することにより、絶縁層３５５を形成することができる。
次に、図１１（Ｃ）に示すように、絶縁層３５５の一部を除去して導電層３５４の上面を
露出させる。
例えば、ＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより絶縁層３５５
の一部を除去して導電層３５４の上面を露出させることができる。
例えば、酸化窒化シリコン膜、窒化酸化シリコン膜、及び酸化シリコン膜を順に形成する
ことにより絶縁層３５３を形成する場合には、ＣＭＰ処理により窒化酸化シリコン膜の上
面を露出させ、さらに、ドライエッチングにより導電層３５４の上面を露出させてもよい
。
次に、図１２（Ａ）に示すように、絶縁層３５５の上に酸化物半導体膜を形成し、該酸化
物半導体膜の一部をエッチングすることにより半導体層３５６を形成する。
例えば、スパッタリング法を用いて半導体層３５６に適用可能な酸化物半導体材料の膜を
形成することにより酸化物半導体膜を形成することができる。なお、希ガス雰囲気下、酸
素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を形成してもよい。例え
ば、酸素のみの雰囲気下で酸化物半導体膜を形成することにより、結晶性の高い酸化物半
導体膜を形成することができる。
また、スパッタリングターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１
［ｍｏｌ数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成すること
ができる。また、例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］
の組成比である酸化物ターゲットを用いて酸化物半導体膜を形成してもよい。
また、作製される酸化物ターゲットのうち、全体の体積に対して全体の体積から空隙など
が占める空間を除いた部分の体積の割合（相対密度ともいう）は、９０％以上１００％以
下、さらには９５％以上９９．９％であることが好ましい。
また、スパッタリング法を用いて酸化物半導体膜を形成する際に、基板３５０を減圧状態
にし、基板３５０を１００℃以上６００℃以下、好ましくは３００℃以上４００℃以下に
加熱してもよい。基板３５０を加熱することにより、酸化物半導体膜の不純物濃度を低減
することができ、また、スパッタリング法による酸化物半導体膜の損傷を軽減することが
できる。
次に、図１２（Ｂ）に示すように、導電層３５４、絶縁層３５５、及び半導体層３５６の
上に第２の導電膜を形成し、第２の導電膜の一部をエッチングすることにより、導電層３
５７ａ及び導電層３５７ｂを形成する。
例えば、スパッタリング法などを用いて導電層３５７ａ及び導電層３５７ｂに適用可能な
材料の膜を形成することにより第２の導電膜を形成することができる。また、導電層３５
７ａ及び導電層３５７ｂに適用可能な材料の膜を積層させることにより第２の導電膜を形
成することもできる。
次に、図１２（Ｃ）に示すように、半導体層３５６に接するように絶縁層３５８を形成す
る。
なお、酸化物半導体膜を形成した後、酸化物半導体膜の一部をエッチングした後、第２の
導電膜を形成した後、第２の導電膜の一部をエッチングした後、又は絶縁層３５８を形成
した後に例えば４００℃以上７５０℃以下、又は４００℃以上基板の歪み点未満の温度で
加熱処理を行ってよい。
なお、上記加熱処理を行う加熱処理装置としては、上記実施の形態２における作製方法に
適用可能な加熱処理装置を用いることができる。
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温
する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又
は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよ
い。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。ま
た、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７
Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは
０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体
層３５６に酸素が供給され、半導体層３５６中の酸素欠乏に起因する欠陥を低減すること
ができる。
さらに、上記加熱処理とは別に、絶縁層３５８を形成した後に、不活性ガス雰囲気下、又
は酸素ガス雰囲気下で加熱処理（好ましくは３００℃以上４００℃以下、例えば３００℃
以上３５０℃以下）を行ってもよい。
また、絶縁層３５８形成後、酸化物半導体膜形成後、選択トランジスタとしての機能を有
するトランジスタのソース又はドレインとしての機能を有する導電層形成後、絶縁層形成
後、又は加熱処理後に酸素プラズマによる酸素ドーピング処理を行ってもよい。例えば２
．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン
注入法又はイオンドーピングを用いて酸素ドーピング処理を行ってもよい。
例えば、絶縁層３５８として、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸
素を供給し、酸化ガリウムの組成をＧａＯｘにすることができる。
また、絶縁層３５８として、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に
酸素を供給し、酸化アルミニウムの組成をＡｌＯｘにすることができる。
また、絶縁層３５８として、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを
含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸
化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
以上の工程により、半導体層３５６から、水素、水、水酸基、又は水素化物（水素化合物
ともいう）などの不純物を排除し、且つ半導体層３５６に酸素を供給することにより、半
導体層３５６を高純度化させることができる。
次に、図１３（Ａ）に示すように、絶縁層３５８の上に第３の導電膜を形成し、第３の導
電膜の一部をエッチングすることにより導電層３５９ａ及び導電層３５９ｂを形成する。
例えば、スパッタリング法を用いて導電層３５９ａ及び導電層３５９ｂに適用可能な材料
の膜を形成することにより第３の導電膜を形成することができる。また、導電層３５９ａ
及び導電層３５９ｂに適用可能な材料の膜を積層させ、第３の導電膜を形成することもで
きる。
次に、図１３（Ｂ）に示すように、絶縁層３５８、導電層３５９ａ、及び導電層３５９ｂ
の上に第５の絶縁膜を形成することにより絶縁層３６０を形成する。
例えば、スパッタリング法やプラズマＣＶＤ法などを用いて絶縁層３６０に適用可能な材
料の膜を形成することにより第５の絶縁膜を形成することができる。
次に、図１３（Ｃ）に示すように、絶縁層３６０の上に導電層３６１を形成する。このと
き、導電層３６１と、同じ列の１行目のメモリセルの半導体層３５２ａにおける不純物領
域に接するように、開口部を設けておく。
例えば、スパッタリング法などを用いて導電層３６１に適用可能な材料の膜を形成するこ
とにより第４の導電膜を形成することができる。また、導電層３６１に適用可能な材料の
膜を積層させることにより第４の導電膜を形成することもできる。以上が図９に示すメモ
リセルの作製方法例である。
図８乃至図１３を用いて説明したように、本実施の形態における半導体記憶装置の一例は
、複数のメモリセルを具備するメモリセルアレイを具備する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、電界効果トラ
ンジスタである選択トランジスタ及び出力トランジスタと、保持容量と、を少なくとも備
える構成である。
さらに、選択トランジスタは、チャネルが形成される酸化物半導体層を含み、該チャネル
が形成される酸化物半導体層は、高純度化させることによりＩ型又は実質的にＩ型となっ
た酸化物半導体層である。酸化物半導体層を高純度化させることにより、酸化物半導体層
のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さ
らに好ましくは１×１０１１／ｃｍ３未満にすることができ、温度変化による特性変化を
抑制することができる。また、上記構造にすることにより、チャネル幅１μｍあたりのオ
フ電流を１０ａＡ（１×１０−１７Ａ）以下にすること、さらには、チャネル幅１μｍあ
たりのオフ電流を１ａＡ（１×１０−１８Ａ）以下、さらにはチャネル幅１μｍあたりの
オフ電流を１０ｚＡ（１×１０−３０Ａ）以下、さらにはチャネル幅１μｍあたりのオフ
電流を１ｚＡ（１×１０−３１Ａ）以下、さらにはチャネル幅１μｍあたりのオフ電流を
１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、
低ければ低いほどよいが、本実施の形態のトランジスタのチャネル幅１μｍあたりのオフ
電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
また、チャネルが形成される酸化物半導体層に含まれるアルカリ金属の濃度は低いことが
好ましい。例えばチャネルが形成される酸化物半導体層にナトリウムが含まれる場合、チ
ャネルが形成される酸化物半導体層に含まれるナトリウムの濃度は、５×１０１６／ｃｍ
３以下、さらには、１×１０１６／ｃｍ３以下、さらには１×１０１５／ｃｍ３以下であ
ることが好ましい。また、例えばチャネルが形成される酸化物半導体層にリチウムが含ま
れる場合、チャネルが形成される酸化物半導体層に含まれるリチウムの濃度は、５×１０
１５／ｃｍ３以下、さらには、１×１０１５／ｃｍ３以下であることが好ましい。また、
例えばチャネルが形成される酸化物半導体層にカリウムが含まれる場合、チャネルが形成
される酸化物半導体層に含まれるカリウムの濃度は、５×１０１５／ｃｍ３以下、さらに
は、１×１０１５／ｃｍ３以下であることが好ましい。例えば、酸化物半導体層に接する
絶縁層が酸化物である場合、ナトリウムは、酸化物絶縁層内に入り、トランジスタの特性
の劣化（例えば閾値電圧のシフト、移動度の低下など）が起こる。さらに、複数のトラン
ジスタ間における特性のばらつきの原因にもなる。よって、チャネルが形成される酸化物
半導体層に含まれるアルカリ金属の濃度を少なくすることにより、アルカリ金属に起因す
るトランジスタの特性の劣化を抑制することができる。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルにおいて、選択ト
ランジスタは、第１のゲートと、第２のゲートと、を有する構成である。
さらに、本実施の形態における半導体記憶装置の一例の上記メモリセルは、選択トランジ
スタにおける第２のゲートとしての機能を有し、出力トランジスタのチャネル形成層とし
ての機能を有する半導体層と離間し、該半導体層と同じ材料である導電層を含む構成であ
る。
上記構成にすることにより、必要に応じて選択トランジスタの閾値電圧を調整し、オフ状
態における選択トランジスタのソース及びドレインの間に流れる電流を極力小さくするこ
とができる。よって、メモリセルにおけるデータの保持期間を長くすることができる。
また、上記構成にすることにより、データの書き込み及び読み出しに必要な電圧を従来の
半導体記憶装置より低くすることができるため、消費電力を低減することができる。
また、上記構成にすることにより、出力トランジスタのゲートにデータ信号を入力するこ
とによりデータを書き込むことができるため、データの書き込み可能回数を増やすことが
できる。
また、上記構成にすることにより、同一工程で同一の材料の層を用いて出力トランジスタ
のチャネル形成層としての機能を有する半導体層と、選択トランジスタの第２のゲートと
しての機能を有する導電層を同時に形成することができるため、作製工程数の増加を抑制
することができ、製造コストの増加を抑制することができる。
（実施の形態４）
本実施の形態では、上記実施の形態の半導体記憶装置におけるゲート線駆動回路の構成例
について説明する。
本実施の形態におけるゲート線駆動回路の回路構成例について、図１４を用いて説明する
。
図１４に示すゲート線駆動回路は、ｓ段（ｓは２以上ｉ以下の自然数）の単位ゲート線駆
動回路を有する。
ｚ段目（ｚは２以上ｓ以下の自然数）の単位ゲート線駆動回路は、トランジスタ５１１＿
ｚと、容量素子５１２＿ｚと、を備える。
トランジスタ５１１＿ｚのソース及びドレインの一方には、電圧ＶＣが選択的に入力され
、トランジスタ５１１＿ｚのソース及びドレインの他方は、トランジスタ５１１＿ｚのゲ
ートに接続される。
トランジスタ５１１＿ｚは、ダイオードとしての機能を有する。このとき、トランジスタ
５１１＿ｚのソース及びドレインの一方がカソードであり、ソース及びドレインの他方が
アノードである。
なお、トランジスタ５１１＿ｚとして、第１のゲート及び第２のゲートを有するトランジ
スタを用いることもできる。この場合、トランジスタ５１１＿ｚのソース及びドレインの
他方は、トランジスタ５１１＿ｚの第１のゲート及び第２のゲートに接続される。
容量素子５１２＿ｚの第１の容量電極は、トランジスタ５１１＿ｚのソース及びドレイン
の他方に接続され、容量素子５１２＿ｚの第２の容量電極には、接地電位ＧＮＤが入力さ
れる。
さらに、単位ゲート線駆動回路において、トランジスタ５１１＿ｚのソース及びドレイン
の他方は、Ｉ本のゲート線ＢＧＬのうち、互いに異なるゲート線ＢＧＬに電気的に接続さ
れる。例えば、１段目の単位ゲート線駆動回路において、トランジスタ５１１＿１のソー
ス及びドレインの他方は、１行目のゲート線ＢＧＬ＿１乃至ｐ行目（ｐは３以上ｉ−２以
下の自然数）のゲート線ＢＧＬ＿ｐに接続され、ｓ段目の単位ゲート線駆動回路において
、トランジスタ５１１＿ｓのソース及びドレインの他方は、ｐ（ｓ−１）＋１行目のゲー
ト線ＢＧＬ＿ｐ（ｓ−１）＋１乃至ｉ行目のゲート線ＢＧＬ＿ｉに接続される。
接続されるゲート線ＢＧＬの電圧が電圧ＶＣより一定以上高い場合、該ゲート線ＢＧＬか
らトランジスタ５１１＿ｚのソース及びドレインを介して電流が流れる。そのため、上記
ゲート線ＢＧＬの電圧は、電圧ＶＣよりトランジスタ５１１＿ｚの閾値電圧分だけ高い電
圧に設定される。ゲート線ＢＧＬの電圧を、メモリセルの選択トランジスタのソースの電
圧より十分低くなるように設定できれば、選択トランジスタの閾値電圧は高い方にシフト
する。従って、メモリセルの保持特性を向上させることができる。
なお、ゲート線駆動回路への電圧ＶＣの供給を停止し、ゲート線ＢＧＬの電圧が電圧ＶＣ
より低くなった場合は、トランジスタ５１１＿ｚには逆方向バイアスの電圧がかかるため
、トランジスタ５１１＿ｚに流れる電流はオフ電流のみになる。このオフ電流によって容
量素子５１２＿ｚは充電され、時間の経過と共にゲート線ＢＧＬの電圧が上昇する。その
後、メモリセルにおける選択トランジスタの電圧Ｖｇｓが小さくなるため、トランジスタ
の閾値電圧をシフトさせることができなくなる。しかし、容量素子５１２＿ｚは、セルア
レイの外部に配置することができるので、メモリセル内の保持容量に比べて容量値を大き
くすることができる。よって、一定期間、トランジスタ５１１＿１のソース及びドレイン
の一方に電圧ＶＣの供給を停止しても各メモリセルに書き込んだデータを保持することが
できる。
図１４を用いて説明したように、本実施の形態におけるゲート線駆動回路の一例は、複数
段の単位ゲート線駆動回路を備え、複数段の単位ゲート線駆動回路のそれぞれは、ダイオ
ード接続されたトランジスタと、容量素子と、を備える構成である。上記構成にすること
により、ゲート線駆動回路への電圧の供給を一時停止させた場合であっても、ゲート線Ｂ
ＧＬの電圧を一定期間保持することができる。
（実施の形態５）
本実施の形態では、半導体記憶装置の構成例について説明する。
本実施の形態における半導体記憶装置の構成例について、図１５を用いて説明する。図１
５は、本実施の形態における半導体記憶装置の構成例を示すブロック図である。
図１５に示す半導体記憶装置は、複数のメモリセル（ＭＣともいう）８１１を具備するメ
モリセルアレイ（ＭＣＡともいう）８１２と、第１の駆動回路（ＩＤＲＶともいう）８１
３＿１と、第２の駆動回路（ＪＤＲＶともいう）８１３＿２と、駆動制御回路（ＤＣＴＬ
ともいう）８１３＿３と、を具備する。
メモリセルアレイの構成としては、上記実施の形態２に示すメモリセルアレイの構成を適
用することができる。
第１の駆動回路８１３＿１には、行アドレス信号が入力される。第１の駆動回路８１３＿
１は、入力された行アドレス信号に従ってワード線ＷＬを選択し、選択したワード線ＷＬ
の電圧を設定する機能を有する。第１の駆動回路８１３＿１は、例えばデコーダを用いて
構成される。デコーダは、入力された行アドレス信号に従ってワード線ＷＬを選択する機
能を有する。なお、本実施の形態の半導体記憶装置を、複数の第１の駆動回路８１３＿１
を具備する構成にしてもよい。
第２の駆動回路８１３＿２には、メモリデータ信号及び列アドレス信号が入力される。第
２の駆動回路８１３＿２は、ビット線ＢＬの電圧を設定する機能を有する。また、第２の
駆動回路８１３＿２は、読み出し信号に従って、容量線ＣＬの電圧を設定し、メモリセル
８１１に記憶されたデータを選択的に読み出す機能を有する。第２の駆動回路８１３＿２
は、例えばデコーダ、複数のアナログスイッチ、読み出し信号出力回路、及び読み出し回
路を用いて構成される。デコーダは、ビット線ＢＬを選択する機能を有し、複数のアナロ
グスイッチは、デコーダから入力される信号に応じてメモリデータ信号を出力するか否か
を制御する機能を有し、読み出し信号出力回路は、読み出し信号を生成して出力する機能
を有し、読み出し回路は、読み出し信号により選択したメモリセル８１１に記憶されたデ
ータを読み出す機能を有する。
駆動制御回路８１３＿３には、書き込み制御信号、読み出し制御信号、及びアドレス信号
が入力される。駆動制御回路８１３＿３は、入力される書き込み制御信号、読み出し制御
信号、及びアドレス信号に応じて、第１の駆動回路８１３＿１及び第２の駆動回路８１３
＿２の動作を制御する信号を生成して出力する機能を有する。例えば、駆動制御回路８１
３＿３は、アドレス信号に応じて複数の行アドレス信号を第１の駆動回路８１３＿１に出
力し、複数の列アドレス信号を第２の駆動回路８１３＿２に出力する機能を有する。
図１５を用いて説明したように、本実施の形態における記憶装置の一例は、複数のメモリ
セルを具備するメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、駆動制御回
路と、を具備する構成である。
上記構成にすることにより、所定のメモリセルへのデータの書き込み及び読み出しを行う
ことができる。
（実施の形態６）
本実施の形態では、上記実施の形態における半導体記憶装置を備えた電子機器の例につい
て説明する。
本実施の形態における電子機器の構成例について、図１６（Ａ）乃至図１６（Ｄ）を用い
て説明する。
図１６（Ａ）に示す電子機器は、携帯型情報端末の例である。図１６（Ａ）に示す情報端
末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する
。
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、及び図
１６（Ａ）に示す携帯型情報端末を操作するためのボタンの一つ又は複数を設けてもよい
。
図１６（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、
外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器と
の信号の送受信を行うアンテナと、を備える。
図１６（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュー
タ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図１６（Ｂ）
に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００
２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ
及び筐体１００４を接続する軸部１００６と、を具備する。
また、図１６（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は
筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることがで
きる。
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接
続させるための接続端子、及び図１６（Ｂ）に示す携帯型情報端末を操作するためのボタ
ンの一つ又は複数を設けてもよい。
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表
示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の
代わりに、入力装置であるキーボードを設けてもよい。
図１６（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵ
と、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェー
スと、を備える。なお、図１６（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を
行うアンテナを設けてもよい。
図１６（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュー
タ、及び遊技機の一つ又は複数としての機能を有する。
図１６（Ｃ）に示す電子機器は、設置型情報端末の例である。図１６（Ｃ）に示す設置型
情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具
備する。
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもでき
る。
また、図１６（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回
路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備
える。なお、図１６（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテ
ナを設けてもよい。
さらに、図１６（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに
券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい
。
図１６（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をする
ための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能
を有する。
図１６（Ｄ）は、設置型情報端末の例である。図１６（Ｄ）に示す設置型情報端末は、筐
体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、
筐体１００１ｄを支持する支持台を設けてもよい。
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、及び図
１６（Ｄ）に示す設置型情報端末を操作するためのボタンの一つ又は複数を設けてもよい
。
また、図１６（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回
路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備
えてもよい。なお、図１６（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行う
アンテナを設けてもよい。
図１６（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテ
レビジョン装置としての機能を有する。
上記実施の形態の半導体記憶装置は、例えば電子機器の記憶回路の一つとして用いられ、
例えば図１６（Ａ）乃至図１６（Ｄ）に示す電子機器の記憶回路の一つとして用いられる
。
図１６を用いて説明したように、本実施の形態における電子機器の一例は、上記実施の形
態における半導体記憶装置が用いられた記憶回路を具備する構成である。
上記構成にすることにより、電源を供給しない場合であっても電子機器内の情報を一定期
間保持することができるため、信頼性が向上し、消費電力を低減することができる。
また、図１６に示す構成に限定されず、上記実施の形態の半導体記憶装置を用いて、コネ
クタが設けられた携帯型の半導体記憶装置などを構成することもできる。
１１１ トランジスタ
１１２ トランジスタ
１３０ 曲線
１３１ 曲線
１５０ 基板
１５１ 絶縁層
１５２ａ 半導体層
１５２ｂ 半導体層
１５３ 絶縁層
１５４ 導電層
１５５ 絶縁層
１５６ 半導体層
１５７ａ 導電層
１５７ｂ 導電層
１５８ 絶縁層
１５９ 導電層
２００ メモリセル
２１１ トランジスタ
２１２ トランジスタ
２１３ 容量素子
２４２ 半導体層
２４２ａ 半導体層
２４２ｂ 半導体層
２５０ 基板
２５１ 絶縁層
２５２ａ 半導体層
２５２ｂ 半導体層
２５３ 絶縁層
２５４ 導電層
２５５ 絶縁層
２５６ 半導体層
２５７ａ 導電層
２５７ｂ 導電層
２５８ 絶縁層
２５９ａ 導電層
２５９ｂ 導電層
２６０ 絶縁層
２６１ 導電層
３００ メモリセル
３０１ トランジスタ
３０２ トランジスタ
３１１ トランジスタ
３１２ トランジスタ
３１３ 容量素子
３４２ 半導体層
３４２ａ 半導体層
３４２ｂ 半導体層
３５０ 基板
３５１ 絶縁層
３５２ａ 半導体層
３５２ｂ 半導体層
３５３ 絶縁層
３５４ 導電層
３５５ 絶縁層
３５６ 半導体層
３５７ａ 導電層
３５７ｂ 導電層
３５８ 絶縁層
３５９ａ 導電層
３５９ｂ 導電層
３６０ 絶縁層
３６１ 導電層
５１１ トランジスタ
５１２ 容量素子
８１１ メモリセル
８１２ メモリセルアレイ
８１３ 回路
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部

Claims (5)

  1. 第１の半導体層と、
    第２の半導体層と、
    前記第１の半導体層上方及び前記第２の半導体層上方の第１の絶縁層と、
    前記第１の絶縁層上方の第１の導電層と、
    前記第１の絶縁層上方の第３の半導体層と、
    前記第３の半導体層上方の第２の導電層と、
    前記第３の半導体層上方の第３の導電層と、
    前記第３の半導体層上方、前記第２の導電層上方及び前記第３の導電層上方の第２の絶縁層と、
    前記第２の絶縁層上方の第４の導電層と、を有し、
    前記第１の半導体層は、第１のトランジスタのチャネル形成領域として機能する領域を有し、
    前記第２の半導体層は、前記第１の半導体層と同じ材料を有し、
    前記第２の半導体層は、前記第１の半導体層と同層であり、
    前記第２の半導体層は、前記第１の半導体層と離間しており、
    前記第２の半導体層は、第２のトランジスタの第１のゲートとして機能する領域を有し、
    前記第１の導電層は、前記第１の半導体層と重なる領域を有し、
    前記第３の半導体層は、前記第２の半導体層と重なる領域を有し、
    前記第３の半導体層は、前記第２のトランジスタのチャネル形成領域として機能する領域を有し、
    前記第２の導電層は、前記第３の半導体層と電気的に接続され、
    前記第３の導電層は、前記第３の半導体層と電気的に接続され、
    前記第３の導電層は、前記第１の導電層と電気的に接続され、
    前記第４の導電層は、前記第３の半導体層と重なる領域を有し、
    前記第４の導電層は、前記第２のトランジスタの第２のゲートとしての機能する領域を有し、
    前記第１の半導体層及び前記第２の半導体層のそれぞれは、シリコンを有し、
    前記第３の半導体層は、酸化物半導体を有することを特徴とする半導体装置。
  2. 請求項１において、
    前記第２の半導体層は、導電型を付与する不純物元素を含む領域を有することを特徴とする半導体装置。
  3. 請求項１又は請求項２において、
    前記第１の半導体層は、導電型を付与する不純物元素を含む２つの領域を有することを特徴とする半導体装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第３の導電層は、前記第１の導電層と接する領域を有することを特徴とする半導体装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    前記第２の絶縁層上方及び前記第４の導電層上方の第３の絶縁層と、
    前記第３の絶縁層上方の第５の導電層と、を有し、
    前記第５の導電層は、前記第１乃至第３の絶縁層に設けられた第１の開口部を介して前記第１の半導体層と電気的に接続され、
    前記第５の導電層は、前記前記第２及び第３の絶縁層に設けられた第２の開口部を介して前記第２の導電層と電気的に接続されることを特徴とする半導体装置。
JP2013092521A 2010-11-05 2013-04-25 半導体装置 Expired - Fee Related JP5312705B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013092521A JP5312705B1 (ja) 2010-11-05 2013-04-25 半導体装置

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2010247996 2010-11-05
JP2010247995 2010-11-05
JP2010247996 2010-11-05
JP2010247995 2010-11-05
JP2013092521A JP5312705B1 (ja) 2010-11-05 2013-04-25 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2011238450A Division JP2012114422A (ja) 2010-11-05 2011-10-31 半導体装置及び半導体記憶装置

Publications (2)

Publication Number Publication Date
JP5312705B1 true JP5312705B1 (ja) 2013-10-09
JP2013219363A JP2013219363A (ja) 2013-10-24

Family

ID=46018750

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2011238450A Withdrawn JP2012114422A (ja) 2010-11-05 2011-10-31 半導体装置及び半導体記憶装置
JP2013092521A Expired - Fee Related JP5312705B1 (ja) 2010-11-05 2013-04-25 半導体装置
JP2016156184A Expired - Fee Related JP6257713B2 (ja) 2010-11-05 2016-08-09 半導体装置の作製方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2011238450A Withdrawn JP2012114422A (ja) 2010-11-05 2011-10-31 半導体装置及び半導体記憶装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016156184A Expired - Fee Related JP6257713B2 (ja) 2010-11-05 2016-08-09 半導体装置の作製方法

Country Status (6)

Country Link
US (1) US8604476B2 (ja)
JP (3) JP2012114422A (ja)
KR (1) KR101952733B1 (ja)
CN (1) CN103201831B (ja)
TW (1) TWI567872B (ja)
WO (1) WO2012060202A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298794B (zh) 2010-08-27 2019-07-30 株式会社半导体能源研究所 存储器件及半导体器件
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP6116149B2 (ja) 2011-08-24 2017-04-19 株式会社半導体エネルギー研究所 半導体装置
US8698137B2 (en) 2011-09-14 2014-04-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013093565A (ja) 2011-10-07 2013-05-16 Semiconductor Energy Lab Co Ltd 半導体装置
US8907392B2 (en) 2011-12-22 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including stacked sub memory cells
JP2014045175A (ja) 2012-08-02 2014-03-13 Semiconductor Energy Lab Co Ltd 半導体装置
KR102248765B1 (ko) * 2012-11-30 2021-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20170068511A (ko) * 2014-10-06 2017-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
JP6674838B2 (ja) 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
US9847406B2 (en) 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
WO2017068478A1 (en) * 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
WO2017115214A1 (en) 2015-12-28 2017-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
KR102607838B1 (ko) * 2016-06-01 2023-11-30 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
DE102019213861A1 (de) * 2019-09-11 2021-03-11 Mahle International Gmbh Verfahren zum Betreiben einer Klimatisierungsanlage im Fahrzeuginnenraum eines Kraftfahrzeugs
US11502127B2 (en) * 2020-12-28 2022-11-15 Globalfoundries Singapore Pte. Ltd. Semiconductor memory devices

Family Cites Families (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
JP2918307B2 (ja) 1990-08-07 1999-07-12 沖電気工業株式会社 半導体記憶素子
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH0799251A (ja) 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
WO1997006554A2 (en) 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US6667494B1 (en) * 1997-08-19 2003-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor display device
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
JP2000269358A (ja) * 1999-03-17 2000-09-29 Hitachi Ltd 半導体装置およびその製造方法
JP3955409B2 (ja) * 1999-03-17 2007-08-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3936830B2 (ja) 1999-05-13 2007-06-27 株式会社日立製作所 半導体装置
JP4246400B2 (ja) 1999-05-13 2009-04-02 株式会社日立製作所 半導体記憶装置
JP2001053167A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3761756B2 (ja) * 1999-12-16 2006-03-29 シャープ株式会社 液晶表示装置およびその製造方法
TW578028B (en) * 1999-12-16 2004-03-01 Sharp Kk Liquid crystal display and manufacturing method thereof
JP2001230329A (ja) * 2000-02-16 2001-08-24 Sony Corp 半導体記憶装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP3749101B2 (ja) * 2000-09-14 2006-02-22 株式会社ルネサステクノロジ 半導体装置
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7200050B2 (en) 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
JP4545397B2 (ja) * 2003-06-19 2010-09-15 株式会社 日立ディスプレイズ 画像表示装置
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
JP4282388B2 (ja) * 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4620046B2 (ja) 2004-03-12 2011-01-26 独立行政法人科学技術振興機構 薄膜トランジスタ及びその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102176238B (zh) 2004-04-09 2013-05-29 株式会社半导体能源研究所 限幅器以及采用限幅器的半导体器件
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2708335A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) * 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
EP1883109B1 (en) * 2006-07-28 2013-05-15 Semiconductor Energy Laboratory Co., Ltd. Memory element and method of manufacturing thereof
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7663165B2 (en) * 2006-08-31 2010-02-16 Aptina Imaging Corporation Transparent-channel thin-film transistor-based pixels for high-performance image sensors
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP5099739B2 (ja) * 2006-10-12 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP4537434B2 (ja) * 2007-08-31 2010-09-01 株式会社日立製作所 酸化亜鉛薄膜、及びそれを用いた透明導電膜、及び表示素子
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
JP5305696B2 (ja) 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP5480554B2 (ja) 2008-08-08 2014-04-23 株式会社半導体エネルギー研究所 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JPWO2010097862A1 (ja) * 2009-02-24 2012-08-30 パナソニック株式会社 半導体メモリセル及びその製造方法並びに半導体記憶装置
KR101772150B1 (ko) 2009-12-28 2017-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치

Also Published As

Publication number Publication date
CN103201831A (zh) 2013-07-10
US8604476B2 (en) 2013-12-10
JP6257713B2 (ja) 2018-01-10
KR20130118893A (ko) 2013-10-30
WO2012060202A1 (en) 2012-05-10
CN103201831B (zh) 2015-08-05
TW201250931A (en) 2012-12-16
JP2017022383A (ja) 2017-01-26
US20120112191A1 (en) 2012-05-10
KR101952733B1 (ko) 2019-02-27
JP2013219363A (ja) 2013-10-24
TWI567872B (zh) 2017-01-21
JP2012114422A (ja) 2012-06-14

Similar Documents

Publication Publication Date Title
JP6257713B2 (ja) 半導体装置の作製方法
US20220059531A1 (en) Semiconductor device
US9093136B2 (en) Signal processing circuit comprising memory cell
US9048142B2 (en) Semiconductor device
TWI529865B (zh) 半導體裝置
US8441009B2 (en) Semiconductor device and manufacturing method thereof
KR101952955B1 (ko) 반도체 장치 및 반도체 장치의 구동 방법
US8339837B2 (en) Driving method of semiconductor device
JP5933897B2 (ja) 半導体装置
JP2011199273A (ja) 半導体装置の作製方法
JP2013201444A (ja) 半導体装置
US8988116B2 (en) Method for driving semiconductor device
TWI596769B (zh) 半導體裝置及半導體儲存裝置
JP6216030B2 (ja) 記憶装置
JP2016076726A (ja) 半導体装置
JP2017174491A (ja) 記憶装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130702

R150 Certificate of patent or registration of utility model

Ref document number: 5312705

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees