JP2002093924A

JP2002093924A - 半導体記憶装置

Info

Publication number: JP2002093924A
Application number: JP2000285069A
Authority: JP
Inventors: Hiroyuki Moriya; 博之守屋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-09-20
Filing date: 2000-09-20
Publication date: 2002-03-29

Abstract

(57)【要約】【課題】読み出し時に活性化される配線と蓄積ノード等
との容量結合による、ビット線の予期しない電圧変化を
抑制し、誤読み出しを有効に防止する。【解決手段】電源電圧または基準電圧で保持された電圧
供給線ＶＬと、読み出し時に電気的にフローティング状
態とするビット線ＲＢＬとの間に接続され、ゲートが蓄
積ノードＳＮに接続された読み出しトランジスタＱ２
と、読み出し時に電圧を印加して蓄積ノードＳＮの電位
を変化させる読み出しワード線ＲＷＬと蓄積ノードＳＮ
との間に接続されたキャパシタＣＡＰとを有する。ビッ
ト線ＢＬが、キャパシタＣＡＰの上層に配置されてい
る。読み出しワード線ＲＷＬがキャパシタの下部電極７
および読み出しトランジスタＱ２のゲート電極５ｒを覆
い、電圧供給線ＶＬが読み出しワード線ＲＷＬに容量結
合し、これにより蓄積ノードＳＮの電位変動を低減す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるゲインセ
ルの一種であり、ゲートに記憶データの蓄積ノードを有
した読み出しトランジスタと、蓄積ノードをフローティ
ングにした状態で、その電圧を昇圧するキャパシタとを
有し、蓄積ノードの電荷の有無または電荷量の相違（記
憶データ）を、ゲート昇圧後の読み出しトランジスタの
オン／オフによるビット線の電圧変化に変換して読み出
す半導体記憶装置に関する。

【０００２】

【従来の技術】ゲインセルと称されるメモリセルには幾
つかの回路構成（方式）があるが、何れの方式において
も、読み出しトランジスタのオン／オフを蓄積ノードに
蓄えられた電荷の有無または電荷量によって制御し、ビ
ット線の電圧変化を生じさせる読み出し電流をメモリセ
ル内に引き込まれた電圧供給線から供給する点で共通す
る。

【０００３】このうち２トランジスタ−１キャパシタ型
のゲインセルの第１のセル構成例を、図１の回路図に示
す。２トランジスタ−１キャパシタ型のゲインセルで
は、ビット線を書き込み用と読み出し用に２本設けた場
合と、共通に１本設けた場合の２つの態様がある。図１
は、前者の場合である。２トランジスタ−１キャパシタ
型のゲインセル（以下、単にメモリセルという）ＭＣ
は、書き込みトランジスタＱ１と、読み出しトランジス
タＱ２と、読み出しトランジスタＱ２のゲート電圧（蓄
積ノード電圧）をフローティング状態で昇圧するための
キャパシタＣＡＰとの３素子を有する。書き込みトラン
ジスタＱ１のドレインが書き込みビット線ＷＢＬに接続
され、ソースが蓄積ノードＳＮに接続され、ゲートが書
き込みワード線ＷＷＬに接続されている。読み出しトラ
ンジスタＱ２のドレインが電源電圧Ｖ_CCの供給線（以
下、電圧供給線という）に接続され、ソースが読み出し
ビット線ＲＢＬに接続され、ゲートが蓄積ノードＳＮに
接続されている。キャパシタＣＡＰは、蓄積ノードＳＮ
と読み出しワード線ＲＷＬとの間に接続されている。

【０００４】書き込み時に、書き込みデータに応じた電
圧を書き込みビット線ＷＢＬに印加し、書き込みワード
線ＷＷＬをハイレベルに立ち上げて書き込みトランジス
タＱ１をオンさせ、書き込みデータに応じた電圧を蓄積
ノードＳＮに伝達する。その後、書き込みトランジスタ
Ｑ１をオフさせると、蓄積ノードＳＮが電気的フローテ
ィング状態となって、その電圧が記憶データ“１”また
は“０”として保持される。通常、書き込み電圧が高く
蓄積ノード電圧が高い場合を“１”、書き込み電圧が低
く蓄積ノード電圧が低い場合を“０”とする。なお、読
み出しトランジスタＱ２は、蓄積ノード電圧が高い場合
でもオンしないしきい値電圧を有する。

【０００５】読み出し時に、書き込みトランジスタＱ１
をオフした状態で読み出しビット線ＲＢＬを０Ｖでフロ
ーティング状態とし、読み出しワード線ＲＷＬを活性化
しキャパシタＣＡＰの容量結合によって蓄積ノードＳＮ
の電圧を昇圧する。“１”記憶の場合、この昇圧後の蓄
積ノード電圧が読み出しトランジスタＱ２のしきい値電
圧を越え、読み出しトランジスタがオンする。“０”記
憶の場合、昇圧後の蓄積ノード電圧が読み出しトランジ
スタＱ２のしきい値電圧以下であり、読み出しトランジ
スタはオフ状態を維持する。したがって、読み出しトラ
ンジスタＱ２がオンした（“１”記憶の）場合に、電圧
供給線から電流が読み出しビット線ＲＢＬに流れ読み出
しビット線ＲＢＬの電位が上昇するが、“０”記憶の場
合は読み出しビット線ＲＢＬの電位は０Ｖのままとな
る。この電位差をセンスアンプなどで増幅して読み出
す。

【０００６】図８（Ａ）〜（Ｃ）は、図１に示すメモリ
セルの従来の構成例を示す平面図および断面図である。
シリコンウエハなどの半導体１にＳＴＩ(Shallow Trenc
h Isolation)などの素子分離絶縁層２が形成されてい
る。素子分離絶縁層２周囲の半導体表面領域が、トラン
ジスタ等が形成される活性領域となる。半導体１上にゲ
ート絶縁膜４が形成され、ゲート絶縁膜４上にゲート電
極５ｗ，５ｒが形成されている。ゲート電極５ｗはワー
ド方向（図８（Ａ）の縦方向）に延び、書き込みワード
線ＷＷＬを構成する。ゲート電極５ｗの両側の活性領域
に、それぞれ半導体１と逆導電型の不純物が添加された
不純物領域３ｗが形成され、ゲート電極５ｒの両側の活
性領域に、それぞれ半導体１と逆導電型の不純物が添加
された不純物領域３ｒが形成されている。これにより、
書き込みワード線ＷＷＬと不純物領域３ｗの交差点に書
き込みトランジスタＱ１が形成され、ゲート電極５ｒと
不純物領域３ｒとの交差点に読み出しトランジスタＱ２
が形成されている。読み出しトランジスタＱ２のドレイ
ンをなす片側の不純物領域３ｒはワード方向に延び、電
圧供給線ＶＬを構成する。

【０００７】両トランジスタＱ１，Ｑ２を覆う全面に第
１層間絶縁膜６が堆積されている。第１層間絶縁膜６
に、それぞれ導電材料のプラグからなる２つのノードコ
ンタクトＮＣ１，ＮＣ２と、２つのビットコンタクトＢ
Ｃｗ，ＢＣｒが埋め込まれている。不純物領域３ｗの一
方上にノードコンタクトＮＣ１が接続され、他方上にビ
ットコンタクトＢＣｗが接続され、ゲート電極５ｒ上に
ノードコンタクトＮＣ２が接続され、電圧供給線ＶＬと
反対側の不純物領域３ｒ上にビットコンタクトＢＣｒが
接続されている。

【０００８】ビットコンタクトＢＣｗ上に接続した書き
込みビット線ＷＢＬと、ビットコンタクトＢＣｒ上に接
続した読み出しビット線ＲＢＬとが、ビット方向（図８
（Ａ）の横方向）に長い平行なパターンにて、第１層間
絶縁膜６上に形成されている。両ビット線ＷＢＬ，ＲＢ
Ｌ上を覆って、第２層間絶縁膜９が堆積されている。ノ
ードコンタクトＮＣ１，ＣＮ２上にそれぞれ接続する２
つの導電プラグが第２層間絶縁膜９内に埋め込まれ、こ
れによりノードコンタクトＮＣ１，ＣＮ２が延長されて
いる。

【０００９】第２層間絶縁膜９の表面の２つのノードコ
ンタクトＮＣ１，ＣＮ２の端面と接続する位置に、キャ
パシタＣＡＰの下部電極７が配置されている。下部電極
７上に誘電膜８と読み出しワード線ＲＷＬが積層され、
ＭＩＭ(Metal-Insulator-Metal) 構造のキャパシタＣＡ
Ｐが形成されている。読み出しワード線ＲＷＬは、読み
出しトランジスタＱ２の上方を通ってワード方向に長く
配置されている。

【００１０】２トランジスタ−１キャパシタ型のゲイン
セルの第２のセル構成例を、図２の回路図に示す。この
図２は、ビット線を１本設けた場合である。このセル構
成では、ビット線ＢＬに書き込みトランジスタＱ１と読
み出しトランジスタＱ２が共に接続されている。他の構
成は、図１と同様である。また、書き込みおよび読み出
しの動作も、基本的に前記した図１の場合と同様であ
る。

【００１１】図９（Ａ）〜（Ｃ）および図１０に、図２
に示すメモリセルの従来の構成例を２例、平面図と断面
図によって示す。図９（Ａ）〜（Ｃ）および図１０にお
ける基本的な構造は、図８（Ａ）〜（Ｃ）と同様であ
る。ただし、図８（Ａ）〜（Ｃ）の２つに分離された不
純物領域３ｗ，３ｒに代えて、１つの不純物領域３が両
トランジスタＱ１，Ｑ２間を接続している。この不純物
領域３上に単一のビットコンタクトＢＣが設けられてい
る。ビットコンタクトＢＣは、第１層間絶縁膜６内に埋
め込まれた導電プラグからなる。ビットコンタクトＢＣ
上に単一のビット線ＢＬがビット方向に長く配置されて
いる。ビット線ＢＬは、図８（Ａ）〜（Ｃ）と同様に、
第１層間絶縁膜６上で第２層間絶縁膜９に埋め込まれて
配置されている。

【００１２】これらメモリセルは、ビット線が１本化さ
れていることにより、その分、図８（Ａ）〜（Ｃ）に示
すメモリセルより面積が小さい。ただし、図１０のメモ
リセルでは書き込みトランジスタＱ１がキャパシタＣＡ
Ｐの下方に配置され、読み出しトランジスタＱ２がキャ
パシタＣＡＰとビット線ＢＬの間の領域に配置されてい
るのに対し、図９（Ａ）〜（Ｃ）のメモリセルでは両ト
ランジスタＱ１，Ｑ２がビット方向に直列接続されてビ
ット線ＢＬの下方に配置されている。したがって、図９
（Ａ）〜（Ｃ）のメモリセルは素子の配置効率が良く、
図１０のメモリセルより更にセル面積が小さい。

【００１３】以上述べてきた図８（Ａ）〜（Ｃ）、図９
（Ａ）〜（Ｃ）および図１０のセル構造では、読み出し
トランジスタＱ２のゲート電極５ｒ、ノードコンタクト
ＮＣ１，ＮＣ２、キャパシタの下部電極７および不純物
領域３ｗの一部に、記憶データに応じた電荷を蓄積し、
これらにより蓄積ノードＳＮが構成されている。

【００１４】

【発明が解決しようとする課題】しかし、これらの従来
の構造のメモリセルを行列状に多数配置したメモリセル
アレイでは、セル面積を小さくすると、セルの蓄積ノー
ドＳＮと、これに近接した配線との距離が狭くなってく
るため、両者の容量結合が問題となる。というのは、蓄
積ノードＳＮは書き込み時以外は電気的にフローティン
グ状態となっており、蓄積ノードＳＮに近接した配線の
電圧変化が、結合容量を通して蓄積ノードＳＮの電位を
変動させるからである。蓄積ノードＳＮは読み出しトラ
ンジスタＱ２のゲートに接続されているため、その電位
が変動すると、読み出しトランジスタＱ２がオンし、あ
るいは、オンしなくともオフリーク電流が増大してしま
う。読み出しトランジスタＱ２は、セルが選択され、か
つ“１”記憶データの読み出し時にのみオンすればよ
い。これ以外のときに読み出しトランジスタＱ２がオン
し、あるいはリーク電流が増えると、これらが誤読み出
しを引き起こす原因となる。

【００１５】この蓄積ノードＳＮの電位変動による誤動
作のモードの一つに、ビット線の電圧変化が、隣りのセ
ルの蓄積ノードＳＮに直接、容量結合して起こるモード
がある（第１の誤動作モード）。いま、一つのメモリセ
ルの記憶データが“０”でワード方向に隣接した他のメ
モリセルの記憶データが“１”の場合を考える。読み出
し時に、読み出しワード線ＲＷＬをハイレベルにして、
蓄積ノードＳＮを昇圧すると、“１”記憶のセルの読み
出しトランジスタＱ２がオンし、“０”記憶のセルの読
み出しトランジスタＱ２はオンしない。したがって、
“１”記憶のセルのビット線ＢＬｉ＋１がフローティン
グ状態の０Ｖから、蓄積ノード電圧から読み出しトラン
ジスタＱ２のしきい値電圧を引いた電圧（０．数Ｖ程
度）まで上昇する。隣りの“０”記憶のセルのビット線
ＢＬｉは０Ｖでフローティング状態のままである。その
後、各ビット線ＢＬｉ，ＢＬｉ＋１に接続したセンスア
ンプを一斉に活性化すると、“１”記憶のセルのビット
線ＢＬｉ＋１はさらに高い電源電圧Ｖ_CCまで上昇し、
“０”記憶のセルのビット線ＢＬｉは０Ｖに固定され
る。ところが、“１”記憶のセルのビット線ＢＬｉ＋１
が電源電圧に引き上げる際の電圧変化により、隣りの
“０”記憶のセルの蓄積ノード電圧が上昇し、その読み
出しトランジスタＱ２が瞬時にオンすると、“０”記憶
のビット線電圧が上昇し、まだ十分に上がり切らない
“１”記憶のビット線電圧を上回ってしまう可能性があ
る。この場合、センスアンプが反転誤動作し、その結
果、記憶データが誤って読み出されてしまう。

【００１６】このような第１の誤動作モードは、蓄積ノ
ードＳＮが隣りのセルのビット線ＢＬと直接、容量結合
しやすい図９（Ａ）〜（Ｃ）のメモリセル、図１０のメ
モリセルで起こりやすい。さらに、この図９（Ａ）〜
（Ｃ）のメモリセル、図１０のメモリセルでは、上記第
１の誤動作モードを引き起こす“１”記憶のメモリセル
と、読み出し対象の“０”記憶の選択メモリセルを挟ん
で行方向に並ぶ他の隣接メモリセルが“１”記憶の場
合、その隣接メモリセルの蓄積ノードの電位変動も問題
となる（第２の誤動作モード）。いま、図４のメモリセ
ルアレイにおいて、読み出し対象の選択メモリセルをＭ
Ｃ２１とし、第１のモードにより誤動作を引き起こすメ
モリセルをＭＣ３１とする。つまり、メモリセルＭＣ３
１のビット線ＢＬ３は、メモリセルＭＣ２１の蓄積ノー
ドＳＮに直接干渉する。一方、それと反対側の他のメモ
リセルＭＣ１１が“１”記憶で、そのビット線ＢＬ１が
電源電圧Ｖ_CCに向かって上昇すると、たとえば図９
（Ｃ）において、このビット線ＢＬの電位変化が、第１
層間絶縁膜６を挟んで下層に配置された読み出しトラン
ジスタＱ２のゲート電極５ｒに干渉し、あるいは、図９
（Ａ）の平面パターン内で近接したキャパシタの下部電
極７およびノードコンタクトＮＣ１，ＮＣ２に干渉し、
その蓄積ノードＳＮの電位が上昇する。この平面パター
ン方向の干渉は、ビット線ＢＬとキャパシタＣＡＰが離
れている図１０より、図９（Ａ）のほうが顕著である。
蓄積ノードＳＮの電位上昇により、その読み出しトラン
ジスタＱ２がオンしても、メモリセルＭＣ１１は“１”
記憶であるため誤動作は起こらない。しかし、蓄積ノー
ドＳＮの電位上昇が、隣りの“０”記憶のメモリセルＭ
Ｃ２１のビット線ＢＬの電位を上昇させる方向に干渉
し、前記した第１の誤動作モードを補強する方向に働
く。この干渉は間接的、すなわち隣りのセルの蓄積ノー
ドＳＮを経由したものであるため、単一のメモリセルで
は影響も限定的である。ところが、ビット線ＢＬ２は列
方向に長く配置され、それに沿って数百の蓄積ノードＳ
Ｎが近接しているため、その影響は無視できない。すな
わち、上記した第１の誤動作モードに第２の誤動作モー
ドが相乗して“０”記憶のビット線ＢＬ２を、より一層
上昇させるため、さらに誤動作しやすくなる。

【００１７】その一方、図８（Ａ）〜（Ｃ）のメモリセ
ルでは、蓄積ノードＳＮと読み出しビット線ＲＢＬとの
間に書き込みビット線ＷＢＬが存在するため、第１の誤
動作モードは起こりにくい。しかし、読み出しビット線
ＲＢＬが隣りのセルの書き込みビット線ＷＢＬを電位変
動させ、さらに、この電位変動が蓄積ノードＳＮの電位
を変動させることがある（第３の誤動作モード）。読み
出し時に書き込みビット線ＷＢＬは０Ｖ固定であること
からフローティング状態のように大きくは変動しない
が、書き込みビット線ＷＢＬはメモリセルアレイ内を長
く配線されるているため誘導ノイズを速やかに除去でき
ず、多少なりとも蓄積ノードＳＮの電位を変動させる。

【００１８】この第３の誤動作モードと同様に、０Ｖ固
定の配線を経由して間接的に干渉することによる誤動作
モードとしては、非選択の読み出しワード線ＲＷＬを経
由する場合がある（第４の誤動作モード）。この第４の
誤動作モードは、読み出しワード線ＲＷＬを経由するた
め、図１と図２のメモリセル構成の双方とも問題とな
る。いま、図３に示すメモリセルアレイにおいて、メモ
リセルＭＣ２１が“０”記憶、同じワード線に連なる他
のメモリセルＭＣ１１，ＭＣ３１，…ＭＣｎ１、およ
び、同じビット線に連なる他のメモリセルＭＣ２２，Ｍ
Ｃ２３，…，ＭＣ２ｍが全て“１”記憶であると仮定す
る。読み出し時に、全ての読み出しビット線を０Ｖでフ
ローティング状態とし、選択した読み出しワード線ＲＷ
Ｌ１をローレベルからハイレベルに立ち上げる。これに
より、“１”記憶のメモリセルＭＣ１１，ＭＣ３１，
…，ＭＣｎ１の読み出しトランジスタＱ２がオンして読
み出しビット線ＲＢＬ１，ＲＢＬ３，…，ＲＢＬｎは電
位が上昇するが、“０”記憶のメモリセルＭＣ２１が接
続された読み出しビット線ＲＢＬ２は電位が上昇しな
い。つぎに、各読み出しビット線に接続された全てのセ
ンスアンプを活性化する。これにより、読み出しビット
線ＲＢＬ２を除く他の殆どの読み出しビット線ＲＢＬ
１，ＲＢＬ３，…ＲＢＬｎが電源電圧Ｖ_CCに向かって上
昇する。この電圧変化は、前記第２の誤動作モードで説
明したゲート電極５ｒのほかに、第２層間絶縁膜９を挟
んで上層に配置された読み出しワード線ＲＷＬに干渉す
る。このとき選択された読み出しワード線ＲＷＬ１はハ
イレベルに立ち上がっているため干渉の影響は限定的で
ある。ところが、その他の非選択な読み出しワード線Ｒ
ＷＬ２，ＲＷＬ３，…，ＲＷＬｍは０Ｖ固定であり、メ
モリセルアレイ内を長く配線されるているため誘導ノイ
ズを速やかに除去できず、非選択行のメモリセルの蓄積
ノードＳＮの電位を多少なりとも上昇させる。この蓄積
ノードＳＮの電位上昇は、選択列の非選択メモリトラン
ジスタＭＣ２２，ＭＣ２３，…ＭＣ２ｍで問題となる。
すなわち、非選択メモリセルの読み出しトランジスタＱ
２のゲート電位がオフ状態からオン状態とする方向に変
化するため、読み出しトランジスタＱ２の電流が少なく
ともサブスレショルドリークのレベルで増大し、選択ビ
ット線ＢＬ２の電位を上昇させる。個々のリーク電流は
僅かでも、数百もある非選択メモリセルから漏れたリー
ク電流が集積して選択ビット線ＢＬ２に流れ込むため、
その影響は無視できず、誤読み出しにつながる。

【００１９】以上のように、従来の半導体記憶装置で
は、主に、第１，第２および第４の誤動作モードの相乗
により、あるいは第３と第４の誤動作モードの相乗によ
り、“０”記憶読み出しのビット線ＢＬ（または読み出
しビット線ＲＢＬ）がセンスアンプ活性化時に上昇し、
センスアンプの基準レベルを越え、あるいは差動式のセ
ンスアンプにおいて未だ十分に上がり切らない“１”記
憶読み出しのビット線との電位関係が逆転することによ
り、誤動作が起こるという問題があった。

【００２０】本発明の目的は、読み出し時に活性化され
る配線と蓄積ノード等との容量結合による、ビット線の
予期しない電圧変化を抑制し、これにより誤読み出しを
有効に防止した半導体記憶装置を提供することにある。

【００２１】

【課題を解決するための手段】本発明の第１の観点に係
る半導体記憶装置は、電源電圧または基準電圧で保持さ
れた電圧供給線と、読み出し時に電気的にフローティン
グ状態とするビット線との間に接続され、ゲートが蓄積
ノードに接続された読み出しトランジスタと、読み出し
時に電圧を印加して上記蓄積ノードの電位を変化させる
読み出しワード線と上記蓄積ノードとの間に接続された
キャパシタとを有した半導体記憶装置であって、上記ビ
ット線が、上記キャパシタの上層に配置されている。

【００２２】好適に、上記読み出しワード線が、上記キ
ャパシタの下部電極上に誘電膜を挟んで重なる上記キャ
パシタの上部電極を兼用し、上記ビット線の下層で、上
記下部電極および上記読み出しトランジスタのゲート電
極を覆うパターンにて上記ビット線と直交する方向に長
く配置されている。上記読み出しトランジスタと、上記
キャパシタとを有したメモリセルが行列状に配置され、
好適に、行方向の隣接する２つの上記メモリセル間で、
上記キャパシタの間の領域上に上記ビット線が列方向に
長く配置されている。上記ビット線のほかに、書き込み
時に上記蓄積ノードに書き込む電圧に対応した電圧が設
定され、読み出し時に０Ｖで保持される書き込みビット
線を有し、好適に、上記キャパシタが上記書き込みビッ
ト線の下方領域で書き込みビット線に沿って長く配置さ
れている。

【００２３】好適に、上記電圧供給線が、上記ビット線
と上記読み出しワード線との交差部分で、上記ビット線
と上記読み出しワード線との間の階層に配置されてい
る。あるいは、上記電圧供給線が、上記キャパシタの下
部電極と同じ階層の導電層からなる。この場合、好適
に、上記読み出しワード線と上記ビット線が交差する領
域で、上記誘電膜を挟んで上記電圧供給線の一部が上記
読み出しワード線と重なっている。

【００２４】本発明の第２の観点に係る半導体記憶装置
は、電源電圧または基準電圧で保持された電圧供給線と
ビット線との間に接続され、ゲートが蓄積ノードに接続
された読み出しトランジスタと、読み出し時に電圧を印
加して上記蓄積ノードの電位を変化させる読み出しワー
ド線と上記蓄積ノードとの間に接続されたキャパシタと
を有した半導体記憶装置であって、上記読み出しワード
線が、上記キャパシタの下部電極上に誘電膜を挟んで重
なる上記キャパシタの上部電極を兼用し、上記ビット線
と直交する方向に長く配置され、上記電圧供給線が、上
記キャパシタの下部電極と同じ階層の導電層からなり、
その一部が、上記読み出しワード線と上記ビット線が交
差する領域で上記誘電膜を挟んで上記読み出しワード線
と重なっている。

【００２５】本発明の第３の観点に係る半導体記憶装置
は、書き込みビット線と蓄積ノードとの間に接続され、
ゲートが書き込みワード線に接続された書き込みトラン
ジスタと、上記電圧供給線とビット線との間に接続さ
れ、ゲートが上記蓄積ノードに接続された上記読み出し
トランジスタと、読み出し時に電圧を印加して上記蓄積
ノードの電位を変化させる読み出しワード線と上記蓄積
ノードとの間に接続されたキャパシタとを有した半導体
記憶装置であって、上記読み出しビット線と上記書き込
みビット線が平行に配置され、上記キャパシタが、上記
書き込みビット線の下方領域で書き込みビット線に沿っ
て長く配置されている。

【００２６】以上のように構成された本発明に係る半導
体記憶装置では、読み出し時にたとえば０Ｖでフローテ
ィング状態となるビット線、すなわちビット線が２本の
構成では読み出しビット線、１本の構成では共通のビッ
ト線が、キャパシタの上層に配置されている。キャパシ
タは、蓄積ノードをなす下部電極上に誘電膜を挟んで読
み出しワード線が配置された構造を有する。読み出しワ
ード線は、読み出し時に一定電圧、たとえばハイレベル
の電圧に保持されるため、ビット線が直接、蓄積ノード
に容量結合し難い。このため、たとえば“１”記憶セル
のビット線が、たとえばセンスアンプなどの活性化によ
りハイレベルに立ち上がっても、これにより蓄積ノード
の電位が変化し難い。また、２メモリセル間で見ると、
キャパシタ間の上方領域にビット線が配線されているた
め、ビット線と蓄積ノードとの直接干渉の可能性はさら
に低い。書き込みビット線がある場合、キャパシタは書
き込みビット線の下方領域に、書き込みビット線に長く
配置され、必要なキャパシタ容量が確保されている。

【００２７】この構成においても、ビット線の電圧変化
が、ハイレベルの読み出しワード線の電位を変化させ、
読み出しワード線の電位変化が蓄積ノードの電位に干渉
する間接的な電位干渉も理屈の上ではあり得る。しか
し、本発明の一つの構成では、ビット線と読み出しワー
ド線との間に、たとえばハイレベルで保持された電圧供
給線がさらにシールド層として存在する。また、本発明
の他の構成では、読み出しビット線と電圧供給線との間
に誘電膜を挟んでキャパシタが形成されている。この後
者の構成では、読み出しワード線に電位変化が発生して
も、このキャパシタと蓄積ノード昇圧用のキャパシタと
の容量比で、読み出しワード線の電位変化が分圧され、
蓄積ノードへの干渉が低減される。

【００２８】

【発明の実施の形態】以下、ビット線を読み出し用と書
き込み用の２本設けたメモリセル構成を例として、本発
明の実施形態を図面を参照しながら説明する。

【００２９】この実施形態では、図１の回路図に示すメ
モリセルＭＣが適用され、メモリセルアレイ構成を図３
の回路図に示す。図３では、図１に示す書き込みトラン
ジスタＱ１，読み出しトランジスタＱ２およびキャパシ
タＣＡＰの３素子を有するメモリセルＭＣが行列状にｎ
×ｍ個配置されている。行方向のｎ個のメモリセルが書
き込みワード線ＷＷＬと読み出しワード線ＲＷＬにより
接続されている。すなわち、メモリセルＭＣ１１，ＭＣ
２１，ＭＣ３１，…，ＭＣｎ１の各書き込みトランジス
タＱ１のゲートが書き込みワード線ＷＷＬ１に接続さ
れ、メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２，…，Ｍ
Ｃｎ２の各書き込みトランジスタＱ１のゲートが書き込
みワード線ＷＷＬ２に接続され、メモリセルＭＣ１３，
ＭＣ２３，ＭＣ３３，…，ＭＣｎ３の各書き込みトラン
ジスタＱ１のゲートが書き込みワード線ＷＷＬ３に接続
されている。また、メモリセルＭＣ１１，ＭＣ２１，Ｍ
Ｃ３１，…，ＭＣｎ１の各キャパシタＣＡＰの一方電極
（上部電極）が読み出しワード線ＲＷＬ１に接続され、
メモリセルＭＣ１２，ＭＣ２２，ＭＣ３２，…，ＭＣｎ
２の各キャパシタＣＡＰの一方電極が読み出しワード線
ＲＷＬ２に接続され、メモリセルＭＣ１３，ＭＣ２３，
ＭＣ３３，…，ＭＣｎ３の各キャパシタＣＡＰの一方電
極が読み出しワード線ＲＷＬ３に接続されている。列方
向のｍ個のメモリセルが書き込みビット線ＷＢＬと読み
出しビット線ＲＢＬにより接続されている。すなわち、
メモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，…，ＭＣ１
ｍの各書き込みトランジスタＱ１のドレインが書き込み
ビット線ＷＢＬ１に接続され、メモリセルＭＣ２１，Ｍ
Ｃ２２，ＭＣ２３，…，ＭＣ２ｍの各書き込みトランジ
スタＱ１のドレインが書き込みビット線ＷＢＬ２に接続
され、メモリセルＭＣ３１，ＭＣ３２，ＭＣ３３，…，
ＭＣ３ｍの各書き込みトランジスタＱ１のドレインが書
き込みビット線ＷＢＬ３に接続されている。また、メモ
リセルＭＣ１１，ＭＣ１２，ＭＣ１３，…，ＭＣ１ｍの
各読み出しトランジスタＱ２のソースが読み出しビット
線ＲＢＬ１に接続され、メモリセルＭＣ２１，ＭＣ２
２，ＭＣ２３，…，ＭＣ２ｍの各読み出しトランジスタ
Ｑ２のソースが読み出しビット線ＲＢＬ２に接続され、
メモリセルＭＣ３１，ＭＣ３２，ＭＣ３３，…，ＭＣ３
ｍの各読み出しトランジスタＱ２のソースが読み出しビ
ット線ＲＢＬ３に接続されている。なお、各読み出しト
ランジスタＱ２のドレインは、電源電圧Ｖ_CCの供給線
（電圧供給線ＶＬ）に接続されている。

【００３０】第１実施形態図５（Ａ）は、第１実施形態に係るメモリセルの構成を
示す平面図である。図５（Ｂ）は、図５（Ａ）のＡ−
Ａ’線に沿った断面図である。シリコンウエハなどの半
導体１にＳＴＩ(Shallow Trench Isolation)などの素子
分離絶縁層２が形成されている。素子分離絶縁層２周囲
の半導体表面領域が、トランジスタ等が形成される活性
領域となる。半導体１上にゲート絶縁膜４が形成され、
ゲート絶縁膜４上にゲート電極５ｗ，５ｒが形成されて
いる。ゲート電極５ｗはワード方向（図５（Ａ）の横方
向）に延び、書き込みワード線ＷＷＬを構成する。ゲー
ト電極５ｒは、書き込みワード線ＷＷＬと平行である
が、メモリセルごとに分離している。ゲート電極５ｗの
両側の活性領域に、それぞれ半導体１と逆導電型の不純
物が添加された不純物領域３ｗが形成され、ゲート電極
５ｒの両側の活性領域に、それぞれ半導体１と逆導電型
の不純物が添加された不純物領域３ｒが形成されてい
る。不純物領域３ｗは、ゲート電極５ｒの一方の端部か
ら書き込みワード線ＷＷＬと直交する方向に配置されて
いる。不純物領域３ｒは、ゲート電極５ｒと平行にビッ
ト方向（図５（Ａ）の縦方向）長く延び、途中から分岐
してゲート電極５ｒに直交する方向に配置されている。
この不純物領域３ｒのビット方向に延びた部分が電圧供
給線ＶＬを構成する。書き込みワード線ＷＷＬと不純物
領域３ｗの交差点に書き込みトランジスタＱ１が形成さ
れ、ゲート電極５ｒと不純物領域３ｒとの交差点に読み
出しトランジスタＱ２が形成されている。

【００３１】両トランジスタＱ１，Ｑ２を覆う全面に第
１層間絶縁膜６が堆積されている。第１層間絶縁膜６
に、それぞれ導電材料のプラグからなる１つのノードコ
ンタクトＮＣと、２つのビットコンタクトＢＣｗ，ＢＣ
ｒが埋め込まれている。ノードコンタクトＮＣは、ゲー
ト電極５ｒの一方端と不純物領域３ｗ上に形成され、ゲ
ート電極５ｒと不純物領域３ｗの両者を接続するシェア
ードコンタクトである。書き込みトランジスタＱ１を挟
んでノードコンタクトＮＣと反対の側の不純物領域３ｗ
上にビットコンタクトＢＣｗが接続され、読み出しトラ
ンジスタＱ２を挟んで電圧供給線ＶＬと反対の側の不純
物領域３ｒ上にビットコンタクトＢＣｒが接続されてい
る。

【００３２】ノードコンタクトＮＣ上に接続したキャパ
シタＣＡＰの下部電極７が、第１層間絶縁膜６上に配置
されている。下部電極７は、不純物領域５ｗに沿って長
い矩形状に形成され、図５（Ａ）の平面図において、書
き込みトランジスタＱ１と電圧供給線ＶＬとの間に配置
されている。下部電極７の表面を含む第１層間絶縁膜６
上の全面に、酸化シリコンまたは他の高誘電率の材料か
らなる誘電膜８が形成されている。誘電膜８上に、読み
出しワード線ＲＷＬが形成されている。読み出しワード
線ＲＷＬは下部電極７のパターンを覆い、かつゲート電
極５ｒのパターンを覆いながらワード方向に長く配置さ
れている。

【００３３】読み出しワード線ＲＷＬ上を埋め込むよう
に、第２層間絶縁膜９が堆積されている。第２層間絶縁
膜９に埋め込まれた導電プラグにより、２つのビットコ
ンタクトＢＣｗ，ＢＣｒが、それぞれ上方に延長されて
いる。ビットコンタクトＢＣｗ上に接続した書き込みビ
ット線ＷＢＬと、ビットコンタクトＢＣｒ上に接続した
読み出しビット線ＲＢＬとが、ビット方向に平行なパタ
ーンにて、第２層間絶縁膜９上に形成されている。書き
込みビット線ＷＢＬは、書き込みトランジスタＱ１およ
びキャパシタＣＡＰの上方を通過している。読み出しビ
ット線ＲＢＬは、読み出しトランジスタＱ２の上方を通
過している。

【００３４】このような構成のメモリセルでは、ノード
コンタクトＮＣと、ノードコンタクトＮＣに接続したキ
ャパシタの下部電極７，ゲート電極５ｒおよび不純物領
域３ｗの一部（書き込みトランジスタＱ１のソース不純
物領域）が蓄積ノードＳＮを構成する。

【００３５】書き込み時に、書き込みデータに応じた電
圧を書き込みビット線ＷＢＬに印加し、書き込みワード
線ＷＷＬをハイレベルに立ち上げて書き込みトランジス
タＱ１をオンさせ、書き込みデータに応じた電圧を蓄積
ノードＳＮに伝達する。その後、書き込みトランジスタ
Ｑ１をオフさせると、蓄積ノードＳＮが電気的フローテ
ィング状態となって、その電圧が記憶データ“１”また
は“０”として保持される。ここでは、書き込み電圧が
高く蓄積ノード電圧が高い場合を“１”、書き込み電圧
が低く蓄積ノード電圧が低い場合を“０”とする。な
お、読み出しトランジスタＱ２は、蓄積ノード電圧が高
い場合でもオンしないしきい値電圧を有する。

【００３６】読み出し時に、書き込みトランジスタＱ１
をオフした状態で読み出しビット線ＲＢＬを０Ｖでフロ
ーティング状態とし、読み出しワード線ＲＷＬを活性化
しキャパシタＣＡＰの容量結合によって蓄積ノードＳＮ
の電圧を昇圧する。“１”記憶の場合、この昇圧後の蓄
積ノード電圧が読み出しトランジスタＱ２のしきい値電
圧を越え、読み出しトランジスタがオンする。“０”記
憶の場合、昇圧後の蓄積ノード電圧が読み出しトランジ
スタＱ２のしきい値電圧以下であり、読み出しトランジ
スタはオフ状態を維持する。したがって、読み出しトラ
ンジスタＱ２がオンした（“１”記憶の）場合に、電圧
供給線ＶＬから電流が読み出しビット線ＲＢＬに流れ読
み出しビット線ＲＢＬの電位が上昇するが、“０”記憶
の場合は読み出しビット線ＲＢＬの電位は０Ｖのままと
なる。この電位差を、読み出しビット線ＲＢＬに接続し
た図示しないセンスアンプにより増幅して読み出す。

【００３７】第１実施形態に係るメモリセルのレイアウ
トおよび断面構造では、読み出し時に０Ｖでフローティ
ング状態となる読み出しビット線ＲＢＬが、書き込みビ
ット線ＷＢＬとともに、キャパシタＣＡＰの上層（第２
層間絶縁膜９上）に配置されている。したがって、読み
出しビット線ＲＢＬとキャパシタの下部電極７との間
に、読み出しの際センスアンプが活性化されるときにハ
イレベルの電圧を保持する読み出しワード線ＲＷＬが介
在する。また、読み出しワード線ＲＷＬは、読み出しト
ランジスタＱ２のゲート電極５ｒおよびノードコンタク
トＮＣを完全に遮蔽し、書き込みトランジスタＱ１のソ
ース不純物領域３ｗの殆どを遮蔽している。前記したよ
うに、これら下部電極７，ゲート電極５ｒ，蓄積ノード
ＳＮおよびソース不純物領域３ｗは蓄積ノードＳＮを構
成する。したがって、読み出しビット線ＲＢＬは、蓄積
ノードＳＮに対し直接的に容量結合が殆どされない。

【００３８】図５（Ａ）のメモリセルを行列状に多数配
置させたメモリセルアレイにおいて、図５（Ａ）の読み
出しビット線ＲＢＬの左隣には、隣接メモリセルのキャ
パシタが配置される。このとき、この隣接メモリセルの
キャパシタの下部電極７，ノードコンタクトＮＣおよび
書き込みトランジスタＱ１のソース不純物領域３ｗが、
図５（Ａ）の読み出しビット線ＲＢＬと直接的に容量結
合しない。したがって、前記した第１の誤動作モードの
原因である、読み出しビット線ＲＢＬと蓄積ノードＳＮ
の直接結合による誤動作が有効に防止される。すなわ
ち、図５（Ａ）のメモリセルが“１”記憶で、隣接メモ
リセルが“０”記憶の場合、“１”記憶のメモリセルの
読み出しビット線ＲＢＬがセンスアンプの活性化により
ハイレベルに立ち上げられも、“０”記憶の隣接メモリ
セルの蓄積ノードＳＮが、図５（Ａ）における読み出し
ビット線ＲＢＬの電位変化の影響を受けない。したがっ
て、センスアンプが反転誤動作することがない。

【００３９】図５（Ａ）の書き込みビット線ＷＢＬの右
隣には、隣接メモリセルの読み出しビット線ＲＢＬが配
置される。このとき、図５（Ａ）の読み出しビット線Ｒ
ＢＬは、同じセル内の書き込みビット線ＷＢＬに対して
は、直接、容量結合するが、この書き込みビット線ＷＢ
Ｌが隣接メモリセルの蓄積ノードＳＮに直接、容量結合
しない。したがって、前記した第２の誤動作モードの原
因である、読み出しビット線ＲＢＬ電圧変化が、同じセ
ル内で０Ｖ固定の書き込みビット線ＷＢＬの電位を変動
させ、この電位変動が隣接メモリセルの蓄積ノードＳＮ
を電位変動させることによる誤動作が有効に防止され
る。

【００４０】なお、書き込みビット線ＷＢＬは、隣接メ
モリセルの読み出しビット線ＲＢＬと直接、容量結合す
るため、０Ｖ固定の書き込みビット線ＷＢＬの電位変動
が、“０”記憶の隣接メモリセルの読み出しビット線Ｒ
ＢＬに影響を与えること自体は、本発明においても従来
技術においても同様である。したがって、第３の誤動作
モードにより、“１”記憶のメモリセルに隣接した
“０”記憶のメモリセルが誤動作しやすいという問題が
ある。しかし、従来技術では、図８（Ｃ）に示すよう
に、２つのビット線ＷＢＬ，ＲＢＬ間にノードコンタク
トＮＣが配置されることから、セル面積を縮小するにと
もなって読み出しビット線ＲＢＬと、隣接した書き込み
ビット線ＷＢＬとの距離が確保できない不利益があっ
た。これに対し、本発明のメモリセルでは、両ビット線
ＷＢＬ，ＲＢＬがノードコンタクトＮＣより上層に配置
されることから、セル面積を縮小しても読み出しビット
線ＲＢＬと、隣接した書き込みビット線ＷＢＬとの距離
を確保しやすく、両者の直接的な結合容量を小さくでき
る利点がある。このため、第３の誤動作モードによるメ
モリセルの誤動作の可能性は低減されている。

【００４１】第２実施形態図６（Ａ）は、第２実施形態に係るメモリセルの平面
図、図６（Ｂ）は図６（Ａ）のＡ−Ａ’線に沿った断面
図である。上記第１実施形態では電圧供給線ＶＬが不純
物領域３ｒにより構成されていたが、第２実施形態に係
るメモリセルでは、電圧供給線ＶＬがキャパシタＣＡＰ
とビット線ＷＢＬ，ＲＢＬとの間の配線層からなる。す
なわち、このメモリセルでは、不純物領域３ｒが、ワー
ド方向のセル間で共通に配線されず、読み出しトランジ
スタＱ２のゲート電極５ｒを挟んでほぼ対称に２つのセ
ル内で孤立した不純物領域３ｒからなる。読み出しトラ
ンジスタＱ２より外側の一方の不純物領域３ｒ上に、第
１層間絶縁膜６内に埋め込んだ導電プラグからなるビッ
トコンタクトＢＣｒが形成され、他方の不純物領域３ｒ
上に、第１層間絶縁膜６内に埋め込んだ導電プラグから
なるドレインコンタクトＤＣが形成されている。ドレイ
ンコンタクトＤＣは、第２層間絶縁膜９の途中まで上方
に延び、延長されている。キャパシタＣＡＰとビット線
ＷＢＬ，ＲＢＬとの中間の導電層を加工して形成された
電圧供給線ＶＬが、このドレインコンタクトＤＣ上に接
続して配置されている。具体的に、電圧供給線ＶＬのパ
ターンは、書き込みワード線ＷＷＬの上層に平行に配置
され、セル間を共通に接続する部分と、その途中からビ
ット方向に延びる分岐部とからなる。分岐部は、読み出
しワード線ＲＷＬと読み出しビット線ＲＢＬとのオーバ
ラップ領域を遮蔽する位置まで延びている。他の構成は
第１実施形態と同様である。また、書き込みおよび読み
出し動作も第１実施形態と同様である。

【００４２】このメモリセルでは、一定電圧（電源電圧
Ｖ_CC）で保持される電圧供給線ＶＬが読み出しビット線
ＲＢＬと読み出しワード線ＲＷＬとの間に存在し、その
一方の電位変動が、他方に与える干渉を低減するように
作用する。いま、図３のメモリセルアレイにおいて、
“０”記憶のメモリセルＭ２１を読み出す際に、非選択
のメモリセルＭ１１，Ｍ３１，…，ＭＣｎ１，Ｍ２２，
Ｍ２３，…Ｍ２ｍが全て“１”記憶である場合を考え
る。選択された読み出しワード線ＲＷＬ１はハイレベル
に立ち上げられるが、非選択の読み出しワード線ＲＷＬ
２，ＲＷＬ３，…，ＲＷＬｍは０Ｖ固定である。しか
し、読み出し時のセンスアンプの活性化により読み出し
ビット線ＲＢＬ１，ＲＢＬ３，…，ＲＢＬｎがハイレベ
ルに立ち上げられると、その電圧変化が、読み出しビッ
ト線ＲＢＬ１，ＲＢＬ３等と交差した非選択の読み出し
ワード線ＲＷＬ２，ＲＷＬ３，…，ＲＷＬｍに干渉しよ
うとする。しかし、第２実施形態では、電圧供給線ＶＬ
が上記オーバラップ領域に延在するため、この干渉を妨
害する。このため、非選択ワード線ＲＷＬ２，ＲＷＬ
３，…，ＲＷＬｍの電位は殆ど変動しない。非選択ワー
ド線ＲＷＬ２，ＲＷＬ３，…，ＲＷＬｍの電位が変動す
ると、メモリセルＭ２２，Ｍ２３，…，Ｍ２ｍの蓄積ノ
ードＳＮの電位を変動させ、各読み出しトランジスタＱ
２が瞬間的にオンしたり、オフリーク電流が増大する
が、本実施形態ではそのようなことがない。したがっ
て、読み出しビット線ＲＢＬ２の電位はローレベルのま
ま上昇することなく０Ｖにスムーズに固定される。以上
より、本実施形態のメモリセルでは、非選択の読み出し
ワード線ＲＷＬを経由した第４の誤動作モードによる誤
読み出しが有効に防止される。なお、第１〜第３の誤動
作モードによる誤読み出しが防止されることは、前記し
た第１実施形態と同様である。

【００４３】第３実施形態図７（Ａ）は、第３実施形態に係るメモリセルの平面
図、図７（Ｂ）は図７（Ａ）のＡ−Ａ’線に沿った断面
図である。この第３実施形態が第２実施形態と異なる点
は、電圧供給線ＶＬがキャパシタＣＡＰの下部電極７と
同じ階層の導電膜からなることである。このため、ドレ
インコンタクトＤＣは、第１層間絶縁膜６内に埋め込ま
れた導電プラグのみで形成され、その延長は不要であ
る。平面図で見た電圧供給線ＶＬのパターンそのもの
は、第１実施形態と同様である。電圧供給線ＶＬは、読
み出しビット線ＲＢＬと読み出しワード線ＲＷＬとの間
には介在しないが、読み出しワード線ＲＷＬの下にキャ
パシタの誘電膜８を介して存在する。このため、読み出
しビット線ＲＢＬと読み出しワード線ＲＷＬとのオーバ
ラップ領域で、読み出しワード線ＲＷＬの電位変動を小
さくするキャパシタが付加されている。他の構成は、第
２実施形態と同じであり、動作も第１，第２実施形態と
同様である。

【００４４】このメモリセルでは、読み出しワード線Ｒ
ＷＬの電位固定力を強めることにより第４の誤動作モー
ドにより誤読み出しを防止する。すなわち、図３のメモ
リセルアレイにおいて、読み出しビット線ＲＢＬ１，Ｒ
ＢＬ３等がハイレベルに立ち上げられると、これらと交
差した非選択の読み出しワード線ＲＷＬ２，ＲＷＬ３，
…，ＲＷＬｍの電位が変動しようとするが、読み出しワ
ード線ＲＷＬ２，ＲＷＬ３，…，ＲＷＬｍの電位は、電
圧供給線ＶＬの影響で変動し難い。また、変動があって
も、蓄積ノードＳＮに接続した下部電極７を一方電極と
するメモリセルのキャパシタＣＡＰと、電圧供給線ＶＬ
を下部電極とする追加されたキャパシタとの容量比で分
配され、蓄積ノードＳＮの電位変動は低減される。した
がって、非選択の読み出しワード線ＲＷＬ２，ＲＷＬ
３，…，ＲＷＬｍの電位変動自体が小さく、蓄積ノード
ＳＮの電位変動はさらに小さいため、各読み出しトラン
ジスタＱ２が瞬間的にオンしたり、オフリーク電流が増
大させるまでには至らない。以上より、本実施形態のメ
モリセルでは、非選択の読み出しワード線ＲＷＬを経由
した第４の誤動作モードによる誤読み出しが有効に防止
される。なお、第１〜第３の誤動作モードによる誤読み
出しが防止されることは、前記した第１実施形態と同様
である。

【００４５】

【発明の効果】本発明に係る半導体記憶装置では、ビッ
ト線がキャパシタより上層に形成され、加えて、読み出
しワード線が蓄積ノードをほぼ完全に覆っている。この
ため、ビット線が隣接したメモリセルの蓄積ノードに直
接、あるいは間接的に容量結合しない。したがって、読
み出し時のビット線の電圧変動が隣接したメモリセルの
蓄積ノードに干渉せず、蓄積ノードの予期しない電位変
動により隣接メモリセルの読み出しトランジスタがオン
したり、オフリーク電流が増大しない。その結果、読み
出し時に、たとえばローレベルのビット線がハイレベル
になってセンスアンプの判定基準電圧を上回ったり、差
動式センスアンプが増幅途中で反転することがなく、誤
動作が有効に防止される。

【００４６】また、上層のビット線と読み出しワード線
との交差領域で、両者の間に一定電圧で保持された電圧
供給線が介在し、あるいは電圧供給線が読み出しワード
線に容量結合している。このため、ビット線と読み出し
ワード線との干渉が防止または低減される。その結果、
列方向の非選択メモリセルで蓄積ノードの予期しない電
位変動が有効に防止でき、それらメモリセルの読み出し
トランジスタがオンしたり、オフリーク電流が増大しな
い。その結果、読み出し時に、たとえばローレベルのビ
ット線がハイレベルになってセンスアンプの判定基準電
圧を上回ったり、差動式センスアンプが増幅途中で反転
することがなく、誤動作が有効に防止される。

【図面の簡単な説明】

【図１】実施形態に係る２トランジスタ−１キャパシタ
型メモリセルの第１の構成例を示す回路図である。

【図２】実施形態として本発明が適用可能な、２トラン
ジスタ−１キャパシタ型メモリセルの第２の構成例を示
す回路図である。

【図３】実施形態に係り、図１のメモリセルを用いたメ
モリセルアレイを示す回路図である。

【図４】実施形態として本発明が適用可能で、図２のメ
モリセルを用いたメモリセルアレイを示す回路図であ
る。

【図５】（Ａ）は第１実施形態に係るメモリセルの平面
図である。（Ｂ）は（Ａ）のＡ−Ａ’線に沿った断面図
である。

【図６】（Ａ）は第２実施形態に係るメモリセルの平面
図である。（Ｂ）は（Ａ）のＡ−Ａ’線に沿った断面図
である。

【図７】（Ａ）は第３実施形態に係るメモリセルの平面
図である。（Ｂ）は（Ａ）のＡ−Ａ’線に沿った断面図
である。

【図８】（Ａ）は従来技術の第１のセル構造例を示す平
面図である。（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面
図である。（Ｃ）は（Ａ）のＣ−Ｃ’線に沿った断面図
である。

【図９】（Ａ）は従来技術の第２のセル構造例を示す平
面図である。（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った断面
図である。（Ｃ）は（Ａ）のＣ−Ｃ’線に沿った断面図
である。

【図１０】従来技術の第３のセル構造例を示す平面図で
ある。

【符号の説明】

１…半導体、２…素子分離絶縁層、３ｗ，３ｒ…不純物
領域、４…ゲート絶縁膜、５ｗ，５ｒ…ゲート電極、６
…第１層間絶縁膜、７…下部電極、８…誘電膜、９…第
２層間絶縁膜、ＭＣ…メモリセル、Ｑ１…書き込みトラ
ンジスタ、Ｑ２…読み出しトランジスタ、ＣＡＰ…キャ
パシタ、ＳＮ…蓄積ノード、ＮＣ…ノードコンタクト、
ＢＣｗ，ＢＣｒ…ビットコンタクト、ＤＣ…ドレインコ
ンタクト、ＷＷＬ…書き込みワード線、ＲＷＬ…読み出
しワード線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み
出しビット線、ＶＬ…電圧供給線、Ｖ_CC…電源電圧。

Claims

【特許請求の範囲】

【請求項１】電源電圧または基準電圧で保持された電圧
供給線と、読み出し時に電気的にフローティング状態と
するビット線との間に接続され、ゲートが蓄積ノードに
接続された読み出しトランジスタと、読み出し時に電圧を印加して上記蓄積ノードの電位を変
化させる読み出しワード線と上記蓄積ノードとの間に接
続されたキャパシタとを有した半導体記憶装置であっ
て、上記ビット線が、上記キャパシタの上層に配置された半
導体記憶装置。
【請求項２】上記読み出しワード線が、上記キャパシタ
の下部電極上に誘電膜を挟んで重なる上記キャパシタの
上部電極を兼用し、上記ビット線の下層で、上記下部電
極および上記読み出しトランジスタのゲート電極を覆う
パターンにて上記ビット線と直交する方向に長く配置さ
れた請求項１記載の半導体記憶装置。
【請求項３】上記電圧供給線が、上記ビット線と上記読
み出しワード線との交差部分で、上記ビット線と上記読
み出しワード線との間の階層に配置された請求項１記載
の半導体記憶装置。
【請求項４】上記電圧供給線が、上記キャパシタの下部
電極と同じ階層の導電層からなる請求項１記載の半導体
記憶装置。
【請求項５】上記読み出しワード線と上記ビット線が交
差する領域で、上記誘電膜を挟んで上記電圧供給線の一
部が上記読み出しワード線と重なった請求項４記載の半
導体記憶装置。
【請求項６】上記読み出しトランジスタと、上記キャパ
シタとを有したメモリセルが行列状に配置され、行方向の隣接する２つの上記メモリセル間で、上記キャ
パシタの間の領域上に上記ビット線が列方向に長く配置
された請求項１記載の半導体記憶装置。
【請求項７】上記ビット線のほかに、書き込み時に上記
蓄積ノードに書き込む電圧に対応した電圧が設定され、
読み出し時に０Ｖで保持される書き込みビット線を有
し、上記キャパシタが上記書き込みビット線の下方領域で書
き込みビット線に沿って長く配置された請求項１記載の
半導体記憶装置。
【請求項８】行列状に配置された複数のメモリセルを有
し、上記メモリセルそれぞれは、書き込みビット線と上記蓄
積ノードとの間に接続され、ゲートが書き込みワード線
に接続された書き込みトランジスタと、上記電圧供給線と上記ビット線との間に接続され、ゲー
トが上記蓄積ノードに接続された上記読み出しトランジ
スタと、上記キャパシタとを有した請求項１記載の半導
体記憶装置。
【請求項９】上記ビット線に上記書き込みトランジスタ
が接続され、上記ビット線は、上記書き込みビット線を兼用した請求
項８記載の半導体記憶装置。
【請求項１０】電源電圧または基準電圧で保持された電
圧供給線とビット線との間に接続され、ゲートが蓄積ノ
ードに接続された読み出しトランジスタと、読み出し時に電圧を印加して上記蓄積ノードの電位を変
化させる読み出しワード線と上記蓄積ノードとの間に接
続されたキャパシタとを有した半導体記憶装置であっ
て、上記読み出しワード線が、上記キャパシタの下部電極上
に誘電膜を挟んで重なる上記キャパシタの上部電極を兼
用し、上記ビット線と直交する方向に長く配置され、上記電圧供給線が、上記キャパシタの下部電極と同じ階
層の導電層からなり、その一部が、上記読み出しワード
線と上記ビット線が交差する領域で上記誘電膜を挟んで
上記読み出しワード線と重なった半導体記憶装置。
【請求項１１】書き込みビット線と蓄積ノードとの間に
接続され、ゲートが書き込みワード線に接続された書き
込みトランジスタと、上記電圧供給線とビット線との間に接続され、ゲートが
上記蓄積ノードに接続された上記読み出しトランジスタ
と、読み出し時に電圧を印加して上記蓄積ノードの電位を変
化させる読み出しワード線と上記蓄積ノードとの間に接
続されたキャパシタとを有した半導体記憶装置であっ
て、上記読み出しビット線と上記書き込みビット線が平行に
配置され、上記キャパシタが、上記書き込みビット線の下方領域で
上記書き込みビット線に沿って長く配置された半導体記
憶装置。