JP2011170951A - 半導体記憶装置 - Google Patents

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Abstract

【課題】不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。
【解決手段】駆動回路に不良メモリセルに関する情報を記憶した冗長制御機能を設け、メモリセルアレイの欠陥を救済する。すなわち、データを記憶させるために設けられたメモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設ける。不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。
【選択図】図２

Description

本発明は半導体記憶装置に係り、その一態様は冗長機能を有する半導体記憶装置に関する。
不揮発性メモリとしてフラッシュメモリが知られている。フラッシュメモリは、フローティングゲートに電荷を高電圧で注入する必要があり、データの書き込み及び消去のために昇圧回路を必要としている。フラッシュメモリは昇圧回路を使ってわざわざ高電圧を発生させるため、消費電力が高いという問題点を有している。
フラッシュメモリに限らず、半導体メモリのメモリセルアレイには、データを記憶できない不良メモリセルが含まれる。不良メモリセルがあるとデータを正確に記憶させることができないので、その対策として製造段階で不良メモリセルをレーザーで切断する方策などがとられている。レーザーカットは製造プロセスの変更を要しないという長所がある。しかし、その処理を行うには検査工程が伴うため、特別な装置が必要であり、作業が繁雑になるといった問題がある。
不良メモリセルを救済する他の方法としては、主メモリセルアレイに加えて冗長メモリセルアレイを備えておく方式がある（例えば、特許文献１参照）。この方式に従えば、主メモリセルアレイにおける不良メモリセルのアドレス情報を冗長情報格納メモリセルアレイに記憶させておき、その記憶情報に基づいて、不良メモリセルが選択された場合には、その不良メモリセルの代わりに冗長メモリセルが読み出される。
しかし、不良メモリセルのアドレス情報を記憶させる冗長情報格納メモリセルアレイは、主メモリセルアレイと同じメモリセルで構成されるので、メモリ装置が本来備えるべき記憶容量を削減することになってしまう。
さらに、主メモリセルと同じプロセスで作製され、同じ構造のメモリセルで冗長情報格納メモリセルアレイが構成されるということは、主メモリセルと同じ確率で不良メモリセルが発生することを意味している。そのため、冗長情報格納メモリセルアレイについても、不良メモリセルの有無を検査する工程が必要となっている。
特開平１１−２３２８９５号公報
本発明の一形態は、不良メモリセルに関する情報を主メモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することを課題とする。
本発明の一形態は、メモリの駆動回路に不良メモリセルに関する情報を記憶する冗長制御機能を設け、メモリセルアレイの欠陥を救済する半導体記憶装置である。すなわちこの半導体記憶装置は、データを記憶させるために設けられた主メモリセルアレイの一部を使って不良メモリセルのアドレス情報を記憶させるのではなく、メモリコントローラの中に不良メモリセルのアドレス情報を記憶させる不揮発性のメモリを設けることで、かかる問題点を解決するものである。
不良メモリセルのアドレス情報を保持するメモリコントローラは、不良メモリセルのアドレス情報を取得するために、わざわざメモリセルアレイまでアクセスしないで済み、処理速度の向上に寄与することになる。
この半導体記憶装置において、デコーダー回路などの駆動回路部分は動作速度の速いトランジスタで構成する。例えばシリコン半導体を用いた絶縁ゲート型電界効果トランジスタで駆動回路を構成する。
半導体記憶装置のメモリセルアレイを、フローティングゲートを備えたトランジスタで構成することで、不揮発性メモリとすることができる。また、当該メモリセルアレイを、ダイナミックＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、スタティクＲＡＭ又は強誘電体メモリの回路構成とした場合にも、同様に適用することができる。
メモリセルアレイは、仮想的には、データを記憶するメモリ領域と、冗長化のために割り当てられた冗長メモリ領域に分割される。冗長メモリ領域のメモリセルは、メモリ領域に不良メモリセルが含まれる場合に、その不良メモリセルが選択されないように代替するものである。この半導体記憶装置の冗長機能はメモリコントローラによって発揮される。メモリコントローラは、不良メモリセルの所在を記憶するメモリを有しており、不良メモリセルが指定された場合は、その不良メモリセルではなく、冗長メモリ領域のメモリセルを選択するよう動作する。
メモリコントローラのメモリは、上記と同様にフローティングゲート型のトランジスタで構成することもできるが、駆動回路（ロジック回路）と同じ駆動電圧で不揮発性メモリを動作させることができる点で以下のような構成を備えることが好ましい。
不良メモリセルのアドレス情報を記憶させるメモリを、２つのトランジスタと１つのキャパシタで構成することができる。すなわち、第１トランジスタのゲート電極と第２トランジスタのドレイン電極を電気的に接続し、該ドレイン電極及び該ゲート電極とキャパシタを電気的に接続する回路構成とする。この場合、第２トランジスタをオフ電流の低いトランジスタで構成することで、キャパシタに充電した電荷を長時間保持させることが可能となり、実質的に不揮発性メモリとして使用することができる。
不良メモリセルのアドレス情報を記憶させるメモリを不揮発性として使用するには、第２トランジスタのオフ電流を、チャネル幅１μｍ当たりの換算で１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、より好ましくは１００ｚＡ／μｍ以下（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）、さらに１０ｚＡ／μｍ以下とする。このようにすることで、第２トランジスタのリークによってキャパシタが消失する電荷はほとんど無いものとして扱うことができる。上述のようにキャパシタは、第２トランジスタのゲート電極とも電気的に接続されているが、第２トランジスタは絶縁ゲート型のＭＯＳトランジスタであるので、ゲートリーク（ゲート絶縁膜のリーク）がほとんど無視できるレベルである限り、キャパシタの電荷保持特性に何ら影響を与えることはない。
不良メモリセルのアドレス情報を記憶させるメモリを、主たるメモリセルアレイとは別に設けることで、それぞれを異なるメモリ素子、メモリ回路で構成することができる。
メモリコントローラに設けるメモリセルアレイは、フローティングゲート型のトランジスタを用いないことで、高電圧を使ってデータを書き込む動作が不要となり、しかもダイナミックＲＡＭで必要なリフレッシュ動作を必要とせずに、データの保持が可能となる。
本発明の一形態に係る半導体記憶装置は、ワード線及びビット線によってマトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、ワード線及びビット線の信号を制御する駆動回路と、駆動回路の動作を制御するメモリコントローラとを備えている。メモリコントローラは、主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、不良メモリセルのある行の代わりに冗長メモリ領域の行を読み出すために冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有している。
メモリコントローラのメモリ部は、第１トランジスタのゲート電極と第２トランジスタのドレイン電極とが電気的に接続され、該ドレイン電極及び該ゲート電極とキャパシタが電気的に接続されているメモリセルによって構成されたものを適用することができる。また、第１トランジスタのゲート電極と第２トランジスタのドレイン電極とが電気的に接続され、該ドレイン電極及び該ゲート電極とキャパシタが電気的に接続されているメモリセルを半導体記憶装置の主メモリとして用いることもできる。
第２トランジスタは、酸化物半導体層にチャネル領域が形成されるものが好ましい一態様となる。それにより、第２トランジスタのチャネル幅１μｍ当たりのオフ電流は、１００ａＡ／μｍ以下、好ましくは１ａＡ／μｍ以下、より好ましくは１００ｚＡ／μｍ以下、さらに１０ｚＡ／μｍ以下とすることができる。
本明細書において、「第１」、「第２」又は「第３」等の数詞の付く用語は、要素を区別するために便宜的に付与しているものであり、数的に限定するものではなく、特に限定されない限り配置及び段階の順序を限定するものでもない。
本明細書において、ある構成要素が他の構成要素の「上」にある、或いは「下」にあると言及されたときには、その他の構成要素に直接的に形成されている場合もあるが、中間に他の構成要素が存在する場合もあると理解されなければならない。
本明細書において、実施形態を説明するために用いられる用語において単数の表現は、文脈上で明白に相違して意味していない限り、複数の表現を含む。「含む」または「有する」などの用語は、明細書中に記載された特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものが存在することを指定しようとするものであり、１つまたはそれ以上の他の特徴、数字、ステップ、動作、構成要素、部分品、またはこれらを組み合わせたものなどの存在または付加の可能性をあらかじめ排除しないものであると理解されなければならない。
本明細書において、特別に定義されない限り、技術的あるいは科学的な用語を含んで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者にとって一般的に理解され得るものと同じ意味を有している。一般的に用いられる辞書に定義されているものと同じ用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈されなければならず、本出願で明白に定義しない限り、理想的あるいは過度に形式的な意味として解釈されない。
メモリコントローラの中に不良アドレス情報を記憶させておくことで、従来の冗長対策を施した半導体記憶装置のように、不良メモリセルに関する情報をメモリセルアレイまでアクセスする必要がなく、処理動作を高速化することができる。さらに、メモリセルアレイの外側に、不良メモリセルに関する情報を記憶させる領域を設けることで、不良メモリセルに関する情報をメモリセルアレイの記憶容量を割いて記憶させなくても、不良メモリセルを非選択とすることが可能な半導体記憶装置を提供することができる。
一実施形態に係る半導体記憶装置の構成（ＮＯＲ型）を示すブロック図。 一実施形態に係る半導体記憶装置のメモリコントローラの構成を示すブロック図。 一実施形態に係る半導体記憶装置の構成（ＮＡＮＤ型）を示すブロック図。 一実施形態に係る半導体記憶装置のメモリ回路の基本セルの一例を示す回路図。 図４で示す基本セルを用いてＮＯＲ型のメモリ回路を構成した一例を示す図。 図４で示す基本セルを用いてＮＡＮＤ型のメモリ回路を構成した一例を示す図。 図４で示す基本セルを用いてメモリ回路を構成した一例を示す図。 図４で示す基本セルを構成する２つのトランジスタとキャパシタを半導体基板上に形成した場合の構造の一例を示す図。 図８に示す構造を作製するための工程の一例を説明する図。 酸化物半導体で形成されたトランジスタのゲート電圧対ドレイン電流の特性を示す図。 一実施形態に係る半導体記憶装置により完成される電子機器の一例を示す図。
発明の実施の形態について図面を用いて以下に説明する。但し、本明細書で開示される発明は以下の説明に限定されず、その発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。したがって、本明細書で開示される発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
実施の形態において図面を参照して説明をする場合には、同じ構成要素を指す符号を異なる図面間で共通して用いる場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対的な位置関係等は、実施の形態において説明する上で明確性のために誇張して示される場合がある。
また、一般的に電圧とは、ある二点間における電位の差（電位差ともいう）のことをいう。しかし、電圧及び電位の値は、回路図などにおいていずれもボルト（Ｖ）で表されることがあるため、区別が困難である。そこで、本明細書では、特に指定する場合を除き、ある一点の電位と基準となる電位（基準電位ともいう）との電位差を、該一点の電圧として用いる場合がある。
＜半導体記憶装置のシステム構成について（ＮＯＲ）＞
本発明の一実施形態に係る半導体記憶装置におけるメモリ回路の構成を図１に示す。図１はＮＯＲ型の不揮発性メモリによって半導体記憶装置を構成する場合を例示する。なお、図１で示すものと同様な構成は、ＮＡＮＤ型の不揮発性メモリによって半導体記憶装置を構成する場合にも適用可能である。
図１に示すメモリ回路はメモリセルアレイ１００、Ｘ方向読み出しデコーダー１０６、Ｘ方向書き込みデコーダー１０８、Ｙ方向読み出しデコーダー１１０、Ｙ方向読み出し回路１１２、Ｙ方向書き込みデコーダー１１６、Ｙ方向書き込み回路１１４、メモリコントローラ１１８を有している。メモリセルアレイ１００は主メモリ領域１０２と冗長メモリ領域１０４とに分けられている。
ＮＯＲ型メモリの場合、メモリセルアレイ１００に対して１行ずつ書き込み及び読み出しを行うため、主メモリ領域１０２及び冗長メモリ領域１０４は行単位で書き込み及び読み出しが行われるようになっている。
以下の説明ではメモリセルアレイ１００が、Ｘ方向を３２ビット、Ｙ方向を３２ビット、合計１０２４ビットのマトリクスであるものとして説明する。もちろん、メモリセルアレイ１００のビット数はこれに限定されず、任意のビット数とすることができる。
＜メモリコントローラについて＞
図２はメモリコントローラ１１８のブロック図を示す。メモリコントローラ１１８は、Ｙアドレスラッチ１２０、Ｘアドレスラッチ１２２、冗長アドレス記憶部１２４、セレクタ１３０、読み出し回路１３６、アドレスデコーダー１３２、メモリセルアレイ１３８、書き込み回路１３４を含んで構成されている。冗長アドレス記憶部１２４は、冗長Ｘアドレス１２６、冗長Ｘアドレス１２８を記憶している。
メモリコントローラ１１８に内蔵されるメモリセルアレイ１３８は、記憶データを所定の期間保持することのできる不揮発性メモリで構成されている。不揮発性メモリを含むメモリセルアレイ１３８にメモリセルアレイ１００に含まれる不良メモリセルのアドレス情報を記憶させておく。そして、メモリコントローラ１１８は、主メモリ領域１０２に含まれる不良メモリセルの代わりに冗長メモリ領域１０４のメモリセルを読み出すように、冗長メモリ領域１０４のメモリセルのアドレス情報を冗長アドレス記憶部１２４に記憶させる。
メモリセルアレイ１３８の記憶容量は任意であるが、例えば主メモリ領域１０２の行数分の記憶容量を有するように構成される。具体的には、メモリセルアレイ１３８は主メモリ領域１０２と同じ行数を有するように構成される。
主メモリ領域１０２において不良メモリセルのある行に相当するメモリセルアレイ１３８の行に、不良メモリセルの存在を示すデータを記憶させておく。メモリコントローラ１１８は、不良メモリセルが存在する行が呼び出されたとき、その行を選択せずに冗長メモリ領域１０４のアドレスを選択するように設定を行う。
例えば、冗長メモリ領域１０４を２行とした場合、主メモリ領域１０２には２行分の不良が許容される。もちろん、冗長メモリ領域１０４の行数を増やせばその分、主メモリ領域１０２において許容できる行数は増加する。メモリセルアレイ１３８に記憶させるデータは、例えば、主メモリ領域１０２の各行に対して、不良メモリセルを含まない行にはデータ「００」を記憶させ、不良メモリセルを含む行にはデータ「０１」、「１０」を記憶させるようにしておく。
このような構成を有するメモリコントローラ１１８は、以下に示すように動作してメモリセルアレイ１００の不良メモリセルを救済する。
まず製造工場において製品の出荷検査を行う。この工程において、メモリセルアレイ１００の主メモリ領域１０２、冗長メモリ領域１０４に不良が含まれないかを検査する。この検査はメモリセルアレイ１００の行毎に行われる。具体的には、この検査において、メモリセルアレイ１００の各行について不良メモリセルが１つ以上含まれるかどうかの判断を行う。
検査において、冗長メモリ領域１０４の各行に不良があった場合は不良品として扱う。主メモリ領域１０２の各行を検査し、不良メモリセルを含む行が２行以下の場合は、メモリコントローラ１１８の動作によって救済が可能となる。
なお、メモリコントローラ１１８には、あらかじめ冗長メモリ領域１０４の１行目のアドレスを冗長Ｘアドレス１２６に、冗長メモリ領域１０４の２行目のアドレスを冗長Ｘアドレス１２８に記憶させておく。この記憶は後で変更することが無いため、記憶の方法はマスクＲＯＭの様なもので良いし、固定論理パターンでもよい。
検査の結果をふまえて、メモリセルアレイ１３８の各行にはデータ「００」、「０１」、「１０」のいずれかが書き込み回路１３４によって書き込まれる。
例えば検査の結果、主メモリ領域１０２の５行目、１０行目に不良が検出された場合、メモリセルアレイ１３８の５行目には「０１」、１０行目には「１０」が記憶される。それ以外の行には「００」が記憶される。
＜半導体記憶装置の動作について＞
メモリセルアレイ１３８は不揮発性メモリセルで構成されているので、検査工程が終了しても、記録されたデータはメモリコントローラ１１８の中に保持されたままである。このような状況で、半導体記憶装置が実際に使用される時の動作は以下のようになる。
メモリコントローラ１１８にデータを書き込む又は読み出すメモリのアドレスが入力され、そのアドレス（Ｘアドレス、Ｙアドレス）がＸアドレスラッチ１２２、Ｙアドレスラッチ１２０に一時的に記憶される。それと同時に、Ｘアドレスはアドレスデコーダー１３２に入力され、メモリセルアレイ１３８から読み出し回路１３６によって、指定したアドレス、つまり、アドレスデコーダー１３２に入力されたＸアドレスに相当するデータを読み出し回路１３６によって読み出される。
メモリセルアレイ１３８から読み出されたデータが「００」であれば、セレクタ１３０はＸアドレスラッチ１２２のデータをそのまま出力する。メモリセルアレイ１３８より読み出されたデータが「０１」であればセレクタ１３０は冗長Ｘアドレス１２６のアドレスデータを選択する。また、メモリセルアレイ１３８より読み出されたデータが「１０」であればセレクタ１３０は冗長Ｘアドレス１２８のアドレスデータを選択する。
前述の例であれば、５行目のアドレスが入力された場合には冗長メモリ領域１０４の１行目のアドレスが出力され、１０行目のアドレスが入力された場合には冗長メモリ領域１０４の２行目のアドレスが出力され、その他の行のアドレスが入力された場合には、そのままのアドレスが出力される。
このようにして主メモリ領域１０２の不良メモリセルを使用しないようにして、データをメモリセルアレイ１００に記憶させることができる。本実施の形態で示す半導体記憶装置は、メモリセルアレイ１００に不良メモリセルのアドレス情報を記憶させる必要がないので、メモリセルアレイ１００が本来備えている記憶容量を減らさないですむという利点がある。
＜半導体記憶装置のシステム構成について（ＮＡＮＤ）＞
上記の説明はメモリセルアレイ１００でＮＯＲ型の不揮発性メモリを構成する場合についての説明であるが、同じ原理を使ってＮＡＮＤ型の不揮発性メモリを構成するメモリセルに適用することもできる。
図３は、メモリセルアレイ１００でＮＡＮＤ型の不揮発性メモリを構成する場合における半導体記憶装置の構成を示す。ＮＡＮＤ型の不揮発性メモリをメモリセルアレイ１００で構成する場合は、列ごとにデータの書き込み及び読み出しが行われるため、Ｘ方向に冗長メモリ領域１０４が設けられるが、それ以外の構成及び動作は上記のＮＯＲ型の半導体記憶装置と同様である。
＜メモリセルアレイの他の構成について（１）＞
メモリセルアレイ１００は、不揮発性メモリだけでなく、ダイナミックＲＡＭ、スタティックＲＡＭ、強誘電体メモリを構成することができ、いずれも同様に動作させて、メモリの冗長化を図ることができる。いずれにしても、メモリセルがマトリクス状に配列され、主メモリ領域の行アドレス（または列アドレス）を指定して、指定された行アドレス（または列アドレス）に不良メモリセルが存在する場合に、冗長メモリ領域の行アドレス（または列アドレス）に置き換えられる構成のメモリセルアレイであれば、図２を参照して説明するようなメモリコントローラ１１８を適用することができる。
＜メモリセルアレイの他の構成について（２）＞
メモリセルアレイ１００は、シリコン半導体を使ったトランジスタで構成する他に、シリコン半導体よりも禁制帯幅の広い半導体を使ったトランジスタを用いて構成することができる。禁制帯幅の広い半導体を用いることでトランジスタのオフ電流を下げることができ、新しい構成のメモリを実現することができる。シリコン半導体よりも禁制帯幅の広い半導体としては、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などが知られているが、これらの半導体を使ったデバイスはプロセス温度がシリコン半導体に比べて高いので生産性に難がある。
これに対して、酸化物半導体（好適には金属酸化物の半導体）は、禁制帯幅が２．５ｅＶ以上、好ましくは３ｅＶ以上であり、スパッタリング法や印刷法などの方法で容易に作製することができ、しかもプロセス温度が低いという利点がある。
図４は、シリコン半導体により作製される電界効果型トランジスタと、禁制帯幅がシリコン半導体よりも広い化合物半導体で作製される電界効果トランジスタを組み合わせたメモリの基本セルの一例を示す。ここでは、禁制帯幅がシリコン半導体よりも広い酸化物半導体で作製される電界効果トランジスタを第２トランジスタ１４４、シリコン半導体により作製されるトランジスタを第１トランジスタ１４２として説明する。
図４において、基本セル１４０は、第２トランジスタ１４４のドレイン電極と第１トランジスタ１４２のゲート電極が電気的に接続されている。そして、第２トランジスタ１４４のドレイン電極及び第１トランジスタ１４２のゲート電極はキャパシタ１４６の一方の電極とも電気的に接続されている。
第２トランジスタ１４４が禁制帯幅２．５ｅＶ以上、好ましくは３ｅＶ以上の半導体、例えば金属酸化物等でなる酸化物半導体を含む場合、第２トランジスタのオフ電流を極めて小さくすることができる。このため、第２トランジスタ１４４をオフ状態とすることで、キャパシタ１４６の電荷の漏出を防止することができる。それにより、第１トランジスタ１４２のゲートの電位を長時間保持することができる。
上記のように、第１トランジスタ１４２のゲート電位の保持が長時間可能であることの利点を生かすことにより、図４に示す回路を不揮発性メモリとして動作させることができる。
データを書き込む場合には、第２トランジスタ１４４のゲートをオンにして、キャパシタ１４６が所定の電位になるまで充電する。その後、第２トランジスタ１４４をオフにしても、第２トランジスタ１４４のオフ電流が極めて低ければキャパシタ１４６の電位はほとんど変動しない。キャパシタ１４６は第１トランジスタ１４２のゲート電極とも接続されているが、ゲート電極は半導体と絶縁分離されているので、この部分のリーク電流もほとんど無視できる。これにより、図４で示すメモリ回路はデータが書き込まれた状態となり、その状態は第２トランジスタ１４４がオンとならない限り、長期間保持することが可能となる。
データを読み出す場合には、端子ｃに読み出し電圧を印加して、第１トランジスタ１４２の導通の有無を判定する。読み出し電圧は、キャパシタ１４６に所定の書き込み電圧が充電されている場合の第１トランジスタ１４２の見かけ上のしきい値電圧と、キャパシタ１４６が充電されていない場合（書き込まれていない場合）の第１トランジスタ１４２のしきい値電圧との中間の電位である。
例えば、第１トランジスタ１４２をｎチャネル型とすると、第１トランジスタ１４２のゲート電極に「Ｈ」レベル電位が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、第１トランジスタ１４２のゲート電極に「Ｌ」レベル電位が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。したがって、読み出し電圧をＶｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位Ｖ０とすることにより、第１トランジスタ１４２のオン・オフ状態（端子ａ−ｂ間の導通、非導通）を判定することができ、メモリ回路に記憶させたデータを読み出すことができる。
データの書き換えは、上記で説明したデータの書き込み動作と同様に行われる。つまり、第２トランジスタ１４４をオン状態として、端子ｅから所定の電位をキャパシタ１４６に印加するのみである。その後、第２トランジスタ１４４をオフ状態とすれば、上記と同様に所定の書き込み電圧がキャパシタ１４６に保持される。
フローティングゲート構造を有する不揮発性メモリでは、フローティングゲートに充電された電荷を、十数ボルトの高電圧をトランジスタに印加して引き抜く消去動作が必要となるが、図４で示すメモリ回路ではこのような消去動作は不要である。すなわち、キャパシタ１４６に充電された電荷をわざわざ引き抜くような消去動作をしなくても、容易にデータの書き換えを行うことができる。このような特性により、図４で示すメモリ回路では、２段階（１ビット）の情報を書き込む場合、５Ｖ以下、好ましくは３Ｖ以下で動作が可能であり、高速かつ低電圧で、データの書き込み、読み出し、書き換えを行うことができる。
もっとも、第１トランジスタ１４２のゲート電極、キャパシタ１４６の一方の電極及び第２トランジスタ１４４のドレイン電極が電気的に接続された構造は、第２トランジスタ１４４がオフ状態のときには、電気的に周囲と絶縁分離されるので、フローティングゲート構造と見ることもできる。
このような実質的にフローティングゲート構造と見なせる構造は、第２トランジスタ１４４が、２．５ｅＶ以上、好ましくは３ｅＶ以上の広い禁制帯幅を持つ酸化物半導体で形成されることにより、第２トランジスタ１４４のオフ電流がシリコン半導体で形成されるトランジスタの１０万分の１以下であることにより実現される。具体的には、酸化物半導体を用いたトランジスタでは、後述するようにチャネル幅１μｍ当たりのオフ電流を、室温で１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、例えば１０ｚＡ（１×１０−２０Ａ）とすることができるからである。例えば、第２トランジスタ１４４のオフ電流が１０ｚＡ以下であり、キャパシタ１４６の容量が１０ｆＦである場合には、１０４秒以上のデータ保持が可能である。このような極めて低いオフ電流の値は、通常のシリコン半導体では実現できない値である。
また、信頼性の面でも図４に示すメモリ回路は優れている。フローティングゲート構造を有する不揮発性メモリは、高電圧を印加してフローティングゲートに電荷を注入するため、トンネル絶縁膜が劣化してしまい、そのために書き換え可能回数に上限がある。これに対し、上記のフローティングゲート構造と見なせる構造は、オフ電流が極めて低い第２トランジスタ１４４のオン・オフにより電荷の出し入れを容易に行うことができるので、原理的に劣化がない。
一方、第１トランジスタ１４２は、読み出し速度を速くするために高速で動作するトランジスタを用いることが好ましい。例えば、読み出し用トランジスタとしてスイッチング速度が１ナノ秒以下のトランジスタを用いるのが好ましい。
いずれにしても、図４で示すメモリの基本セルは、２つのトランジスタと１つのキャパシタで構成されるので、単位メモリセル当たりの面積を小さくすることができる。例えば、１メモリセルあたり６つのトランジスタを必要とするスタティクＲＡＭと比較して、十分に小さくすることが可能である。
＜メモリセルアレイの具体的な構成について＞
図５は、図４で示すメモリ回路の基本セルをメモリセルとして用いたメモリ回路の一例を示す。図５は基本セル１４０を用いてＮＯＲ型のメモリ回路を構成した例である。図５は２×２のメモリセルアレイを示しているが、メモリセルの数はこれに限定されない。メモリセルはＸ方向書き込みデコーダー１０８、Ｘ方向読み出しデコーダー１０６、Ｙ方向書き込み回路１１４、Ｙ方向読み出し回路１１２によって制御される。
基本セル１４０は、第２トランジスタ１４４、第１トランジスタ１４２及びキャパシタ１４６により構成されている。第２トランジスタ１４４のドレイン電極は第１トランジスタ１４２のゲート電極に電気的に接続され、このドレイン電極及びゲート電極とキャパシタ１４６の一方の電極が電気的に接続されている。
この基本セル１４０は、第１トランジスタ１４２のしきい値電圧をキャパシタに充電した電荷の有無により書き込み状態、非書き込み状態を判別している。データを書き込む場合は、Ｘ方向書き込みデコーダー１０８により第２トランジスタ１４４をオンにして、Ｙ方向書き込み回路１１４から書き込み信号を送り、キャパシタ１４６を充電する。データを読み出す場合は、Ｘ方向読み出しデコーダー１０６から読み出し電圧（ゲート電圧）を第１トランジスタ１４２に印加して、Ｙ方向読み出し回路１１２により第１トランジスタ１４２の導通を判断する。
キャパシタに充電された電荷が第２トランジスタ１４４のリークによりすぐに消失してしまえばダイナミックＲＡＭと同様になる。しかし、第２トランジスタ１４４のオフリークが極めて小さい場合には、図５で示すメモリを実質的に不揮発性メモリとして機能させることが可能となる。すなわち、基本セル１４０を用いてＮＯＲ型のメモリセルアレイを構成することで、トランジスタにフローティングゲートを設けずに不揮発性のＮＯＲ型メモリを実現することができる。
図６は基本セル１４０を用いてＮＡＮＤ型のメモリ回路を構成する場合を示す。データの書き込み及び読み出しの動作は図５のメモリ回路の場合と同様である。ＮＡＮＤ型のメモリ回路の場合、列ごとにデータの書き込み及び読み出しが行われる点がＮＯＲ型のメモリ回路と異なっている。この場合も、第２トランジスタ１４４のオフ電流が小さい。
図７は図４で示すメモリの基本セルをマトリクス状に配列させたメモリ回路の一例を示す。図７は２×２ビットでメモリセルアレイが構成されている場合を例示する。図７に示すメモリ回路は、キャパシタ１４６に接続されるワード線Ｗ１、Ｗ２、第２トランジスタ１４４のゲート電極に接続される信号線Ｓ１、Ｓ２、第２トランジスタ１４４及び第１トランジスタ１４２に接続されるビット線ＢＬ１、ＢＬ２、第１トランジスタ１４２のソース電極側に接続されるソース線ＳＬ１によりマトリクスが構成されている。ソース線ＳＬ１は、隣り合うメモリセルの第１トランジスタ１４２のソース電極が同じソース線ＳＬ１に接続され、配線の本数を減らすように構成されている。
ワード線Ｗ１、Ｗ２はＸ方向書き込みデコーダー１０８によって制御され、信号線Ｓ１、Ｓ２はＸ方向読み出しデコーダー１０６によって制御され、ビット線ＢＬ１、ＢＬ２はＹ方向読み出し回路１１２及びＹ方向書き込み回路１１４によって制御される。Ｙ方向読み出し回路１１２とＹ方向書き込み回路１１４が同時にビット線ＢＬ１、ＢＬ２に信号を送受信する場合はなく、スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２によって接続が制御される。
このメモリ回路の書き込みと読み出しの動作は概略次のようになる。例えば、メモリセルＭ１１に「１」を、メモリセルＭ２１に「０」を書き込む場合には、信号線Ｓ１に選択信号Ｖ１を与え、メモリセルＭ１１とＭ２１の第２トランジスタ１４４をオンにする。このとき信号線Ｓ２は０Ｖの電位を与え、メモリセルＭ１２、Ｍ２２の第２トランジスタ１４４がオフ状態となるようにする。
そして、スイッチＳＷ１２をオンにして、ビット線ＢＬ１に「１」の書き込み電圧Ｖ２を与える（Ｖ２は第１トランジスタ１４２のしきい値電圧より高い電圧とする）。また、スイッチＳＷ２２をオンにしてビット線ＢＬ２には「０」の書き込み電圧である０Ｖを与える。その結果、メモリセルＭ１１のキャパシタ１４６はＶ２に充電され、メモリセルＭ２１のキャパシタ１４６は０Ｖとなる。
その後、信号線Ｓ１の電位を０Ｖとして書き込み動作を終了する。このとき、スイッチＳＷ１２、ＳＷ２２をオフとしてビット線ＢＬ１、ＢＬ２の電位を変化させる前に、信号線Ｓ１の電位を０Ｖとしてキャパシタ１４６の電位変動がないようにする。
書き込み後において、メモリセルのしきい値は、データ”０”の場合にはＶｗ０、データ”１”の場合にはＶｗ１となる。ここで、メモリセルのしきい値とは、第１トランジスタ１４２のソース電極とドレイン電極の間の抵抗状態を変化させるために、ワード線Ｗ１、Ｗ２に接続される端子に入力する電圧をいうものとする。なお、ここでは、Ｖｗ０＞０＞Ｖｗ１とする。
データを読み出すには、ワード線Ｗ１に電位０Ｖを与え、ワード線Ｗ２には電位ＶＬを与える。電位ＶＬはしきい値Ｖｗ１より低い電位とする。ワード線Ｗ１を電位０Ｖとすると、「０」が書き込まれているメモリセルＭ２１の第１トランジスタ１４２はオフ状態となり、「１」が書き込まれているメモリセルＭ１１の第１トランジスタ１４２はオン状態となる。ワード線Ｗ２を電位ＶＬとすると、メモリセルＭ１２、Ｍ２２の第１トランジスタ１４２はいずれもオフ状態となり、データは読み出されない。
次に、スイッチＳＷ１１、ＳＷ２１をオンにしてＹ方向読み出し回路１１２とビット線ＢＬ１、ＢＬ２を有効化する。ソース線ＳＬ１の電位は０Ｖとする。その結果、メモリセルＭ１１は、第１トランジスタ１４２がオン状態であるため低抵抗状態となり、メモリセルＭ２１は、第１トランジスタ１４２がオフ状態であるため高抵抗状態となる。ビット線ＢＬ１と、ビット線ＢＬ２に接続されるＹ方向読み出し回路１１２は、ビット線−ソース線間の抵抗状態の違いから、データを読み出すことができる。
この場合、第２トランジスタ１４４のオフ電流が極めて小さい場合、キャパシタ１４６の電位変動はほとんどなく、書き込まれたデータを長時間保持させることができる。このことは、ダイナミックＲＡＭに必要なリフレッシュ動作を不要とするか、あるいはリフレッシュ動作の頻度を極めて低くすることが可能となる。それにより、メモリ回路の動作に必要な消費電力を少なくすることができる。また、半導体記憶装置の電源を切った場合でも、長期にわたって記憶内容を保持することが可能となる。
さらに、データの書き込みは、キャパシタ１４６に充電すれば良いため、データの書き込み、書き換え動作を高速化することができる。また、読み出し動作についても、第１トランジスタ１４２を動作速度の速いシリコン半導体を用いたトランジスタとすることにより、読み出し速度を高速化することができる。
＜メモリコントローラのメモリ構成について＞
次いで、メモリコントローラ１１８に適用できるメモリの構成について説明する。不良メモリセルのアドレスを記憶するメモリセルアレイ１３８は、データを保持しておく必要性から不揮発性メモリで構成する。不揮発性メモリとしては、フローティングゲートを備えたトランジスタで構成されるメモリを適用することができる。具体的にはＮＯＲ型、ＮＡＮＤ型の不揮発性メモリである。このような不揮発性メモリはシリコン半導体によるＭＯＳＦＥＴで実現されるので、メモリコントローラの回路の中に作り込むことができる。
メモリコントローラ１１８に適用できるメモリとして図５〜図７に示すようなメモリ回路を適用することもできる。これらのメモリ回路は書き込みトランジスタのオフ電流が小さいことにより、第１トランジスタ１４２のゲート電極に電圧を印加するキャパシタに電荷を蓄積することができるので、実質的に不揮発性メモリとして動作させることができる。これらのメモリ回路は、フローティングゲート型のトランジスタで構成される不揮発性メモリのように、書き込み及び消去に高電圧を必要としないので、消費電力を小さくすることができる。また、ダイナミックＲＡＭのように、キャパシタの電荷を保持するために短い間隔でリフレッシュ動作をする必要がない。このように、低電圧駆動及び低消費電力化を図る観点から図５〜図７に示すような不揮発性メモリ回路を適用することは好ましい。
＜メモリセルアレイ１００と、メモリコントローラのメモリの組み合わせについて＞
本実施の形態における半導体記憶装置は、メモリコントローラに冗長機能を発揮させるためのメモリを設けたことを特徴の一つとしているが、メモリセルアレイ１００とメモリセルアレイ１３８の組み合わせは任意なものとすることができる。
例えば、シリコン半導体を用いたトランジスタでメモリセルアレイ１００を構成し、メモリコントローラ１１８のメモリセルアレイ１３８もシリコン半導体を用いたトランジスタで構成することが可能である。この場合には、既存の生産ラインを使って製造することができる。
また、シリコン半導体を用いたトランジスタでメモリセルアレイ１００を構成し、メモリコントローラ１１８のメモリセルアレイ１３８をシリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成することが可能である。そうすると、メモリコントローラ１１８において、トンネル電流を流してのデータの書き込み及び消去がないので、処理速度を高めることができる。また、メモリコントローラ１１８に昇圧回路を設ける必要がなく、電源線の引き回しを簡略化することができる。
また、メモリセルアレイ１００をシリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成し、メモリコントローラ１１８のメモリセルアレイ１３８も同様に、シリコン半導体よりも禁制帯幅の広い半導体を用いたトランジスタで構成することができる。この場合、半導体記憶装置の駆動電圧を単一化することができる。すなわち論理回路の駆動電圧とメモリ回路の動作に必要な電圧が同じであり、昇圧回路を省略することができる。
＜ＯＳ−Ｓｉハイブリットとする場合のデバイス構造について＞
本発明の一実施形態に係る半導体記憶装置を、シリコン半導体で形成されるトランジスタと、シリコン半導体よりも禁制帯幅の広い半導体で形成されるトランジスタとを組み合わせて構成する一例を図８に示す。本例では、シリコン半導体よりも禁制帯幅の広い半導体材料として酸化物半導体を用いる場合を示す。
図８（Ａ）は半導体記憶装置のメモリセルの一部分を示す平面図であり、図中のＡ１−Ａ２切断線及びＢ１−Ｂ２切断線に対応する断面図を図８（Ｂ）に示す。以下の説明ではこの両図を参照して説明する。
図８（Ａ）及び（Ｂ）は、酸化物半導体で形成される第２トランジスタ１４４と、シリコン半導体で形成される第１トランジスタ１４２及びキャパシタ１４６が電気的に接続された構造を示し、等価回路で示せば図４で示す基本セルと同じ接続構造となっている。なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタに置き換えることも可能である。
第１トランジスタ１４２は、半導体基板１５０に形成された絶縁ゲート型電界効果トランジスタである。第１トランジスタ１４２のゲート電極１５８は、ゲート絶縁層１５６によって半導体基板１５０から絶縁されるように設けられている。ゲート電極１５８の側面側にはサイドウオール絶縁層１６０が設けられている。半導体基板１５０には、ゲート電極１５８を挟む領域にソース領域及びドレイン領域を形成する不純物領域１５２が設けられている。不純物領域１５２の表層部には、ソース領域及びドレイン領域の低抵抗化のためにシリサイド層１５４が設けられていても良い。また、不純物領域１５２に接するように素子分離絶縁層１５１が設けられている。
半導体基板１５０上には絶縁層１６２及び絶縁層１６４が設けられている。例えば、絶縁層１６２は窒化シリコンで形成され、絶縁層１６４は酸化シリコンで形成される。これらの絶縁層は、ゲート電極１５８の頂部が露出するように、上面部が平坦化されている。導電性材料で形成されるコンタクトプラグ１６６、１６８は、絶縁層１６２または絶縁層１６２及び絶縁層１６４を貫通し、不純物領域１５２（若しくはシリサイド層１５４）とコンタクトするように設けられている。そして、このコンタクトプラグ１６６、１６８とそれぞれ接するように配線１７０、１７２が、絶縁層１６２、絶縁層１６４上に設けられている。なお、第１トランジスタ１４２は、半導体基板１５０が単結晶シリコンである場合の他、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に同様な構造が作り込まれていても良い。
この平坦化された絶縁層の上に第２トランジスタ１４４が設けられている。第２トランジスタ１４４のドレイン電極１７４は、第１トランジスタ１４２のゲート電極１５８が第２トランジスタ１４４に向かって延在した領域で、これに接するように設けられている。このようなゲート電極１５８とドレイン電極１７４とが直接接する構造により、構造が簡略化されるばかりでなく、コンタクトプラグを絶縁層に埋設する工程が不要となる。
酸化物半導体層１７８は、ドレイン電極１７４とソース電極１７６と接するように設けられている。第２トランジスタ１４４において、ドレイン電極１７４、ソース電極１７６の端部は、酸化物半導体層１７８の被覆性を確保するためにテーパー形状であることが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極１７６またはドレイン電極１７４）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
ドレイン電極１７４とソース電極１７６は所定の間隔をもって配設されているので、酸化物半導体層１７８はその間の領域で、絶縁層１６４と接している。この構造において、絶縁層１６４は化学的に安定な酸化シリコンで形成されているので、酸化物半導体層１７８は酸化物を含む絶縁層１６４との接触によって界面の安定性が保たれる。
酸化物半導体層１７８はゲート絶縁層１８０で被覆される。ゲート絶縁層１８０上にはドレイン電極１７４とソース電極１７６を重畳するようにゲート電極１８２が設けられている。
なお、酸化物半導体層１７８は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されているものであることが望ましい。具体的には、例えば、酸化物半導体層１７８の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１７８中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１７８では、キャリア密度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ以下、望ましくは１０ｚＡ／μｍ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性の第２トランジスタ１４４を得ることができる。
キャパシタ１４６は、ドレイン電極１７４、酸化物半導体層１７８、ゲート絶縁層１８０、および電極１８４の積層構造を有している。このキャパシタ１４６の構造は、誘電率の高い酸化物半導体層１７８とゲート絶縁層１８０の積層を誘電体として用いることにより、誘電体層の膜厚増加による容量減少を防ぐと共に、キャパシタ１４６の電極間の短絡を防止することができる。
また、第２トランジスタ１４４およびキャパシタ１４６の上には、パッシベーション層１８６が設けられており、パッシベーション層１８６上には層間絶縁層１８８が設けられている。
図８で示す構造は、上記で説明したように、ゲート電極１５８とドレイン電極１７４を直接接触させることで第１トランジスタ１４２と第２トランジスタ１４４を近接して設けることができるので、集積密度を高めることができる。
次に、上記半導体記憶装置の作製方法の一例について図９を参照して説明する。ここで、第１トランジスタ１４２は半導体基板１５０（例えば、シリコンウエハー）に作製される絶縁ゲート型電界効果トランジスタ、例えば図８で説明したようなトランジスタであればよい。トランジスタにスイッチング動作をさせるものであれば、第１トランジスタ１４２のゲート電極、ソース電極及びドレイン電極の微細な構造は公知の様々な構造を適用することができる。
図９（Ａ）に示すように、半導体基板１５０の上には、第１トランジスタ１４２が埋設されるように、窒化シリコンを含む絶縁層１６２及び酸化シリコンを含む絶縁層１６４が形成される。そして、ゲート電極１５８の頂部が露出するように平坦化加工が行われる。平坦化加工は、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行うことができる。さらに、絶縁層１６２及び／又は絶縁層１６４に、不純物領域１５２（若しくはシリサイド層１５４）に達する貫通口を設け、コンタクトプラグ１６６、１６８を形成する。
次に、図９（Ｂ）で示すように、ゲート電極１５８と接触するドレイン電極１７４及びドレイン電極１７４と離間して設けられるソース電極１７６を絶縁層１６２又は絶縁層１６２及び絶縁層１６４上に形成する。ドレイン電極１７４及びソース電極１７６は、チタン、モリブデン、タングステン、タンタルなどの金属、または当該金属の窒化物で形成する。ドレイン電極１７４及びソース電極１７６の端部はテーパー状に加工されていることが好ましい。
ドレイン電極１７４及びソース電極１７６と同じ膜から形成される、コンタクトプラグ１６６、１６８と接触する配線１７０、１７２も形成する。
図９（Ｃ）に示すように、ドレイン電極１７４及びソース電極１７６と接するように、酸化物半導体層１７８を形成する。酸化物半導体層１７８はスパッタリング法、蒸着法などで形成する。その他にも、印刷法や塗布法などの湿式法によって酸化物半導体層１７８を形成しても良い。酸化物半導体層１７８は第２トランジスタ、キャパシタを形成するのに必要な大きさに部分的に形成されていれば良いが、半導体基板１５０の素子形成面の全面に形成されていても良い。
なお、酸化物半導体の材料として、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などの酸化物半導体を用いることができる。
ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。ＭにＧａを用いた、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される酸化物半導体は、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体材料の代表例である。なお、上述の組成は結晶構造から導き出されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層１７８は、２５０℃から４５０℃の熱処理によって脱水化、脱水素化処理を行うことが好ましい。酸化物半導体中に含まれる水素の一部はドナーとして振る舞うことが指摘されており、その他にも残留するＯＨ基、水分などがあるとトランジスタの信頼性上好ましくないからである。
酸化物半導体層１７８上にはゲート絶縁層１８０を形成する。ゲート絶縁層１８０は、酸化シリコンで形成することが好ましく、その他に酸化ハフニウム膜又は酸化シリコン膜と酸化ハフニウム膜の積層構造で形成することもできる。酸化物半導体層１７８に水素が含まれないようにするために、ゲート絶縁層１８０の形成は水素が極力含まれない雰囲気下で行われることが好ましい。そのような環境を実現可能な成膜法として、スパッタリング法又は蒸着法を採用することが好ましい。
また、ゲート絶縁層１８０の形成後、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。第２の熱処理を行うことで、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１８０が酸素を含む場合、酸化物半導体層１７８に酸素を供給し、該酸化物半導体層１７８の酸素欠損を補填して、ｉ型（真性）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
その後、図９（Ｄ）に示すように、ゲート絶縁層１８０上において酸化物半導体層１７８と重畳する領域にゲート電極１８２を形成し、ドレイン電極１７４と重畳する領域に電極１８４を形成する。ゲート電極１８２および電極１８４は、ゲート絶縁層１８０上に導電層を形成した後に、当該導電層を選択的にエッチングすることによって形成することができる。
さらに、図８を参照して説明したように、パッシベーション層１８６、層間絶縁層１８８を形成する。なお、上記層間絶縁層１８８は、その表面が平坦になるように形成することが望ましい。表面が平坦になるように層間絶縁層１８８を形成することで、半導体装置を微細化した場合などにおいても、層間絶縁層１８８上に、電極や配線などを好適に形成することができるためである。なお、層間絶縁層１８８の平坦化は、ＣＭＰ（化学機械研磨）などの方法を用いて行うことができる。
以上のようにして、図８に示す半導体記憶装置を作製することができる。
上記のような工程を経て作製された第２トランジスタ１４４は、酸化物半導体層１７８の水素濃度が、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下となる。また、酸化物半導体層１７８のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、これにより、オフ電流が十分に小さくなる。例えば、第２トランジスタ１４４の室温でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ／μｍ以下、望ましくは１０ｚＡ／μｍ以下となる。
このように高純度化され、真性化された酸化物半導体層１７８を用いることで、第２トランジスタ１４４のオフ電流を十分に低減することができる。そして、このような第２トランジスタ１４４を用いることで、図４に示すメモリの基本セルは、極めて長期にわたり記憶内容を保持することが可能となる。
＜ＯＳＦＥＴのオフ電流が低いことの説明＞
上記で説明したように、高純度化を図った酸化物半導体で形成されたトランジスタのオフ電流を評価した結果の一例を図１０に示す。
図１０はトランジスタのゲート電圧対ドレイン電流の特性を示すが、測定に用いたトランジスタのチャネル幅は１ｍである。ドレイン電圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では、トランジスタのオフ電流は、１×１０−１２Ａ未満が観測されている。このオフ電流値を単位チャネル幅当たりに換算したトランジスタのオフ電流密度は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）未満となる。
この結果より、チャネル幅が１μｍよりもさらに小さいトランジスタを形成すれば、オフ電流もさらに下げることができることを示唆している。そして、上記したような方法でオフ電流が低減されたトランジスタを用いて図４で示すようなメモリの基本セルを構成すれば、キャパシタ１４６に充電した電荷を長期間保持することが可能であり、実質的に不揮発性メモリセルとして動作可能である。
＜応用例＞
図１１（Ａ）は、半導体記憶装置を用いたコンピュータの一例を示す。コンピュータは、筐体２００、筐体２０２、表示部２０４、キーボード２０６などによって構成されている。コンピュータには記憶媒体としてフラッシュメモリを用いたものはＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）と呼ばれる記憶媒体を備えているが、本実施の形態で説明する半導体記憶装置によってＳＳＤを実現することができる。
従来のフラッシュメモリを用いたＳＳＤに比べ、本実施の形態で示す半導体記憶装置は低電圧で動作可能であり、書き込み及び読み出し速度が速いばかりでなく、上記で説明したように上書き保存が可能であるので、ハードディスクドライブのように使い勝手が良いというメリットがある。また、メモリの冗長機能が備えられているので、書き換えや書き込みのときにトラブルが発生する頻度を下げることができる。
図１１（Ｂ）は携帯電話機の一例を示す。携帯電話機は、筐体２０８と筐体２１０の２つが重なって、横方向にスライドする構成を有している。筐体２１０は、表示パネル２１２、スピーカー２１４、マイクロフォン２１６、ポインティングデバイス２１８、カメラ用レンズ２２０、外部接続端子２２２などが備えられている。また、筐体２０８は、携帯電話機の充電を行う太陽電池セル２２４、外部メモリスロット２２６などを備えられている。また、アンテナは、筐体２１０に内蔵されている。携帯電話機には、相手先名やその電話番号などを記録しておく電話帳機能を有する。
本実施の形態で示す半導体記憶装置を携帯電話機に内蔵させることで、この電話帳機能を実現することができる。従来のフラッシュメモリでも同様な機能を実現することができるが、本実施の形態で示す半導体記憶装置を用いれば、低電圧で動作可能であり、消費電力を低減することができる。また、メモリの冗長機能が備えられているので、書き換えや書き込みのときにトラブルが発生する頻度を下げることができる。さらに、本実施の形態で示す半導体記憶装置は、メール機能や写真撮影機能を実現する場合にも用いることができる。
図１１（Ｃ）は、電子ペーパーを実装した電子書籍であり、筐体２２８と筐体２３０の２つの筐体で構成されている。筐体２２８および筐体２３０には、それぞれ電子ペーパーの表示部２３２および表示部２３４が設けられている。筐体２２８と筐体２３０は、連結部２３６により接続されている。そして、連結部２３６がある場合、電子書籍を紙媒体の書籍のように開閉することができる。また、筐体２２８は、電源２３８、操作キー２４０、スピーカー２４２などを備えている。
筐体２２８、筐体２３０の少なくとも一には、本実施の形態に示す半導体記憶装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
１００ メモリセルアレイ
１０２ 主メモリ領域
１０４ 冗長メモリ領域
１０６ Ｘ方向読み出しデコーダー
１０８ Ｘ方向書き込みデコーダー
１１０ Ｙ方向読み出しデコーダー
１１２ Ｙ方向読み出し回路
１１４ Ｙ方向書き込み回路
１１６ Ｙ方向書き込みデコーダー
１１８ メモリコントローラ
１２０ Ｙアドレスラッチ
１２２ Ｘアドレスラッチ
１２４ 冗長アドレス記憶部
１２６ 冗長Ｘアドレス
１２８ 冗長Ｘアドレス
１３０ セレクタ
１３２ アドレスデコーダー
１３４ 書き込み回路
１３６ 読み出し回路
１３８ メモリセルアレイ
１４０ 基本セル
１４２ 第１トランジスタ
１４４ 第２トランジスタ
１４６ キャパシタ
１５０ 半導体基板
１５１ 素子分離絶縁層
１５２ 不純物領域
１５４ シリサイド層
１５６ ゲート絶縁層
１５８ ゲート電極
１６０ サイドウオール絶縁層
１６２ 絶縁層
１６４ 絶縁層
１６６ コンタクトプラグ
１６８ コンタクトプラグ
１７０ 配線
１７２ 配線
１７４ ドレイン電極
１７６ ソース電極
１７８ 酸化物半導体層
１８０ ゲート絶縁層
１８２ ゲート電極
１８４ 電極
１８６ パッシベーション層
１８８ 層間絶縁層
２００ 筐体
２０２ 筐体
２０４ 表示部
２０６ キーボード
２０８ 筐体
２１０ 筐体
２１２ 表示パネル
２１４ スピーカー
２１６ マイクロフォン
２１８ ポインティングデバイス
２２０ カメラ用レンズ
２２２ 外部接続端子
２２４ 太陽電池セル
２２６ 外部メモリスロット
２２８ 筐体
２３０ 筐体
２３２ 表示部
２３４ 表示部
２３６ 連結部
２３８ 電源
２４０ 操作キー
２４２ スピーカー

Claims (9)

  1. マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有する半導体記憶装置。
  2. マトリクス状にメモリセルが配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有し、
    前記メモリ部は、第１トランジスタのゲート電極と第２トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルによって構成されている半導体記憶装置。
  3. 請求項２において、前記第２トランジスタは、酸化物半導体層にチャネル領域が形成される、半導体記憶装置。
  4. 請求項２又は３において、前記第２トランジスタのチャネル幅１μｍ当たりのオフ電流が１００ａＡ／μｍ以下である半導体記憶装置。
  5. 請求項２乃至４のいずれか一において、前記第２トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されている半導体記憶装置。
  6. 第１トランジスタのゲート電極と第２トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルがマトリクス状に配列され、主メモリ領域と冗長メモリ領域とを有するメモリセルアレイと、
    ワード線及びビット線の信号を制御する駆動回路と、
    前記駆動回路の動作を制御するメモリコントローラと、を備え、
    前記メモリコントローラは、前記主メモリ領域の中の不良メモリセルのアドレス情報を記憶するメモリ部と、前記不良メモリセルのある行の代わりに前記冗長メモリ領域の行を読み出すために前記冗長メモリ領域のアドレス情報を記憶する冗長アドレス記憶部とを有し、
    前記メモリ部は、第３トランジスタのゲート電極と第４トランジスタのドレイン電極が電気的に接続され、前記ゲート電極及び前記ドレイン電極とキャパシタの一方の電極が電気的に接続されているメモリセルによって構成されている半導体記憶装置。
  7. 請求項６において、前記第２トランジスタ及び前記第４トランジスタは、酸化物半導体層にチャネル領域が形成される半導体記憶装置。
  8. 請求項６又は７において、前記第２トランジスタ及び前記第４トランジスタのチャネル幅１μｍ当たりのオフ電流が１００ａＡ／μｍ以下である半導体記憶装置。
  9. 請求項６乃至８のいずれか一において、前記第２トランジスタ及び前記第４トランジスタを除き、前記駆動回路、前記メモリセルアレイ及び前記メモリコントローラを構成するトランジスタが、シリコン半導体によって形成されていることを特徴とする半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089224A (ja) * 2010-09-22 2012-05-10 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその検査方法
JP2015188731A (ja) * 2014-03-31 2015-11-02 株式会社三共 遊技機、メモリ、遊技機のリサイクル方法及びデータ書込装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096270A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102094131B1 (ko) 2010-02-05 2020-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 구동하는 방법
WO2011096277A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
JP5923248B2 (ja) 2010-05-20 2016-05-24 株式会社半導体エネルギー研究所 半導体装置
TWI524347B (zh) 2010-08-06 2016-03-01 半導體能源研究所股份有限公司 半導體裝置及其驅動方法
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20120120769A (ko) * 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 메모리와 메모리 콘트롤러를 포함하는 메모리 시스템, 및 이의 동작방법
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP5378574B1 (ja) 2012-06-13 2013-12-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9054678B2 (en) * 2012-07-06 2015-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
TWI640014B (zh) * 2013-09-11 2018-11-01 半導體能源研究所股份有限公司 記憶體裝置、半導體裝置及電子裝置
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US10008502B2 (en) 2016-05-04 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
US10490116B2 (en) * 2016-07-06 2019-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and display system
US11568229B2 (en) * 2018-07-11 2023-01-31 Silicon Storage Technology, Inc. Redundant memory access for rows or columns containing faulty memory cells in analog neural memory in deep learning artificial neural network
WO2020222068A1 (ja) 2019-04-30 2020-11-05 株式会社半導体エネルギー研究所 冗長メモリセルを有する記憶装置、半導体装置、および、電子機器
WO2020232571A1 (en) * 2019-05-17 2020-11-26 Yangtze Memory Technologies Co., Ltd. Cache program operation of three-dimensional memory device with static random-access memory
KR102631812B1 (ko) 2019-05-17 2024-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
CN115443505A (zh) * 2020-04-17 2022-12-06 株式会社半导体能源研究所 半导体装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001189094A (ja) * 1999-12-28 2001-07-10 Toshiba Corp メモリ空間制御装置、半導体集積回路装置及び集積回路システム
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2006323923A (ja) * 2005-05-18 2006-11-30 Sharp Corp 半導体記憶装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2010093261A (ja) * 2008-10-07 2010-04-22 Samsung Electronics Co Ltd 酸化物薄膜トランジスタを備える積層メモリ装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6347051B2 (en) * 1991-11-26 2002-02-12 Hitachi, Ltd. Storage device employing a flash memory
TW261687B (ja) * 1991-11-26 1995-11-01 Hitachi Seisakusyo Kk
JP3257860B2 (ja) * 1993-05-17 2002-02-18 株式会社日立製作所 半導体メモリ装置
US5381370A (en) * 1993-08-24 1995-01-10 Cypress Semiconductor Corporation Memory with minimized redundancy access delay
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
EP0844617A3 (en) * 1996-11-25 1999-06-16 Texas Instruments Incorporated Improvements in or relating to electronic circuits
JPH10223776A (ja) * 1997-02-06 1998-08-21 Sharp Corp 半導体記憶装置
JPH11167798A (ja) * 1997-12-03 1999-06-22 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH11232895A (ja) 1998-02-18 1999-08-27 Matsushita Electric Ind Co Ltd 不揮発性メモリ
DE19843470B4 (de) * 1998-09-22 2005-03-10 Infineon Technologies Ag Integrierter Speicher mit Selbstreparaturfunktion
US6041000A (en) * 1998-10-30 2000-03-21 Stmicroelectronics, Inc. Initialization for fuse control
KR100319886B1 (ko) * 1999-05-04 2002-01-10 윤종용 외부 어드레스에 의해 자동 리프레쉬 동작이 수행될 수 있는 테스트 모드를 갖는 동기식 디램 및 자동 리프레쉬 방법
KR100619580B1 (ko) * 1999-05-14 2006-09-05 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치
FR2811132B1 (fr) * 2000-06-30 2002-10-11 St Microelectronics Sa Circuit de memoire dynamique comportant des cellules de secours
US6243306B1 (en) * 2000-07-19 2001-06-05 International Business Machines Corporation Defect management engine for generating a unified address to access memory cells in a primary and a redundancy memory array
US6434033B1 (en) * 2000-11-30 2002-08-13 Pien Chien DRAM module and method of using SRAM to replace damaged DRAM cell
JP2003122638A (ja) * 2001-10-18 2003-04-25 Fujitsu Ltd 半導体集積回路装置
JP3866588B2 (ja) * 2002-03-01 2007-01-10 エルピーダメモリ株式会社 半導体集積回路装置
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7239564B2 (en) * 2003-11-19 2007-07-03 Semiconductor Energy Laboratory, Co., Ltd. Semiconductor device for rectifying memory defects
US20050151660A1 (en) * 2004-01-06 2005-07-14 Mou David W.H. System, method, and apparatus for remotely monitoring the status of a machine
TWI395321B (zh) * 2005-03-31 2013-05-01 Semiconductor Energy Lab 半導體裝置及其驅動方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
CN101707212B (zh) * 2005-11-15 2012-07-11 株式会社半导体能源研究所 半导体器件及其制造方法
US7719872B2 (en) * 2005-12-28 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Write-once nonvolatile memory with redundancy capability
US7605410B2 (en) * 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5086625B2 (ja) * 2006-12-15 2012-11-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2008181634A (ja) 2006-12-26 2008-08-07 Semiconductor Energy Lab Co Ltd 半導体装置
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
KR101811204B1 (ko) 2010-02-12 2017-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 구동 방법

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053164A (ja) * 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
JP2001189094A (ja) * 1999-12-28 2001-07-10 Toshiba Corp メモリ空間制御装置、半導体集積回路装置及び集積回路システム
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP2006323923A (ja) * 2005-05-18 2006-11-30 Sharp Corp 半導体記憶装置
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2010093261A (ja) * 2008-10-07 2010-04-22 Samsung Electronics Co Ltd 酸化物薄膜トランジスタを備える積層メモリ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012089224A (ja) * 2010-09-22 2012-05-10 Semiconductor Energy Lab Co Ltd 半導体メモリ装置およびその検査方法
JP2015188731A (ja) * 2014-03-31 2015-11-02 株式会社三共 遊技機、メモリ、遊技機のリサイクル方法及びデータ書込装置

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