JPH11167798A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体チップを封止した状態で行線，列線の
欠陥救済を行う。 【解決手段】 正規デコーダドライバと、予備デコーダ
ドライバとを有し、前記予備デコーダドライバの不活性
化制御用トランジスタのオン動作によって前記正規デコ
ーダドライバの不活性化トランジスタをオンさせて正規
デコーダドライバを不活性化するとともに前記予備デコ
ーダドライバを置換使用する半導体集積回路装置であっ
て、前記予備デコーダドライバには、不良ラインのアド
レスを記憶し、読み出し時には前記アドレスに対応する
前記正規デコーダドライバの不活性化トランジスタをオ
ンさせる信号を出力する不揮発性メモリ部が設けられ、
前記不揮発性メモリ部は前記不活性化制御用トランジス
タおよび前記不活性化トランジスタに接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に係わり、特に半導体メモリの欠
陥救済回路に適用して有効な技術に関する。

【０００２】

【従来の技術】一般に、ダイナミック型ランダムアクセ
スメモリ（ＤＲＡＭ：Dynamic RandomAccess Memory）
等の半導体メモリ（半導体集積回路装置）の製造におい
ては、メモリセルアレー内に予め予備のワード線（行
線）やデータ線（列線）を設けておき、ウエハテスト時
に、欠陥によって不良になったメモリセルやデータ線，
ワード線を、前記予備データ線や予備ワード線で置換す
ることで製造歩留りの向上を図っている。

【０００３】ウエハテスト時には、欠陥（冗長）救済回
路中のヒューズをレーザ切断して内部回路をプログラム
する。この結果、実使用時には、不良となったメモリセ
ルあるいはデータ線，ワード線のアドレスが入力されて
も予備データ線，予備ワード線に選択が替わるようにな
る。

【０００４】このような欠陥救済回路については、たと
えば、株式会社培風館発行「超ＬＳＩメモリ」、P181〜
P183に記載されている。

【０００５】前記文献には不活性パルスによるデコーダ
制御方式を用いた欠陥救済回路について示されている。
また、同文献のP145〜P150には、２ビット構成のダイナ
ミック形デコーダ（ＮＯＲ論理，ＮＡＮＤ論理）とスタ
ティック形デコーダについて記載されている。

【０００６】ここで、内部回路のプログラム方法である
不活性パルス制御方式についての概念を図１４および図
１５を用いて説明する。ここでは、２ビット構成のもの
について説明する。

【０００７】不活性パルス制御回路は、図１４に示すよ
うに、外部アドレス端子１にそれぞれ接続される正規デ
コーダドライバ３と予備デコーダドライバ２を有する。

【０００８】この例では、正規デコーダドライバ３によ
って駆動される正規メモリセルアレー５内のメモリセル
１１が故障した場合、正規ワード線（ＷＬ）９を不活性
化し、代わりに予備ワード線（ＲＷＬ）８を置換して欠
陥救済を行い、前記予備デコーダドライバ２によって駆
動する予備救済用メモリセルアレー４のメモリセル１０
を読み出し書き込み回路６によって選択する例について
説明する。

【０００９】予備ワード線８は、予備デコーダドライバ
２によって制御されている。予備デコーダドライバ２内
には、アドレス（外部アドレス：Ａｉ，内部アドレス：
ａｉ，ａｉバー〔ａｉＢ〕）を任意に設定できるように
ヒューズ１２を有している。このヒューズ１２は、レー
ザ切断が単純，確実に行えるように、ポリシリコンで形
成されている。

【００１０】故障している正規ワード線９のアドレスに
応じて、予備デコーダドライバ２内のヒューズ１２を切
断することによって、故障している正規ワード線９のア
ドレスと一致させる。

【００１１】故障を起こしている正規ワード線９が選択
されないように、正規デコーダドライバ３内には、不活
性化トランジスタ１３が設けられている。

【００１２】なお、図１４において、２１は正規アドレ
ス選択トランジスタ、２２は予備アドレス選択トランジ
スタ、２３，２４はデコーダ駆動トランジスタ、２５，
２６はデコーダ出力伝達トランジスタ、２７は予備ワー
ド線選択トランジスタ、Ａはノード（Node)、Ｂはノー
ドである。

【００１３】図１５のタイミングチャートを用いて、欠
陥救済のメカニズムを示す。故障している正規ワード線
９のアドレス（Ａｉ，ａｉ，ａｉＢ）がタイミング３０
で、外部アドレス端子１から入力された時、内部のアド
レスバッファ回路を通じて、正規デコーダドライバ３
と、予備デコーダドライバ２の両方のアドレス入力端子
にアドレスデータ（ａｉ，ａｉＢ）が入力される。

【００１４】予備デコーダドライバ２では、故障してい
るワード線のアドレスがヒューズ切断によってプログラ
ムされている。予備デコーダ出力１４は、予備デコーダ
駆動パルス（ＲＰ）によってタイミング３１でＨｉｇｈ
になり、不活性化制御用トランジスタ１８がオンして、
不活性信号φＤＡがタイミング３２でＨｉｇｈになる。

【００１５】不活性信号φＤＡがＨｉｇｈとなったこと
で、不活性化トランジスタ１３がオンとなり、デコーダ
の出力ノードは放電され、デコーダ出力１５がＬｏｗに
なり、すべての正規デコーダは不活性化される。

【００１６】正規・予備のデコーダ出力が確定した後、
ワード線駆動信号ＲＸがタイミング３３でＨｉｇｈにな
り、ワード線を駆動しようとする。

【００１７】この時、正規デコーダ出力はＬｏｗとなっ
ているため、ワード線駆動トランジスタ１７はオフし、
正規ワード線（ＷＬ）９はタイミング３４のようにＬｏ
ｗレベルのまま（不活性）になり選択されない。

【００１８】また、予備デコーダ出力１４はＨｉｇｈと
なっているため、ワード線駆動トランジスタ１６はオン
し、予備ワード線（ＲＷＬ）８はタイミング３５で活性
化し選択される。

【００１９】以上のようなメカニズムで、故障した正規
ワード線と予備ワード線の置換が行われる。

【００２０】この結果、予備救済用メモリセルアレー４
内の予備メモリセルのデータは、正規，予備の共通デー
タ線７から、読み出し／書き込み回路６を経由して、メ
モリセルデータのやりとりが行えるようになる。

【００２１】欠陥救済を行わない場合は、不活性信号φ
ＤＡがＬｏｗになり、不活性化トランジスタ１３はオフ
するので、正規ワード線は不活性とならず、正規デコー
ダドライバ３の動作は抑制されない。

【００２２】

【発明が解決しようとする課題】従来の欠陥救済回路方
式は、メモリセル故障やワード線やデータ線のようなラ
イン故障に対して、ウエハ状態でヒューズ切断を行って
欠陥救済を行う方法であることから、組立後では半導体
チップの表面が露出しないことから欠陥救済は不可能で
ある。

【００２３】半導体メモリ（半導体集積回路装置）の製
造においては、組立後、温度ストレスや電源電圧ストレ
スなどを加えた状態で動作加速試験（エージングまたは
バーンインと呼称される）を行い、初期故障のスクリー
ニングを行っている。

【００２４】この動作加速試験の結果、メモリセル故障
やライン故障を発生するものがある。

【００２５】しかし、現状では前述のように、これらの
試験で発生する不良の救済は行えない。

【００２６】一方、製造プロセスが未成熟な開発段階に
おいては、動作加速試験で発生する不良の規模が量産段
階に比べて大きくなるので、メモリセル故障やライン故
障は開発に必要な時間と費用を圧迫する要因になってい
る。

【００２７】本発明の目的は、半導体チップを封止した
状態で欠陥救済ができる半導体集積回路装置製造技術を
提供することにある。

【００２８】本発明の他の目的は、製造プロセスが未成
熟な開発段階においても開発時間の短縮ができる半導体
集積回路装置の製造方法を提供することにある。

【００２９】本発明の他の目的は、半導体集積回路装置
の製造歩留りの向上を図り、製造コストの低減を達成す
ることにある。

【００３０】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。

【００３１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。

【００３２】（１）正規デコーダドライバと、予備デコ
ーダドライバとを有し、前記予備デコーダドライバの不
活性化制御用手段（不活性化制御用トランジスタ）のオ
ン動作によって前記正規デコーダドライバの不活性化手
段（不活性化トランジスタ）をオンさせて正規デコーダ
ドライバを不活性化するとともに前記予備デコーダドラ
イバを置換使用する半導体集積回路装置であって、前記
予備デコーダドライバには、不良ラインのアドレスを記
憶し、読み出し時には前記アドレスに対応する前記正規
デコーダドライバの不活性化手段をオンさせる信号を出
力する不揮発性メモリ部が設けられ、前記不揮発性メモ
リ部は前記不活性化制御用手段および前記不活性化手段
に接続されている構成になっている。前記不揮発性メモ
リ部は電気的書き換え可能なリードオンリメモリや強誘
電体ランダムアクセスメモリで構成されている。

【００３３】このような半導体集積回路装置は以下の方
法によって製造される。

【００３４】正規デコーダドライバと予備デコーダドラ
イバとを有し、欠陥救済処理時の入力信号によって予備
デコーダドライバの不活性化制御用手段（不活性化制御
用トランジスタ）をオン動作させて正規デコーダドライ
バの不活性化手段（不活性化トランジスタ）をオンさせ
て正規デコーダドライバを不活性化するとともに前記予
備デコーダドライバを置換使用するように構成された半
導体チップを有する半導体集積回路装置の製造方法であ
って、前記半導体チップには、不良ラインのアドレスを
記憶し、読み出し時には前記アドレスに対応する前記正
規デコーダドライバの不活性化手段をオンさせる信号を
出力する不揮発性メモリ部を設けておき、前記半導体チ
ップの表面を保護する処理の後に前記欠陥救済処理を行
う。前記欠陥救済回路は半導体集積回路装置の動作加速
試験後に行う。前記不揮発性メモリ部は電気的書き換え
可能なリードオンリメモリや強誘電体ランダムアクセス
メモリで構成しておく。前記不揮発性メモリ部構成の欠
陥救済回路による欠陥救済処理は半導体集積回路装置の
動作加速試験後に行う。

【００３５】（２）前記手段（１）の構成において、前
記予備デコーダドライバは並列に２組設けられ、１組は
前記手段（１）の構成と同一の不揮発性メモリ部構成の
欠陥救済回路であり、他の１組はフューズ等配線の切断
による欠陥救済回路構成である。

【００３６】このような半導体集積回路装置は以下の方
法によって製造される。

【００３７】正規デコーダドライバと予備デコーダドラ
イバとを有し、欠陥救済処理時の入力信号によって予備
デコーダドライバの不活性化制御用手段をオン動作させ
て正規デコーダドライバの不活性化手段をオンさせて正
規デコーダドライバを不活性化するとともに前記予備デ
コーダドライバを置換使用するように構成された半導体
チップを有する半導体集積回路装置の製造方法であっ
て、前記半導体チップには、不良ラインのアドレスを記
憶し、読み出し時には前記アドレスに対応する前記正規
デコーダドライバの不活性化手段をオンさせる信号を出
力する不揮発性メモリ部で構成される予備デコーダドラ
イバと、フューズ等配線の切断による欠陥救済回路構成
の予備デコーダドライバを設けておき、前記半導体チッ
プの表面を保護する処理の後に前記不揮発性メモリ部構
成の予備デコーダドライバを用いて欠陥救済処理を行
う。また、必要に応じて、フューズ等配線の切断による
欠陥救済回路を用いて、半導体チップの表面が露出して
いる状態のときに欠陥救済処理を行う。

【００３８】前記（１）の手段によれば、不揮発性メモ
リ部構成の欠陥救済回路は半導体チップの表面が露出し
ていない状態でも欠陥救済が行えることから、半導体チ
ップの表面を保護膜で被ったり、あるいは半導体チップ
を封止体で封止した後にでも欠陥救済処理が行える。し
たがって、半導体集積回路装置の組立後、動作加速試験
を行った後に欠陥救済処理が行えることから、動作加速
試験で不良となったものの欠陥救済も行える場合があ
り、歩留りの向上を図ることができる。

【００３９】また、製造プロセスが未成熟な開発段階に
おいては、動作加速試験で発生する不良の規模が量産段
階に比べて大きくなる傾向にあるが、メモリセル故障や
ライン故障を動作加速試験後に行うことができるため、
開発時間の短縮が図れ、開発費用の低減を図ることがで
きる。

【００４０】前記（２）の手段によれば、前記手段
（１）の有する作用に加えて、フューズ等配線の切断に
よる欠陥救済回路を使用して半導体チップの表面が露出
する状態（半導体チップが形成されるウエハ段階も含
む）でも欠陥救済処理を行うことができる。

【００４１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００４２】（実施形態１）図１乃至図１１は本発明の
一実施形態（第１実施形態）である半導体集積回路装置
に係わる図である。

【００４３】本実施形態１の半導体集積回路装置４０
は、図２に示すように、長方形状の樹脂製のパッケージ
４１の一対の長辺からそれぞれ外部端子としてリード４
２を複数突出させた構造になっている。

【００４４】図３は半導体集積回路装置４０におけるリ
ード４２と、前記パッケージ４１内に封止されたＤＲＡ
Ｍ構成の半導体チップ４３の電極４４とを、電気的接続
手段としての導電性のワイヤ４５で接続した状態を示す
模式的平面図である。

【００４５】図３は半導体チップ４３におけるワイヤ４
５の接続状態と、各リード（ピン）４２の機能を表記し
てある。

【００４６】すなわち、Ｖccは電源端子（動作電位供給
用端子）、Ｖssは電源端子（接地電位供給用端子）、Ｉ
／Ｏ０〜Ｉ／Ｏ９およびＩ／ＯＡ〜Ｉ／ＯＦは入出力端
子（データ入出力端子：Ｄin, Ｄout ）、Ａ０〜Ａ８は
アドレス信号端子、／ＷＥ（ＷＥＢ）はライトイネーブ
ル（write enable)信号端子、／ＯＥ（ＯＥＢ）はアウ
トプットイネーブル（out put enable)端子、／ＲＡＳ
（ＲＡＳＢ）はロウアドレスストローブ（row adress s
trobe)信号端子、／ＣＡＳ（ＣＡＳＢ）はカラムアドレ
スストローブ（column adress strobe)信号端子、Ｎ．
Ｃはノンコンタクトピン(non contact pin)である。

【００４７】図４に半導体チップ４３の内部構成を模式
的に示す。

【００４８】メモリセルアレー５の各メモリセル１１の
読み出し／書き込みはワード線９とデータ線７の選択に
よって行われる。

【００４９】すなわち、メモリセルアレー５の一側には
行デコーダ３が設けられ、メモリセルアレー５の他側に
はセンスアンプ５１，Ｉ／Ｏ制御回路５２を介して列デ
コーダ５３が設けられている。

【００５０】また、入出力インターフェース回路５４と
行デコーダ３および列デコーダ５３との間には、それぞ
れ行救済回路２および列救済回路５５が設けられてい
る。また、半導体チップ４３には行救済回路２を構成す
る不揮発性メモリアレー５６が設けられている。

【００５１】また、半導体チップ４３の表面には、アド
レス信号，入出力信号（データ入出力信号：Ｄin／Ｄou
t ），制御信号等の授受を行うための電極４４が設けら
れている。電極４４の機能については図３に示されるよ
うになっている。

【００５２】つぎに、行線の欠陥救済回路構成につい
て、図１および図６乃至図１１を参照しながら説明す
る。

【００５３】図１は欠陥救済回路を示す図である。

【００５４】本実施形態１では、正規デコーダドライバ
３と予備デコーダドライバ２を有する。正規デコーダド
ライバ３は、図１４に示す従来の正規デコーダドライバ
３と同一構成となるダイナミック形ＮＯＲ論理で構成さ
れている。

【００５５】また、予備デコーダドライバ２は、図１に
示すように、外部アドレス端子１からのアドレスを不揮
発性メモリ部６０に入力し、この不揮発性メモリ部６０
からの出力をダイナミック形ＮＯＲ論理に出力するとと
もに、正規デコーダドライバ３の不活性化トランジスタ
１３に出力するように形成されている。

【００５６】また、本実施形態１の予備デコーダドライ
バ２においては、予備ワード線選択トランジスタ２７を
使用することなく、デコーダ出力伝達トランジスタ２６
の出力をワード線駆動トランジスタ１６のゲートに出力
するようになっている。

【００５７】これにより、半導体チップを封止体により
封止した後でも、外部アドレス等の入力によって、故障
した正規メモリセルを予備メモリセルと置換し、欠陥救
済を実施できる効果がある。なお、図１４に示す従来の
場合と同様に予備ワード線選択トランジスタ２７を組み
込む構成でもよい。

【００５８】本実施形態１の欠陥救済回路では、不良と
判明したワード線のアドレスを不揮発性メモリ部６０に
入力して、アドレスとそのアドレスにおける出力をＲＤ
／ＲＤＢとして出力するように記憶させておき、実使用
のときには、前記不揮発性メモリ部６０からの読み出し
による出力で正規デコーダドライバ３の不活性化トラン
ジスタ１３を不活性化し、代わりに予備デコーダドライ
バ２を駆動させて予備ワード線（ＲＷＬ）８を選択して
予備救済用メモリセルアレー４のメモリセル１０を選択
使用する。

【００５９】つぎに、不揮発性メモリ部６０について説
明する。

【００６０】図６は不揮発性メモリ部６０のテストモー
ド回路（１）を示す回路図であり、図７はテストモード
回路（１）のタイミングチャートである。タイミングチ
ャートには電源電圧Ｖcc，半導体チップのＰＡＤ（電
極）の電位，回路の各ノード（Ｊ〜Ｎ）の電位，降圧回
路の出力（ＲＡ／ＲＡＢ）を示す。

【００６１】テストモード回路（１）は、Ｍ１〜Ｍ４の
ＭＯＳトランジスタを４段にダイオード接続した電圧調
整回路６１とＣＭＯＳインバータ６２を接続するととも
に、その接続ノードＮに前記ＣＭＯＳインバータ６２の
出力を（ＲＡ／ＲＡＢ）を保証するトランジスタ６３が
接続されている。また、ＣＭＯＳインバータ６２の出力
は直接ＲＡとして、またインバータ６４を介してＲＡＢ
としても引き出されるようになっている。

【００６２】このテストモード回路（１）は、欠陥（冗
長）救済モードにエントリするための降圧回路である。
また、ＭＯＳトランジスタは閾値（Ｖｔｈ）が高いＭＯ
Ｓトランジスタ（たとえば、Ｖｔｈが約１．０Ｖ）であ
る。

【００６３】降圧回路を使用する理由は、（１）誤って
欠陥救済モードにエントリするのを防止するためであ
り、（２）確実に欠陥救済モードを実行するためであ
る。

【００６４】テストモード回路（１）のＰＡＤ（電極４
４）は、／ＲＡＳ，／ＣＡＳ以外のクロック入力端子、
たとえば／ＷＥ，／ＯＥである。

【００６５】テストモード回路（１）を動作させるため
には、Ｖccを社外電源電圧規格より低くし、かつＰＡＤ
４４の印加電圧を社外入力電圧規格より高くする。

【００６６】たとえば、Ｖccを３．０Ｖ（社外電源電圧
規格はＶcc＝４．５〜５．５Ｖ）、ＰＡＤ４４の印加電
圧ＶｉＨを９．０Ｖ（社外入力電圧規格はＶｉＨ＝２．
４〜７．０Ｖ）とする。これによって、図７のタイミン
グチャートに示すように、Ｍ１のＭＯＳトランジスタで
ＰＡＤ電位がＶｔｈ低下するため、ノードＫの電位は約
８．０Ｖになる。したがって、ノードＬ，ノードＭ，ノ
ードＮでの電位は、Ｍ２，Ｍ３，Ｍ４のトランジスタに
よって順次約１．０Ｖ低下することから、ノードＮの電
位は約５．０Ｖになる。

【００６７】このとき、ＣＭＯＳインバータ６２のゲー
ト電圧はＶcc＝３．０Ｖとなっているので、ＰＭＯＳト
ランジスタがオンし、ＲＡのレベルが５．０Ｖとなって
正論理になり、欠陥救済回路の駆動が行われる。

【００６８】仮に、上記動作でＰＡＤの電位が社外規格
の７．０Ｖ、Ｖccが電位が３．０Ｖであった場合、ノー
ドＮの電位は３．０ＶとＣＭＯＳインバータ６２のゲー
ト電圧と等しくなるので、ＲＡのレベルが０．０Ｖとな
って負論理となって欠陥救済回路の駆動は起きない。

【００６９】また、Ｖcc電位が電位が４．５Ｖ、ＰＡＤ
４４の電位が９．０Ｖとなると、ノードＮの電位とＣＭ
ＯＳインバータ６２のゲート電圧の差が０．５Ｖとなる
ため、ＲＡのレベルが０．０Ｖとなって負論理となって
欠陥救済回路の駆動は起きない。

【００７０】図８は不揮発性メモリ部６０のテストモー
ド回路（２）を示す回路図であり、図９はテストモード
回路（２）のタイミングチャートである。図９には真理
値表をも示す。タイミングチャートにはテストモード回
路（１）の出力（ＲＡ／ＲＡＢ），アドレス，回路のノ
ードＤの電位，テストモード回路（２）の出力（ＲＤ／
ＲＤＢ）が示されている。

【００７１】このテストモード回路（２）は、故障を起
こしている正規メモリセル１１と予備メモリセル１０の
アドレスを置換する回路である。

【００７２】テストモード回路（２）は、ＣＭＯＳイン
バータ７０の出力端子（ノード）Ｃと、ＣＭＯＳインバ
ータの電源端子間にトランジスタ７１を組み込むととも
に、ノードＣにインバータ７２を接続してある。

【００７３】また、前記ＣＭＯＳインバータ７０のＮＭ
ＯＳトランジスタのソースには、ゲートにアドレス信号
が印加され、ソースが接地されるトランジスタ７３が接
続されている。

【００７４】前記インバータ７２の出力側のノードＤに
は、ラッチ構成のクロックドインバータ７４が接続され
ている。また、ラッチ構成のクロックドインバータ７４
の出力は直接ＲＤとして、またインバータ７５を介して
ＲＤＢとしても引き出すようになっている。

【００７５】つぎに、図９のタイミングチャートを参照
にして故障している正規ワード線アドレスを、予備ワー
ド線（ＲＷＬ）８で置換する場合を説明する。

【００７６】先に説明したテストモード回路（１）によ
って、生成するＲＡを正論理とし、この間に故障してい
るワード線のアドレス（ａｉ）を設定する。これによ
り、クロックドインバータがオンし、アドレスデータが
ＲＤに伝わる。

【００７７】また、アドレスの入力を保持したまま、Ｒ
Ａを負論理にすると、ＲＤデータの帰還により、アドレ
スデータは電源がオンされている間、保持される。

【００７８】なお、図１に示すように、ＲＤは従来の不
活性パルス制御欠陥救済方式のφＤＡと同様に、正規デ
コーダドライバ回路を不活性化するので、ワード線駆動
信号（ＲＸ）が正論理になっても、正規ワード線は選択
されない。

【００７９】しかし、上記のアドレス保持は、電源がオ
ンになっている間のみ有効であるため、実際の使用上で
電源がオフすると、救済データが失われてしまう。

【００８０】アドレスデータの消失を防止するため、図
１に示す様な書き換え可能な不揮発性メモリでもアドレ
スデータを保持しておく必要がある。また、同様に欠陥
（冗長）救済信号（ＲＡ／ＲＡＢ）のデータも不揮発性
メモリで保持する必要がある。

【００８１】図１０にアドレス記憶部を示す。図のアド
レス記憶装置は、ＥＥＰＲＯＭや不揮発性ＲＡＭ等の不
揮発性メモリ（ｍｉ／ｍｉＢ）８０で構成され、前述の
アドレスデータ信号（ＲＤ／ＲＤＢ）のデータを記憶す
る装置である。

【００８２】１本のワード線８１と２本のデータ線８２
ａ，８２ｂの組み合わせによって、１アドレスのＲＤ／
ＲＤＢの信号の記憶および読み出しが行われる。ＲＤ／
ＲＤＢはアンプ８３を介して不揮発性メモリ８０に記憶
および読み出しが行われるようになっている。

【００８３】また、欠陥救済信号ＲＡ／ＲＡＢもアンプ
８３を介して一対の不揮発性メモリ（ｍｉ／ｍｉＢ）８
０に記憶および読み出しできるように構成されている。

【００８４】また、メモリセルのワード線８１は、ＶDD
からブーストされたＶＣＨとし、電源が再投入されたと
きにＲＤ／ＲＤＢのデータを出力する。なお、これらメ
モリセルは、各アドレス毎に付属されている。

【００８５】つぎに、待機から冗長救済動作を経由し、
電源再投入までの記憶メカニズムを、図１１のタイミン
グチャートを参考に説明する。タイミングチャートに
は、電源電圧ＶDD，欠陥救済信号ＲＡ，記憶が無い場合
またはある場合のアドレスデータ信号ＲＤ／ＲＤＢの電
位を示してある。

【００８６】初めに、記憶装置のない場合のアドレスデ
ータについて説明する。

【００８７】待機している間は電源がオフとなっている
ため、アドレスデータ、メモリセルデータは不定状態で
ある。後に冗長救済動作に入り、故障アドレスのデータ
がＲＤ／ＲＤＢに現れる。この段階でＶＣＨがオンされ
ていると、ＲＤ／ＲＤＢのデータが保持される。

【００８８】電源がオフ状態となると、ＲＤ／ＲＤＢの
データがリセットされ、再び電源を投入してもＲＤ／Ｒ
ＤＢのデータは不定状態となり、冗長救済データが消失
する。

【００８９】記憶装置がある場合は、待機している間電
源がオフとなっているため、アドレスデータ，メモリセ
ルデータは不定状態である。後に冗長救済動作に入り、
故障アドレスデータがＲＤ／ＲＤＢに現れる。この段階
でＶＣＨがオンされていると、ＲＤ／ＲＤＢのデータが
保持される。

【００９０】次に、電源がオフ状態となるとＲＤ／ＲＤ
Ｂのデータはリセットされるが、同時に不揮発性メモリ
（ｍｉ／ｍｉＢ）に記憶される。再び電源が投入された
ときには不揮発性メモリ（ｍｉ／ｍｉＢ）のデータが読
みだされ、アンプで増幅され、再び、ＲＤ／ＲＤＢに現
れる。

【００９１】以上のメカニズムで、欠陥の対象となるア
ドレス（ロウおよびカラムアドレス）データを外部より
入力することで、冗長救済が可能となる。

【００９２】つぎに、半導体集積回路装置４０の製造方
法について、図５のフローチャートを参照しながら説明
する。

【００９３】製造開始（ステップ１０１）後、これが本
発明の特徴の一つであるが、最初に前述のような欠陥救
済回路を組み込んだ半導体チップ４３を形成する（ステ
ップ１０２）。

【００９４】つぎに、たとえば、図示しないリードフレ
ームを使用し、図３に示すように、半導体チップ４３の
上に絶縁性フィルム（図示せず）を介してリードフレー
ムのリード４２を固定するとともに、半導体チップ４３
の電極（ＰＡＤ）４４とリード４２の先端部分を導電性
のワイヤ４５で接続する。

【００９５】つぎに、図３に示すように、たとえば、図
示しないトランスファモールド装置でモールドして、絶
縁性の封止体（パッケージ）４１で前記半導体チップ４
３，リード４２，ワイヤ４５等を封止する。

【００９６】つぎに、図示はしないが、不要なリードフ
レーム部分を切断除去した後、前記パッケージ４１から
突出するリード４２を所望の形状に成形する。たとえ
ば、リード４２をＪ−ベンド型に成形する。

【００９７】これにより、半導体集積回路装置の組立が
終了する（ステップ１０３）。

【００９８】つぎに、動作加速試験を行う（ステップ１
０４）。

【００９９】つぎに、これが本発明の特徴の一つである
が、動作加速試験のデータから、欠陥救済回路を使用し
ての欠陥救済が行える場合に、欠陥救済処理を行い、欠
陥品を良品にする（ステップ１０１）。

【０１００】これにより、品質の優れた半導体集積回路
装置４０を製造することができ、製造を終了することが
できる（ステップ１０６）。

【０１０１】本実施形態１によれば以下の効果を奏す
る。

【０１０２】（１）半導体集積回路装置４０は欠陥救済
回路を有することから、欠陥救済処理を行うことによっ
て欠陥を救済することができる。

【０１０３】（２）不揮発性メモリ部構成の欠陥救済回
路は半導体チップの表面が露出していない状態でも欠陥
救済が行えることから、半導体チップの表面を保護膜で
被ったり、あるいは半導体チップを封止体で封止した後
にでも欠陥救済処理が行える。したがって、半導体集積
回路装置の組立後、動作加速試験を行った後に欠陥救済
処理が行えることから、動作加速試験で不良となったも
のの欠陥救済も行える場合があり、歩留りの向上を図る
ことができる。

【０１０４】（３）製造プロセスが未成熟な開発段階に
おいては、動作加速試験で発生する不良の規模が量産段
階に比べて大きくなる傾向にあるが、メモリセル故障や
ライン故障を動作加速試験後に行うことができるため、
開発時間の短縮が図れ、開発費用の低減を図ることがで
きる。

【０１０５】（実施形態２）図１２および図１３は本発
明の他の実施形態（第２実施形態）である半導体集積回
路装置およびその製造に係わる図であり、図１２は半導
体集積回路装置における欠陥救済処理を示す回路ブロッ
ク図、図１３は半導体集積回路装置の製造工程を示すフ
ローチャートである。

【０１０６】本実施形態２では、実施形態１の欠陥救済
回路と、図１４に示す従来の欠陥救済回路を併設し、救
済の効率や確度を向上させたものである。

【０１０７】すなわち、正規デコーダドライバ３と、従
来のフューズ等配線の切断による欠陥救済回路構成の予
備デコーダドライバ２ａと、実施形態１の不揮発性メモ
リ部構成の予備デコーダドライバ２ｂを有する構成にな
っている。

【０１０８】なお、各予備デコーダドライバの構成は前
述の説明通りであることから省略する。

【０１０９】前記フューズ等配線の切断による欠陥救済
回路構成の予備デコーダドライバ２ａは、従来と同様に
半導体チップの状態での欠陥救済が可能であり、たとえ
ば、半導体チップを形成するウエハの状態で欠陥救済処
理を行い、動作加速試験終了後に不揮発性メモリ部構成
の予備デコーダドライバ２ｂで再度欠陥救済処理を行う
ものである。

【０１１０】欠陥救済処理について、図１３のフローチ
ャートを参照しながら説明する。

【０１１１】製造開始（ステップ２０１）後、これが本
発明の特徴の一つであるが、最初に前述のような欠陥救
済回路を組み込んだ半導体集積回路を形成する（ステッ
プ２０２）。

【０１１２】つぎに、ウエハテストを行うとともに、前
記フューズ等配線の切断による欠陥救済回路構成の予備
デコーダドライバ２ａを用いて欠陥救済処理を行う（ス
テップ２０３）。

【０１１３】つぎに、図示しないウエハを切断分離して
半導体チップを形成した後、前記実施形態１の場合と同
様に、図示しないリードフレームを使用して半導体チッ
プの組み込み，ワイヤボンディング，トランスファモー
ルド，リード成形を行い、半導体集積回路装置の組立を
行う（ステップ２０４）。

【０１１４】つぎに、動作加速試験を行う（ステップ２
０５）。

【０１１５】つぎに、これが本発明の特徴の一つである
が、動作加速試験のデータから、欠陥救済回路を使用し
ての欠陥救済が行える場合に、欠陥救済処理を行い、欠
陥品を良品にする（ステップ２０６）。この欠陥救済処
理では不揮発性メモリ部構成の欠陥救済回路を使用して
欠陥救済処理を行う。

【０１１６】これにより、品質の優れた半導体集積回路
装置４０を製造することができ、製造を終了することが
できる（ステップ２０７）。

【０１１７】本実施形態２によれば、前記実施形態１の
有する作用効果に加えて、ウエハの状態でも欠陥救済処
理が行える。したがって、ウエハの状態での欠陥救済処
理と、動作加速試験後の欠陥救済処理と２段に亘った欠
陥救済処理が行えることから、欠陥救済の効率や確度を
向上することができる。

【０１１８】なお、フューズ等配線の切断による欠陥救
済回路構成の予備デコーダドライバの場合は、回路表面
が露出していればよいので、半導体チップの状態でも欠
陥救済処理が行える。

【０１１９】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない、たとえ
ば、さらに欠陥救済効率を高めるため、冗長救済モード
にエントリする際の、クロック入力の入力シーケンスを
色々変えて、冗長救済信号ＲＡと組み合わせることで、
複数のワード線／データ線の冗長救済が行えるようにな
る。

【０１２０】また、ウエハテスト段階での欠陥救済処理
を行う欠陥救済回路は、他の回路構成でもよい。

【０１２１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１２２】（１）不揮発性メモリ部構成の欠陥救済回
路は半導体チップの表面が露出していない状態でも欠陥
救済が行えることから、半導体チップの表面を保護膜で
被ったり、あるいは半導体チップを封止体で封止した後
にでも欠陥救済処理が行える。したがって、半導体集積
回路装置の組立後、動作加速試験を行った後に欠陥救済
処理が行えることから、動作加速試験で不良となったも
のの欠陥救済も行える場合があり、歩留りの向上を図る
ことができる。

【０１２３】（２）製造プロセスが未成熟な開発段階に
おいては、動作加速試験で発生する不良の規模が量産段
階に比べて大きくなる傾向にあるが、メモリセル故障や
ライン故障を動作加速試験後に行うことができるため、
開発時間の短縮が図れ、開発費用の低減を図ることがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）である半導
体集積回路装置における欠陥救済回路図である。

【図２】本実施形態１の半導体集積回路装置の概要を示
す平面図である。

【図３】本実施形態１の半導体集積回路装置の端子機能
を示す模式的平面図である。

【図４】本実施形態１の半導体集積回路装置における半
導体チップの内部構成を示す模式図である。

【図５】本実施形態１の半導体集積回路装置の製造工程
を示すフローチャートである。

【図６】本実施形態１による半導体集積回路装置におけ
る欠陥救済回路のテストモード回路（１）を示す回路図
である。

【図７】前記テストモード回路（１）のタイミングチャ
ートである。

【図８】本実施形態１による半導体集積回路装置におけ
る欠陥救済回路のテストモード回路（２）を示す回路図
である。

【図９】前記テストモード回路（２）のタイミングチャ
ートである。

【図１０】本実施形態１の半導体集積回路装置のアドレ
ス記憶部を示す概略図である。

【図１１】本実施形態１の半導体集積回路装置における
欠陥救済動作を示すタイミングチャートである。

【図１２】本発明の他の実施形態（実施形態２）である
半導体集積回路装置における欠陥救済回路図である。

【図１３】本実施形態２の半導体集積回路装置の製造工
程を示すフローチャートである。

【図１４】従来の不活性パルス制御方式による欠陥救済
回路図である。

【図１５】従来の不活性パルス制御方式のタイミングチ
ャートである。

【符号の説明】

１…外部アドレス端子、２，２ａ，２ｂ…予備デコーダ
ドライバ、３…正規デコーダドライバ、４…予備救済用
メモリセルアレー、５…正規メモリセルアレー、６…読
み出し書き込み回路、７…共通データ線、８…予備ワー
ド線（ＲＷＬ）、９…正規ワード線（ＷＬ）、１０，１
１…メモリセル、１２…ヒューズ、１３…不活性化トラ
ンジスタ、１４…予備デコーダ出力、１５…正規デコー
ダ出力、１６…ワード線駆動トランジスタ、１７…ワー
ド線駆動トランジスタ、１８…不活性化制御用トランジ
スタ、２１…正規アドレス選択トランジスタ、２２…予
備アドレス選択トランジスタ、２３，２４…デコーダ駆
動トランジスタ、２５，２６…デコーダ出力伝達トラン
ジスタ、２７…予備ワード線選択トランジスタ、３０〜
３５…タイミング、４０…半導体集積回路装置、４１…
パッケージ、４２…リード、４３…半導体チップ、４４
…端子（電極）、４５…ワイヤ、５１…センスアンプ、
５２…Ｉ／Ｏ制御回路、５３…列デコーダ、５４…入出
力インターフェース回路、５５…列救済回路、５６…不
揮発性メモリアレー、６０…不揮発性メモリ部、６１…
電圧調整回路、６２…ＣＭＯＳインバータ、６３…トラ
ンジスタ、６４…インバータ、７０…ＣＭＯＳインバー
タ、７２…インバータ、７３…トランジスタ、７４…ラ
ッチ構成のクロックドインバータ、７５…インバータ、
８０…不揮発性メモリ、８１…ワード線、８２ａ，８２
ｂ…データ線、８３…アンプ。

Claims (8)

【特許請求の範囲】
1. 【請求項１】 正規デコーダドライバと、予備デコーダ
   ドライバとを有し、前記予備デコーダドライバの不活性
   化制御用手段のオン動作によって前記正規デコーダドラ
   イバの不活性化手段をオンさせて正規デコーダドライバ
   を不活性化するとともに前記予備デコーダドライバを置
   換使用する半導体集積回路装置であって、前記予備デコ
   ーダドライバには、不良ラインのアドレスを記憶し、読
   み出し時には前記アドレスに対応する前記正規デコーダ
   ドライバの不活性化手段をオンさせる信号を出力する不
   揮発性メモリ部が設けられ、前記不揮発性メモリ部は前
   記不活性化制御用手段および前記不活性化手段に接続さ
   れていることを特徴とする半導体集積回路装置。
2. 【請求項２】 正規デコーダドライバと、予備デコーダ
   ドライバとを有し、前記予備デコーダドライバの不活性
   化制御用手段のオン動作によって前記正規デコーダドラ
   イバの不活性化手段をオンさせて正規デコーダドライバ
   を不活性化するとともに前記予備デコーダドライバを置
   換使用する半導体集積回路装置であって、前記予備デコ
   ーダドライバは並列に２組設けられ、１組は前記不活性
   化手段に接続される不活性化制御用手段と、不良ライン
   のアドレスを記憶し、読み出し時には前記アドレスに対
   応する前記正規デコーダドライバの不活性化手段をオン
   させる信号を出力する不揮発性メモリ部を有する構成で
   あり、他の１組はフューズ等配線の切断による欠陥救済
   回路構成になっていることを特徴とする半導体集積回路
   装置。
3. 【請求項３】 前記不揮発性メモリ部は電気的書き換え
   可能なリードオンリメモリや強誘電体ランダムアクセス
   メモリで構成されていることを特徴とする請求項１また
   は請求項２に記載の半導体集積回路装置。
4. 【請求項４】 前記不活性化手段および前記不活性化制
   御用手段はトランジスタで構成されていることを特徴と
   する請求項１乃至請求項３のいずれか１項に記載の半導
   体集積回路装置。
5. 【請求項５】 正規デコーダドライバと予備デコーダド
   ライバとを有し、欠陥救済処理時の入力信号によって予
   備デコーダドライバの不活性化制御用手段をオン動作さ
   せて正規デコーダドライバの不活性化手段をオンさせて
   正規デコーダドライバを不活性化するとともに前記予備
   デコーダドライバを置換使用するように構成された半導
   体チップを有する半導体集積回路装置の製造方法であっ
   て、前記半導体チップには、不良ラインのアドレスを記
   憶し、読み出し時には前記アドレスに対応する前記正規
   デコーダドライバの不活性化手段をオンさせる信号を出
   力する不揮発性メモリ部を設けておき、前記半導体チッ
   プの表面を保護する処理の後に前記欠陥救済処理を行う
   ことを特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 正規デコーダドライバと予備デコーダド
   ライバとを有し、欠陥救済処理時の入力信号によって予
   備デコーダドライバの不活性化制御用手段をオン動作さ
   せて正規デコーダドライバの不活性化手段をオンさせて
   正規デコーダドライバを不活性化するとともに前記予備
   デコーダドライバを置換使用するように構成された半導
   体チップを有する半導体集積回路装置の製造方法であっ
   て、前記半導体チップには、不良ラインのアドレスを記
   憶し、読み出し時には前記アドレスに対応する前記正規
   デコーダドライバの不活性化手段をオンさせる信号を出
   力する不揮発性メモリ部で構成される予備デコーダドラ
   イバと、フューズ等配線の切断による欠陥救済回路構成
   の予備デコーダドライバを設けておき、前記半導体チッ
   プの表面を保護する処理の後に前記不揮発性メモリ部構
   成の予備デコーダドライバを用いて欠陥救済処理を行う
   ことを特徴とする半導体集積回路装置の製造方法。
7. 【請求項７】 前記不活性化手段および前記不活性化制
   御用手段はトランジスタで構成し、前記不揮発性メモリ
   部は電気的書き換え可能なリードオンリメモリや強誘電
   体ランダムアクセスメモリで構成しておくことを特徴と
   する請求項５または請求項６に記載の半導体集積回路装
   置の製造方法。
8. 【請求項８】 前記不揮発性メモリ部構成の欠陥救済回
   路による欠陥救済処理は半導体集積回路装置の動作加速
   試験後に行うことを特徴とする請求項５乃至請求項７の
   いずれか１項に記載の半導体集積回路装置の製造方法。