JPS6381700A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
予備メモリアレイを内蔵したＥＦＲＯＭ（エレクトリカ
リ・プログラマブル・リード・オンリー・メモリに利用
して有効な技術に関するものである。

〔従来の技術〕

例えば、ダイナミック型ＲＡＭのような半導体記憶装置
においては、その製品歩留りを向上させるために、欠陥
ビットｅ済方式が公知である。欠陥ビット救済方式を採
用するために、メモリアレイ内の不良アドレスを記憶す
る適当な記憶手段及びそのアドレス比較回路、並びに冗
長回路（予備メモリアレイ）のような付加回路が設けら
れる。

上記冗長回路を付加したダイナミック型ＲＡ　Ｍの例と
して、日経マグロウヒル社１９８０年７月２１日付「日
経エレクトロニクス」の頁１８９〜頁２０１がある。

〔発明が解決しようとする問題点〕

しかしながら、上記予備メモリアレイへの切り換えは、
破壊的なヒユーズ手段の切断によって行われるものであ
るため上記予備メモリアレイそのものの欠陥の有無が検
出できない。特に、ＥＰＲＯＭ装置にあっては、データ
リテンション保証が完全に行えない。例えば、半導体ウ
ェハ上にＥＰ　　’ＲＯＭが完成された後のブロービン
グにおいて、メモリセルに論理“Ｏ”　　（ＦＡＭＯＳ
　トランジスタのフローティングゲートに電荷を注入し
た状態）を書き込んでおいて、高温度による注入電荷の
リークを調べることによって、ゲート絶縁膜等の欠陥の
有無を検出することができる。この結果、不良メモリセ
ルが発見された場合、上記予備メモリアレイへの切り換
えが行なわれる。しかしながら、予備メモリアレイに対
しては上記論理“０”書き込み後の高温処理による欠陥
の有無を調べてないため完全な欠陥救済にはならない。

そこで、上記予備メモリアレイへの切り換えの後に再び
上記同じように論理“０′書き込み及び高温度を与える
ことが考えられる。しかしながら、このようにすると、
工数が増加するばかりでなく、ブロービングの回数が増
加してポンディングパッドの表面に発生する針傷が多く
なってポンダビリティを悪化させる原因となるものであ
る。

この発明の目的は、予備メモリアレイを含む全ピントの
スクリーニングを可能にした半導体記憶装置を提供する
ことにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、外部端子から供給される所定の信号を検出し
て欠陥救済のための予備メモリアレイへの切り換えを行
う冗長回路を動作状態にさせるようにするものである。

〔作　用〕

上記した手段によれば、外部端子から所定の高レベルの
信号を供給することによって、予備メモリアレイへのア
クセスが可能にされるから、予備メモリアレイとメモリ
アレイのデータリテンション保証を同時に行うことがで
きる。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知の集積回路の製造技術によって、特に制限されない
が、１個の単結晶シリコンのような半導体基板上におい
て形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。Ｅ　Ｐ　ＲＯＭ装置は、＋５ボルトのような電源電
圧と、十数ボルトのような高いレベルの書き込み電圧Ｖ
ｐｐとによって動作される。Ｆ、　Ｆ　ＲＯＭ装置は、
通常の読み出し動作において＋５Ｖのような電源電圧■
ｃｃによって動作される。ＥＰＲＯＭ装置は、アドレス
入力端子を介して供給される外部アドレス信号、及び制
御端子ＣＥ、ＯＥ、ＰＧＭを介して供給されるチップイ
ネーブル信号、出力イネーブル信号、プログラム信号に
よってその動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹ　（ｘ８）とデータ人カバソファＤＩＢ（Ｘ８）
及びデータ出カバソファＤＯＢ（Ｘ８）が設けられる。

同図では、そのうちの１つのメモリアレイＭ−ＡＲＹと
、データ入力回路ＤＩＢ及びデータ出力回路ＤＯ８が代
表として例示的に示されている。

メモリアレイＭ−ＡＲＹは、複数のＦ　ＡＭＯＳトラン
ジスタ（不揮発性メモリ素子・・ＭＯＳＦＥＴＱ１〜Ｑ
６）と、ワード線Ｗｌ、Ｗ２及びデータ線Ｄｉ、Ｄ２〜
Ｄｎとにより構成されている。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
ＦＡＭＯＳトランジスタＱ１〜Ｑ３　　（Ｑ４〜Ｑ６）
のコントロールゲートは、それぞれ対応するワードｖＡ
ＴＷ１．Ｗ２に接続され、同じ列に配置されたＦＡＭＯ
３）ランジスタＱｌ、Ｑ４、Ｑ２、Ｑ５及びＱ３．Ｑ６
のドレインは、それぞれ対応するデータ線Ｄ　Ｉ　、Ｄ
　２〜Ｄｎに接続されている。

上記ＦＡＭＯ３）ランジスタの共通ソース＊Ｃ８は、特
に制限されないが、書込み信号ｗｅを受けるディプレッ
ション型ＭＯ３ＦＥＴＱＩＯを介して接地されている。

このＭＯ３ＦＥＴＱＩＯは、次の理由によって設けられ
ている。すなわち、メモリセル、例えばメモリセルＱ１
にデータを書き込む場合には、ワード線Ｗ１に書き込み
レベルの高電圧が与えられ、データ＆ＩＤ１に書き込む
べきデータに従った高電圧もしくははＶＱ’ｔ／の低電
圧が与えられる。この場合、選択データ線ＤＩに結合さ
れた非選択とされるべきメモリセルＱ２のようなメモリ
セルのフローティングゲートは、それとデータ線Ｄ１と
の間に生ずる静電結合によって、データｉＤ１が高電位
にされると、それに応じてその電位が不所望に上昇され
てしまう、その結果、非選択であることによってオフ状
態に維持されるべきメモリセルＱ２のようなメモリセル
が不所望に導通してしまう。すなわち、非選択であるべ
きメモリセルにリーク電流が流れてしまう、これに応じ
て選択されるべきメモリセルＱ１に流れるべき書き込み
電流が減少されてしまう０図示のＭＯ３ＦＥＴＱＩＯは
、書き込み時の上記内部制御信号；１のロウレベルによ
ってそのコンダクタンスが比較的小さくされる。これに
より、書き込み時に流される書き込み電流によって生ず
る共通ソースｖＡＣ８の電位は、ＭＯ３ＦＥＴＱＩ　０
（７）ｒンダクタンスが比較的小さくされることによっ
て比較的高い電位にされる。この共通ソース線Ｃ８の電
位が比較的高くされるとＦＡＭＯ３）ランジスタは、基
板効果によってそのしきい値電圧は比較的高くされる。

このように、非選択とされるべきＦＡＭＯＳトランジス
タの実効的なしきい値電圧が高くされる結果としてその
非選択とされるべきＦＡＭＯ３）ランジスタに流れるリ
ーク電流を小さくできる。

これによって、書き込み高電圧によって形成された書き
込み電流が効率よく選択されたＦＡＭＯＳトランジスタ
に供給されるので、効率的な書き込み動作を行うことが
できる。なお、読み出し動作時には、上記制御信号ｗｅ
のハイレベルによってＭＯ３ＦＥＴＱＩ　Ｏのコンダク
タンスは、比較的大きくされる。これにより、フローテ
ィングゲートの電荷注入をしないことにより低しいき値
電圧にされる論理“１”書き込みのＦＡＭＯ３）、ラン
ジスタに流れる電流を大きくできるから、その読み出し
速度を速くすることができる。

この実施例のＥＰＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号ＡＸ、ＡＹを受け
るアドレスバッファＸＡＤＢ、ＹＡＤＢを含む。アドレ
スバッファＸＡＤＢ、ＹＡＤＢによって形成された相補
アドレス信号は、アドレスデコーダＸＤＣＲ，ＹＤＣＲ
に供給される。

同図においては、上記ＸアドレスバッファＸＡＤＢとＸ
アドレスデコーダＸＤＣＲを合わせて回路ブロックＸＡ
ＤＢ・ＤＣＲとして示し、上記ＹアドレスバッファＹＡ
ＤＢとＹアドレスデコーダＹＤＣＲを合わせて回路ブロ
ックＹＡＤＢ　、ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ＣＧによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイＭ−Ａ
ＲＹ　（図示しない他のメモリアレイに対しても同様）
のワード線に供給されるべき選択信号を形成する。Ｘア
ドレスデコーダＸＤＣＲは、特に制限されないが、＋５
Ｖの電源電圧によって動作される。それ故に、アドレス
デコーダＸＤＣＲは、５ポルト系の選択信号を形成する
。

これに対して、メモリアレイＭ−ＡＲＹによって必要と
される選択信号のレベルは、読み出し動作において、例
えばはｆ５Ｖのハイレベルとはソ゛ＯＶＯロウレベルで
あり、書き込み動作の時においてはソ゛書き込み電圧Ｖ
ｌ）りレベルのハイレベルとはｘ’　ｏ　ｖのロウレベ
ルである。ＸアドレスデコーダＸＤＣＲから出力される
５Ｖ系の選択信号に応答してメモリアレイＭ−ＡＲＹの
ワード線をそれぞれ必要とされるレベルにさせるために
、ＸアドレスデコーダＸＤＣＲの出力端子とメモリアレ
イの各ワード線との間にディプレフジョン型ＭＯ３ＦＥ
ＴＱＩＩないしＱ１２が設けられており、また、各ワー
ド線と書き込み電圧端子ｖｐｐとの間には書き込み高電
圧負荷回路ＸＲが設けられている。書き込み高電圧負荷
回路ＸＲは、その詳細を図示しないが、端子Ｖｌ）ｐと
各ワード線との間にそれぞれ設けられた高抵抗ポリシリ
コン層からなるような複数の高抵抗素子からなる。

上記ディプレッジクン型ＭＯ３ＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５ｖ系の内部書き込み制御信号ｗｅが供給される。

読み出し動作なら、内部書き込み制御信号ｗｅははｈ’
　５　Ｖのハイレベルにされる。この場合、ＭＯ３ＦＥ
ＴＱＩ　１ないしＱ１２のすべては、Ｘアドレスデコー
ダＸＤＣＲから出力される５■系の選択信号に対してオ
ン状態にされる。それ故に、ＸアドレスデコーダＸＤＣ
Ｒの出力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号ｗｅは、はｘ
／　ＯＶのロウレベルにされる。この場合、例えば、Ｘ
アドレスデコーダＸＤＣＲから出力される信号のうち、
ワード線Ｗ１に対応される信号かは、、−５Ｖのハイレ
ベル（選択レベル）なら、ＭＯ３ＦＥＴＱＩ　ｌは、そ
のゲートに加わる電圧がそのソースに加わる電圧に対し
て相対的に負レベルにされるので自動的にオフ状態にさ
れる。これに応じて、ワード線Ｗ１は、回路ＸＲによっ
てはソ゛書き込み電圧Ｖｐｐのレベルのハイレベルにさ
れる。これに対し、例えば、ＸアドレスデコーダＸＤＣ
ＲのワードｖＡＷ２に対応される信号かは譬゛ＯＶＯロ
ウレベルなら、ＭＯ３ＦＥＴＱ１２はオン状態のままに
される。それ故に、ワード＆ＩＷ２は、アドレスデコー
ダＸＤＣＲによっては〜゛０■のロウレベルにされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ３ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯ３ＦＥＴをにオンオフさせることが
できるようにするため、ＹアドレスデコーダＹＤＣＲの
出力端子とカラ１１ス・インチＭＯ３ＦＥＴのゲート、
すなわち、カラム選択線との間には、ディプレッション
型ＭＯ３ＦＥＴＱｉ３〜Ｑ１５が配置されている。ごれ
らＭＯＳ　Ｆ　Ｅ　’１’　Ｑ　ｉ　３ないしＱ１５の
デートには、前記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｉ　１な
いしｌ、：Ｌ　１２と同様に、内部古き込み制御信号１
が供給さ８する。カラム選択線のそれぞれと、特に制限
されないが、上記高電圧端子Ｖｒｌりとの［（■には、
書き込み高電圧負荷回路ＹＲが設けられている。

上記共通データ線ＣＤは、外部端子Ｉ２１０から入力さ
れる書き込み信号を受けるデータ入力回路ＤＩＢの出力
端子に結合されている。データ入力回路ＤＩＢにおける
出力回路は、高電圧ｊ／ｐρのレベルにレベル変損され
た書き込み信号によ、りて制御される書き込みＭＯＳＦ
ＥＴを介して書き込み電圧Ｖｌ）Ｉ）を送出する。この
出力回路は、書き込みパルス；了がはＮ’　５　Ｖのよ
うなハイレベル（読み出し動作）なら、その出力インピ
ーダンスが高インビーダンス状態となるようにされる。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、その動作状態においてバイアス電流を
出力する。

バイアス回路は、適当なレベル４に出機能を持つように
される。これによって、データ出力回路ＤＯＢの入力レ
ベルが所定電位以下の時にバイアス電流が形成され、入
力レベルが所定電位に達するとバイアス電流が実質的に
Ｏになるようにされる。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して亮
いしきい！電圧（論理“０”）か又は低いしきい値電圧
（論理“１”）を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧をもっている場合、共通データ線ＣＤと
回路の接地点との間に直流電流通路が形成されない。こ
の場合、共通データ線ＣＤは、センスアンプからの電流
供給によって比較的ハイレベルにされる。センスアンプ
におけるバイアス回路からのバイアス電流の供給は、共
通データｙＲＣＤが所定電位に達すると実質的に停止さ
れる。それ故に、共通データ線のハイレベルは、比較的
低い電位に制限される。

これに対して、ノモリアレイＭ−ＡＲＹ内の選択された
メモリセルが低いしきい（Ｉ電圧をもっている場合、共
通データｌ１ＣＤと回路の接地点との間にカラムスイッ
チＭＯＳ　Ｆ　ＥＴ、データ線、選択されたメモリセル
及びＭＯ３ＦＥＴＱＩＯを介する直流電流経路が形成さ
れる。それ故に、共通データ線ＣＤは、バイアス回路か
ら供給されるバー（アス？？を流にかかわらずにロウレ
ベルにされる。

このようなバイアス回路による共通データ線ＣＤのハ・
イレベルとロウレベルとの振幅制限は、次の利点をもた
らす。すなわち、共通データ線ＣＤ等に信号変化速度を
制限する浮遊容量等の容量が存在するにかかわらずに、
読み出しの高速化を図ることができる。言い換えると、
複数のメモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号Ｏｅによって制御されるように構
成される。出カバソファは、制御信号０６がはｓ’　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出カバソファは、制御信号
ｏｅがはｖ□ｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出力バッフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧ｖｐｐ
、チップイネーブル信号ＣＥ、出力イネーブル信号ＯＥ
及びプログラム信号ＰＧＭに応じて各種の制御信号を形
成する。

この実施例では、上記メモリアレイＭ−ＡＲＹにおける
欠陥ビットの教法のために、予備メモリアレイＸＲ−Ａ
ＲＹが設けられる。この予備メモリアレイＸＲ−ＡＲＹ
は、メモリアレイＭ−ＡＲＹおける欠陥ビットが存在す
るワード線に対するメモリアクセスに代えて、ワード線
Ｗ°が選択状態にされる。

このような予備メモリアレイＸＲ−ＡＲＹの切り換えは
、アドレス記憶回路とアドレス比較回路から卒る冗長回
路ＡＣによって行われる。すなわち、アドレス記憶回路
には、上記欠陥ビットの存在するワード線に対応された
不良アドレスが記憶される。アドレス比較回路は、上記
不良アドレスとアドレスバッファＸＡＤＢから供給され
る内部アドレスａＸを受けて、上記不良アドレスへのメ
モリアクセスを拳食出すると、アドレスデコーダＸＤＣ
Ｒの動作を禁止する信号ＡＣＥを形成するとともに、冗
長用のワード線Ｗ゛を選択状態にするものである。これ
によって、上記欠陥ビットが存在するワード線に代えて
上記予備メモリアレイＸＲ−ＡＲＹが選択される。

なお、データ線の断線等による欠陥ビット救済のために
、データ線方向にも予備メモリアレイを設けるものとし
てもよい。この場合には、アドレスバッファＹＡＤＢ及
びアドレスデコーダＹＤＣＲに対応して、上記類似の冗
長回路が設けられるものである。

この実施例では、ヒユーズ手段を切断することなく、上
記冗長回路を動作状態にさせること、言い換えるならば
、上記信号ＡＣＥを発生してメモリアレイＭ−ＡＲＹの
アドレスデコーダＸＤＣＲの動作を禁止するともに、冗
長回路ＡＣによる冗長用ワード線Ｗ′を選択状態にさせ
るため、アドレス信号端子が利用される。すなわち、所
定のアドレス端子から供給される＋５ｖのようなハイレ
ベルより高いレベルの電圧が供給されたことを検出する
高電圧検出回路ＶＨが設けられる。この高電圧検出回路
ＶＨは、上記冗長回路及び予備メモリアレイのテスト回
路として作用し、上記アドレス端子からの高電圧を検出
すると、後述するような制御信号をを発生させて冗長回
路ＡＣを擬似的に動作状態にさせるものである。

第２図には、上記テスト回路としての高電圧検出回路と
、冗長回路ＡＣの具体的一実施例の回路図が示されてい
る。

この実施例では、欠陥救済のための不良アドレスや不良
アドレスの書き込みの指示をヒユーズ手段ＦＯないしＦ
ｎの切断の有無によって行う。これらのヒユーズ手段Ｆ
ＯないしＦｎの選択的な切断は、特に制限されないが、
レーザー光線の照射によって行われる。

ヒユーズ手段ＦＯは、不良アドレスの書き込みの有無を
記憶するものであり、その両端にはディプレンジシン型
のＭＯ３ＦＥＴＱＩ　７とＱｌＢを介して電源電圧Ｖｃ
ｃと回路の接地電位が与えられる。ヒユーズ手段ＦＯが
切断されないとき、ハイレベルの信号を出力させること
、及び上記直列回路を通して流れる直流電流を低減させ
るために、上記ディプレッション型ＭＯＳＦＥＴＱＩ　
８のコンダクタンスは、ディプレッション型ＭＯ３ＦＥ
ＴＱ１７のコンダクタンスに比べて十分率さな値に設定
される。この不良アドレスの書き込みに際しては、同時
にこのヒユーズ手段ＦＯも切断される。これによって、
以下の不良アドレス検出回路の出力を有効とするイネー
ブル信号Ｅが形成される。

ヒユーズ手段ＦｌなしいＦｎは、不良アドレスの記憶の
ために用いられる。これらのヒユーズ手段Ｆ１ないしＦ
ｎに対応して設けられる各ディプレッション型ＭＯ３Ｆ
ＥＴＱ２１ないしＱ２４も、上記同様なコンダクタンス
比に設定される。

不良アドレスの比較回路は、上記各ヒユーズ手段Ｆｌな
しいＦｎの切断の有／無によって形成さレルハイレベル
／ロウレベルの不良アドレス信号と、アドレスバッファ
ＸＡＤＢから供給される内部アドレス信号ａｘｌないし
ａｘｎとをそれぞれ受ける排他的論理和（一致不一致）
回路ＥＸＩないしＥＸｎと、これらの排他的論理和回路
ＥＸＩないしＥＸｎの出力信号を受けるノア（ＮＯＲ）
ゲート回路Ｇ２から構成される。このノアゲート回路Ｇ
２には、上記不良アドレスの書き込みの有無を指示する
イネーブル信号Ｅが供給される。これによって、上記信
号Ｅがロウレベルにされているとき、言い換えるならば
、不良アドレスが書き込まれた状態のとき、上記各排他
的論理和回路ＥＸ１ないしＥＸｎの出力信号がロウレベ
ルにされたとき（不良アドレスとメモリアクセスによる
アドレス信号とが一致したとき）、上記予備メモリアレ
イＸＲ−ＡＲＹのワード線Ｗ′の選択信号と、上記アド
レスデコーダＸＤＣＲの欠陥ビットが存在するワード線
の選択動作を禁止する信号ＡＣＥを形成する。

これによって、不良アドレスが書き込まれいてる場合に
のみ、上記予備メモリアレイＸＲ−ＡＲＹへの切り換え
が行われる。すなわち、メモリアレイＭ−ＡＲＹに欠陥
ビットが無い場合には、上記ヒユーズ手段Ｆ１ないしＦ
ｎがいずれも切断されないこととによって、みかけ上ア
ドレス信号ａｘｌないしａｘｎがハイレベルに対応した
不良アドレスを記憶していることになる。しかしながら
、上記ヒユーズ手段ＦＯが切断されないことによって、
イネーブル信号Ｅがハイレベルにされるため上記アドレ
ス信号が供給されてもノアゲート回路Ｇ２の出力信号は
ロウレベルに固定されるものである。上記ノアゲート回
路Ｇ２の出力信号は、オアゲート回路Ｇ１を介して予備
メモリアレイＸＲ−ＡＲＹのワード線Ｗ°の選択信号及
びメモリナレイＭ−ＡＲＹ側のワード線選択動作を禁止
する信号ＡＣＥとされる。

高電圧検出回路ＶＨは、負荷ＭＯ３ＦＥＴＱ１１と馬区
動ＭＯ３ＦＥＴＱＩ　２からなるインバータ回路と、負
荷ＭＯ３ＦＥＴＱＩ　３．Ｑｌ　５及び駆動ＭＯ３ＦＥ
ＴＱＩ　４．Ｑｌ　６及び同様なインバータ回路Ｎ１か
らなる縦列回路によって構成される。上記初段のインバ
ータ回路は、アドレス端子Ａｉから供給される高電圧を
検出するために、駆動ＭＯ３ＦＥＴＱＩ　２は、通常の
インバータ回路に駆動ＭＯ３ＦＥＴＱＩ　４．Ｑｌ　６
等のコンダクタンスに比べて十分小さく設定される。言
い換えるならば、＋５　Ｖのような比較的低い電圧が供
給されても、そのコンダクタンスが負荷ＭＯ３ＦＥＴＱ
ＩＩのコンダクタンスに対して小さくされることによっ
て、ハイレベルの出力信号を形成する。

そして、そのゲート電圧が＋ＩＯＶのような高い電圧に
されたとき、それに応じてそのコンダクタンスが大きく
されて、ロウレベルの出力信号を形成する。ＭＯ３ＦＥ
ＴＱＩ　３．Ｑｌ　４及びＱｌ５゜Ｑｌ６からなるイン
バータ回路及びインバータ回路Ｎ１は、上記初段のイン
バータ回路（Ｑｌｌ。

Ｑｌ２）が、上記のようなロジンクスレッショルド電圧
を持つために、十分なロウレベルの出力信号が得られな
いことから、それを増幅するために設けられる。最終段
のインバータ回路Ｎ１の出力端子からは予備メモリアレ
イＸＲ−ＡＲＹのワード線Ｗ″を強制的に選択状態にす
る信号ａビが形成される。この信号ａｉ゛はノアゲート
回路Ｇ１の他方の入力に供給される。これによって、上
記アドレス端子Ａｉを高レベルにすると、自動的に上記
予備メモリアレイＸＲ−ＡＲＹのワード線Ｗ°の選択信
号及び禁止信号ＡＣＥが形成される。

この実施例回路の動作を次に説明する。

最初のブロービングにおいてメモリアレイＭ−ＡＲＹの
全ビットに対して論理“０”の書き込みを行う。この前
又は後に、上記アドレス端子Ａｔを上記のような高いレ
ベルにする。これによってＭＯ３ＦＥＴＱＩ　２のコン
ダクタンスがＭＯ３ＦＥＴＱＩＩのコンダクタンスに比
べて十分小さくされる結果、その出力信号がロウレベル
になり、上記縦列形態のインバータ回路によって増幅さ
れ上記信号ａｉ′はハイレベルにされる。したがって、
オアゲート回路Ｇ１を介して予備メモリアレイＸＲ−Ａ
ＲＹのワード線Ｗ゛の選択信号が形成される。書き込み
状態のときには、上記選択信号によってワード線Ｗ′の
電位が書き込み高電圧にされるため、上記予備メモリア
レイＸＲ−ＡＲＹのワード線に結合されたメモリセルに
対して論理“０２を書き込むことができる。

このようにして、上記メモリアレイＭ−ＡＲＹ及び予備
メモリアレイＸ　Ｒ−Ａ　Ｒ’ｌの全メモリセルに論理
１０゛を書き込んだ後に、ウェハベークが行われる。す
なわち、上記ＥＰＲＯＭが形成された半導体ウェハを一
定時間高温中に置く。そして、再びブロービングによっ
てその論理“０”の読み出しテストを行う。ゲート絶縁
膜等の欠陥があるものは、フローティングゲ−［に蓄積
された電荷がリーク電流として失われるため、上記読み
出しテストによってゲート絶縁膜等の欠陥を判定するこ
とができる。このとき、上記予備メモリアレイＸＲ−Ａ
ＲＹのメモリセルに対してもその欠陥の有無を検出する
ことができるから、信顧性の高いデータリテンション保
証が可能になる。

上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）アドレス端子の高電圧を検出して欠陥救済のため
の予備メモリアレイへの切り換えを行う上記冗長回路を
動作状態にさせること予備メモリアレイへのアクセスが
可能にされる。これによって、予備メモリアレイへの欠
陥ビットの有無を検出することができるという効果が得
られる。

（２）上記（１）により、ＥＰＲＯＭにあっては予備メ
モリアレイを含む全ビットに対してウェハベークを行っ
た後、その読み出しテストを行うことができるから、信
頼性の高いデータリテンション保証が可能にされる。

（３）ブロービングは従来と同様に上記論理“０′書き
込みと論理“０”の読み出しとの２回にすることができ
るから、ポンディングパッドの表面の針傷を必要最小に
抑えることができるから、ボンダビリティの悪化を防止
することができるという効果が得られる。

（４）アドレス端子から多値レベルを供給して上記予備
メモリアレイに対するアクセスを行うことによって外部
端子数を増加させることなく、予備メモリアレイの欠陥
の有無を検出することができるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、不良アドレス
等の記憶回路は、ポリシリコン層を用いたヒユーズ手段
等を電気的に切断するもの等種々の実施形態を採ること
ができるものである。また、上記冗長回路を強制的に動
作状態にさせるための制御信号は、独立した外部端子又
はプローブ検査用のパッドを用い、冗長回路のテストモ
ードを指示する信号として供給され゛るものであっても
よい。さらに、ＥＰＲＯＭ装置は、周辺回路を０Ｍ０３
回路により構成されるものであってもよい。この場合に
は、ワード線及びカラムスイッチ選択回路には、高電圧
による書き込み動作を行うため、デコーダの出力信号を
受けて上記のうよな高電圧に変換するレベル変換回路が
設けられるものである。

以上本発明者によってなされた発明をその背景となった
利用分野であるＥＰＲＯＭ装置に適用した場合について
説明したが、それに限定されるものではなく、例えば上
記のような欠陥政情方式を採用することを条件としてダ
イナミック型ＲＡＭ（ランダム・アクセス・メモリ）や
スタティック型ＲＡＭや各種ＲＯＭ（リード・オンリー
・メモリ）等の半導体記憶装置にも同様に利用すること
ができる。さらに、上記ＥＰＲＯＭ１ｉやマスクＲＯＭ
は、１チフプのマイクロコンピュータ等のような半導体
集積回路装置に内蔵されるものであってもよい。

〔発明の効果〕

本願において開示される発明のうちの代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、アドレス端子の高電圧を検出して欠陥政
情のための予備メモリアレイへの切り換えを行う上記冗
長回路を動作状態にさせること予備メモリアレイへのア
クセスが可能にされる。これによって、ＥＰＲＯＭにあ
っては予備メモリアレイを含む全ビットに対してウェハ
ベークを行ったｊｋ、その読み出し子ストを行うことが
できるから、信頼性の高いデータリテンション保証が可
能にされる。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す内部構成ブロック図、第２図は、その冗長回
路及び高電圧検出回路の一実施例を示す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制御
回路、ＩＢ・・入力バッファ、ＡＣ・・冗長回路、ＸＲ
−ＡＲＹ・・予備メモリアレイ 代理人弁理士　小川　勝馬’　”””＞第１図 第２図

Claims (1)

1. 【特許請求の範囲】 １、アドレスバッファから供給される内部アドレス信号
   と記憶回路によって記憶された不良アドレス信号とを受
   けて不良アドレスへのアクセスを検出して予備メモリア
   レイに切り換える冗長回路と、外部端子から供給される
   信号のレベル又は組み合わせ若しくはデータを検出して
   上記冗長回路を動作状態にさせるテスト回路とを含むこ
   とを特徴とする半導体記憶装置。 ２、上記テスト回路は、アドレス端子から供給される通
   常の動作電圧より高いレベルにされた高電圧を検出する
   検出回路と、この電圧検出回路を受けて強制的に冗長回
   路を動作状態にさせる信号発生回路とからなるものであ
   ることを特徴とする特許請求の範囲第１項記載の半導体
   記憶装置。 ３、上記冗長回路における記憶回路は、レーザー光線の
   照射によって選択的にその切断が行われるヒューズ手段
   を含むのであることを特徴とする特許請求の範囲第１又
   は第２項記載の半導体記憶装置。