JPS6271100A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ　（絶縁ゲート形電界効県トラ２ンジ
スタ）で構成されたＥＰＲＯＭ＜エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。

〔背景技術〕

Ｆ’ＡＭＯ３（フローティング・アノ゛′ランシェ・イ
ンジエクシヨンＭＯ５ＦＥＴ）のような半導体素子を記
憶素子（メモリセル）とするＥＰＲＯＭ装置が公知であ
る（例えば、特開昭５４−１５２９５３号公報参照）。

ＥＰＲＯＭ装置においては、約１２Ｖのような比較的高
い電圧にされた書込み用高電圧ＶｐＧＩを用いて、上記
ＦＡＭＯ３）ランジスタのフローティングゲートへ選択
的に電荷をアバランシェ注入することによってそのしき
い値電圧を変化させて論理“０”又は論理″１”の書き
込みが行われる。

このようなＦＡＭＯ３）ランジスタのテスティングの１
つとして、ディスターブテストがある。これは、書き込
み前と書込み後のそれぞれにおいて、ワード線又はデー
タ線に高電圧を供給して、上記フローティングゲートの
電荷量の変化の有無をチェックするものである。これに
よって、フローティングゲートと、コントロールゲート
又はドレインとの間の絶縁膜に欠陥（リーク）があるこ
とを判別することができる。すなわち、上記欠陥がある
と、上記高電圧によってフローティグゲートに電荷が助
り込まれたり（誤書込み）、既に取り込まれた″１荷が
消滅（情報の消滅）させられてしまうからである。

上記ディスク−ブチストは、そのアドレッシングにより
１本ずつのワード線又はデータ線を選択状態にして、上
記欠陥の有無を識別するものであり、しかも１つのワー
ド線又はデータ線を約５゜懸もの比較的長時間にわたっ
て上記高電圧を印加し続ける必要があるため、そのテス
トに長時間を費やすことになってしまう。

そこで、本願発明者等は、先に複数のワード線及び／又
はデータ線を同時選択状！１４／非選択吠態にさせるこ
とを考えた。この場合、ディスターブテストの信頼性を
より高くするため、複数のワード線及び／又はデータ線
の全選択状態をモニターすることを考えた。

〔発明の目的〕

この発明の目的は、高信頼性のもとで、ディスターブテ
ストの短縮化を実現した不揮発性記憶回路を含む半導体
集積回路装置を提供することにある。

この発明の前記ならびにその池の目的°と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。

〔発明の概要〕

ホーにおいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、不揮発性記憶素子のコントロールゲートが結
合された複数のワード線及び／′又はそのドレインが結
合された複数のデータ線を同時に選択／ｆｉ：選択状態
にさせる機能を設けて複数記憶素子の同時ディスターブ
テストを行うようにするとともに、上記同時選択状態に
される複数のワード線及び／又はデータ線にそれぞれケ
ートが結合された直列形態のＭＯＳＦＥＴを設け、これ
らの直列ＭＯＳＦＥＴのオン状態により、上記同時選択
状態のモニターを行うようにするものである。

〔実施例〕

第１図には、この発明が適用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各ｎ路索子は、
公知のＣＭＯ３集積回路の製造技術によっ°ζ、特に制
限されないが、ｌ　ｉＦＭの単結晶シリコンのような半
導体基板上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの誓き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧ど
、十数ボルトのような高いレベルのＷ−き込み電圧ｖｐ
ｐとによって動作される。ＥＰＲＯＭ装置は、通常の読
み出し動作において＋５ｖのような電源電圧Ｖｃｃによ
って動作される。ＥＰＲＯＭ装置は、アドレス入力端子
を介し°Ｃ供給される外部アドレス信号、及び制御ブイ
ネーブル信号、出力イネーブル信号、プログラム信号に
よってその動作が制御される。

この実施例でば、上記のように８ビツト構成のデータ書
き込み／読み田しを行うため、特に制限されないが、８
組のメモリアレイＭ−ＡＲＹとデータ人力／出力回路が
設けられるが同図では、そのうちの１つのメモリアレイ
Ｍ−ＡＲＹと、データ入力回路ＤＩＢ及びデータ出力回
路ＤＯＢが代表として例示的に示されている。メモリア
レイＭ−ＡＲＹは、複数のＦＡＭＯＳ）ランジスタ（不
揮発性メモリ素子・・ＭＯ５ＦＥＴＱＩ〜Ｑ６）と、ワ
ード線Ｗ１．Ｗ２及びデータ線ＤＩ、Ｄ２〜［）ｎとに
より構成されている。メモリアレイＭ−ＡＲＹにおいて
、同じ行に配置されたＦＡＭＯＳトランジスタＱ１〜Ｑ
３　　（Ｑ４〜Ｑ６）のコントロールゲートは、それぞ
れ対応するワード線Ｗ１（Ｗ２）に接続され、同じ列に
配置されたＦＡＭＯＳトランジスタＱ１とＱ４、Ｑ２と
Ｑ５及びＱ３とＱ６のドレインは、それぞれ対応するデ
ータ線Ｄ１〜Ｄｎに接続されている。

上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ８は、特
に制限されないが、書込み信号７τを受けるディプレッ
シッン型ＭＯＳＦＥＴＱＩ　Ｏを介して接地されている
。このＭＯＳＦＥＴＱＩＯは、次の理由によって設けら
れている。すなわち、メモリセル、例えばＱ、１にデー
タを書き込む場合には、ワード線Ｗ１に書き込みレベル
の高電圧が与えられ、データ線Ｄ１に書き込むべきデー
タに従った高電圧が与えられる。この場合、選択データ
線Ｄ１に結合された非選択とされるべきメモリセルＱ４
のフローティングゲートは、それとデータ線Ｄｉとの不
所望な静電結合によって、データ線Ｄ１が高電位にされ
ると、それに応じてその電位が不所望に上昇されてしま
う＝その結果、非選択であることによってオフ状態に維
持されるべきメモリセルＱ４が不所望に導通してしまう
、すなわち、非選択であるべきメモリセルにリーク１！
流が流れてし、まい、選択されるべきメモリセルＱ１に
流れるべき書き込み電流が減少されてしまう０図示のＭ
Ｏ５ＦＥＴＱＩ　Ｏは、書き込み時の上記内部制御信号
ｌのロウレベルによってそのコンダクタンスが比較的小
さくされる。これにより、書′き込み時に流される書き
込み電流によって生ずる共通ソース線Ｃ５の電位は、Ｍ
Ｏ５ＦＥＴＱＩ　Ｏのコンダクタンスが比較的小さくさ
れることによって比較的高い電位にされる。この共通ソ
ース線Ｃ８の電位が比較的高くされるとＦＡＭＯＳ　）
ランジスタは、基板効果によってそのしきい値電圧は比
較的高くされる。このように、非選択とされるべきＦＡ
ＭＯＳ）ランジスタの実効的なしきい値電圧が高くされ
る結果としてその非選択とされるべきＦＡＭＯＳ　）ラ
ンジスタに流れるリーク電流を小さくできる。これによ
って、書き込み高電圧によって形成された書き込み電流
が効率よく選択されたＦＡＭＯＳ）ランジスタに供給さ
れるので、効率的な書き込み動作を行うことができる。

なお、読み出し動作時には、上記制御信号ｉτのハイレ
ｘルによってＭＯＳＦＥＴＱＩ　Ｏのコンダクタンスは
、比較的大きくされる。これにより、論理“１”書き込
みのＦＡＭＯＳ）ランジスタに流れる電流を大きくでき
るから、読み出し速度を速くすることができる。

この実施例のＥＦＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸ０ＣＲ，ＹＤＣＨに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ−ＯＣＲとして示し、上記Ｙアドレスバッファ
ＹＡＤＢとＹアドレスデコニダＹＤＣＲを合わせて回路
ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路Ｃ０ＮＴによって形成されるチッ
プ選択信号ｃｅによって活性化されることに、よって、
外部端子からのアドレス信号を取り込み、外部端子から
供給されたアドレス信号と同相の内部アドレス信号と逆
相のアドレス信号とからなる相補アドレス信号を形成す
る。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹ　（図示
しない他のメモリアレイに対しても　。

同様）のワード線に供給されるべき選択信号を形成する
。ＸアドレスデコーダＸＤＣＲは、特に制限されないが
、＋５ｖの電源電圧によって動作される。それ故に、Ｘ
アドレスデコーダＸＤＣＲは、５ボルト系の選択信号を
形成する。これに対して、メモリアレイＭ−ＡＲＹによ
って必要とされる選択信号のレベルは、読み出し動作に
おいて、例えばは％’５Ｖのハイレベルとは％／　ＯＶ
のロウレベルであり、書き込み動作の時においてほり書
き込み電圧ｖｐｐレベルのハイレベルとはゾＯ■のロウ
レベルである。ＸアドレスデコーダＸＤＣＲから出方さ
れる５ｖ系の選択信号に応答してメモリアレイＭ−ＡＲ
Ｙのワード線をそれぞれ必要とされるレベルにさせるた
めに、ＸアドレスデコーダＸＤＣＲの出力端子とメモリ
アレイの各ワード線との間にディプレッション型ＭＯＳ
ＦＥＴＱＩ　１ないしＱ１２が設けられており゛、また
、各ワード線と書き込み電圧端子ＶＰＩ）との間には書
き込み高電圧負荷回路ＸＲが設けられている。書き込み
高電圧負荷回路ＸＲは、その詳細を図示しないが、端子
Ｖｌ）Ｐと各ワード線との間にそれぞれ設けられた高抵
抗ポリシリコン層、からなるような複数の高抵抗素子か
らなる。

上記ディプレッション型ＭＯ５ＦＥＴＱＩ　ｌないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５ｖ系の内部書き込み制御信号；１が供給される。

読み出し動作なら、内部書き込み制御信号７１はは鵞５
Ｖのハイレベルにされる。この場合、ＭＯＳＦＥＴＱＩ
　１ないしＱｉ２のすべそは、ＸアドレスデコーダＸＤ
ＣＲから出力される５ｖ系の選択信号に対してオン状態
にされる。それ故に、ＸアドレスデコーダＸＤＣＲの出
力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号７τは、はｖ
Ｑ’ｌ／のロウレベルにされる。この場合、例えば、Ｘ
アドレスデコーダＸＤＣＲから出力される信号のうち、
ワード線Ｗ１に対応される信号かは＞＄　５　Ｖのパイ
レベル（選択レベル）なら、ＭＯＳＦＥＴＱＩ　１は、
そのゲートに加わる電圧がそのソースに加わる電圧に対
して相対的に負レベルにされるので自動的にオフ状態に
される。これに応じて、ワード線Ｗｌは、回路ＸＨによ
ってはｈｉｌき込み電圧ｖｐｐのレベ）Ｌｔ−のハイレ
ベルにされる。これに対し、例えば、Ｘアドレスデコー
ダＸＤＣＨのワード線Ｗ２に対応される信号がはＶ　Ｏ
■のロウレベルなら、ＭＯ８ｔＥＴＱ１２はオン状態の
ままにされる。それ故に、ワード線Ｗ２は、Ｘアドレス
デコーダＸＤＣＨによってはｓｌ　ＯＶのロウレベルに
される。

第１図においては、メモリアレー（Ｍ　−Ａ　ＲＹに対
して共通デ°−タ線ＣＤが設けられている。メモリアレ
イＭ　−Ａ　ＲＹのデータ線とそのメモリアレイに対応
される共通データ１ＪｔｃＤとの間には、カラムスイッ
チ回路を構成するＭＯ５ＦＥＴＱ７〜Ｑ’９が設けられ
ている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラム長イ
ンチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯＳＦＥＴｔ十分にオンオフさせるこ
とができるようにするため、ＹアドレスデコーダＹＤＣ
Ｒの出力端子とカラムスイッチＭＯＳＦＥＴのゲート、
すなわち、カラム選択線との間には、ディプレフジョン
型ＭＯＳＦＥＴＱ１３〜Ｑ１５が配置されている。これ
らＭＯ５ＦＥＴＱ１３ないしＱ１５のゲートには、前記
ＭＯＳＦＥＴＱＩＩないしＱ１２と同様に、内部書き込
み制御信号マτが供給される。カラム選択線のそれぞれ
と高電圧端子ＶｐＰとの間には、書き込み高電圧負荷回
路ＹＲが設けられている。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤｉＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路２よ、書き込み信号によって制御される書き込み
ＭＯＳＦＥＴを介して書き込み電圧ＶＧｌｉ）を送出す
る。この出力回路は、書き込みパルス７τがばゾ５ｖの
ようなハイレベル（読み出し動作）なら、その出力イン
ピーダンスが高インピーダンス状態となるようにされる
。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、制御回路Ｃ０ＮＴから供給される読み
出し制御信号ｏｅによって動作状態にされ、その動作状
態においてバイアス電流を出力する。バイアス回路は、
適当なレベル検出機能を持つようにされる。これによつ
て、データ出力回路ＤＯＢの入力レベルが所定電位以下
の時にバイアス電流が形成され、入力レベルが所定電位
に達するとバイアス電流が実質的に０になるようにされ
る。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は”低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の選択されたメモリセルが高
いしきい値電圧（１０′″）をもっている場合、共通デ
ータ線ＣＤと回路の接地点との間に直流電流通路が形成
されない、この場合、共通データ線ＣＤは、センスアン
プからの電流供給によって比較的ハイレベルにされる。

センスアンプにおけるバイアス回路からのバイアス電流
の供給は、共通データ線ＣＤが所定電位に達すると実質
的に停止される。それ故に、共通データ線のハイレベル
は、比較的低い電位に制限される。

これに対し°Ｃ１メモリアレイＭ−ＡＲＹ内の選択され
たメモリセルが低いしきい値電圧をもっている場合、共
通データ線ＣＤと回路の接地点との間にカラムスイッチ
ＭＯＳＦＥＴ、データ線、選択されたメモリセル及びＭ
ＯＳＦＥＴＱＩＯを介する直流電流経路が形成される。

それ故に、共通データ線ＣＤは、バイアス回路から供給
されるバイアス電流にかかわらずにロウレベルにされる
。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す、すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数のメモリセルからのデータを次々に読み出すような場
合において共通データ線ＣＤの一方のレベルが（ａ方の
レベルへ変化させられるまでの時間を短くすることがで
さ・る。

データ出力回路ＤＯＢにおける出力バンファは、その動
作が読み出し制御信号Ｏｅによって制御されるように構
成される。出カバソファは、制御信号０６がはｈ／　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出カバソファは、制御信号
ｏｅがはゾＯｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出カバソフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路Ｃ０ＮＴは、電源電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧Ｖｌ）
ｐ、チップイネーブル信号ＣＥ、出力イネーブル信号Ｏ
Ｅ及びプログラム信号ＰＧＭに応じて各種の制御信号を
形成する。

この実施例では、上記アドレスバッファに後述するよう
な出力切り換え機能を持たせることによって、全てのワ
ード線及びデータ線を同時に選択／非選択状態にさせる
ものである。このようなテストモードは、特に制限され
ないが、高電圧端子ＶＰＰに書き込み高電圧を供給した
状態において、　□ｉ常の動作状態では有り得ない制御
信号ＰＣ−Ｍ。

τＴ及びＣＢの組み合わせによって制御回路Ｃ０ＮＴに
より形成された２つのテストモード信・号ｄｔ１及びａ
ｔ２により実行される。

上記テストモードによる全ワード線及び／又はデータ線
の同時選択状態をモニターするために、上記各ワード１
ｌＷ１．Ｗ２〜Ｗｎ等にそれぞれゲートが結合された直
列形態のＭＯ５ＦＢ’ｌ’Ｑ１７ないしＱ１９が設けら
れる。上記ＭＯ５ＦＥＴＱ１９のソースは、回路の接地
電位点に結合され、ＭＯ５ＦＥＴＱＩ　７（Ｚ）ドレイ
ンと電源端子Ｖｃｃとの間には、特に制限されないが、
ＰチャンネルＭＯＳＦＥＴＱ１６が設けられる。このＭ
Ｏ８ＦＥＴＱ１６は、そのゲートに定常的に回路の接地
電位が供給されることによって、負荷抵抗素子として作
用する。上記ＭＯＳＦＥＴＱＩ　６ないしＱ１９は、ハ
イレ゛ベルを論理“１゛とする場合、ナントゲート回路
ＸＮＡＮＤを構成する。このナントゲート回路ＸＮＡＮ
Ｄの出力信号は、テストモードの時にハイレベルにされ
る制御信号ｄｉを受ける伝送ゲートＭＯＳＦＥＴＱ２０
を介して、特に制限されないが、テストモードのときに
使用されない入出力端子Ｉ１０に送出される。これに代
え、独立した外部端子に上記モニター信号を送出させる
ものとしてもよい。なお、後述するアドレス選、択回路
が、メモリアレイＭ　−Ａ　ＲＹを構成するワード線を
複数組に分割して、分割された組毎に同時選択される場
合、その組毎に上記のようなす／ドゲート回路が設ＧＪ
られる。そして、その組毎の選択信号に従って、それぞ
れのモニター信号が外部端子Ｉｌｏ等へ出力される。

データ線についても、同時選択機能が設けられる場合１
．同図に点線で示すようなナントゲート回路ＹＮＡＮＤ
が設けられる。このナントゲート回路ＹＮＡＮＤは、上
記ワード線に設けられた回路ＸＮＡＮＤと類似の回路に
より構成される。

第２図には、上記アドレス八ソファを構成する単位回路
の一実施例の回路図が示されている。

外部端子から供給されたアドレス信号Ａｉは、。

（ＮＡＮＤ）ゲート回路Ｇｌの一方の入力に供給される
。このナントゲート回路Ｇ１の他方の入力には、内部チ
ップ選択信号ｃｏが供給される。上Ｅｆｔ号ｃｏがハイ
レベルのチップ選択状態のとき、上記ナントゲート回路
Ｇ１を通して外部端子から供給されたアドレス信号Ａｉ
に対して逆相の内部アドレス信号丁ｌが形成される。

上記ナントゲート四路Ｇ１の出力信号は、テスト信号ｄ
ｔｌにより制御されるアンド（ＡＮＤ）ゲート回路Ｇ２
と、テスト信号ｄｔ２により制御されるノア（ＮＯＲ）
ゲート回路Ｇ３とを通して上記アドレスｆｆｆ号ＡＩと
同相の内部アドレス信号ａｉとして取り込ま・れる。

通常の動作状態、言い換えるならば、書込み／又は読み
出し動作にあっては、上記テスト信号ｄｔ’１はハイレ
ベルに、テスト信号ｄｔ２はロウレベルにされる。これ
により、上記ノアゲート回路Ｇ３の出力から、上記外部
アドレス信号Ａ１と同相の内部アドレス信号ａｉが形成
される。これにより、外部アドレス信号と同相と逆相の
相補アドレス信号を各アドレスデコーダが解読するので
、１つのワード線及びデータ線の選択信号を形成するも
のとなる。

この実施例においては、ディスク−ブチストは、次のよ
うにして行われる。

全てのＦＡＭＯ３Ｉ−ランジスタを消去状態にしておい
て、全ワード線及び全データ線を選択状態として、ワー
ド線には高電圧ｖｐｐを供給して、データ線には外部端
子１１０を通して回路の接地電位を供給する。上記のよ
うな全選択状態を作り出すため、例えば、アドレスデコ
ーダ回路がアントゲ−１−（又はナンド）構成なら外部
アドレス信号を全てロウレベルにして、逆相の内部アド
レス信号をハイレベル（論理１１″）にする、また、テ
スト（ｉｑｄｔｌをロウレベルに、テスト信号ｄｔ２を
ロウレベルにする。これにより、同相の内部アドレス信
号ａｉ等は、外部アドレス信号Ａｉとは無関係にハイレ
ベルにさせられる。したがって、内部アドレス信号τＬ
、ａｔが全てハイレベルにされる結果、それを受けてデ
コード（解読）する各論理ゲート回！ｉ！８（アンド構
成）は、ハイレベルの選択信号を形成するものとなる。

このような全選択状態は、上記ナントゲート回路Ｘ　Ｎ
　Ａ　Ｎ　Ｄ又はＹＮＡＮＤによりモニターされる。な
お、上記外部端子Ｉ１０から回路の接地適位が供給され
る場合、モニター出力信号は他の外部端子が使用される
。

次に、全てのワード線を非選択状態にして、全データ線
に外部端子Ｉ１０から高電圧ＶＰＰを供給する。上記全
ワード線を非選択状！ｉ！！（Ｏｖ）に切り換えるため
、Ｘアドレスバッファに供給される外部アドレス信号は
、全てロウレベルからハイレベルに切り換えられる。こ
れにより、逆相の内部アドレス信号ａｉ等がロウレベル
（論理“０”）にされる、また、テスト信号ａｔ２がロ
ウレベルからハイレベルにされる。これによって、同相
のアドレス信号ａｔ等もロウレベルにされる。したがっ
て、と記の場合とは逆に、それを受けてデコードする各
アンド構、戎の論理ゲート回路は、ロウレベルの非選択
信号を形成する。

次に、ＦＡＭＯ５）ランジスタを書込み状態にして、上
記動作を繰り返すことによりディスターブテストが終了
される。この実施例では、合計４回のテトスサイクルに
よって全てのＦＡＭＯ３）ランジスタに対するディスタ
ーブテストを同時に行うことができるものとなる。しか
も、同時選択状態にされるべきワード線及び、／又はデ
ータ線のうち、１つでも非選択状態なら（ディスターブ
テスト・が実行されない）それを示すモニター信号が出
力されることによって、高い信頼性のテスト結果を得る
ことができる。

なお、アドレスデコーダがオア（ノア）ゲート構成なら
、全ての内部アドレス信号をロウレベルにすることによ
り全選択状態を、全ての内部アドレス信号をハイレベル
にすることにより全非選択す態を作り出すことができる
ものである。この場合には、上記アドレスバッファの構
成、もそれに応じて変更される。

〔効　果〕

（１）テストモード信号により全てのワード線及び／又
はデータ線を同時選択／非選択状態とすることにより全
ての不揮発性記憶素子の同時テストが可能になるととも
に、それをワード線及び／′又はデータ線に、そのゲー
トが結合された直列ＭＯＳＦＥＴの全オン状態により同
時選択状態をモニターできるため、高い信頼性のもとて
ディスターブテストの大幅な短縮化を実現できるという
効果が得られる。

（２）各ワード線及び／又はデータ線に、°ゲートが結
合された直列形態のＭＯＳＦＥＴを設けるという簡単な
回路により、同時選択状態をモニターできるという効果
が得られる。

（３）アドレスバッファから出力される千目補アドレス
信号をテスト信号により選択的に同じレベルとするとい
う簡単な構成により、上記全ワード線及び全データ線の
同時選択又は非選択状態を作りだすことができるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、ワード線又は
データ線の選択信号は、５ｖ系の信号を高電圧系の信号
に変換するレベル変換回路により形成するものであって
もよい。

この場合、上記レベル変換回路の入力信号を形成する論
理ゲート回路にテスト信号を供給して、その信号に従っ
てアドレス信号とは無関係に複数のゲート回路の出力信
号を選択レベル（ハイレベル）にさせるものであっても
よい。この°ように全ワード線及び全データ線を選択状
態にさせる構成は、種々の実施形態を採ることができる
ものである。

また、同時選択されるワード線及び／又はデータ線に対
応して設けられるナントゲート回路は、プリチャージＭ
Ｏ５ＦＥＴを用いた、いわゆるレシオレス型（ダイナミ
ック型）論理回路を利用するものであってもよい。ディ
スターブテストを実行するためのテスト信号は、独立し
た外部端子から供給されるものであってもよい。上記Ｅ
ＰＲＯＭ装置は、■チップのマイクロコンピュータに内
蔵されるものであってもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＦＲＯＭ等の半導体
記憶装置等にも広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、そのアドレスバッファを構成する単位回路の
一実施例を示す回路図である。 ＸＡＤＢ−ＤＣＲ・・Ｘアドレスバッファ・デコーダ、
ＹＡＤＢ−ＤＣＲ・・Ｙアドレスバッファ・デコーダー
、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ，ＯＮ　Ｔ・・
制御回路、ＸＮＡＮＤ、ＹＮＡＮＤ・・ナントゲート回
路

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   し、フローティングゲートに電荷を取り込むことにより
   情報記憶を行う不揮発性半導体記憶素子がマトリックス
   状に配置されて構成されたメモリアレイと、テストモー
   ド信号に従って上記不揮発性半導体記憶素子のコントロ
   ールゲートが結合された複数のワード線及び／又はその
   ドレインが結合された複数のデータ線を同時に選択状態
   又は非選択状態に切り換える機能を持つようにされたア
   ドレス選択回路と、上記ワード線及び／又はデータ線に
   そのゲートが結合され、直列形態にされた複数のＭＯＳ
   ＦＥＴを含み、上記直列形態のＭＯＳＦＥＴのオン状態
   により上記複数のワード線及び／又はデータ線の同時選
   択状態をモニターする回路とを含むことを特徴とする半
   導体集積回路装置。 ２、上記不揮発性半導体記憶素子のコントロールゲート
   が結合された複数のワード線及び／又はそのドレインが
   結合された複数のワード線を同時に選択状態又は非選択
   状態に切り換える機能は、テストモード信号により選択
   的にアドレスバツファ回路から送出される非反転のアド
   レス信号と反転のアドレス信号のうちの一方のレベルを
   選択的に他方のレベルと等しくさせるゲート回路により
   実現されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。 ３、上記モニター回路の出力信号は、テストモードの時
   にオン状態にされる伝送ゲートＭＯＳＦＥＴを介して、
   テストモードのときに使用されない所定の外部端子へ送
   出されるものであることを特徴とする特許請求の範囲第
   １又は第２項記載の半導体集積回路装置。