JPS6246499A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジス
タ）で構成されたＥＦＲＯＭ　（エレクトリカリ・プロ
グラマブル・リード・オンリー・メモリ）装置に利用し
て有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ５（フローティング・アバランシュインジェク
ションＭＯＳＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９９３号公報参照）。

ＥＰＲＯＭ装置においては、約１２Ｖのような比較的高
い電圧にされた書込み用高電圧ｖｐｐを用いて、上記Ｆ
ＡＭＯＳトランジスタのフローティングゲートへ選択的
に電荷をアバランシェ注入することによってそのしきい
値電圧を変化させて論理“０”又は論理“１”の書き込
みが行われる。

このようなＦＡＭＯＳ）ランジスタのテスティングの１
つとして、ディスク−ブチストがある。これは、書き込
み前と書込み後のそれぞれにおいて、ワード線又はデー
タ線に高電圧を供給して、上記フローティングゲートの
電荷量の変化の有無をチェックするものである。これに
よって、フローティングゲートとコントロールゲート又
はドレインとの間の絶縁膜に欠陥（リーク）があること
を判別することができる。すなわち、上記欠陥があると
、上記高電圧によってフローティグゲートに電荷が取り
込まれたり（誤書込み）、既に取り込まれた電荷が消滅
（情報の消１１ｉ）させられてしまうからである。

上記ディスターブテストは、そのアドレッンシングによ
り１本ずつのワード線又はデータ線を選択状態にして、
上記欠陥の有無を識別するものであり、しかも１つのワ
ード線又はデータ線を約５０ｓａもの比較的長時間にわ
たって上記高電圧を印加する必要があるため、そのテス
トに長時間を費やすことになってしまう。

〔発明の目的〕

この発明の目的は、ディスターブテストの短縮化を図っ
た不揮発性記憶回路を含む半導体集積回路装置を提供す
ることにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、所定のテストモード信号により選択的に不揮
発性記憶素子のコントロールゲートが結合された複数の
ワード線及びそのドレインが結合された複数のデータ線
に同時に選択／非選択状態にさせる機能を設けて、複数
記憶素子の同時ディスターブテストを行うようにするも
のである。

〔実施例〕

第１図には、この発明が通用されたＥＰＲＯＭ装置の一
実施例の回路図が示されている。同図の各回路素子は、
公知のＣＭＯ５集積回路の製造技術によって、特に制限
されないが、１個の単結晶シリコンのような半導体基板
上において形成される。

この実施例のＥＰＲＯＭ装置は、特に制限されないが、
８つのデータ入出力端子を持つようにされ、８ビツト構
成のデータの書き込み及び読み出しが可能のようにされ
る。ＥＰＲＯＭ装置は、＋５ボルトのような電源電圧と
、十数ボルトのような高いレベルの書き込み電圧ＶＰＰ
とによって動作される。ＥＰＲＯＭ装置は、通常の読み
出し動作において＋５ｖのような電源電圧Ｖｃｃによっ
て動作される。ＥＰＲＯＭ装置は、アドレス入力端子を
介して供給される外部アドレス信号、及び制御端子ＧＥ
、ＯＥ、ＰＧＭを介して供給されるチップイネーブル信
号、出力イネーブル信号、プログラム信号によってその
動作が制御される。

この実施例では、上記のように８ビツト構成のデータ書
き込み／読み出しを行うため、８組のメモリアレイＭ−
ＡＲＹとデータ入力／出力回路が設けられるが同図では
、そのうちの１つのメモリアレイＭ−ＡＲＹと、データ
入力回路ＤＩＢ及びデータ出力回路ＤＯＢが代表として
例示的に示されている。メモリアレイＭ−ＡＲＹは、複
数のＦＡＭＯＳ）ランジスタ（不揮発性メモリ素子・。

ＭＯ３ＦＥＴＱＩ　〜Ｑ６）と、ワード線Ｗｌ、Ｗ２及
びデータ線Ｄ１．Ｄ２〜Ｄｎとにより構成されている。

メモリアレイＭ−ＡＲＹにおいて、同じ行に配置された
ＦＡＭＯ５Ｉ−ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６ンの
コントロールゲートは、それぞれ対応するワード線Ｗｌ
　　（Ｗ２）に接続され、同じ列に配置されたＦＡＭＯ
Ｓ）ランジスタＱ１とＱ４、Ｑ２とＱ５及びＱ３とＱ６
のドレインは、それぞれ対応するデータ線Ｄ１〜Ｄｎに
接続されている。

上記ＦＡＭＯ３）ランジスタの共通ソース線Ｃ８は、特
に制限されないが、書込み信号ｗｅを受けるディプレッ
ション型ＭＯ３ＦＥＴＱＩ　Ｏ’ｔｒ介して接地されて
いる。このＭＯ５ＦＥＴＱＩ　Ｏは、次の理由によって
設けられている。すなわち、メモリセル、例えばＱｌに
データを書き込む場合には、ワード線Ｗ１に書き込みレ
ベルの高電圧が与えられ、データ線Ｄｉに書き込むべき
データに従った高電圧が与えられる。この場合、選択デ
ータ線Ｄ１に結合された非選択とされるべきメモリセル
Ｑ４のフローティングゲートは、それとデータ線Ｄ１と
の不所望な静電結合によって、データ線ＤＩが高電位に
されると、それに応じてその電位が不所望に上昇されて
しまう。その結果、非選択であることによってオフ状態
に維持されるべきメモリセルＱ４が不所望に導通してし
まう。すなわち、非選択であるべきメモリセルにリーク
電流が流れてしまい、選択されるべきメモリセルＱ１に
流れるべき書き込み電流が減少されてしまう。図示のＭ
Ｏ３ＦＥＴＱＩ　Ｏは、書き込み時の上記内部制御信号
マτのロウレベルによってそのコンダクタンスが比較的
小さくされる。これにより、書き込み時に流される書き
込み電流によって生ずる共通ソース線Ｃ３の電位は、Ｍ
Ｏ５ＦＥＴＱＩ　Ｏのコンダクタンスが比較的小さくさ
れることによって比較的高い電位にされる。この共通ソ
ース線Ｃ８の電位が比較的高くされるとＦＡＭＯＳＩ−
ランジスタは、基板効果によってそのしきい値電圧は比
較的高くされる。このように、非選択とされるべきＦＡ
ＭＯＳＩ−ランジスタの実効的なしきい値電圧が高くさ
れる結果としてその非選択とされるべきＦＡＭＯ５）ラ
ンジスタに流れるリーク電流を小さくできる。これによ
って、書き込み高電圧によって形成された書き込み電流
が効率よく選択されたＦＡＭＯＳＩ−ランジスタに供給
されるので、効率的な書き込み動作を行うことができる
。

なお、読み出し動作時には、上記制御信号；１−のハイ
レベルによってＭＯ３ＦＥＴＱＩ　Ｏのコンダクタンス
は、比較的大きくされる。これにより、論理″１”書き
込みのＦＡＭＯＳトランジスタに流れる電流を太き（で
きるから、読み出し速度を速くすることができる。

この実施例のＥＦＲＯＭ装置は、図示しない外部端子を
介して供給されるＸ、Ｙアドレス信号を受けるアドレス
バッファＸＡＤＢ、ＹＡＤＢを含む。アドレスバッファ
ＸＡＤＢ、ＹＡＤＢによって形成された相補アドレス信
号は、アドレスデコーダＸＤＣＲ，ＹＤＣＨに供給され
る。同図においては、上記ＸアドレスバッファＸＡＤＢ
とＸアドレスデコーダＸＤＣＲを合わせて回路ブロック
ＸＡＤＢ　−ＤＣＲとして示し、上記Ｙアドレスバッフ
ＩＹＡＤＢとＹアドレスデコーダＹＤＣＲを合わせて回
路ブロックＹＡＤＢ　−ＤＣＲとして示している。

特に制限されないが、上記アドレスバッファＸＡＤＢと
ＹＡＤＢは、制御回路ＣｏＮＴによって形成されるチッ
プ選択信号Ｃｅによって活性化されることによって、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を形成する
。

ＸアドレスデコーダＸＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイメモリアレイＭ−Ａ
ＲＹ　（図示しない他のメモリアレイに対しても同様）
のワード線に供給されるべき選択信号を形成する。Ｘア
ドレスデコーダＸＤＣＲは、特に制限されないが、＋５
Ｖの電源電圧によって動作される。それ故に、ロウアド
レスデコーダＸＤＣＲは、５ボルト系の選択信号を形成
する。これに対して、メモリアレイＭ−ＡＲＹによって
必要とされる選択信号のレベルは、読み出し動作におい
て、例えばはソ”５■のハイレベルとはｓｐ　ＯＶのロ
ウレベルであり、書き込み動作の時においてほり書き込
み電圧Ｖｆ）ＰレベルのハイレベルとはりＯｖのロウレ
ベルである。ＸアドレスデコーダＸＤＣＲから出力され
る５■系の選択信号に応答してメモリアレイＭ−ＡＲＹ
のワード線をそれぞれ必要とされるレベルにさせるため
に、ＸアドレスデコーダＸＤＣＲの出力端子とメモリア
レイの各ワード線との間にディプレッション型ＭＯ５Ｆ
ＥＴＱＩＩないしＱｌ２が設けられており、また、各ワ
ード線と書き込み電圧端子ＶＰＰとの間には書き込み高
電圧負荷回路ＸＲが設けられている。書き込み高電圧負
荷回路ＸＲは、その詳細を図示しないが、端子ｖｐｐと
各ワード線との間にそれぞれ設けられた高抵抗ポリシリ
コン層からなるような複数の高抵抗素子からなる。

上記ディブレフシ３ン型ＭＯ５ＦＥＴＱＩ　１ないしＱ
１２は、そのゲートに制御回路Ｃ０ＮＴから出力される
５ｖ系の内部書き込み制御信号宜が供給される。

読み出し動作なら、内部暑き込み制御信号７１ははＷ’
　５　Ｖのハイレベルにされる。この場合、ＭＯ５ＦＥ
ＴＱＩ　１ないしＱ１２のすべては、Ｘアドレスデコー
ダＸＤＣＲから出力される５■系の選択信号に対してオ
ン状態にされる。それ故に、ＸアドレスデコーダＸＤＣ
Ｒの出力がそのまま各ワード線に伝達される。

書き込み動作なら、内部書き込み制御信号ｉは、はソＯ
■のロウレベルにされる。この場合、例えば、Ｘアドレ
スデコーダＸＤＣＲから出力される信号のうち、ワード
線Ｗ１に対応される信号がはＶ５Ｖのハイレベル（選択
レベル）なう、ＭＯ３ＦＥＴＱＩ　１は、そのゲートに
加わる電圧がそのソースに加わる電圧に対して相対的に
負レベルにされるので自動的にオフ状態にされる。これ
に応じて、ワード線Ｗ１は、回路ＸＲによってはソ゛書
き込み電圧ＶＰＪ）のレベルのハイレベルにされる。こ
れに対し、例えば、ＸアドレスデコーダＸ０ＣＲのワー
ド線Ｗ２に対応される信号かはＶＱ■のロウレベルなら
、ＭＯ３ＦＥＴＱＩ　２はオン状態のままにされる。そ
れ故に、ワード線Ｗ２は、ロウアドレスデコーダＸＤＣ
ＲによってはソＯｖのロウレベルにされる。

第１図においては、メモリアレイＭ−ＡＲＹに対して共
通データ線ＣＤが設けられている。メモリアレイＭ−Ａ
ＲＹのデータ線とそのメモリアレイに対応される共通デ
ータ線ＣＤとの間には、カラムスイッチ回路を構成する
ＭＯ５ＦＥＴＱ７〜Ｑ９が設けられている。

ＹアドレスデコーダＹＤＣＲは、それに供給される相補
アドレス信号に従い、メモリアレイＭ−ＡＲＹのデータ
線を選択するための選択信号を形成する。Ｙアドレスデ
コーダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様
に５ｖ系の電源電圧によって動作される。Ｙアドレスデ
コーダＹＤＣＲから出力される選択信号は、カラムスイ
ッチ回路の制御のために利用される。ここで、カラムス
イッチ回路は、書き込み動作において、書き込み電圧レ
ベルの書き込み信号を伝送できる能力が必要とされる。

カラムスイッチＭＯ３ＦＥＴを十分にオンオフさせるこ
とができるようにするため、Ｙアドレスデコーダ’！’
　Ｄ　ＣＨの出力端子とカラムスイッチＭＯＳＦＥＴの
ゲート、すなわち、カラム選択線との間には、ディプレ
ッション型ＭＯ３ＦＥＴＱ１３〜Ｑ１５が配置されてい
る。これらＭＯ３ＦＥＴＱＩ　３ないしＱ１５のゲート
には、前記ＭＯＳＦ已ＴＱＩＩないしＱ１２と同様に、
内部書き込み制御信号；１が供給される。カラム選択線
のそれぞれ高電圧端子ＶＰＩ）との間には、書き込み高
電圧負荷回路ＹＲが設けられている。

上記共通データ線ＣＤは、外部端子Ｉ１０から入力され
る書き込み信号を受けるデータ入力回路ＤＩＢの出力端
子に結合されている。データ入力回路ＤＩＢにおける出
力回路は、書き込み信号によって制御される書き込みＭ
ＯＳ　Ｆ　ＥＴを介して書き込み電圧ＶＰＧＩを送出す
る。この出力回路は、書き込みバルスマτがはゾ５ｖの
ようなハイレベル（読み出し動作）なら、その出力イン
ピーダンスが高インピーダンス状態となるようにされる
。

データ出力回路ＤＯＢの入力端子は、共通データ線ＣＤ
に結合される。データ出力回路ＤＯＢは、センスアンプ
と、その出力を受ける出カバソファから構成される。セ
ンスアンプは、特に制限されないが、共通データ線ＣＤ
にバイアス電流を供給するためのバイアス回路を持つ、
バイアス回路は、制御回路Ｃ０ＮＴから供給される読み
出し制御信号Ｏｅによって動作状態にされ、その動作状
態においてバイアス電流を出力する。バイアス回路は、
適当なレベル検出機能を持つようにされる。これによっ
て、データ出力回路ＤＯＢの入力レベルが所定電位以下
の時にバイアス電流が形成され、入力レベルが所定電位
に達するとバイアス回路が実質的にＯになるようにされ
る。

選択されたメモリセルは、予めそれに書き込まれたデー
タに従って読み出し時のワード線選択レベルに対して高
いしきい値電圧か又は低いしきい値電圧を持つ。

メモリアレイＭ−ＡＲＹ内の；Ｚ沢されたメモリセルが
高いしきい値電圧（°０”）をもっている場合、共通デ
ータ線ＣＤと回路の接地点との間に直流電流通路が形成
されない。この場合、共通データ線ＣＤは、センスアン
プからの電流供給によって比較的ハイレベルにされる。

センスアンプにおけるバイアス回路からのバイアス電流
の供給は、共通データＪＪｉｔ　ＣＤが所定電位に達す
ると実質的に停止される。それ故に、共通データ線のハ
イレベルは、比較的低い電位に制限される。

これに対して、メモリアレイＭ−ＡＲＹ内の選択された
メモリセルか低いしきい値電圧をもっている場合、共通
データ線ＣＤと回路の接地点との間にカラムスイッチＭ
Ｏ３ＦＥＴ、データ線、選択されたメモリセル及びＭＯ
ＳＦＥＴＱ１０を介する直流電流経路が形成される。そ
れ故に、共通データ線ＣＤは、バイアス回路から供給さ
れるバイアス電流にかかわらずにロウレベルにされる。

このようなバイアス回路による共通データ線ＣＤのハイ
レベルとロウレベルとの振幅制限は、次の利点をもたら
す。すなわち、共通データ線ＣＤ等に信号変化速度を制
限する浮遊容量等の容量が存在するにかかわらずに、読
み出しの高速化を図ることができる。言い換えると、複
数の、メモリセルからのデータを次々に読み出すような
場合において共通データ線ＣＤの一方のレベルが他方の
レベルへ変化させられるまでの時間を短くすることがで
きる。

データ出力回路ＤＯＢにおける出カバソファは、その動
作が読み出し制御信号ｏｅによって制御されるように構
成される。出力バッファは、制御信号ＯｅがはＬ’　５
　Ｖのようなハイレベルなら、センスアンプから供給さ
れる信号と対応するレベルのデータ信号を外部端子Ｉ１
０に出力する。これに対し、出カバソファは、制御信号
Ｏｅがはゾｏｖのロウレベルなら、高出力インピーダン
ス状態となるようにされる。これによって、出カバソフ
ァは、書き込み動作時にデータ入出力端子Ｉ１０に供給
される書き込みデータ信号のレベルを制限しないように
される。

制御回路Ｃ０ＮＴは、４［電圧Ｖｃｃによって動作状態
にされ、外部端子から供給される書き込み高電圧ＶｆＪ
Ｉ）、チアブイネーブル信号ＣＥ、出力イネーブル信号
ＯＥ及びプログラム信号ＰＧＭに応じて各種の制御信号
を形成寸°る。

この実施例では、上記アドレスバッファに後述するよう
な出力切り換え機能を持たせることによって、全てのワ
ード線及びデータ′線を同時に選択／非選択状態にさせ
るものである。このようなテストモードば、特に制限さ
れないが、高電圧端子ＶＰＩ）に書き込み高電圧を供給
した状態において、通常の動作状態では有り得ない制御
ｉＱ号ＰＧＭ。

ＯＥ及びＣＥの組み合ね一已によって制御回路Ｃ０ＮＴ
により形成された２つのナス１−モード（Ｆｊ　Ｑ　・
Ｊｔｌ及びｄＬ２により実行される。

第２図には、上記アドレスバッファを構成する単位回路
の一実施例の回路図が示されている。

外部端子から供給されたアドレス信号Ａｉは、（ＮＡＮ
Ｄ）ゲート回路Ｇ１の一方の入力に供給される。このナ
ントゲート回路Ｇｌの他方の入力には、内部チップ選択
信号ｃｅが供給される。上記信号ｃｅがハイレベルのチ
ップ選択状態のとき、上記ナントゲート回路Ｇｌを通し
て外部端子から供給されたアドレス信号Ａｉに対して逆
相の内ＤＢチアレス信号ａｔが形成される。

上記ナントゲート回路Ｇ１の出力信号は、テスト信号ｄ
ｔｌにより制御されるアンド（ＡＮＤ）ゲート回路Ｇ２
と、テスト信号ｄｔ２により制御されるノア（ＮＯＲ）
ゲート回路Ｇ３とを通して上記アドレス信号Ａｔと同相
の内部アドレス信号ａｉとして取り込まれる。　　　　
　　　　　　　　　　　　１□ 通常の動作状態、言い換えるならば、書込み／：又は読
み出し動作にあっては、上記テスト信号ｄ　　　　　　
：ｔｌはハイレベルに、テスト信号ｄｔ２はロウレベル
にされる。これにより、上記ノアゲート回路Ｇ３の出力
から、上記外部アドレス信号Ａｔと同相の内部アドレス
信号ａｉが形成される。これにより、外部アドレス信号
と同相と逆相の相補アドレス信号を各アドレスデコーダ
が解読するので、１つのワード線及びデータ線の選択信
号を形成するものとなる。

この実施例においては、ディスク−ブチストは、次のよ
うにして行われる。

全てのＦＡＭＯＳ　）ランジスタを消去状態にしておい
て、全ワード線及び全データ線を選択状態として、ワー
ド線には高電圧ｖｐｐを供給して、データ線には外部端
子Ｉ１０を通して回路の接地電位を供給する。上記のよ
うな全選択状態を作り出すため、例えば、アドレスデコ
ーダ回路がアンドゲート（又はナンド）構成なら外部ア
ドレス信号を全てロウレベルにして、逆相の内部アドレ
ス信号をハイレベル（論理“１”）にする、また、テス
ト信号ｄｔｌをロウレベルに、テスト信％ｄｔ２をロウ
レベルにする。これにより、同相の内部アドレス信号ａ
ｔ等は、外部アドレス信号Ａｔとは無関係にハイレベル
にさせられる。したがって、内部アドレス信号Ｔｉ、ａ
ｔが全でハイレベルにされる結果、それを受けてデコー
ド（解読）する各論理ゲート回路（アンド構成）は、ハ
イレベルの選択信号を形成するものとなる。

次に、全てのワード線を非選択状態にして、全データ線
に外部端子Ｉ１０から高電圧ＶｐＰを供給する。上記全
ワード線を非選択状態（ＯＶ）に切り換えるため、Ｘア
ドレスバッファに供給される外部アドレス信号は、全て
ロウレベルからハイレベルに切り換えられる。これによ
り、逆相の内部アドレス信号子１等がロウレベル（論理
“０”）にされる、また、テスト信号ａｔ２がロウレベ
ルからハイレベルにされる。これによって、同相のアド
レス信号ａｉ等もロウレベルにされる。したがって、上
記の場合とは逆に、それを受けてデコードする各アンド
構成の論理ゲート回路は、ロウレベルの非選択信号を形
成する。

次に、ＦＡＭＯＳ）ランジスタを書込み状態にして、上
記動作を繰り返すことによりディスターブテストが終了
される。この実施例では、合計４回のテトスサイクルに
よって全てのＦＡＭＯＳトランジスタに対するディスタ
ーブテストを同時に行うことができるものとなる。

なお、アドレスデコーダがオア（ノア）ゲート構成なら
、全ての内部アドレス信号をロウレベルにすることによ
り全選択状態を、全ての内部アドレス信号をハイレベル
にすることにより全非選択状態を作り出すことができる
ものである。この場合には、上記アドレスバッファの構
成もそれに応じて変更される。

〔効　果〕

（１）テストモード信号により全てのワード線及び／又
はデータ線を同時選択／非選択状態とすることにより全
ての不揮発性記憶素子の同時テストが可能になるため、
ディスターブテストの大幅な短縮化を実現できるという
効果が得られる。

（２）アドレスバッファから出力される相補アドレス信
号をテスト信号により選択的に同じレベルとするという
簡単な構成により、上記全ワード線及び全データ線の同
時選択又は非選択状態を作りだすことができるという効
果が得られる。

以上本発明者にメっでなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ワード線又は
データ線の選択信号　　　　　　　）は、５ｖ系の信号
を高電圧系の信号に変換するし　　　　　　　：ベル変
換回路により形成するものであってもよい。

′−０場合・上記パ″変換１路０人”信号を形成　　　
　　　　１ｔＡｎｉ６Ｂ！’ｙ’　−ｔ−ｕｉｉｅ＝、
ｚ　ｈ（８％Ｇ４ＪｋｌＩｈＬ−（＋　　　　　　　　
。

の信号に従つてアドレス信号とは無関係に複数のゲート
回路の出力信号を選択レベル（ハイレベル）ゝさ′ｔ″
も′あ°７も１パ・０″′うゝ全ワ　　　　　　　　ｉ
−ド線及び全データ線を選択状態にさせる構成は、　　
　　　　ｉ種々の実施形態を採ることができるものであ
る。　　　　　　　ｊまた、テスト信号が外部端子から
供給するもので　　　　　　　１あってもよい。上記Ｅ
ＦＲＯＭ装置は、１チツプのマイクロコンピュータに内
蔵されるものであっ　　　　　　　ｌてもよい。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
通用した場合について説明したが、これに限定されるも
のではなく、ＭＮＯＳ　（メタル・ナイトライド・オキ
サイド・セミコンダクタ）のような記憶素子を用いて電
気的な消去を行うことができるＥＥＰＲＯＭ等の半導体
記憶装置等にも広く利用できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、 第２図は、そのアドレスバッファを構成する単位回路の
一実施例を示す回路図である。 ＸＡＤＢ　−ＤＣＲ・・Ｘアドレスバッファ・デコーダ
、ＹＡＤＢ　−ＤＣＲ・・Ｙアドレスバッファ・デコー
ダ、Ｍ−ＡＲＹ・・メモリアレイ、ＤＯＢ・・データ信
号回路、ＤＩＢ・・データ入力回路、Ｃ０ＮＴ・・制御
回路 第１図 Ｖｒ＋ｒ＋ 第２図 ｄｔｌ　　ｄｔ２

Claims (1)

1. 【特許請求の範囲】 １、コントロールゲートとフローティングゲートとを有
   し、フローティングゲートに電荷を取り込むことにより
   情報記憶を行う不揮発性半導体記憶素子がマトリックス
   状に配置されて構成されたメモリアレイと、テストモー
   ド信号に従って上記不揮発性半導体記憶素子のコントロ
   ールゲートが結合された複数のワード線及び／又はその
   ドレインが結合された複数のデータ線を同時に選択状態
   又は非選択状態に切り換える機能を持つようにされたア
   ドレス選択回路とを含むことを特徴とする半導体記憶装
   置。 ２、上記不揮発性半導体記憶素子のコントロールゲート
   が結合された複数のワード線及び／又はそのドレインが
   結合された複数のワード線を同時に選択状態又は非選択
   状態に切り換える機能は、テストモード信号により選択
   的にアドレスバッファ回路から送出される非反転のアド
   レス信号と反転のアドレス信号のうちの一方のレベルを
   選択的に他方のレベルと等しくさせるゲート回路により
   実現されるものであることを特徴とする特許請求の範囲
   第１項記載の半導体集積回路装置。