JPS6161480B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電気的に書換え可能な不揮発性半導
体記憶装置に係り、特に試験時間を短縮する回路
構成に関する。

電気的に書換え可能な不揮発性半導体記憶装置
例えばEPROMは、第１図ａに示すようにソース
Ｓ、ドレインＤ、フローテイングゲートFGおよ
びコントロールゲートCGをもつて１ビツトのセ
ルMCが構成される。通常ソースＳは接地され、
ドレインＤはビツト線BLに接続される。ロー
（ROW）方向に並ぶ全セルのコントロールゲート
CGはワード線WLとして一体化され、これを高
電位にすることでそのローが選択される。そし
て、ビツト線BLを選択してその交点にあるセル
MCのドレインを高電位にすれば情報“０”が書
込まれ、それを低電位にすれば情報“１”が書込
まれる。ここで情報“０”はフローテイングゲー
トFGに電荷が存在する状態である。第１図ｂは
同図ａの等価回路図であり、また同図ｃはかかる
セルMC_A，MC_B，MC_C…………をマトリクス状
に配列したセルマトリクス状に配列したセルアレ
イMCAである。BL₀，BL₁はビツト線、WL₀，
WL₁…………はワード線である。

第２図は周辺回路を含む従来のEPROM全体の
概略ブロツク図で、AB₀〜AB₁₂はアドレスバツフ
ア、RDはローデコーダ、CDはコラムデコーダ、
YGはＹゲートであり、セルアレイMCAが64Kビ
ツトの場合（１ブロツクは8Kビツト）には256本
のワード線WL₀〜WL₂₅₅と32本のコラムデコード
出力線C₀〜C₃₁で各セルが選択される。このコラ
ムデコード出力源C₀，C₁，…………はビツト線
BL₁，BL₁，…………の選択に用いられる。セル
アレイMCAの１ブロツク内の１ビツトを選択す
るにはその都度ローおよびコラム共そのデコード
出力を変更する必要がある。これは多重選択を防
ぐためであり、通常の運用状態では不可欠のこと
である。

ところで、EPROMはフローテイングゲート
FGを形成している多結晶シリコンの質、或はそ
の周囲の絶縁膜質等によつて、書込み時に次の様
な現象（不良）を生じることがある。これを第１
図を参照して説明する。

〔不良１〕 セルMC_Aの内容が“０”であるとき
に、WL₀＝ＨとしてセルMC_Bに“１”または
“０”を書込むと、セルMC_Aのコントロールゲ
ートCGも同時に高電位となるため（ドレイン
ＤはＶ_SS）セルMC_Aのフローテイングゲート
FG中の電子がコントロールゲートCGへ移動
（トンネル）してセルMC_Aの内容が“１”に反
転する。

〔不良２〕 同じくセルMC_Aの内容が“０”であ
るときに、WL₁＝Ｈ、BL₀＝ＨとしてセルMC_C
に“０”を書込むと、セルMC_AのドレインＤ
も高電圧になるので（この時WL₀＝Ｖ_SS）、そ
のフローテイングゲートFG中の電子がビツト
線BL₀側へ移動（トンネル）してセルMC_Aの内
容が“１”に反転する。

〔不良３〕 セルMC_Aの内容が“１”であるとき
に、WL₀＝ＨとしてセルMC_Bに“１”または
“０”を書込むと、セルMC_Aのコントロールゲ
ートCGが高電位となるため（ドレインＤはＶ_S
Ｓ）、基板からセルMC_Aのフローテイングゲー
トFGへ電子が移動してセルMC_Aの内容が
“０”に反転する。

上述した不良はEPROMの使用に際し不都合で
あるから、これを事前に試験して不要を発見する
必要がある。以下に64KビツトのEPROMを例と
し、従来の試験方法および試験時間を示す。

〔不良１〕 全セルに“０”を書込む。その後全
セルに“１”を書く。

試験時間 50ｍｓ×8Kword＝409.6s 〔不良２〕 全セルに“０”を書込む。その後全
セルに“０”を書く。

試験時間 50ｍｓ×8Kword＝409.6s 〔不良３〕 全セルを消去する（全セルが“１”
となる）。その後全セルに“１”を書く。

試験時間 50ｍｓ×8Kword＝409.6s 上述した従来の試験方法では、ワード単位に、
従つて64Kビツトを８ブロツクに分割した8Kビ
ツト内部では１ビツトずつ、試験用に“０”また
は“１”を書込む必要がある。従つて、１ビツト
の書込み時間を50ｍｓとすればオール“０”また
は“１”を書込む時間はその8K倍となり、数分
間の書込み時間を要する。本発明はこれを数秒〜
10数秒に短縮することを可能とするものである。

本発明は、複数のワード線と複数のビツト線を
有し、該ワード線に接続されたコントロールゲー
トと該ビツト線に接続されたドレインと電荷を蓄
積するフローテイング領域とを有するセルトラン
ジスタが配列されてなり、外部よりアドレス信号
を受けてその反転、非反転信号を出力するアドレ
スバツフアAB₅，AB₁₂，AB₀と、該アドレスバツ
フアの出力信号を受けて所定のワード線又はビツ
ト線を選択するデコーダ部RD，CDとを有する不
揮発性半導体記憶装置において、パワーダウン制
御信号を受けて前記アドレスバツフアにアド
レスバツフア制御信号φ_１，φ_２，φ_３を与える
付加回路を有し、該アドレスバツフアは該アドレ
スバツフア制御信号を受けてその出力を共に同一
論理にするパワーダウン機能を有し、前記付加回
路はさらに全ワード線選択信号、全ビツト線選択
信号、又は全ワード線非選択信号を受けた時も前
記パワーダウン制御信号にかかわらず前記アドレ
スバツフア制御信号φ_１，φ_２，φ_３を出力する
機能を有し、該全ワード線選択信号、全ビツト線
選択信号、又は全ワード線非選択信号により、全
ワード線選択、全ビツト線選択又は全ワード線非
選択をそれぞれ行うようにしたことを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。

第３図は64KビツトのEPROMに適用した本発
明の一実施例を示す概略ブロツク図で、第２図と
同一部分には同一記号が付してある。本例の
EPROMは付加回路Z₁〜Z₃を備えて次の試験方法
を可能とするものである。

〔不良１〕 全セルに“０”を書込む。その後全
ワード線を高電圧にし、且つ全ビツト線をＬ
（Ｖ_SS）にする。

試験時間 50ｍｓ×32サイクル＝1.6s 〔不良２〕 全セルに“０”を書込む。その後全
ワード線をＬ（Ｖ_SS）にし、且つ全ビツト線を
高電圧にする。

試験時間 50ｍｓ×256サイクル＝12.8s 〔不良３〕 全セルを消去する（全セルが“１”
となる）。その後全ワード線を高電圧にし、且
つ全ビツト線をＬ（Ｖ_SS）にする。

試験時間 50ｍｓ×32サイクル＝1.6s 上述した試験方法は、全ワード線に関してはこ
れを選択する（高電圧にする）か、非選択にする
（Ｖ_SSにする）かだけで済み、また全ビツト線に
関してはこれを高電圧にするかＶ_SSにするかだけ
の選択で済む。従つて、例えば〔不良１〕に関し
ては全ワード線を高電圧、全ビツト線をＶ_SSにす
ることで、従来の試験方法と同様に全セルに
“１”を書くことができる。このことに要する時
間は50ｍｓである。但し、これでは１本のワード
線に接続されたセル例えば第１図ｃのMC_Aが、
同ワード線の他のセルに書込む際に受けるストレ
スの1/32（ビツト線が32本のため）のストレスし
か受けないため、従来の試験方法には匹敵しな
い。つまり、残りの31ビツトのセルMC_B，……
……に書込む際のストレスがセルMC_Aに加わら
ないからである。そこで、〔不良１〕および〔不
良３〕に関しては印加時間を32サイクル倍する。
このようにしても試験時間は1.6秒で済むので、
従来よりはるかに短時間である。〔不良１〕およ
び〔不良３〕はビツト線BL₀〜BL₃₁を選択する32
サイクルの重み付けを行つたものであるが、〔不
良２〕はワード線WL₀〜WL₂₅₅を選択する256サ
イクルの重み付けが必要である。それでも全体で
は12.8秒の試験時間で済むのでやはり短時間で済
む。

この種のメモリでは多重選択を避けるために、
第３図のローデコーダRDの出力とコラムデコー
ダCDの出力はいずれも１つしか選択レベルとな
らない。本発明で追加した第１の付加回路Z₁は試
験時に全ワード線WL₀〜WL₂₅₅を同時に選択レベ
ル（高電圧）にする。第２の付加回路Z₂はコラム
デコーダCDの出力線C₀〜C₃₁を試験時には同時に
選択レベルとする（全ビツト線BL₀〜BL₃₁が高電
圧となるかＶ_SSとなるかは入力データによる）。
第３の付加回路Z₃は試験時に全ワード線WL₀〜
WL₂₅₅を同時に非選択レベル（Ｖ_SS）にする。従
つて〔不良１〕および〔不良３〕は付加回路Z₁，
Z₂を用いて試験され、また〔不良２〕は付加回路
Z₂，Z₃を用いて試験される。

全ワード線選択用の付加回路Z₁はアドレスバツ
フアAB₅に付加される。アドレスバツフアAB₅は
パワーダウン型であり、第４図に示すように端子
T₁にパワーダウン時にＬとなるパワーダウン信
号（第２図参照）を印加することにより、ト
ランジスタQ₁〜Q₄をオフとして消費電力を節減
するものである。端子T₂には外部からアドレス
A₅が供給され、アクテイブモード＝Ｈでは端
子T₁がＨとなつてトランジスタQ₁〜Q₄がオン
し、出力端子T₃，T₄にはアドレスA₅およびその
反転_５が現われる。パワーダウンモードでは
Ｌで端子T₁がＬとなり、前述した様にトラン
ジスタQ₁〜Q₄がオフになることで、端子T₃，T₄
従つて信号A₅，_５はいずれもＬになる。

第５図はローデコーダRDにおいて１本のワー
ド線を選択する部分である。これはノアゲート
NORと出力バツフアBUFとからなり、全てのノ
アゲートNORには必らず端子T₅，T₆にA₅，_５
が入力される。各ノアゲートNORで異なる点は
トランジスタQ₅，Q₆に加わる信号であり、第５
図の例ではAi＝Aj＝A₅＝ＬでトランジスタQ₅，
Q₆，Q₈がオフとなり、ノアゲートNORの出力が
Ｈとなる。他の入力条件ではトランジスタQ₈が
オンするか、トランジスタQ₇とトランジスタ
Q₅，Q₆の少なくとも一方がオンしてノアゲート
NORの出力をＬとする。ノアゲートNORの出力
がＨのときが選択時で出力バツフアBUFの出力
端子T₇もＨとなり、対応するワード線WLが選択
される。逆にノアゲートNORの出力がＬであれ
ば、バツフアBUFの出力端子T₇もＬとなる。
尚、バツフアBUF入力段のインバータ負荷Q₉
は、端子T₈に信号が加わる様になつており、
アクテイブモードではオン、パワーダウンモード
ではオフとなる。

本例の付加回路Z₁は試験時にもＬとなる信号φ
_１を発生してこれを第４図の端子T₁および第５
図の端子T₈に印加するものである。その一例を
第６図に示す。この回路Z₁は３段のインバータか
らなり、初段Q₁₀，Q₁₁のドライバQ₁₁は通常の
TTLレベルではオフを保ち、端子T₉に高電圧
（例えば18V）が印加されて初めてオンとなる。
この端子T₉は外部からアドレスA₅を入力する端
子であるが、トランジスタQ₁₁に通常のTTLレベ
ルのアドレスA₅が印加される点に意味はない。
２段目Q₁₂〜Q₁₄のドライバはアンド条件のトラ
ンジスタQ₁₃，Q₁₄であり、Q₁₄は初段の出力で、
またQ₁₃は信号で制御される。出力段Q₁₅，Q₁₆
は端子T₁₀に信号φ_１を発生するものである。

上記付加回路Z₁は、外部から端子T₉に全ワー
ド選択用の高電圧を印加したとき（試験時）Q₁₁
オン、Q₁₄オフ、Q₁₆オンとなつてφ_１＝Ｌとな
る。φ_１＝Ｌになると第４図の端子T₁がＬにな
るのでQ₁〜Q₄オフ、T₃＝T₄＝Ｌとなる。この結
果第５図でT₅＝T₆＝ＬとなるのでT₇＝Ｈとな
る。尚、同時にT₈＝ＬとなつてこれもT₇＝Ｈを
確実化するが、重要な点はφ_１＝ＬでT₅＝T₆＝
Ｌとなることである。前述したようにA₅，_５
は全ワード線について用いられているので、φ_１
＝Ｌとなれば全ワード線WL₀〜WL₂₀₅が選択レベ
ルになる。

付加回路Z₁は＝Ｌでもφ_１＝Ｌとなる。

これは通常のパワーダウンモードを実現するた
めである。一般にEPROMではデコーダが消費電
流の大部分を占めるので、このように全ワード選
択時デコーダがパワーダウン時と全く同じ状態に
なると電源電流が激減し、この動作が容易に確か
められるという利点もある。そして、アクテイブ
モードではトランジスタQ₁₃，Q₁₄がいずれもオ
ンとなるのでφ_１＝Ｈとなり、アドレスバツフア
AB₅の出力はA₅≠_５となり、第５図の端子T₇
はノアゲートNORの入力条件に従い、選択また
は非選択レベルとなる。

第２の付加回路Z₂は全コラム選択用であるか
ら、コラムデコーダCDで共通に使用されるアド
レスA₀に関し、上記と同様の構成を採ればよ
い。つまり、第４図でA₅をA₀に、また_５を
_０に置き換えればその構成はアドレスバツフア
AB₀になり、また第５図でA₅，_５をA₀，_０
に置き換えればコラムデコーダとなり、端子T₇
はC₀〜C₃₁のいずれか１つにある。さらに第６図
で端子T₉をアドレスA₀の入力端子とすれば端子
T₁₀から信号φ_２が得られる第２の付加回路Z₂と
なる。この回路Z₂では試験時に全コラム選択用の
高電圧を端子T₉に与えてその出力φ_２をＬにす
る。このＬにすればA₀＝_０＝Ｌとなるので出
力線C₀〜C₃₁は同時にＨとなつて全ビツト線BL₀
〜BL₃₁が同時に選択される。選択されたビツト
線が高電位になるかＶ_SSとなるかは前述したよう
にデータ入力による。

第３の付加回路Z₃は、全ワード線WL₀〜WL₂₅₅
を同時に非選択レベルとするものである。全ワー
ド線の非選択は全ワード線の選択と逆の考えであ
るから、ローデコーダRDの各ワード線毎に使用
されるアドレスで、そのいずれかがＨであればバ
ツフアBUFを出力端子T₇（第５図）がＬとなる
ものに着目する。このアドレスはA₁₂で、第５図
のノアゲートのトランジスタQ₅，Q₆，…………
のいずれかにA₁₂もしくは₁₂が必ず与えられ
る。そこで、第７図に示すようにアドレスバツフ
アAB₁₂のパワーダウン用トランジスタQ₂₀〜Q₂₂
を第４図とは逆に低電位側に設け、端子T₁₁がＬ
でパワーダウンモードとなる様にする。そして、
第６図の端子T₉をアドレスA₁₂の外部入力端子と
し、ここに試験時には全ワード線非選択の高電圧
を印加する。この様にすれば端子T₁₀から第７図
のA₁₂，₁₂を共にＨにする出力φ_３＝Ｌが得ら
れる第３の付加回路Z₃が構成される。

以上述べたように、本発明で付加する回路Z₁〜
Z₃は例えば第６図の構成で済むので、追加する要
素は極めて簡単であり、しかも試験時間を大幅に
短縮できる利点がある。

【図面の簡単な説明】

第１図はEPROMのメモリセルを示す説明図、
第２図は従来のEPROM全体を示す概略ブロツク
図、第３図は本発明の一実施例を示す概略ブロツ
ク図、第４図および第７図はアドレスバツフアの
回路図、第５図はローデコーダまたはコラムデコ
ーダの部分回路図、第６図は本発明の付加回路の
一例を示す回路図である。 図中、WL₀〜WL₂₅₅はワード線、BL₀〜BL₃₁は
ビツト線、MC_A，MC_B，…………はメモリセ
ル、Z₁〜Z₃は第１〜第３の付加回路である。

Claims (1)

1. 【特許請求の範囲】 １ 複数のワード線と複数のビツト線を有し、該
   ワード線に接続されたコントロールゲートと該ビ
   ツト線に接続されたドレインと電荷を蓄積するフ
   ローテイング領域とを有するセルトランジスタが
   配列されてなり、 外部よりアドレス信号を受けてその反転、非反
   転信号を出力するアドレスバツフアAB₅，AB₁₂，
   AB₀と、 該アドレスバツフアの出力信号を受けて所定の
   ワード線又はビツト線を選択するデコーダ部
   RD，CDとを有する不揮発性半導体記憶装置にお
   いて、 パワーダウン制御信号を受けて前記アドレ
   スバツフアにアドレスバツフア制御信号φ_１，φ
   _２，φ_３を与える付加回路を有し、 該アドレスバツフアは該アドレスバツフア制御
   信号を受けてその出力を共に同一論理にするパワ
   ーダウン機能を有し、 前記付加回路はさらに全ワード線選択信号、全
   ビツト線選択信号、又は全ワード線非選択信号を
   受けた時も前記パワーダウン制御信号にかかわら
   ず前記アドレスバツフア制御信号φ_１，φ_２，φ
   _３を出力する機能を有し、 該全ワード線選択信号、全ビツト線選択信号、
   又は全ワード線非選択信号により、全ワード線選
   択、全ビツト線選択又は全ワード線非選択をそれ
   ぞれ行うようにしたことを特徴とする書換え可能
   な不揮発性半導体記憶装置。 ２ 複数のワード線と複数のビツト線を有し、該
   ワード線に接続されたコントロールゲートと該ビ
   ツト線に接続されたドレインと電荷を蓄積するフ
   ローテイング領域とを有するセルトランジスタが
   配列されてなり、 外部よりそれぞれアドレス信号を受けてその反
   転・非反転信号を出力する複数のアドレスバツフ
   アAB₅，AB₁₂，AB₀と、 該アドレスバツフアの出力信号を受けて所定の
   ワード線又はビツト線を選択するデコーダ部
   RD，CDとを有する不揮発性半導体記憶装置にお
   いて、 パワーダウン制御信号を共通に受けて対応
   する前記アドレスバツフアにアドレスバツフア制
   御信号φ_１，φ_２，φ_３を与える付加回路を対応
   するアドレスバツフア毎に有し、 該アドレスバツフアはそれぞれ該アドレスバツ
   フア制御信号を受けてその出力を共に同一論理に
   するパワーダウン機能を有し、 前記付加回路はさらに全ワード線選択信号、全
   ビツト線選択信号、及び全ワード線非選択信号を
   それぞれ受け、それら信号を受けた時も前記パワ
   ーダウン制御信号にかかわらず前記アドレスバツ
   フア制御信号φ_１，φ_２，φ_３を出力する機能を
   それぞれ有し、 該全ワード線選択信号、全ビツト線選択信号、
   及び全ワード線非選択信号により、全ワード線選
   択、全ビツト線選択及び全ワード線非選択をそれ
   ぞれ独立に行うようにしたことを特徴とする書換
   え可能な不揮発性半導体記憶装置。