JP2003051197A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性半導体記憶装置において、並列書込
みセル数を増やし書込み時間の短縮をはかりつつ、高速
低消費電流の読み出し動作を実現する。 【解決手段】 本発明は、各々、複数のワード線と複数
のビット線との交点にメモリセルを配置したメモリアレ
イを含む複数のメモリブロックと、書き込み読み出し判
定信号に応答して、読み出し動作時には書き込み動作時
よりも少しの前記メモリブロックを前記メモリブロック
の中から選択的して活性化するメモリブロック選択手段
とを備え、活性化された前記メモリブロック内で選択さ
れた前記ワード線に結合された前記メモリセルが活性化
されることを特徴とする半導体記憶装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置、特
に一括消去型不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】以下、従来例の一括消去型不揮発性半導
体記憶装置について図７を用いて説明する。従来例の一
括消去型半導体記憶装置は、ロウデコーダ１、メモリア
レイ２、カラムデコーダ３、ソース電圧制御部４、入出
力回路５、ラッチ回路Ｌ１〜Ｌｎを有する。ロウデコー
ダ１は、電圧を加えるべきワード線を選択し、選択した
ワード線に電圧Ｖｇｗ（書き込み時）又はＶｇｒ（読み
出し時）を加える。メモリアレイ２は、複数のメモリセ
ルＭＣ１１〜ＭＣｍｎ、ワード線ＷＬ１〜ＷＬｍ、ビッ
ト線ＢＬ１〜ＢＬｎ、ソース線ＳＶで構成され、各々の
メモリセルはゲートノードがワード線に接続され、ドレ
インノードがビット線に接続され、ソースノードがソー
ス線に接続されている。カラムデコーダ３は、カラムス
イッチＴＹ１〜ＴＹｎの中からＯＮにすべきカラムスイ
ッチを選択し、制御信号（Ｙ１〜Ｙｎ）を送りＯＮにす
る。ソース電圧制御部４は、ソース線ＳＶに加える電圧
を制御する。入出力回路５は、ラッチ回路（Ｌ１〜Ｌ
ｎ）のデータを入出力させる。制御部はスイッチＴＡ１
〜ＴＡｎを制御する。

【０００３】以上のように構成された従来例の半導体記
憶装置について、以下その動作を説明する。まずデータ
の消去について説明する。データの消去はメモリセルＭ
Ｃ１１〜ＭＣｍｎに対し同時に行われる。データの消去
は、スイッチＴＡ１〜ＴＡｎをオフにし、ビット線ＢＬ
１〜ＢＬｎをオープン状態にする。次にワード線ＷＬ１
〜ＷＬｍを接地した状態で、ソース線ＳＶに高電圧を印
加する。これによりセルＭＣ１１〜ＭＣｍｎは一括して
消去される。

【０００４】次に、データの書き込みについて説明す
る。書き込みは、書き込み時間を短縮するために１本の
ワード線に接続されたメモリセル全てに対して同時に行
なう。ワード線ＷＬｊに接続されたｎ個のメモリセルＭ
Ｃｊ１〜ＭＣｊｎ（１≦ｊ≦ｍ）に対してデータを書き
込む動作を説明する。まず、メモリセルＭＣｊ１〜ＭＣ
ｊｎに書き込むデータ（０又は１）をそれぞれラッチ回
路Ｌ１〜Ｌｎに入力する。ロウデコーダ１はデータを書
き込むべきメモリセルＭＣｊ１〜ＭＣｊｎが接続されて
いるワード線ＷＬｊを選択し、選択したワード線ＷＬｊ
に高電圧Ｖｇｗを印加する。この時、ソース線ＳＶを接
地する。次に、スイッチＴＡ１〜ＴＡｎをＯＮにし、ビ
ット線ＢＬ１〜ＢＬｎに電圧Ｖｄ（Ｖｇｗ＞Ｖｄ）ある
いはＶｓｓを印加する。この際“０”データを入力した
ラッチ回路に対応するビット線にはＶｄを、“１”デー
タを入力したラッチ回路に対応するビット線にはＶｓｓ
を印加する。これにより、ワード線にＶｇｗが印加さ
れ、ビット線にＶｄが印加されたメモリセルのみ“０”
データとなる。尚、上記の例においては“０”データは
書き込みデータ、“１”データは消去データに対応す
る。

【０００５】次に、読み出し動作について説明する。例
としてメモリセルＭＣｉｊ（１≦ｉ≦ｍ、１≦ｊ≦ｎ）
のデータを読み出す動作で説明する。まず、ソース線Ｓ
Ｖを接地する。ロウデコーダ１はデータを読み出すべき
メモリセルＭＣｉｊが接続されているワード線ＷＬｉを
選択し、選択したワード線ＷＬｉに高電圧Ｖｇｒを印加
し、メモリセルＭＣｉ１〜ＭＣｉｎを選択状態にする。
この時、”０”データのメモリセルはオフ状態でセル電
流が流れないが、“１”データのメモリセルはオン状態
でセル電流が流れる。この差をラッチ回路で検知および
ラッチすることにより、メモリセルＭＣｉ１〜ＭＣｉｎ
のデータ（０又は１）をそれぞれラッチ回路Ｌ１〜Ｌｎ
にラッチする。さらにカラムデコーダ３は、読み出すべ
きデータが格納されているラッチ回路Ｌｊに対応するカ
ラムスイッチＴＹｊにカラムでコード信号Ｙｊを送り、
ＯＮにし、ラッチ回路Ｌｊに格納されているデータを入
出力回路５により出力する。

【０００６】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、読み出し時に選択されるワード線長と、書
き込み時に選択されるワード線長が等しい。すなわち、
読み出し時にワード線で選択されるメモリセル数と書き
込み時にワード線で選択されるメモリセル数が等しい。
このため、書き込み時間を短縮するために、同時に書き
込むメモリセル数を増加させると読み出し時に選択され
るメモリセル数も増加することになり、ワード線の寄生
容量が増加し、読み出し速度が低下し、読み出し時の消
費電力が増加するという欠点を有していた。また、読み
出し時のワード線での消費電流が増加するとワード線に
電荷を供給する電源の供給能力のマージンが減少するた
め、電源の供給能力のマージンを評価あるいは検査する
必要が発生するが、直接そのマージンを確認することが
できないという問題を有する。本発明は上記従来の問題
点を解決するもので、同時に書き込むメモリセル数を増
加させることにより、書き込み時間を短縮するととも
に、高速読み出しと低消費電力化が可能な半導体記憶装
置を提供することを目的とする。また、検査時の読み出
し動作に通常動作よりも消費電流を増加させることによ
り、マージンの検査が可能な半導体記憶装置を提供する
ことを目的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成を有する。請求項１の本発明
は、各々、複数のワード線と複数のビット線との交点に
メモリセルを配置したメモリアレイを含む複数のメモリ
ブロックと、書き込み読み出し判定信号に応答して、読
み出し動作時には書き込み動作時よりも少しの前記メモ
リブロックを前記メモリブロックの中から選択的して活
性化するメモリブロック選択手段とを備え、活性化され
た前記メモリブロック内で選択された前記ワード線に結
合された前記メモリセルが活性化されることを特徴とす
る半導体記憶装置である。

【０００８】請求項２の本発明は、前記メモリセルは、
不揮発性半導体メモリのメモリセルであり、選択された
前記ワード線に結合された前記メモリセルに対して一括
して書き込みを行うためのラッチ回路をさらに備えたこ
とを特徴とする請求項１に記載の半導体記憶装置であ
る。

【０００９】請求項３の本発明は、前記メモリブロック
選択手段は、さらにビット幅選択信号に応答して、読み
出し動作時にビット幅に応じた数の前記メモリブロック
を活性化することを特徴とする請求項１に記載の半導体
記憶装置である。

【００１０】請求項４の本発明は、前記メモリブロック
選択手段は、さらに読み出し検査信号に応答し、読み出
し検査動作時に通常の読み出し動作時よりも多くの前記
メモリブロックを活性化することを特徴とする請求項１
に記載の半導体記憶装置である。

【００１１】請求項５の本発明は、各々、複数のワード
線と複数のビット線との交点にメモリセルを配置したメ
モリセルアレイを含む複数のメモリブロックと、読み出
し検査信号に応答して、読み出し検査動作時には通常の
読み出し動作時よりも多くの前記メモリブロックを前記
メモリブロックの中から選択して活性化するメモリブロ
ック選択手段とを備え、活性化された前記メモリブロッ
ク内で選択された前記ワード線に結合された前記メモリ
セルが活性化されることを特徴とする半導体記憶装置で
ある。

【００１２】請求項６の本発明は、選択された前記ワー
ド線に電荷を供給する電源回路をさらに備えたことを特
徴とする請求項５に記載の半導体記憶装置である。

【００１３】請求項７の本発明は、前記複数のメモリブ
ロックに対して共通に設けられた共通ロウデコーダをさ
らに備え、前記複数のメモリブロックの各々は、前記メ
モリブロック選択手段の出力及び、前記共通ロウデコー
ダの出力に従って前記ワード線を選択し、選択された前
記ワード線に結合された前記メモリセルを活性化するワ
ード線ドライバを有することを特徴とする請求項１から
請求項５のいずれかの請求項に記載の半導体記憶装置で
ある。

【００１４】本発明の半導体記憶装置は、複数のワード
線と複数のビット線との交点にメモリセルをマトリック
ス配置したメモリアレイと前記ワード線から１本のワー
ド線を選択するロウデコーダから構成されるメモリブロ
ックを複数有し、読み出し動作と書き込み動作を判定す
る書き込み読み出し判定手段と、前記書き込み読み出し
判定手段の出力を入力とし、書き込み動作時にはｍ個の
前記メモリブロックを活性化し、読み出し動作時にはｎ
個（ｎ＜ｍ）の前記メモリブロックを活性化するメモリ
ブロック選択手段を備えている。この構成によって、書
き込み時にはｍ個のメモリブロックを活性化し、同時書
き込みを行なうことにより書き込み時間の短縮をはか
り、かつ、読み出し時には、書き込み時よりも少ないｎ
個のメモリブロックを活性化することにより、高速で低
消費電力の読み出し動作が可能である。また、本発明の
半導体記憶装置は、通常読み出し動作と検査時読み出し
動作を切り替える読み出し検査信号発生手段と、前記読
み出し検査信号手段の出力を入力とし、通常読み出し動
作時にはｎ個の前記メモリブロックを活性化し、検査時
読み出し動作時にはｋ個（ｎ＜ｋ）の前記メモリブロッ
クを活性化するメモリブロック選択手段を備える。この
構成によって、検査時の読み出し動作の場合、通常読み
出し動作の場合よりも多くのワード線を立ち上げること
により、電源の供給能力のマージンを検査することが可
能になる。

【００１５】

【発明の実施の形態】以下本発明の実施をするための最
良の形態を具体的に示した実施例について図面と共に記
載する。

【００１６】《実施例１》以下、本発明の実施例１の半
導体記憶装置について図１、図２を用いて説明する。実
施例１の半導体記憶装置は、入出力回路５、メモリブロ
ック６１〜６８、メモリブロック選択手段７、書き込み
読み出し判定手段８、ビット幅切換信号発生手段９を有
する。各メモリブロックの構成要素は、従来例と同じで
ある。書き込み読み出し判定手段８は、読み出し時に
“Ｌ”レベルとなり、その他の動作時は“Ｈ”レベルと
なる書き込み読み出し判定信号ＲＷをメモリブロック選
択手段７に出力する。ビット幅切り替え信号発生手段９
は、１ビットを読み出す場合は“Ｌ”レベルとなり、４
ビットを同時に読み出す場合は“Ｈ”レベルとなるビッ
ト幅切り替え信号ＢＩＴをメモリブロック選択手段７へ
出力する。メモリブロック選択手段７は、書き込み読み
出し判定信号ＲＷと、ＢＩＴ幅切り替え信号ＢＩＴを受
け、それらの信号に基づいて活性化するべきメモリブロ
ックを選択し、選択したメモリブロックを活性化する。
図２にメモリブロック選択手段７の回路図を示す。ＡＢ
１〜ＡＢ３はブロック選択アドレス、信号ＲＷは書き込
み読み出し判定手段８の出力信号、信号ＢＩＴはビット
幅切換信号発生手段９の出力信号である。以上のように
構成された本実施例の半導体記憶装置について、以下、
その動作を説明する。まず、消去の場合、書き込み読み
出し判定手段８の出力信号ＲＷは“Ｈ”レベルになり、
メモリブロック選択手段７の出力であるブロック選択信
号Ｂ１〜Ｂ８はすべて“Ｈ”レベルになり、メモリブロ
ック６１〜６８はすべて選択状態になる。選択された各
メモリブロック内の消去動作は、従来の技術と同様であ
るので省略する。この場合、全てのメモリブロックの全
てのメモリセルの消去が同時に行なわれる。

【００１７】次に、書き込みの場合について説明する。
まず、すべてのメモリブロック６１〜６８内のラッチ回
路Ｌ１〜Ｌｎに書き込みデータを入力する。書き込み読
み出し判定手段８の出力信号ＲＷは“Ｈ”レベルにな
り、メモリブロック選択手段７の出力信号であるブロッ
ク選択信号Ｂ１〜Ｂ８はすべて“Ｈ”レベルになる。従
って、メモリブロック６１〜６８はすべて選択状態にな
る。メモリブロック６１〜６８内のロウデコーダ１はそ
れぞれ１本のワード線を選択し活性化する。従って、同
時に８本のワード線が活性化され、（ｎ×８）個メモリ
セルを選択状態にし、（ｎ×８）個のデータを一括して
書き込むことができる。各メモリブロック内の書き込み
動作は従来の技術と同様であるので省略する。

【００１８】次に読み出し動作について説明する。本発
明の半導体記憶装置の読み出し方法は、１ビット読み出
しと、４ビット同時読み出しを有する。１ビット読み出
しの場合について説明する。書き込み読み出し判定手段
８の出力信号ＲＷは“Ｌ”レベルになり、ビット幅切り
替え信号発生手段９の出力ＢＩＴは、“Ｌ”レベルにな
り、ブロック選択アドレスＡＢ１〜ＡＢ３で選択される
１つのブロック選択信号Ｂｉ（１≦ｉ≦８）のみが
“Ｈ”レベルになる。従って、８個のメモリブロックの
うち１ブロック６ｉのみが活性化され選択状態になる。
選択されたメモリブロック内の読み出し動作は従来の技
術と同様であるので省略する。選択されたメモリブロッ
クから読み出されたデータがデータ線Ｄｉを通じて入出
力回路５へ伝送される。１ビット読み出しの場合、１本
のワード線が活性化されるだけになる。

【００１９】４ビット同時読み出しの場合の場合につい
て説明する。書き込み読み出し判定手段８の出力信号Ｒ
Ｗは“Ｌ”レベルになり、ビット幅切り替え信号発生手
段９の出力ＢＩＴは、“Ｈ”レベルになり、ブロック選
択アドレスＡＢ２、ＡＢ３が無視され、ブロック選択ア
ドレスＡＢ１によって選択される４組のブロック選択信
号（Ｂ１、Ｂ３、Ｂ５、Ｂ７）あるいは（Ｂ２、Ｂ４、
Ｂ６、Ｂ８）が“Ｈ”レベルになる。８個のメモリブロ
ックのうちブロック選択アドレスＡＢ１で選択される４
個のブロック（６１、６３、６５、６７）又は（６２、
６４、６６、６８）が活性化され選択状態になる。選択
されたメモリブロック内の読み出し動作は従来の技術で
説明した動作と同様であるので省略する。読み出された
データがデータ線（Ｄ１、Ｄ３、Ｄ５、Ｄ７）あるいは
（Ｄ２、Ｄ４、Ｄ６、Ｄ８）を通じて入出力回路５へ伝
送される。４ビット読み出しの場合、４本のワード線が
活性化される。本実施例によれば、書き込み動作時には
複数メモリブロックを同時に活性化し、一括して書き込
むセル数を増やし、読み出し動作時には同時に読み出す
ビット幅に対応して必要なメモリブロックのみを活性化
することが可能になり、書き込み時間の短縮と読み出し
時の消費電流低減を同時に実現できる。

【００２０】《実施例２》以下、本発明の実施例２の半
導体記憶装置について図３、図４を用いて説明する。実
施例２の半導体記憶装置は、入出力手段５、メモリブロ
ック６１〜６８、メモリブロック選択手段７１、書き込
み読み出し判定手段８、読み出し検査信号発生手段１０
を有する。各メモリブロックの構成要素は従来例と同じ
である。書き込み読み出し判定手段８は、読み出し時に
“Ｌ”レベルとなり、その他の動作時は“Ｈ”レベルと
なる書き込み読み出し判定信号ＲＷをメモリブロック選
択手段７１に出力する。読み出し検査信号発生手段１０
は、通常の読み出し時“Ｌ”レベルとなり、読み出し検
査時“Ｈ”レベルとなる信号ＴＥＳＴを読み出し検査信
号をメモリブロック選択手段７１へ出力する。メモリブ
ロック選択手段７１は、書き込み読み出し判定信号ＲＷ
と、読み出し検査信号ＴＥＳＴを受け、それらの信号に
基づいて活性化するべきメモリブロックを選択し、選択
したメモリブロックを活性化する。図４にメモリブロッ
ク選択手段７１の回路図を示す。ＡＢ１〜ＡＢ３はブロ
ック選択アドレス、信号ＲＷは書き込み読み出し判定手
段８の出力信号、信号ＴＥＳＴは読み出し検査信号発生
手段１０の出力信号である。以上のように構成された本
実施例の半導体記憶装置について、以下、その動作を説
明する。消去動作、書き込み動作については、実施例１
と同じであるので説明を省略する。

【００２１】読み出し動作について説明する。本実施例
の半導体記憶装置の読み出し動作は、通常の読み出しと
読み出し検査を有する。通常の読み出しの場合について
説明する。書き込み読み出し判定手段８の出力信号ＲＷ
は“Ｌ”レベルになり、読み出し検査信号発生手段の出
力信号ＴＥＳＴは、“Ｌ”レベルになり、ブロック選択
アドレスＡＢ１〜ＡＢ３で選択される１つのブロック選
択信号Ｂｉ（１≦ｉ≦８）のみが“Ｈ”レベルになる。
従って、８個のメモリブロックのうち１ブロック６ｉの
みが活性化され選択状態になる。選択されたメモリブロ
ック内の読み出し動作は従来の技術と同様であるので省
略する。選択されたメモリブロックから読み出されたデ
ータがデータ線Ｄｉを通じて入出力回路５へ伝送され
る。通常の読み出しの場合、１本のワード線が活性化さ
れるだけになる。

【００２２】読み出し検査動作の場合について説明す
る。書き込み読み出し判定手段８の出力信号ＲＷは
“Ｌ”レベルになり、読み出し検査信号ＴＥＳＴが
“Ｈ”レベルであるため、ブロック選択アドレスＡＢ３
が無視され、ブロック選択アドレスＡＢ１、ＡＢ２によ
って選択される２つのブロック選択信号が“Ｈ”レベル
になる。８個のメモリブロックのうちブロック選択アド
レスＡＢ１、ＡＢ２で選択される２個のメモリブロック
が活性化され選択状態になる。選択されたメモリブロッ
ク内での読み出し動作は従来の技術で説明した動作と同
様であるので省略する。読み出されたデータ（２ビッ
ト）がデータ線を通じて入出力回路５へ伝送される。読
み出し検査動作の場合、２本のワード線が活性化され
る。本実施例によれば、読み出し検査動作時に、通常の
読み出し動作時よりも多くのワード線を活性化すること
が可能となる。従って、検査時にワード線での消費電流
を増加させるて動作させることが可能となり、ワード線
に電荷を供給する電源回路のマージンが確認可能にな
る。

【００２３】《実施例３》 以下、本発明の実施例３の
半導体記憶装置について図５を用いて説明する。実施例
５の半導体記憶装置は、ロウデコーダ１、入出力回路
５、メモリブロック６１〜６８、メモリブロック選択手
段７、書き込み読み出し判定手段８、ビット幅切り替え
信号発生手段９、主ワード線ＧＷＬ１〜ＧＷＬｍを有す
る。ロウデコーダ１は、電圧を加えるべき主ワード線を
選択し、選択した主ワード線に電圧を加える。書き込み
読み出し判定手段８は、読み出し時に“Ｌ”レベルとな
り、その他の動作時は“Ｈ”レベルとなる書き込み読み
出し判定信号ＲＷをメモリブロック選択手段７に出力す
る。ビット幅切り替え信号発生手段９は、１ビットを読
み出す場合は“Ｌ”レベルとなり、４ビットを同時に読
み出す場合は“Ｈ”レベルとなるビット幅切り替え信号
ＢＩＴをメモリブロック選択手段７へ出力する。メモリ
ブロック選択手段７は、書き込み読み出し判定信号ＲＷ
と、ビット幅切り替え信号ＢＩＴを受け、それらの信号
に基づいて活性化するべきメモリブロックを選択し、選
択したメモリブロックを活性化する。入出力回路５は、
ラッチ回路（Ｌ１〜Ｌｎ）のデータを入出力させる。

【００２４】各メモリブロック内の構成要素の機能につ
いて説明する。各メモリブロックは、ワード線ドライバ
ＷＤ１〜ＷＤｍ、メモリアレイ２、カラムデコーダ３、
ソース電圧制御部４、カラムスイッチＴＹ１〜ＴＹｎ、
ラッチ回路Ｌ１〜Ｌｎ、スイッチＴＡ１〜ＴＡｎを有す
る。ワード線ドライバは、主ワード線ＧＷＬ１〜ＧＷＬ
ｍの中の１つが活性化されるのを受けると、それに対応
する各々のブロック内のワード線に電圧Ｖｇｗ（書き込
み時）又はＶｇｒ（読み出し時）を加える。カラムデコ
ーダ３は、カラムスイッチＴＹ１〜ＴＹｎの中からＯＮ
にすべきスイッチを選択し、制御信号（Ｙ１〜Ｙｎ）を
送りＯＮにする。メモリアレイ２は、複数のメモリセル
ＭＣ１１〜ＭＣｍｎで構成され、各々のメモリセルはゲ
ートノードがワード線に接続され、ドレインノードがビ
ット線に接続され、ソースノードがソース線ＳＶに接続
されている。ソース電圧制御部４は、ソース線ＳＶに加
える電圧を制御する。入出力回路５は、ラッチ回路（Ｌ
１〜Ｌｎ）のデータを入出力させる。制御部６はスイッ
チＴＡ１〜ＴＡｎを制御する。

【００２５】以上のように構成された実施例の半導体記
憶装置について、以下、その動作を説明する。消去の場
合について説明する。まず、消去の場合、書き込み読み
出し判定手段８の出力信号ＲＷは“Ｈ”レベルになり、
メモリブロック選択手段７の出力であるブロック選択信
号Ｂ１〜Ｂ８はすべて“Ｈ”レベルになる。従って、メ
モリブロック６１〜６８はすべて選択状態になり、すべ
てのメモリブロックの消去が行なわれる。各々ブロック
内での消去動作は、従来例と同じであるので説明は省略
する。

【００２６】次に、書き込みの場合について説明する。
まず、書き込み読み出し判定手段８の出力信号ＲＷは
“Ｈ”レベルになり、メモリブロック選択手段７の出力
であるブロック選択信号Ｂ１〜Ｂ８はすべて“Ｈ”レベ
ルになる。従って、メモリブロック６１〜６８はすべて
選択状態になる。メモリブロック６１〜６８内のラッチ
回路Ｌ１〜Ｌｎに書き込みデータを入力する。ロウデコ
ーダ１は、データを書きこむべきメモリセルのロウアド
レスに対応する主ワード線ＧＷＬｊを活性化する。活性
化された主ワード線ＧＷＬｊは、それに対応する各メモ
リブロック内の、ワード線ドライバＷＤｊを活性化させ
る。活性化されたワード線ドライバＷＤｊは、それに対
応するワード線ＷＬｊに高電圧Ｖｇｗを印加する。ソー
ス線ＳＶを接地する。次に、スイッチＴＡ１〜ＴＡｎを
ＯＮにし、ビット線ＢＬ１〜ＢＬｎに電圧Ｖｄ（Ｖｇｗ
＞Ｖｄ）あるいはＶｓｓを印加する。この際“０”デー
タを入力したラッチ回路に対応するビット線にはＶｄ
を、“１”データを入力したラッチ回路に対応するビッ
ト線にはＶｓｓを印加する。これにより、ワード線にＶ
ｇｗが印加され、ビット線にＶｄが印加されたメモリセ
ルのみ“０”データとなる。尚、上記の例においては
“０”データは書き込みデータ、“１”データは消去デ
ータに対応する。この時各々のブロックのワード線ＷＬ
ｊに接続されているｎ個のメモリセルにラッチしたデー
タが書きこまれる。従って、（ｎ×８）個のデータを一
括して書き込むことができる。

【００２７】次に読み出し動作について説明する。本実
施例の半導体記憶装置の読み出し動作は、１ビット読み
出しと、４ビット同時読み出しを有する。１ビット読み
出しの場合について説明する。例としてメモリブロック
Ｂｉの中のメモリセルＭＣｊｋ（１≦ｉ≦８、１≦ｊ≦
ｍ、１≦ｋ≦ｎ、）のデータを読み出す場合について説
明する。書き込み読み出し判定手段８の出力信号ＲＷは
“Ｌ”レベルになり、ビット幅切り替え信号発生手段９
の出力ＢＩＴは、“Ｌ”レベルになり、ブロック選択ア
ドレスＡＢ１〜ＡＢ３で選択される１つのブロック選択
信号Ｂｉ（１≦ｉ≦８）のみが“Ｈ”レベルになる。従
って、８個のメモリブロックのうち１ブロック６ｉのみ
が活性化され選択状態になる。ロウデコーダ１はデータ
を読み出すべきメモリセルのロウアドレスに対応する主
ワード線ＧＷＬｊを選択し、高電圧を印可加する。活性
化された主ワード線ＧＷＬｊは、それぞれに対応するワ
ード線ドライバＷＤｊを活性化させる。活性化されたワ
ード線ドライバＷＤｊは、それに対応するワード線ＷＬ
ｊに高電圧Ｖｇｒを印加する。この時、ソース線ＳＶを
接地する。ブロック選択信号Ｂｉにより活性化されたメ
モリブロック６ｉの中のワード線ドライバＷＤｊ（主ワ
ード線ＧＷＬｊに対応する）はワード線ＷＬｊを駆動す
る。それ以外のメモリブロックのワード線は活性化され
ない。この時ワード線ＷＬｊに接続されているメモリセ
ルＭＣｊ１〜ＭＣｊｎのデータがラッチ回路Ｌ１〜Ｌｎ
へ読み出される。さらにカラムデコーダ３はデータが蓄
積されているラッチ回路Ｌ１〜Ｌｎの中から、読み出す
べきデータが格納されているラッチ回路に対応するスイ
ッチＴＹｋを１本選択し、ＯＮ状態にする。この時選択
されたメモリブロック６ｉのラッチ回路Ｌｋのデータが
選択されデータ線Ｄｉから入出力回路５に伝送される。
１ビット読み出しの場合、１本のワード線が活性化さ
れ、１個のデータが読み出されるだけになる。

【００２８】次に４ビット読み出しの場合について説明
する。書き込み読み出し判定手段８の出力信号ＲＷは
“Ｌ”レベルになり、ビット幅切り替え信号発生手段９
の出力ＢＩＴは、“Ｈ”レベルになり、ブロック選択ア
ドレスＡＢ２、ＡＢ３が無視され、ＡＢ１によって選択
される（Ｂ１、Ｂ３、Ｂ５、Ｂ７）あるいは（Ｂ２、Ｂ
４、Ｂ６、Ｂ８）が“Ｈ”レベルになる。８個のメモリ
ブロックのうちブロック選択アドレスＡＢ１で選択され
る４個のブロック（６１、６３、６５、６７）又は（６
２、６４、６６、６８）が活性化され、選択状態にな
る。選択されたメモリブロック内の読み出し動作は１ビ
ット読み出し動作で説明した動作と同様であるので省略
する。読み出されたデータがデータ線（Ｄ１、Ｄ３、Ｄ
５、Ｄ７）あるいは（Ｄ２、Ｄ４、Ｄ６、Ｄ８）から入
出力回路５へ伝送される。４ビット読み出しの場合、４
本のワード線が活性化される。本実施例によれば、書き
込み動作時には複数メモリブロックを同時に活性化し、
一括して書き込むセル数を増やし、読み出し動作時には
同時に読み出すビット幅に対応して必要なメモリブロッ
クのみを活性化することが可能になり、書き込み時間の
短縮と読み出し時の消費電流低減を同時に実現できる。

【００２９】《実施例４》以下、本発明の実施例４の半
導体記憶装置について図６を用いて説明する。実施例４
の半導体記憶装置は、入出力回路５、ロウデコーダ１、
入出力回路５、メモリブロック６１〜６８、メモリブロ
ック選択手段７１、書き込み読み出し判定手段８、読み
出し検査信号発生手段１０、主ワード線ＧＷＬ１〜ＧＷ
Ｌｍを有する。図４にメモリブロック選択手段７１の回
路図を示す。ＡＢ１〜ＡＢ３はブロック選択アドレス、
信号ＲＷは書き込み読み出し判定手段８の出力信号であ
る。信号ＴＥＳＴは読み出し検査信号発生手段１０の出
力である。ここでメモリブロック選択手段７１、読み出
し検査信号発生手段１０以外の説明は、実施例３と同じ
であるので省略する。読み出し検査信号発生手段１０
は、通常の読み出し時“Ｌ”レベルとなり、読み出し検
査時“Ｈ”レベルとなる読み出し検査信号ＴＥＳＴをメ
モリブロック選択手段７１へ出力する。メモリブロック
選択手段７１は、書き込み読み出し判定信号ＲＷと、読
み出し検査信号ＴＥＳＴを受け、それらの信号に基づい
て活性化するべきメモリブロックを選択し、選択したメ
モリブロックを活性化する。以上のように構成された本
実施例の半導体記憶装置について、以下、その動作を説
明する。

【００３０】まず消去動作、書き込み動作については、
実施例３と同様であるので説明を省略する。次に読み出
し動作について説明する。本実施例の半導体記憶装置の
読み出し動作は、通常の読み出しと読み出し検査を有す
る。通常の読み出しの場合について説明する。例として
メモリブロックＢｉの中のメモリセルＭＣｊｋ（１≦ｉ
≦８、１≦ｊ≦ｍ、１≦ｋ≦ｎ、） 書き込み読み出し判定手段８の出力信号ＲＷは“Ｌ”レ
ベルになり、読み出し検査信号発生手段１０の出力ＴＥ
ＳＴは、“Ｌ”レベルになり、ブロック選択アドレスＡ
Ｂ１〜ＡＢ３で選択される１つのブロック選択信号Ｂｉ
（１≦ｉ≦８）のみが“Ｈ”レベルになる。従って、８
個のメモリブロックのうち１ブロック６ｉのみが活性化
され選択状態になる。

【００３１】ロウデコーダ１はデータを読み出すべきメ
モリセルのロウアドレスに対応する主ワード線ＧＷＬｊ
を選択し、高電圧を印加する。活性化された主ワード線
ＧＷＬｊは、それぞれに対応するワード線ドライバＷＤ
ｊを活性化させる。活性化されたワード線ドライバＷＤ
ｊは、それに対応するワード線ＷＬｊに高電圧Ｖｇｗを
印加する。この時ソース線ＳＶを接地する。ブロック選
択信号Ｂｉにより活性化されたメモリブロック６ｉの中
のワード線ドライバＷＤｊ（主ワード線ＧＷＬｊに対応
する）はワード線ＷＬｊを駆動する。それ以外のメモリ
ブロックのワード線は活性化されない。この時ワード線
ＷＬｊに接続されているメモリセルＭＣｊ１〜ＭＣｊｎ
のデータがラッチ回路Ｌ１〜Ｌｎへ読み出される。さら
にカラムデコーダ３はデータが蓄積されているラッチ回
路Ｌ１〜Ｌｎの中から、読み出すべきデータが格納され
ているラッチ回路に対応する、スイッチＴＹｋを１本選
択し、ＯＮ状態にする。この時選択されたメモリブロッ
ク６ｉのラッチ回路Ｌｋのデータが選択されデータ線Ｄ
ｉから入出力回路５に伝送される。１ビット読み出しの
場合、１本のワード線が活性化されるだけになる。

【００３２】読み出し検査動作の場合について説明す
る。書き込み読み出し判定手段８の出力信号ＲＷは
“Ｌ”レベルになり、読み出し検査信号１０の出力ＴＥ
ＳＴは、“Ｈ”レベルになり、ブロック選択アドレスＡ
Ｂ３が無視されブロック選択アドレスＡＢ１，ＡＢ２に
よって選択される２つのブロック選択信号が“Ｈ”レベ
ルになる。８個のメモリブロックのうちブロック選択ア
ドレスＡＢ１、ＡＢ２で選択される２個のメモリブロッ
クが活性化され、選択状態になる。選択された各部ロッ
ク内での読み出し動作は通常の読み出しと同じであるの
で詳細な説明は省略する。読み出されたデータ（２ビッ
ト）がデータ線を通じて入出力回路５へ伝送される。読
み出し検査動作の場合、２本のワード線が活性化され
る。本実施例によれば、読み出し検査動作時に、通常の
読み出し動作時よりも多くのワード線を活性化すること
が可能となる。従って、検査時にワード線での消費電流
を増加させるて動作させることが可能となり、ワード線
に電荷を供給する電源回路のマージンが確認可能にな
る。

【００３３】

【発明の効果】本発明は、メモリブロックを複数有し、
読み出し動作と書き込み動作を判定する書き込み読み出
し判定手段と、前記書き込み読み出し判定手段の出力を
入力とし、書き込み動作時にはｍ個のメモリブロックを
活性化し、読み出し動作時にはｎ個（ｎ＜ｍ）の前記メ
モリブロックを活性化するメモリブロック選択手段を設
けることにより、書き込み動作時には複数メモリブロッ
クを同時に活性化し、一括して書き込むセル数を増や
し、読み出し動作時には同時に読み出すビット幅に対応
して必要なメモリブロックのみを活性化することが可能
になり、書き込み時間の短縮と同時に読み出し時の消費
電流を低減することのできる半導体記憶装置を実現する
ものである。

【図面の簡単な説明】

【図１】本発明の実施例１における半導体記憶装置の構
成図

【図２】本発明の実施例１、３におけるメモリブロック
選択手段の回路図

【図３】本発明の実施例２における半導体記憶装置の構
成図

【図４】本発明の実施例２、４におけるメモリブロック
選択手段の回路図

【図５】本発明の実施例３における半導体記憶装置の構
成図

【図６】本発明の実施例４における半導体記憶装置の構
成図

【図７】従来の半導体記憶装置の構成図

【符号の説明】

１ ロウデコーダ ２ メモリアレイ ３ カラムデコーダ ４ ソース電圧制御部 ５ 入出力回路 ６ スイッチ制御部 ７、７１ メモリブロック選択手段 ８ 書き込み読み出し判定手段 ９ ビット幅切換信号発生手段 １０ 読み出し検査信号発生手段 ６１〜６８ メモリブロック ＷＬ１〜ＷＬｍ ワード線 ＢＬ１〜ＢＬｎ ビット線 ＭＣ１１〜ＭＣｍｎ メモリセル ＧＷＬ１〜ＧＷＬｍ 主ワード線 Ｌ１〜Ｌｎ ラッチ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々、複数のワード線と複数のビット線
   との交点にメモリセルを配置したメモリアレイを含む複
   数のメモリブロックと、 書き込み読み出し判定信号に応答して、読み出し動作時
   には書き込み動作時よりも少しの前記メモリブロックを
   前記メモリブロックの中から選択的して活性化するメモ
   リブロック選択手段とを備え、 活性化された前記メモリブロック内で選択された前記ワ
   ード線に結合された前記メモリセルが活性化されること
   を特徴とする半導体記憶装置。
2. 【請求項２】 前記メモリセルは、不揮発性半導体メモ
   リのメモリセルであり、選択された前記ワード線に結合
   された前記メモリセルに対して一括して書き込みを行う
   ためのラッチ回路をさらに備えたことを特徴とする請求
   項１に記載の半導体記憶装置。
3. 【請求項３】 前記メモリブロック選択手段は、さらに
   ビット幅選択信号に応答して、読み出し動作時にビット
   幅に応じた数の前記メモリブロックを活性化することを
   特徴とする請求項１に記載の半導体記憶装置。
4. 【請求項４】 前記メモリブロック選択手段は、さらに
   読み出し検査信号に応答し、読み出し検査動作時に通常
   の読み出し動作時よりも多くの前記メモリブロックを活
   性化することを特徴とする請求項１に記載の半導体記憶
   装置。
5. 【請求項５】 各々、複数のワード線と複数のビット線
   との交点にメモリセルを配置したメモリセルアレイを含
   む複数のメモリブロックと、 読み出し検査信号に応答して、読み出し検査動作時には
   通常の読み出し動作時よりも多くの前記メモリブロック
   を前記メモリブロックの中から選択して活性化するメモ
   リブロック選択手段とを備え、活性化された前記メモリ
   ブロック内で選択された前記ワード線に結合された前記
   メモリセルが活性化されることを特徴とする半導体記憶
   装置。
6. 【請求項６】 選択された前記ワード線に電荷を供給す
   る電源回路をさらに備えたことを特徴とする請求項５に
   記載の半導体記憶装置。
7. 【請求項７】 前記複数のメモリブロックに対して共通
   に設けられた共通ロウデコーダをさらに備え、前記複数
   のメモリブロックの各々は、前記メモリブロック選択手
   段の出力及び、前記共通ロウデコーダの出力に従って前
   記ワード線を選択し、選択された前記ワード線に結合さ
   れた前記メモリセルを活性化するワード線ドライバを有
   することを特徴とする請求項１から請求項５のいずれか
   の請求項に記載の半導体記憶装置。