JP2001291394A - 半導体記憶装置およびその救済方法 - Google Patents

Abstract

(57)【要約】 【課題】 本来の容量から不良領域に応じた任意容量の
メモリーとしてフレキシブルに救済し、不良内容により
一部動作のみ制限して他の動作は可能とする。 【解決手段】 外部から書き込み可能な不揮発性記憶領
域に記憶させた不良メモリーセルのデータに基づいて、
不良メモリーセル領域（ブロック、バンクまたはそれ以
上に狭い領域も可）を非選択状態にし、それ以外の領域
は選択可能とする。不良ビットを予備メモリーセルに置
換してもなお不良が残る場合に、その不良領域分だけを
非選択化して、良品ビットを最大限活用する。さらに、
アドレス変換手段によって選択可能領域に外部アドレス
を連続的に割り当てることにより、不良領域が断片的に
存在しても、外部から連続したアドレスでアクセスでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュメモリ
ー、ＦＲＡＭ（強誘電体メモリー）およびＭＲＡＭ（磁
気メモリー）等の不揮発性半導体記憶装置、および一部
に不揮発性記憶領域を有する揮発性半導体記憶装置等の
半導体記憶装置およびその救済方法に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置（不揮発性メモ
リー）は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のよう
に電源を切ると記憶されているデータがリセットされる
揮発性メモリーと異なり、電源を切ってもメモリーセル
に記憶されているデータが消えないという特徴を有す
る。この不揮発性メモリーとしては、現在、携帯電話等
で多く使用されているフラッシュメモリー、ＩＣカード
等で使用されているＦＲＡＭ、開発が活発化してきてい
るＭＲＡＭ等が挙げられる。本願明細書では、フラッシ
ュメモリーを例に挙げて説明を行うこととする。

【０００３】一般に、半導体記憶装置は、極めて微細な
半導体プロセスにより製造されるので、ある程度の割合
でメモリーセルに不良が発生するのは避けられない状況
になる。このため、本来使用されるメモリーセル以外に
も予備のメモリーセルを予め用意しておいて、不良が発
生した場合に、その予備のメモリーセルと不良メモリー
セルとを置き換えることにより不良を救済する方法が、
従来から採用されている。

【０００４】しかし、予備のメモリーセルを用意するこ
とはチップサイズの増加につながるため、むやみに予備
のメモリーセル数を増やすことはできない。よって、現
状では、予備のメモリーセルは小容量しか用意されてお
らず、不良を救済できなかったチップは不良チップとし
て処理される。

【０００５】そこで、従来から、予備のメモリーセルで
は不良を救済できなかったチップに対して、不良メモリ
ーセル領域を選択しないようにすることによって本来の
容量を減らし、小容量の半導体記憶装置として活用する
方法が提案されている。

【０００６】例えば、揮発性メモリーの場合には、特開
平１１−１６２１９３号公等報に、ヒューズをレーザー
等で切断して正常なメモリーセルブロックのみを選択す
る方法が提案されている。また、不揮発性メモリーの場
合には、特開平９−７３９０号公報等に、置き換えるセ
ル情報をメモリーセルとは別の部分に用意した不揮発性
記憶セルに記憶し、正常メモリーセルブロックのみを選
択する方法が提案されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来の方法では、単純にあるＡｄｄｒｅｓｓ（アドレ
ス）を非選択化して、ａ Ｍｂｉｔ（メガビット）の容
量をａ／２ Ｍｂｉｔ、または（ａ／２ⁿ；ｎ＝１、
２、３、４、・・・）の容量にすることにより、不良メ
モリーセルを有する半導体記憶装置を救済することぐら
いしかできなかった。よって、単に１つのメモリーに不
良があるだけでも、１／２単位で容量が減り、良品のメ
モリーセルを多く無駄にしていた。

【０００８】また、容量の異なる複数のＢｌｏｃｋ（ブ
ロック）を有する構成のものや、昨今フラッシュメモリ
ーで主流となりつつあるＰｒｇｒａｍ（プログラム）ま
たはＥｒａｓｅ（消去）中にＲｅａｄ（読み出し）を行
うことができるＢａｎｋ（バンク）を有する構成のもの
には、対応することができなかった。

【０００９】さらに、不良内容によって不良メモリーセ
ル領域の動作制限を行って、特定の動作のみを行うこと
が可能な正常領域として使用することもできなかった。

【００１０】本発明はこのような従来技術の課題を解決
するためになされたものであり、不良メモリーセルが発
生した場合に、本来の容量から不良メモリーセル領域に
応じた任意の容量のメモリーとしてフレキシブルに救済
可能であり、さらに、不良メモリーセル領域の不良内容
によって動作制限を行って一部の動作を正常メモリーセ
ル領域と同様に行うことができる半導体記憶装置および
その救済方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の半導体記憶装置
は、複数のメモリーセルからなるメモリーセル領域と、
外部から書き込み可能な不揮発性記憶領域と、該不揮発
性記憶領域に書き込まれたデータに基づいて、メモリー
セル領域の一部を非選択状態にする非選択化手段とを備
え、非選択状態にされていない選択可能メモリーセル領
域により動作を行い、そのことにより上記目的が達成さ
れる。

【００１２】本発明の半導体記憶装置は、前記選択可能
メモリーセル領域に対して、外部アドレスを連続的に割
り当てるアドレス変換手段を備えていてもよい。

【００１３】本発明の半導体記憶装置は、前記選択可能
メモリーセル領域に対して外部アドレスを連続的に割り
当てる際に、外部アドレスに所定値を加算して発生する
内部アドレスが、他の内部アドレスと重複している場
合、そのアドレスに該当するメモリーセル領域を非選択
とすることができる。

【００１４】本発明の半導体記憶装置において、前記非
選択化手段は、前記不揮発性記憶領域に書き込まれたデ
ータに基づいて、前記メモリーセル領域の一部を、その
動作の一部に対して非選択状態にし、それ以外の動作に
対しては選択可能としてもよい。

【００１５】本発明の半導体記憶装置は、一括消去可能
な複数のメモリーブロックを有し、前記非選択化手段
は、前記不揮発性記憶領域に書き込まれたデータに基づ
いてメモリーセル領域の一部を非選択状態にする際に、
任意のメモリーブロックを非選択状態にしてもよい。

【００１６】本発明の半導体記憶装置において、前記複
数のメモリーブロックには、容量の異なるものを含んで
いてもよい。

【００１７】本発明の半導体記憶装置は、前記複数のメ
モリーブロックからなり、同時に動作可能な複数のバン
クを有し、前記非選択化手段は、前記不揮発性記憶領域
に書き込まれたデータに基づいてメモリーセル領域の一
部を非選択状態にする際に、任意のバンクを非選択状態
にしてもよい。

【００１８】本発明の半導体記憶装置において、前記バ
ンクは、容量の異なるメモリーブロックを含んでいても
よい。

【００１９】本発明の半導体記憶装置において、前記ア
ドレス変換手段は、容量の異なるメモリーブロックのア
ドレス位置を変化可能であってもよい。

【００２０】本発明の半導体記憶装置において、前記不
揮発性記憶領域は、一度だけ書換可能な不揮発性メモリ
ーセル領域の一部に設けられていてもよい。

【００２１】本発明の半導体記憶装置の救済方法は、本
発明の半導体記憶装置に不良メモリーセルがある場合
に、該半導体記憶装置を救済する方法であって、前記不
揮発性記憶領域に不良メモリーセルのアドレスを記憶さ
せて、前記非選択化手段により、該不揮発性記憶領域に
書き込まれたデータに基づいて、不良メモリーセルを含
むメモリーセル領域を非選択状態にし、そのことにより
上記目的が達成される。

【００２２】本発明の半導体記憶装置の救済方法におい
て、前記非選択化手段により、前記不揮発性記憶領域に
書き込まれたデータに基づいて、不良メモリーセルを含
むメモリーセル領域を、不良となる動作に対してのみ非
選択状態にしてもよい。

【００２３】以下、本発明の作用について説明する。

【００２４】本発明にあっては、外部から書き込み可能
な不揮発性記憶領域に、不良メモリーセル（不良ビッ
ト）のアドレスを記憶させ、そのデータに基づいて、不
良メモリーセルを含むメモリーセル領域（ブロック、バ
ンクまたはそれ以上に狭いメモリーセル領域も可）を非
選択状態にし、それ以外の領域は選択可能とする。これ
により、あるメモリーセル領域に不良ビットが存在し、
それを予備メモリーセルを用いて良品ビットに置換して
もなお不良が残る場合に、そのメモリーセル領域を非選
択化して非活性状態にすることで、不良メモリーセル領
域、不良ブロックまたは不良バンク分だけ容量の少ない
半導体記憶装置として、良品ビットを最大限活用するこ
とが可能である。

【００２５】さらに、アドレス変換手段によって、選択
可能メモリーセル領域に対して外部アドレスを連続的に
割り当てることが可能である。これにより、不良ビット
のために非活性状態にするメモリーセル領域が断片的に
存在しても、外部から連続したアドレスでアクセスする
ことが可能である。

【００２６】このとき、外部アドレスに所定値を加算し
て発生する内部アドレスが、他の内部アドレスと重複し
ている場合には、そのアドレス領域を非選択とすること
で、外部アドレスが内部アドレスからオーバーフローす
るのを検出することが可能である。

【００２７】さらに、読み出し、書き込みおよび消去等
の動作のうち、不良モードに応じて動作の一部だけを非
選択化し、それ以外の動作を選択可能にすることができ
る。例えば、消去ができないような不良モードを有する
ブロックでは消去を行わないように動作を制限すること
により、そのメモリーセル領域をＯＴＰ（Ｏｎｅ Ｔｉ
ｍｅ Ｐｒｏｇｒａｍ）領域として活用することが可能
である。

【００２８】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて説明する。

【００２９】本発明の半導体記憶装置（メモリー）は、
不良メモリーセル（不良ビット）のアドレスを記憶する
ために、外部から書き込み可能な不揮発性記憶領域を備
えている。

【００３０】例えば、１Ｂｌｏｃｋに１種類のＣＡＭ
（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏ
ｒｙ）回路を有し、入力されたＡｄｄｒｅｓｓがどのＢ
ｌｏｃｋであるかを判定して、適合したＢｌｏｃｋにの
み”１”が出力されるようなデコード回路を容易してお
く。最初に半導体記憶装置（チップ）の動作確認テスト
を行った段階で、不良ＡｄｄｒｅｓｓがどのＢｌｏｃｋ
に存在するかは確認できるので、Ｂｌｏｃｋに不良ビッ
トがなければＣＡＭデータが”０”を出力するようにし
ておき、不良があった場合にはＣＡＭデータが”１”を
出力するようにしておく。そして、ＣＡＭデータの出力
と、デコード回路の出力が一致した場合には、そのＢｌ
ｏｃｋは非選択にするべきＢｌｏｃｋであるので、Ｂｌ
ｏｃｋ選択信号をｅｎａｂｌｅにしないか、または別に
用意しておいた非選択信号をｅｎａｂｌｅにすればよ
い。これは、簡単なＮＡＮＤゲート等で実現可能であ
る。

【００３１】さらに、本発明の特徴である、外部Ａｄｄ
ｒｅｓｓを内部ＡｄｄｒｅｓｓにＢｌｏｃｋ毎に連続的
に割り当てる場合には、外部から非選択ＢｌｏｃｋのＡ
ｄｄｒｅｓｓが入力された場合に入力されたＡｄｄｒｅ
ｓｓを選択せずに、加算回路を使用することにより、外
部Ａｄｄｒｅｓｓに対して内部Ａｄｄｒｅｓｓを”１”
加算して１つ上位のＢｌｏｃｋの選択する方法を用いる
ことができる。この場合、１つ上位のＢｌｏｃｋが不良
Ａｄｄｒｅｓｓであれば、そのＢｌｏｃｋも選択不可能
であるので、”２”を加算する必要がある。このような
ことを考慮して、１つのＢｌｏｃｋ当たりに加算する数
の情報を持っていれば、外部Ａｄｄｒｅｓｓは連続的に
推移させ、内部的には任意のＢｌｏｃｋを非選択にする
ことが可能である。このような情報は、上述したよう
に、チップの動作テストを行ったときに予め知ることが
できる。加算値の情報を格納するためには、例えば加算
する値が最大”８”までである場合には、”８”は２進
数では”１０００”であるので、４ビット分のＣＡＭが
必要になる。

【００３２】例えば不揮発性記憶領域にフラッシュメモ
リーと同様の構成のセルを使用する場合、ＣＡＭ回路
は、図１１に示すように、ＰチャンネルのＭＯＳＦＥＴ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）
９５と、ＮチャンネルのＭＯＳＦＥＴ９６とフラッシュ
メモリーのセルトランジスタ９７からなる一対の直列回
路を、電源ＶＣＣと接地との間に接続し、双方のＭＯＳ
ＦＥＴ９５、９５のゲートを他方のＭＯＳＦＥＴ９５、
９５のドレインに接続すると共に、ＭＯＳＦＥＴ９６、
９６のゲートに約２Ｖのバイアス電圧を印加するように
した不揮発性記憶回路を必要なｂｉｔ数分だけ備えたも
のである。このＣＡＭ回路は、セルトランジスタ９７、
９７の制御ゲートに例えば１２Ｖの高電圧Ｖｐｐを印加
して、ＣＡＭプログラム回路９８により双方のセルトラ
ンジスタ９７、９７のドレインにいずれか一方が例えば
７Ｖで他方が０Ｖとなる相補的なプログラム電圧を印加
することにより、これらのセルトランジスタ９７、９７
に１ｂｉｔ分のＣＡＭデータを不揮発性記憶させること
ができる。また、セルトランジスタ９７、９７の制御ゲ
ートに電圧Ｖｃｃを印加することにより、記憶内容に応
じて一方のＭＯＳＦＥＴ９５のソース電位が電源電圧Ｖ
ｃｃまたは接地電圧となるので、これをインバータ９９
を介して１ｂｉｔ分のＣＡＭデータとして読み出すこと
ができる。このようにして読み出したＣＡＭデータに基
づいて、スイッチ回路を制御することができる。

【００３３】本発明の半導体記憶装置は、上記不揮発性
記憶領域に格納したデータを利用して、不良メモリーセ
ルを含むメモリーセル領域を非選択状態にし、それ以外
の領域は選択可能とする非選択化手段を有する。さら
に、読み出し、書き込みおよび消去等の動作のうち、不
良モードに応じて動作の一部だけを非選択化し、それ以
外の動作を選択可能にすることもできる。

【００３４】例えば、各Ｂｌｏｃｋ毎にＥｒａｓｅ、Ｐ
ｒｏｇｒａｍ、Ｒｅａｄ動作について、そのＢｌｏｃｋ
が不良かどうかを判断するＣＡＭ領域を用意しておく。
そして、Ｅｒａｓｅ動作のみ非選択で、Ｐｒｏｇｒａｍ
およびＲｅａｄ動作については選択可能なＢｌｏｃｋが
存在した場合、Ｅｒａｓｅの可否を判断するＣＡＭデー
タの出力を例えば”１”にし、ＰｒｏｇｒａｍおよびＲ
ｅａｄに関しては選択可能であるので”０”を出力する
ように設定しておく。フラッシュメモリーでは、Ｅｒａ
ｓｅおよびＰｒｏｇｒａｍ動作は通常コマンドにより制
御されるため、Ｅｒａｓｅ動作を行う場合、Ｅｒａｓｅ
コマンドを入力してＥｒａｓｅさせたいＢｌｏｃｋを含
むＡｄｄｒｅｓｓを入力することによりＥｒａｓｅ動作
が始まる。このとき、入力されたＡｄｄｒｅｓｓが選択
可能なＢｌｏｃｋであれば、Ｅｒａｓｅ動作をｅｎａｂ
ｌｅにし、非選択Ｂｌｏｃｋであればｄｉｓａｂｌｅに
することで実現可能である。

【００３５】さらに、アドレス変換手段によって、選択
領域に対応する外部アドレスを良品のメモリーセル領域
の内部アドレスに連続的に割り当てることが可能であ
る。このアドレス変換手段は、例えば後述するような加
算回路等により実現することができる。

【００３６】図１２は、本発明の半導体記憶装置におけ
るＡｄｄｒｅｓｓの流れを説明するための図である。

【００３７】ここでは、入力ＰＡＤ１から外部Ａｄｄｒ
ｅｓｓが入力され、読み出し動作の場合には、入力ＰＡ
Ｄ１からのＡｄｄｒｅｓｓがマルチプレクサ２を通して
内部に信号として転送される。書き込み動作や消去動作
の場合には、命令とＡｄｄｒｅｓｓを入力することで、
内部ＣＰＵ（Ｃｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵ
ｎｉｔ）が命令に対してどのような動作を行うかを判断
し、命令入力時に予めＬａｔｃｈされたＡｄｄｒｅｓｓ
またはＣＰＵが判断したＡｄｄｒｅｓｓを発生する。フ
ラッシュメモリーでは、通常、このような動作をライト
ステートマシーンと称するコントロール回路で実施して
いる。書き込み動作や消去動作の場合には、このように
してＡｄｄｒｅｓｓ発生回路８で発生したＡｄｄｒｅｓ
ｓがマルチプレクサ２を通して内部に転送される。

【００３８】マルチプレクサ２を通った信号は、どのＢ
ｌｏｃｋのＡｄｄｒｅｓｓを示しているかを判定するＢ
ｌｏｃｋ Ａｄｄｒｅｓｓ選択回路（デコーダー）３
と、加算回路５に入力される信号とに分けられる。予め
書き込まれていたＣＡＭ情報により、不良Ｂｌｏｃｋが
無い場合には、加算回路５に入力された信号は変換され
ることなく、そのままメモリーセルを選択するデコーダ
ー（Ｄｅｃｏｄｅｒ）６に入力され、該当するメモリー
セルが選択される。不良Ｂｌｏｃｋが存在する場合に
は、加算回路ｅｎａｂｌｅ信号加算数発生回路４から、
加算回路５をｅｎａｂｌｅにする信号および加算数を加
算回路５に伝達し、外部Ａｄｄｒｅｓｓ９に対して加算
回路５にて加算された内部Ａｄｄｒｅｓｓ１０が転送さ
れてメモリーセルアレイ７に伝達される。

【００３９】外部Ａｄｄｒｅｓｓから内部Ａｄｄｒｅｓ
ｓに変換する手段としては、上述したように、加算回路
のｅｎａｂｌｅ信号がｅｎａｂｌｅになったときのみ加
算回路５を動作させることができる。または、ｅｎａｂ
ｌｅ信号を使用せずに、Ａｄｄｒｅｓｓを変換しないと
きには加算数を全て”０”にして外部Ａｄｄｒｅｓｓに
対して”０”を加算することにより、外部Ａｄｄｒｅｓ
ｓと内部Ａｄｄｒｅｓｓとを同一Ａｄｄｒｅｓｓにし、
外部Ａｄｄｒｅｓｓに”０”以外の値を加算するときに
は外部Ａｄｄｒｅｓｓに対して該当する加算数を加算す
ることにより、外部Ａｄｄｒｅｓｓに対して内部Ａｄｄ
ｒｅｓｓを変換することもできる。この場合には、加算
回路のｅｎａｂｌｅ信号は必要ではない。

【００４０】さらに、加算回路５によりＡｄｄｒｅｓｓ
がオーバーフローして内部Ａｄｄｒｅｓｓと重複するＡ
ｄｄｒｅｓｓを示した場合には、オーバオフロー検出回
路によってエラー（オーバーフロー検出信号）を発生
し、メモリーセルアレイ７からメモリーセルセルが選択
されないようにする。以上により、本発明を実現するこ
とが可能である。

【００４１】このように構成された本発明の半導体記憶
装置によれば、不良ビット（メモリーセル）が存在して
も、容量の低減量を少なくし、良品ビットを最大限に利
用した半導体記憶装置として活用することができる。さ
らに、不良ビットを有するメモリーセル領域が断片的に
存在しても、外部からはアドレスが連続しているように
見えるので、通常のアクセス方法で使用することができ
る。

【００４２】（実施形態１）本実施形態では、図１に示
すようなＢｌｏｃｋ（ブロック）構成の３２Ｍフラッシ
ュメモリーを例に挙げて説明する。ここでは、最近主流
になりつつある複数のＢａｎｋ（バンク）を有し、各々
のＢａｎｋで同時動作が可能なフラッシュメモリー（以
下、Ｄｕａｌ Ｗｏｒｋ動作と称する）を例として挙げ
ている。

【００４３】このように複数のＢａｎｋを有するフラッ
シュメモリーの場合には、各Ｂａｎｋで同時動作が可能
であるというメリットがある。例えば、フラッシュメモ
リーでは、Ｒｅａｄ（読み出し）に比べて、Ｅｒａｓｅ
（消去）およびＰｒｏｇｒａｍ（プログラム）に非常に
時間がかかる。このため、ＥｒａｓｅまたはＰｒｏｇｒ
ａｍ中に別のＢａｎｋを用いてＲｅａｄを行うことがで
きるような構造のフラッシュメモリーが主流になりつつ
ある。

【００４４】本実施形態のフラッシュメモリーは、１２
ＭｂｉｔのＬａｒｇｅ Ｂａｎｋと、４ＭｂｉｔのＳｍ
ａｌｌ Ｂａｎｋと、１６ＭｂｉｔのＬａｒｇｅ Ｂａ
ｎｋとを有する３２Ｍｂｉｔのフラッシュメモリーであ
る。このようなフラッシュメモリーでは、Ｌａｒｇｅ
ＢａｎｋとＳｍａｌｌ Ｂａｎｋとで別々の動作を同時
に行うことが可能であり、例えばＬａｒｇｅ Ｂａｎｋ
に書き込み中にＳｍａｌｌ Ｂａｎｋを読み出すといっ
たことが可能である。

【００４５】従来の方法では、このような複数のＢａｎ
ｋを有するメモリーの救済はごく限られた方法でしか実
現することができなかった。

【００４６】以下の説明では、本実施形態によれば、複
数のＢａｎｋを有するＤｕａｌ Ｗｏｒｋ可能なメモリ
ーにおいて、様々な救済方法が可能であることを示す。
なお、ここでは３２Ｍｂｉｔのメモリーを１６Ｍｂｉｔ
のメモリーとして救済する方法について説明を行うが、
後述するように、さらに小さいＢｌｏｃｋ単位での救済
も可能である。

【００４７】上記フラッシュメモリーのＡｄｄｒｅｓｓ
（アドレス）構成は、例えばＢｌｏｃｋ Ａｄｄｒｅｓ
ｓが６ｂｉｔ、Ｒｏｗ Ａｄｄｒｅｓｓが１１ｂｉｔ、
Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓが４ｂｉｔの計２１ｂｉ
ｔであり、一度に１６ｂｉｔのデータを入出力すること
ができるものとする。そして、Ｂｌｏｃｋ Ａｄｄｒｅ
ｓｓの最上位Ａｄｄｒｅｓｓによって左右の１６Ｍアレ
イを切り換えるものとし、それ以外のＡｄｄｒｅｓｓに
よってどのＢｌｏｃｋを選択するかを決定する。

【００４８】このフラッシュメモリーのＬａｒｇｅ Ｂ
ａｎｋ中に不良ビットが存在する場合に、Ｄｕａｌ Ｗ
ｏｒｋ動作が可能なままで１６Ｍｂｉｔの良品メモリー
として救済するためには、Ｌａｒｇｅ Ｂａｎｋを正常
領域として残す必要がある。

【００４９】本発明では、例えば、図１（ａ−１）に示
すように、右側のＬａｒｇｅ Ｂａｎｋに不良が存在す
る場合に、左側のＬａｒｇｅ Ｂａｎｋを正常領域とし
て使用することが可能である。

【００５０】まず、動作テストを行った段階で、不良Ａ
ｄｄｒｅｓｓがどこにあるかを確認することができるた
め、必要に応じてＣＡＭ回路へのプログラムを行う。そ
して、右側のＬａｒｇｅ Ｂａｎｋを示すＢｌｏｃｋ
Ａｄｄｒｅｓｓが入力された場合には、ＣＡＭデータに
基づいて最上位Ａｄｄｒｅｓｓの入力バッファを固定す
る等により、全て左側のＬａｒｇｅ Ｂａｎｋを示すＡ
ｄｄｒｅｓｓが内部Ａｄｄｒｅｓｓとして渡されるよう
にすればよい。

【００５１】例えば、図１（ａ−２）に示すように、Ｂ
ｌｏｃｋ Ａｄｄｒｅｓｓの最上位Ａｄｄｒｅｓｓであ
るＡ２０を”Ｈ”に固定して右側のＬａｒｇｅ Ｂａｎ
ｋを無効領域にすることにより、左側の１２Ｍｂｉｔの
Ｌａｒｇｅ Ｂａｎｋと４ＭｂｉｔのＳｍａｌｌ Ｂａ
ｎｋの計１６Ｍｂｉｔとすることができる。

【００５２】または、図１（ｂ−１）に示すように、左
側のＬａｒｇｅ Ｂａｎｋに不良が存在する場合には、
左側のＬａｒｇｅ Ｂａｎｋを示すＢｌｏｃｋ Ａｄｄ
ｒｅｓｓが入力されたときのみ、右側のＬａｒｇｅ Ｂ
ａｎｋを示すＡｄｄｒｅｓｓに切り換えればよい。

【００５３】この場合には、Ｓｍａｌｌ ＢａｎｋのＡ
ｄｄｒｅｓｓは変更しないので、単純に入力を固定する
方法ではなく、入力されたＡｄｄｒｅｓｓ（外部Ａｄｄ
ｒｅｓｓ）がＬａｒｇｅ Ｂａｎｋを示す場合のみ、最
上位Ａｄｄｒｅｓｓを変更すればよい。例えば、２入力
のＸＯＲ回路に入力ＡｄｄｒｅｓｓとＣＡＭデータとを
入力し、ＣＡＭデータが”Ｌ”の場合には入力Ａｄｄｒ
ｅｓｓをそのまま内部Ａｄｄｒｅｓｓとして出力し、Ｃ
ＡＭデータが”Ｈ”の場合にはＡｄｄｒｅｓｓデータを
反転して出力するようにすればよい。さらに、入力Ａｄ
ｄｒｅｓｓがＬａｒｇｅ Ｂａｎｋを示すかＳｍａｌｌ
Ｂａｎｋを示すかは、Ｂｌｏｃｋ Ａｄｄｒｅｓｓに
より簡単に判別可能であるため、Ｂａｎｋを判別するた
めの回路を設けておけばよい。

【００５４】例えば、図１（ｂ−２）に示すように、Ｃ
ＡＭにＺアドレスの入れ替えを設定することにより、左
側のＬａｒｇｅ Ｂａｎｋと右側のＬａｒｇｅ Ｂａｎ
ｋの１２Ｍｂｉｔ分を入れ替え、Ａ２０を”Ｈ”に固定
してＣＡＭ設定で右側のＬａｒｇｅ Ｂａｎｋの４Ｍｂ
ｉｔ分を無効領域にすることにより、右側の１２Ｍｂｉ
ｔのＬａｒｇｅ Ｂａｎｋと４ＭｂｉｔのＳｍａｌｌ
Ｂａｎｋの計１６Ｍｂｉｔとすることができる。

【００５５】この場合、右側のＬａｒｇｅ Ｂａｎｋの
下４Ｍｂｉｔ分が不良領域となり、救済できないが、こ
れについては、後述する実施形態２のように加算回路を
使用することにより救済することが可能である。

【００５６】または、図１（ｃ−１）に示すように、左
側のＬａｒｇｅ ＢａｎｋとＳｍａｌｌ Ｂａｎｋに不
良がまたがる場合には、Ｄｕａｌ Ｗｏｒｋ動作機能を
省いた１６Ｍｂｉｔの良品メモリーとしてであれば、救
済することが可能である。

【００５７】この場合には、左側の領域を示すＡｄｄｒ
ｅｓｓが入力されても、ＣＡＭデータに基づいてＢｌｏ
ｃｋ Ａｄｄｒｅｓｓの最上位Ａｄｄｒｅｓｓの入力バ
ッファを固定する等により、全て右側の領域を示すＡｄ
ｄｒｅｓｓにすればよい。

【００５８】例えば、図１（ｃ−２）に示すように、Ｂ
ｌｏｃｋ Ａｄｄｒｅｓｓの最上位Ａｄｄｒｅｓｓであ
るＡ２０を”Ｌ”に固定して左側の領域を無効領域にす
ることにより、右側の１６ＭｂｉｔのＬａｒｇｅ Ｂａ
ｎｋのみとすることができる。

【００５９】このように、本実施形態によれば、同時動
作機能を備えた複数のＢａｎｋを有するフラッシュメモ
リーに不良メモリーセルが存在しても、良品メモリーと
して救済することができる。

【００６０】これに対して、従来の方法では、同時動作
機能を備えた複数のＢａｎｋを有するフラッシュメモリ
ーについては考慮していなかった。例えば、上述したよ
うに、１２Ｍｂｉｔという２の階乗ではないＢｌｏｃｋ
を救済することは、従来の方法ではできなかった。

【００６１】さらに、従来の方法では、同時動作機能を
持たない半導体記憶装置であっても、２の階乗分の１の
容量しか救済することができず、不良ビットの位置によ
って救済可能な容量が大きく変化し、実際には正常領域
であるにも関わらず、救済できないＢｌｏｃｋがあっ
た。

【００６２】例えば、図２（ｂ−１）に示すように、３
２Ｍｂｉｔのフラッシュメモリーにおいて、３Ｂｌｏｃ
ｋに不良ビットが存在する場合に、従来の方法では、図
２（ｂ−２）に示すように、正常領域として８Ｍｂｉｔ
までしか救済することができなかった。

【００６３】これに対して、本発明では、正常領域であ
れば全て救済して良品とすることができ、非常にフレキ
シブルな救済を行うことが可能となる。例えば、Ｂｌｏ
ｃｋ単位で構成されているフラッシュメモリーであれ
ば、Ｂｌｏｃｋ単位でよりフレキシブルな救済を行うこ
とが可能である。この場合には、不良Ｂｌｏｃｋのデー
タをＣＡＭデータに書き込んでおき、入力されたＡｄｄ
ｒｅｓｓがその領域であれば、選択しないようにＡｄｄ
ｒｅｓｓをマスクすればよい。

【００６４】例えば、Ｂｌｏｃｋ単位で構成され、１Ｂ
ｌｏｃｋが５１２ｋ（キロ）ｂｉｔの容量を有するフラ
ッシュメモリーにおいて、図２（ａ−１）に示すように
３Ｂｌｏｃｋに不良ビットが存在する場合、本発明によ
れば、図２（ａ−２）に示すように、正常領域として Ｌａｒｇｅ Ｂａｎｋの２８Ｍｂｉｔ−３×０．５Ｍ
（＝２６．５Ｍｂｉｔ）＋Ｓｍａｌｌ Ｂａｎｋの４Ｍ
ｂｉｔ＝３０．５Ｍｂｉｔ まで救済することが可能である。このことについて、以
下の実施形態２において説明する。

【００６５】（実施形態２）本実施形態では、図３に示
すようなＡｄｄｒｅｓｓマップを有する８Ｍｂｉｔ（１
６ｂｉｔＩ／０（入出力））フラッシュメモリーを例に
挙げて説明する。

【００６６】一般に、Ａｄｄｒｅｓｓの種類は大きく分
けて、通常ワード線をデコードするＲｏｗ Ａｄｄｒｅ
ｓｓ（Ｘ Ａｄｄｒｅｓｓ）、ビット線をデコードする
Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ（Ｙ Ａｄｄｒｅｓ
ｓ）、ブロックをデコードするＢｌｏｃｋ Ａｄｄｒｅ
ｓｓ（Ｚ Ａｄｄｒｅｓｓ）に分けられる。

【００６７】本実施形態では、Ｒｏｗ Ａｄｄｒｅｓｓ
が１１ｂｉｔ、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓが４ｂｉ
ｔ、Ｂｌｏｃｋ Ａｄｄｒｅｓｓが４ｂｉｔの計１９ｂ
ｉｔの例を挙げている。

【００６８】メモリーセルの構成は、Ｒｏｗ方向にメモ
リーセルを縦断するようにワード線が配線され、Ｃｏｌ
ｕｍｎ方向にメモリーセルを横切るようにビット線が配
線されているマトリクス構成とする。メモリーセル上に
配線されているワード線は、各Ｂｌｏｃｋ固有のＸ Ｄ
ｅｃｏｄｅｒ（Ｌｏｃａｌ Ｘ Ｄｅｃｏｄｅｒ）に接
続されている。各Ｂｌｏｃｋのワード線は、Ｒｏｗ Ａ
ｄｄｒｅｓｓの組み合わせとＢｌｏｃｋ Ａｄｄｒｅｓ
ｓの組み合わせによって、Ｂｌｏｃｋ毎に選択される。
同様に、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ用にＹ、Ｚ Ｄ
ｅｃｏｄｅｒを有し、１回の入出力用に使用されるビッ
ト本数は１６本である。

【００６９】図１３は、本発明の一実施形態である不揮
発性半導体記憶装置（Ｂｌｏｃｋ一括消去型１チップフ
ラッシュメモリー）の回路構成を示す図である。

【００７０】ここでは、不揮発性メモリートランジスタ
としてフローティングゲートを有し、書き込みはチャネ
ルホットエレクトロン注入により行い、消去はファウラ
ーノードハイム電流によるトンネル消去により行う構成
としたフローティングゲート型ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
を用いている。

【００７１】この図１３において、ＭＡ１、ＭＡ２、・
・・、ＭＡｋは、上記フローティングゲート型ＭＯＳト
ランジスタがマトリクス状に配列され、同一行のトラン
ジスタのコントロールゲートが共通接続されてワード線
を構成し、同一列のトランジスタのドレインが共通接続
されてビット線を構成し、さらに、マトリクスを構成す
る全てのトランジスタのソースが共通接続されて共通ソ
ースを構成しているメモリーセルアレイＢｌｏｃｋであ
る。

【００７２】各メモリーセルアレイＢｌｏｃｋ ＭＡ
１、ＭＡ２、・・・、ＭＡｋは、データ書き込み時およ
び読み出し時に、入力アドレス信号の行選択信号部分の
信号値に応じて、所定のワード線選択信号を出力する行
デコーダＸＤ１、ＸＤ２、・・・、ＸＤｋを有する。こ
の行デコーダＸＤ１、ＸＤ２、・・・、ＸＤｋの出力
は、各メモリーセルアレイＢｌｏｃｋの各ワード線に接
続されている。また、各メモリーセルアレイＢｌｏｃｋ
ＭＡ１、ＭＡ２、・・・、ＭＡｋは、入力アドレス信
号の列選択信号部分の信号値に応じて、選択されたビッ
ト線を各データバスＤＢ１、ＤＢ２、・・・、ＤＢｋに
接続する列デコーダＹＤ１、ＹＤ２、・・・、ＹＤｋを
有する。さらに、各メモリーセルアレイＢｌｏｃｋ Ｍ
Ａ１、ＭＡ２、・・・、ＭＡｋは、上記共通ソースに、
書き込み時、消去時および読み出し時に所定電圧（書き
込み時および読み出し時はＧＮＤ（接地電圧）、消去時
はＶＨＨ（高電圧））が選択的に印加される。なお、本
発明はこれに限定されるものではなく、消去時に上記コ
ントロールゲートに負電圧のワード線選択信号を印加し
て、上記共通ソースに接地電圧を印加する方式等にも適
用することが可能である。なお、１１は各メモリセルア
レイＢｌｏｃｋに対する書き込みおよび消去を制御する
ための制御部であり、Ｌ１、Ｌ２、・・・、Ｌｋは、各
Ｂｌｏｃｋ毎の書き込み時および一括消去時に各Ｂｌｏ
ｃｋと制御部１１との接続を選択的に行うスイッチング
部である。さらに、この行デコーダＸＤ１、ＸＤ２、・
・・、ＸＤｋの出力は、各メモリーセルアレイＢｌｏｃ
ｋの各ワード線に接続されている。

【００７３】一般に、フラッシュメモリーにおいては、
メモリーセル形状を縮小化するために、Ｅｒａｓｅ動作
をＢｌｏｃｋ単位で行う方式を取っているので、本実施
形態でもＢｌｏｃｋ単位の救済について説明する。

【００７４】例えば、図４（ａ）に示すように、８Ｍｂ
ｉｔのフラッシュメモリーにおいて全てのＢｌｏｃｋが
正常な場合には、全てのメモリーセル領域を使用するこ
とができるので、外部Ａｄｄｒｅｓｓに対応して各内部
Ａｄｄｒｅｓｓを順次選択し、全てのＢｌｏｃｋを使用
することができる。

【００７５】これに対して、図４（ｂ）に示すように、
ある１つのＢｌｏｃｋに不良ビットが存在し、予め用意
されている予備セルでも救済できなかった場合には、そ
のＢｌｏｃｋ以外のＢｌｏｃｋが正常であれば、不良Ｂ
ｌｏｃｋを除いたメモリーセル領域のみを使用可能な良
品として救済することができる。

【００７６】例えば、Ｂｌｏｃｋ６のみが不良であった
場合、そのＢｌｏｃｋ以外を良品として、 ８Ｍｂｉｔ−５１２ｋｂｉｔ＝７．５Ｍｂｉｔ の良品として使用することができる。

【００７７】この場合には、外部から見たＡｄｄｒｅｓ
ｓが不連続になるが、これは、以下のようにして回避す
ることができる。

【００７８】図４（ｂ）の例ではＢｌｏｃｋ６が不良で
あり、そのＡｄｄｒｅｓｓ範囲はＺＡｄｄｒｅｓｓが”
０１１０”の領域である。通常は、このＡｄｄｒｅｓｓ
を入力すると、不良Ｂｌｏｃｋが選択されることにな
る。

【００７９】これを防ぐため、ここでは１Ｂｌｏｃｋ分
が不良メモリーセル領域であるので、外部Ａｄｄｒｅｓ
ｓに対して、内部Ａｄｄｒｅｓｓとして、このＢｌｏｃ
ｋよりも大きいＡｄｄｒｅｓｓを有するＢｌｏｃｋのＢ
ｌｏｃｋ Ａｄｄｒｅｓｓを”＋１”を加える。このこ
とにより、外部的には見掛け上、連続Ａｄｄｒｅｓｓを
入力しているにも関わらず、内部的には不良Ｂｌｏｃｋ
を飛ばして正常Ｂｌｏｃｋにのみアクセスすることが可
能になる。

【００８０】具体的には、Ｂｌｏｃｋ６が不良である場
合に、その不良Ｂｌｏｃｋ情報に基づいて、Ｂｌｏｃｋ
６〜Ｂｌｏｃｋ１５のＡｄｄｒｅｓｓを”＋１”を加え
るような加算回路を設ければよい。このような不良Ｂｌ
ｏｃｋ情報と”＋１”を加えるという加算情報は、不揮
発性半導体記憶領域に記憶させておけばよい。なお、実
際の内部Ａｄｄｒｅｓｓは連続していないので、Ａｄｄ
ｒｅｓｓをシフトさせる必要がある。このことは以下の
例についても同様である。

【００８１】このように、外部的には７．５Ｍｂｉｔ分
連続したＡｄｄｒｅｓｓを入力し、内部的にはＡｄｄｒ
ｅｓｓを自動的に変更して対応させることにより、不良
Ｂｌｏｃｋを選択せずに７．５Ｍｂｉｔ分の正常品とし
て、ユーザーはＡｄｄｒｅｓｓの不連続性を気にするこ
となく使用することができる。

【００８２】この場合、外部ＡｄｄｒｅｓｓでＢｌｏｃ
ｋ１５に対応する内部Ａｄｄｒｅｓｓが無くなってしま
う。そして、外部からＢｌｏｃｋ１５を選択した場合、
ＺＡｄｄｒｅｓｓ”１１１１”に対して”＋１”を加え
ると、”１００００”とオーバーフローして下位４ｂｉ
ｔが”００００”となり、Ｂｌｏｃｋ０の内部Ａｄｄｒ
ｅｓｓと同じになってしまう。これを防ぐために、オー
バーフロー検出機能を持たせておいて、加算した結果が
他の内部Ａｄｄｒｅｓｓと重複する場合には、オーバー
フローと見なしてどのＡｄｄｒｅｓｓも選択しないよう
にすることができる。例えば、Ｚ Ａｄｄｒｅｓｓに４
を作っておき、Ｚ４が”１”になった場合にはオーバー
フローと見なして、そのＡｄｄｒｅｓｓに対応するメモ
リーセル領域を非選択になるようにする。

【００８３】図５に示すように、複数のＢｌｏｃｋ（こ
こでは２つのＢｌｏｃｋ）に不良ビットが存在する場合
にも、同様に、不良ＢｌｏｃｋのＡｄｄｒｅｓｓ情報を
不揮発性記憶領域に記憶し、その場所によって”＋１”
から”＋１５”を加算するような加算回路を設ければよ
い。

【００８４】例えば、Ｂｌｏｃｋ６とＢｌｏｃｋ９が不
良である場合には、Ｂｌｏｃｋ５までは従来通りに外部
Ａｄｄｒｅｓｓと内部Ａｄｄｒｅｓｓは同様でよい。Ｂ
ｌｏｃｋ６は不良Ｂｌｏｃｋのため、外部から入力され
たＢｌｏｃｋ Ａｄｄｒｅｓｓに対して内部Ａｄｄｒｅ
ｓｓは”＋１”を加えてＢｌｏｃｋ７を選択する。ま
た、Ｂｌｏｃｋ７に対しても、入力された外部Ａｄｄｒ
ｅｓｓに”＋１”を加えてＢｌｏｃｋ８を選択する。さ
らに、Ｂｌｏｃｋ８も不良Ｂｌｏｃｋのため、外部から
入力されたＢｌｏｃｋ Ａｄｄｒｅｓｓに対して内部Ａ
ｄｄｒｅｓｓは”＋２”を加えてＢｌｏｃｋ９を選択す
る。Ｂｌｏｃｋ１０以上に対しても同様に、Ｂｌｏｃｋ
６とＢｌｏｃｋ９が不良Ｂｌｏｃｋであるので、入力さ
れた外部Ａｄｄｒｅｓｓに”＋２”を加えて内部Ａｄｄ
ｒｅｓｓを作成する。

【００８５】この場合、Ｂｌｏｃｋ６とＢｌｏｃｋ９が
不良Ｂｌｏｃｋであるため、使用可能なフラッシュメモ
リーの容量は ８Ｍｂｉｔ−０．５Ｍｂｉｔ×２＝７Ｍｂｉｔ となるが、外部からは７Ｍｂｉｔ分連続したＡｄｄｒｅ
ｓｓを入力して使用することができる。

【００８６】さらに、上記不揮発性記憶領域には、不良
ＢｌｏｃｋのＡｄｄｒｅｓｓ情報と共に、入力されたＢ
ｌｏｃｋ Ａｄｄｒｅｓｓに対してＡｄｄｒｅｓｓをい
くら加算するのかという情報（加算しないという情報も
含む）を記憶しておいて、必要に応じて使用することが
できる。

【００８７】この場合にも、外部ＡｄｄｒｅｓｓでＢｌ
ｏｃｋ１４、Ｂｌｏｃｋ１５に対応する内部Ａｄｄｒｅ
ｓｓが無くなってしまい、外部からＢｌｏｃｋ１４また
はＢｌｏｃｋ１５を選択した場合、他のＢｌｏｃｋの内
部Ａｄｄｒｅｓｓと同じになってしまう。これを防ぐた
めに、例えば、Ｚ Ａｄｄｒｅｓｓに４を作っておき、
Ｚ４が”１”になった場合にはオーバーフローと見なし
て、そのＡｄｄｒｅｓｓに対応するメモリーセル領域を
非選択になるようにする。

【００８８】以上の実施形態では、８Ｍｂｉｔのフラッ
シュメモリーについて説明したが、例えば全ビット容量
がｐＭｂｉｔでＢｌｏｃｋ容量がｑＭｂｉｔである場
合、ｒ個のＢｌｏｃｋに不良が発生した場合、（ｐ−ｒ
×ｑ）Ｍｂｉｔの良品として救済することができる。こ
の場合、外部Ａｄｄｒｅｓｓを内部Ａｄｄｒｅｓｓに割
り当てるために必要な加算数は１０進数で”（ｐ／
ｑ）”である。さらに、使用目的によっては、加算回路
の加算範囲を絞ることも可能である。例えば、上述の例
で、８Ｍｂｉｔの半導体記憶装置を０．５Ｍｂｉｔの良
品として使用するメリットが少なく、１Ｍｂｉｔ以上の
容量で良品にする場合には、１Ｂｌｏｃｋ分加算する数
が減少するので、加算回路の加算数を”１”減らす等、
使用目的に応じて使い分けることができる。

【００８９】さらに、上記実施形態では、全Ｂｌｏｃｋ
が均等な大きさである５１２ｋｂｉｔのＢｌｏｃｋを持
つ例について説明したが、ユーザーの使用方法によって
は、５１２ｋｂｉｔ構成のＢｌｏｃｋでは大きすぎるた
め、図６（ａ）に示すように、一部のＢｌｏｃｋだけさ
らに細かいＢｌｏｃｋに分割されて、容量の異なる複数
のＢｌｏｃｋが含まれている構成もよく見られる。この
場合には、ＢｌｏｃｋＡｄｄｒｅｓｓのみでは不足する
ため、さらに下位のＡｄｄｒｅｓｓ（ここではＣｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ）も使用される。

【００９０】このような構成において、図６（ｂ）に示
すように、外部ＡｄｄｒｅｓｓにＣｏｌｕｍｎ Ａｄｄ
ｒｅｓｓを用いている領域のＢｌｏｃｋが不良の場合に
は、Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓをシフトさせること
により、外部Ａｄｄｒｅｓｓを正常なＢｌｏｃｋの内部
Ａｄｄｒｅｓｓに連続的に割り当てることができる。

【００９１】さらに、容量の異なるＢｌｏｃｋを複数有
するフラッシュメモリーの場合、例えば図７に示すよう
に、容量が小さいＢｌｏｃｋが外部Ａｄｄｒｅｓｓの小
さい方（下位側）に存在するか、または大きい方（上位
側）に存在するかによって、外部Ａｄｄｒｅｓｓに対す
るＢｌｏｃｋの容量が変わってくる。これは、ユーザー
の使用の仕方によって、容量の小さいＢｌｏｃｋのＡｄ
ｄｒｅｓｓがＡｄｄｒｅｓｓの下位にあった方が良い
か、上位にあった方が良いかが異なるからである。図７
では、小容量のＢｌｏｃｋがＡｄｄｒｅｓｓの小さい方
に存在している。

【００９２】このような場合、一般的には、不揮発性記
憶領域を使用して、内部ＡｄｄｒｅｓｓのＢｌｏｃｋ
Ａｄｄｒｅｓｓを変換させるという方法が取られる。こ
の不揮発性記憶領域は、不良メモリーセルの情報を記憶
させるものと別に設けてもよく、兼用してもよい。

【００９３】例えば、２入力のＸＯＲ回路に入力Ａｄｄ
ｒｅｓｓとＣＡＭデータとを入力し、ＣＡＭデータが”
Ｌ”の場合には入力Ａｄｄｒｅｓｓをそのまま内部Ａｄ
ｄｒｅｓｓとして出力し、ＣＡＭデータが”Ｈ”の場合
にはＡｄｄｒｅｓｓデータを反転して出力するようにす
ればよい。後者の場合、図７に示すように、反転された
Ａｄｄｒｅｓｓが内部に伝わっていくため、内部のＢｌ
ｏｃｋ構成を変更することなく、ユーザーの使用の仕方
に対応することができる。本発明はこのような場合にも
対応可能であり、どの部分に不良があっても、本来の容
量から不良領域に応じた任意の容量の良品として救済す
ることが可能である。

【００９４】例えば、図８のように、容量が異なる複数
のＢｌｏｃｋが含まれ、小容量のＢｌｏｃｋがＡｄｄｒ
ｅｓｓの小さい方に存在している構成の半導体記憶装置
において、小容量のＢｌｏｃｋで不良が発生した場合
に、小容量Ｂｌｏｃｋのみ救済して、ユーザーの使用目
的に応じて小容量Ｂｌｏｃｋと大容量Ｂｌｏｃｋの各々
で連続Ａｄｄｒｅｓｓにし、両者の境界でも連続Ａｄｄ
ｒｅｓｓにすることができる。または、図９に示すよう
に、小容量Ｂｌｏｃｋと大容量Ｂｌｏｃｋの各々で連続
Ａｄｄｒｅｓｓにし、両者の境界では不連続Ａｄｄｒｅ
ｓｓにすることができる。これらは、Ａｄｄｒｅｓｓ変
換のために加算回路を加えるか、減算回路を加えるかだ
けの違いであり、容易に実現することができる。

【００９５】なお、図６（ｂ）、図８、図９では、ある
１つのＢｌｏｃｋが不良メモリーセルを有する場合を示
しているが、複数有する場合についても上記と同様であ
る。

【００９６】さらに、以上のようなＢｌｏｃｋ単位での
救済の他に、上記実施形態１に示したような、現在主流
となりつつある複数のＢａｎｋを有するフラッシュメモ
リーに対しても、救済することが可能である。このよう
に複数のＢａｎｋを有するフラッシュメモリーの場合に
は、各Ｂａｎｋで同時動作が可能であるということが特
徴である。よって、Ｂａｎｋを越えてＡｄｄｒｅｓｓを
置き換えることは、Ｂａｎｋの境界を変更してしまうこ
とになるため、好ましくない。よって、この場合には、
各Ｂａｎｋ内で不良ＢｌｏｃｋのＡｄｄｒｅｓｓを置き
換えることにより、同時動作機能を保ちながら、低容量
の良品フラッシュメモリーとして使用することができ
る。

【００９７】例えば、図１０（ａ）に示すように、バン
クＡおよびバンクＢの２つのＢａｎｋで構成された８Ｍ
ｂｉｔのフラッシュメモリーの場合、バンクＡとバンク
Ｂの各々において、図１０（ｂ）に示すように、内部Ａ
ｄｄｒｅｓｓと外部Ａｄｄｒｅｓｓの関係を変えること
により、各Ｂａｎｋに対する救済が可能になり、７Ｍｂ
ｉｔ分のメモリーセル領域を使用可能となる。

【００９８】さらに、不良Ｂｌｏｃｋにおける不良内容
が特定の動作に対してだけであり、それ以外の動作には
問題が生じないばあいには、動作機能を絞って良品とす
ることも可能である。例えば、何らかの原因で、あるＢ
ｌｏｃｋのＥｒａｓｅ動作のみができず、そのＢｌｏｃ
ｋのＰｒｏｇｒａｍ動作およびＲｅａｄ動作を行うこと
は全く問題無いものとする。このような場合、本発明で
は、そのＢｌｏｃｋを不良Ｂｌｏｃｋとしてもよいが、
ＥｒａｓｅのみできないＢｌｏｃｋ（例えばＯＴＰ（Ｏ
ｎｅ Ｔｉｍｅ Ｐｒｏｔｅｃｔ）のような使用法）と
して使用することが可能である。具体的には、各Ｂｌｏ
ｃｋにはＢｌｏｃｋ毎にＥｒａｓｅを実行できるような
回路が組まれているので、Ｅｒａｓｅ用の電源を供給す
る選択回路をＯＮ状態にしないようにする等の方法で簡
単に実現することができる。さらに、Ｐｒｏｇｒａｍ動
作が不可でＥｒａｓｅ動作とＲｅａｄ動作が可能という
場合についても、動作機能を絞って良品とすることが可
能である。

【００９９】さらに、昨今のフラッシュメモリーでは、
通常の容量とは別に上述したＯＴＰ領域を有するメモリ
ーも存在する。このＯＴＰ領域は、一般に、全ての容量
を使い切ってしまうほど使用されることはないので、こ
のＯＴＰ領域の一部を上記不揮発性記憶領域として使用
することもできる。例えば、装置の電源が投入されてか
ら、ＯＴＰ領域のデータを用いて、冗長救済用のデータ
のみ内部レジスタ等に読み込んでおくこと等により、実
現可能である。

【０１００】上記実施形態において、フラッシュメモリ
ーの容量が変わっても救済することが可能であり、Ｂｌ
ｏｃｋの容量およびＢａｎｋの構成等が任意であること
は言うまでもない。また、不揮発性メモリーであれば、
どのようなメモリー構成であっても救済することが可能
である。フラッシュメモリーでは、メモリーセルの面積
を小さくする必要があるため、Ｅｒａｓｅ動作がＢｌｏ
ｃｋ単位でしかできないが、ＦＲＡＭ等のＥｒａｓｅ、
ＰｒｏｇｒａｍおよびＲｅａｄをランダムに行うことが
可能なメモリーであれば、上述したようなＢｌｏｃｋ毎
の救済よりもさらに小さい単位での救済が可能である。
さらに、揮発性メモリーであっても、一部に不揮発性記
憶領域を有するメモリーであれば、本発明を適用するこ
とが可能である。

【０１０１】

【発明の効果】以上詳述したように、本発明によれば、
半導体記憶装置の製造工程の最終段階等において、通常
のメモリーセル領域とは別に設けた不揮発性記憶領域に
ＣＡＭデータ等として不良メモリーセルのデータを保存
しておくことによって、不良メモリーセル領域に対して
一部の動作を制限したり、または全ての動作に対して非
選択状態にする。これによって、不良メモリーセルが存
在しても、良品ビットを最大限利用して、容量の低減が
少ない半導体記憶装置として活用することができる。

【０１０２】さらに、アドレス変換手段により、選択可
能メモリーセル領域に対して外部アドレスを連続的に割
り当てることができるので、不良メモリーセル領域が断
片的に存在しても、外部からは連続したアドレスでアク
セルすることができるため、良品として救済した半導体
記憶装置を通常の方法で使用することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態について説明するための２
つのＢａｎｋを有する同時動作可能な３２Ｍｂｉｔフラ
ッシュメモリーのＢｌｏｃｋ構成を示す図であり、（ａ
−１）および（ａ−２）は右側のＬａｒｇｅ Ｂａｎｋ
に不良がある場合の救済方法を示し、（ｂ−１）および
（ｂ−２）は左側のＬａｒｇｅ Ｂａｎｋに不良がある
場合の救済方法を示し、（ｃ−１）および（ｃ−２）は
左側のＬａｒｇｅＢａｎｋおよびＳｍａｌｌ Ｂａｎｋ
にわたって不良がある場合の救済方法を示す。

【図２】（ａ−１）および（ａ−２）は、本発明の実施
の形態を説明するための２つのＢａｎｋを有する同時動
作可能な３２ＭｂｉｔフラッシュメモリーのＢｌｏｃｋ
構成を示す図であり、（ｂ−１）および（ｂ−２）は、
従来の救済方法を説明するための３２Ｍｂｉｔフラッシ
ュメモリーのＢｌｏｃｋ構成を示す図である。

【図３】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
る。

【図４】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、（ａ）は正常品を示し、（ｂ）は１つのＢｌｏｃｋ
に不良があった場合の救済方法の例を示す。

【図５】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、２つのＢｌｏｃｋに不良があった場合の救済方法の
例を示す。

【図６】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、（ａ）は容量の異なる複数のＢｌｏｃｋを含む正常
品を示し、（ｂ）は１つのＢｌｏｃｋに不良があった場
合の救済方法の例を示す。

【図７】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、容量の異なる複数のＢｌｏｃｋを含む正常品におい
て、小容量のＢｌｏｃｋがＡｄｄｒｅｓｓの小さい方に
ある場合を示す。

【図８】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、容量の異なる複数のＢｌｏｃｋを含み、Ａｄｄｒｅ
ｓｓの小さい方にある小容量のＢｌｏｃｋが不良を有す
る場合に、小容量のＢｌｏｃｋと大容量のＢｌｏｃｋと
の境界でＡｄｄｒｅｓｓを連続させる救済方法の例を示
す。

【図９】本発明の実施の形態を説明するための８Ｍｂｉ
ｔフラッシュメモリーのＢｌｏｃｋ構成を示す図であ
り、容量の異なる複数のＢｌｏｃｋを含み、Ａｄｄｒｅ
ｓｓの小さい方にある小容量のＢｌｏｃｋが不良を有す
る場合に、小容量のＢｌｏｃｋと大容量のＢｌｏｃｋの
各々でＡｄｄｒｅｓｓを連続させて、両者の境界ではＡ
ｄｄｒｅｓｓを不連続にする救済方法の例を示す。

【図１０】本発明の実施の形態を説明するための２つの
Ｂａｎｋを有する同時動作可能な８Ｍｂｉｔフラッシュ
メモリーのＢｌｏｃｋ構成を示す図であり、（ａ）は正
常品を示し、（ｂ）は各Ｂａｎｋの救済方法の例を示
す。

【図１１】本発明に使用されるＣＡＭ回路の構成を示す
図である。

【図１２】本発明の不揮発性半導体記憶装置におけるＡ
ｄｄｒｅｓｓの流れを説明するための図である。

【図１３】本発明の一実施形態である不揮発性半導体記
憶装置の回路構成を示す図である。

【符号の説明】

１ 入力ＰＡＤ ２ マルチプレクサ ３ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ選択回路 ４ 加算回路ｅｎａｂｌｅ信号 加算数発生回路 ５ 加算回路 ６ Ｄｅｃｏｄｅｒ ７ メモリーセルアレイ ８ Ａｄｄｒｅｓｓ発生回路 ９ 外部Ａｄｄｒｅｓｓ １０ 内部Ａｄｄｒｅｓｓ １１ 書き込み・消去制御部 ９５ ＰチャンネルのＭＯＳＦＥＴ ９６ ＮチャンネルのＭＯＳＦＥＴ ９７ セルトランジスタ ９８ ＣＡＭプログラム回路 ９９ インバータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 康通 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B018 GA06 HA24 KA01 KA15 KA18 NA06 NA10 RA11 5B025 AD01 AD13 AE00 5L106 AA01 AA10 CC09 CC11 CC21 CC31 CC32 GG07

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のメモリーセルからなるメモリーセ
   ル領域と、 外部から書き込み可能な不揮発性記憶領域と、 該不揮発性記憶領域に書き込まれたデータに基づいて、
   メモリーセル領域の一部を非選択状態にする非選択化手
   段とを備え、 非選択状態にされていない選択可能メモリーセル領域に
   より動作を行う半導体記憶装置。
2. 【請求項２】 前記選択可能メモリーセル領域に対し
   て、外部アドレスを連続的に割り当てるアドレス変換手
   段を備えた請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記選択可能メモリーセル領域に対して
   外部アドレスを連続的に割り当てる際に、外部アドレス
   に所定値を加算して発生する内部アドレスが他の内部ア
   ドレスと重複している場合、そのアドレスに該当するメ
   モリーセル領域を非選択とする請求項２に記載の半導体
   記憶装置。
4. 【請求項４】 前記非選択化手段は、前記不揮発性記憶
   領域に書き込まれたデータに基づいて、前記メモリーセ
   ル領域の一部を、その動作の一部に対して非選択状態に
   し、それ以外の動作に対しては選択可能とする請求項１
   乃至請求項３のいずれかに記載の半導体記憶装置。
5. 【請求項５】 一括消去可能な複数のメモリーブロック
   を有し、前記非選択化手段は、前記不揮発性記憶領域に
   書き込まれたデータに基づいてメモリーセル領域の一部
   を非選択状態にする際に、任意のメモリーブロックを非
   選択状態にする請求項１乃至請求項４のいずれかに記載
   の半導体記憶装置。
6. 【請求項６】 前記複数のメモリーブロックには、容量
   の異なるものを含む請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記複数のメモリーブロックからなり、
   同時に動作可能な複数のバンクを有し、前記非選択化手
   段は、前記不揮発性記憶領域に書き込まれたデータに基
   づいてメモリーセル領域の一部を非選択状態にする際
   に、任意のバンクを非選択状態にする請求項５に記載の
   半導体記憶装置。
8. 【請求項８】 前記バンクは、容量の異なるメモリーブ
   ロックを含む請求項７に記載の半導体記憶装置。
9. 【請求項９】 前記アドレス変換手段は、容量の異なる
   メモリーブロックのアドレス位置を変化可能である請求
   項６または請求項８に記載の半導体記憶装置。
10. 【請求項１０】 前記不揮発性記憶領域は、一度だけ書
    換可能な不揮発性メモリーセル領域の一部に設けられて
    いる請求項１乃至請求項９のいずれかに記載の半導体記
    憶装置。
11. 【請求項１１】 請求項１乃至請求項１０のいずれかに
    記載の半導体記憶装置に不良メモリーセルがある場合
    に、該半導体記憶装置を救済する方法であって、 前記不揮発性記憶領域に不良メモリーセルのアドレスを
    記憶させて、 前記非選択化手段により、該不揮発性記憶領域に書き込
    まれたデータに基づいて、不良メモリーセルを含むメモ
    リーセル領域を非選択状態にする半導体記憶装置の救済
    方法。
12. 【請求項１２】 前記非選択化手段により、前記不揮発
    性記憶領域に書き込まれたデータに基づいて、不良メモ
    リーセルを含むメモリーセル領域を、不良となる動作に
    対してのみ非選択状態にする請求項１１に記載の半導体
    記憶装置の救済方法。