JPH11162193A

JPH11162193A - 半導体記憶装置

Info

Publication number: JPH11162193A
Application number: JP32998897A
Authority: JP
Inventors: Akira Oguchi; 朗小口
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-06-18

Abstract

(57)【要約】【解決手段】半導体記憶装置に関する。第１の制御信号
生成手段と、アドレス信号との論理積をとる第１の論理
回路と、第２の制御信号生成手段と、アドレス信号との
論理積をとる第２の論理回路と、第１の論理回路の出力
信号と、１ビット上位のアドレス信号に対応している前
記第２の論理回路との論理和をとる第３の論理回路と、
最下位アドレス信号に対応する第１の論理回路の出力
と、第３の論理回路の出力の各々に電位を固定する電位
供給手段群とが具備されている。【効果】メモリ容量のどの場所に不良メモリセルがあっ
ても、メモリ容量の半分は利用できる。また、ボンディ
ング仕様は変更する必要がなく、消費電力の増加を回避
できる。また、ヒューズ切断部の回路の安定度が高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に関
する。

【０００２】

【従来の技術】半導体記憶装置は大容量化が年々進み、
３年で４倍の記憶容量をもつ製品が市場に提供されてい
る。このように大容量化が進むと正規メモリセルが全て
良品である比率が下がるため、一部に不良があっても冗
長メモリセルで救済するのが一般化している。

【０００３】全ての不良メモリセルを冗長メモリセルで
置換できない場合、通常は廃却処理をするが、一部のメ
モリセルに不良メモリセルがあっても、素子を有効に利
用する方法として特開昭５９−４０３９２号公報、また
は特開平２−１６１６９１号公報の例がある。

【０００４】前者の例は図７のような構成になってい
る。１は入力パッド、５は電源電位、６は接地電位、３
はアドレスバッファ、４０から４３はデェプレーション
型ＭＯＳトランジスタ、４４はＭＯＳトランジスタ、４
５は第１のスイッチ手段、４６は第２のスイッチ手段、
４７及び４８は開閉設定手段、Ａ０からＡｎまではアド
レス信号である。この例では、複数ビットの各アドレス
データが転送される各転送路に挿入された第１のスイッ
チ手段と、任意のビットに対応している（最上位のビッ
トを除く）第１のスイッチ手段の入力端と１ビット分上
位のビットに対応している第１のスイッチ手段の出力端
との間に挿入された第２のスイッチ手段と、第１のスイ
ッチ手段と第２のスイッチ手段の開閉状態を設定する開
閉設定手段と、任意のアドレスデータを所定レベルに固
定する手段（図７では省略）を備えることで、完全良品
でなくともメモリ容量の一部を利用することが可能であ
り、歩留まりを向上させることができる。

【０００５】また後者の例は図８のような構成になって
いる。３０は電源電位を供給する電源線、３２はメモリ
セルアレー、３７は接続遮断手段、３８はメモリセルア
レーを構成するメモリブロックである。この例では、メ
モリセルアレーに電源電位を供給する電源線と不良メモ
リセルを有するメモリブロックとの接続を遮断する接続
遮断手段を有することで、良品のメモリブロックのみを
活性化する（図８（ａ）の場合、ｘ印を不良メモリセル
とすると、電源電位を供給する電源線と右側メモリブロ
ックとの接続を遮断することで不良メモリセルは選択さ
れず、左側メモリブロックのみ使用する）ことによりメ
モリ容量の一部を利用し、歩留まり向上を実現してい
る。

【０００６】

【発明が解決しようとする課題】特開昭５９−４０３９
２号公報の例では、第１のスイッチ手段を構成するトラ
ンジスタのゲート端子に印加される電圧を供給する部
分、及び第２のスイッチ手段を構成するトランジスタの
ゲート端子に印加される電圧を供給する部分には定常的
な電流の貫通経路が生じており、その分消費電力が増加
するという問題があった。

【０００７】または特開平２−１６１６９１号公報の例
では、図８（ｂ）のように複数のメモリブロックに不良
メモリセルが存在するかもしくは規格値より大きな電流
が流れる場合には不良品扱いされてしまうという問題が
あった。

【０００８】

【課題を解決するための手段】（手段１）本発明による
半導体記憶装置は、メモリセルアレーが複数のメモリブ
ロック部で構成されており、各々のアドレス信号線には
電源電位もしくは接地電位を供給する電位供給手段を接
続したことを特徴とする。

【０００９】（手段２）本発明による半導体記憶装置
は、アドレス信号の数だけ制御信号を生成する第１の制
御信号生成手段と、任意の前記アドレス信号と前記第１
の制御信号生成手段の出力信号（前記任意のアドレス信
号に対応している）との論理積を出力信号とする第１の
論理回路と、前記アドレス信号の数より１本少ない数だ
け制御信号を生成する第２の制御信号生成手段と、任意
の前記アドレス信号（最上位のビットを除く）と前記第
２の制御信号生成手段の出力信号（前記任意のアドレス
信号に対応している）との論理積を出力信号とする第２
の論理回路と、任意のアドレス信号に対応している前記
第１の論理回路の出力信号と、１ビット上位のアドレス
信号に対応している前記第２の論理回路の出力信号との
論理和を出力信号とする第３の論理回路と、最下位のア
ドレス信号に対応している前記第１の論理回路の出力
と、前記第３の論理回路の出力の各々には電位を固定す
る電位供給手段群とが具備されていることを特徴とす
る。

【００１０】（手段３）本発明による半導体記憶装置
は、メモリセルアレーが複数のメモリブロック部で構成
されており、ローアドレス側から見た任意のメモリブロ
ックに電源電位を供給する第１の電源線と、前記第１の
電源線と前記ローアドレス側から見た任意のメモリブロ
ックとを遮断する第１の遮断手段と、カラムアドレス側
から見た任意のメモリブロックに接地電位を供給する第
２の電源線と、前記第２の電源線と前記カラムアドレス
側から見た任意のメモリブロックとを遮断する第２の遮
断手段とを備えたことを特徴とする。

【００１１】（手段４）手段１による半導体記憶装置に
おいて、手段３の内容を同時に満足することを特徴とす
る。

【００１２】（手段４）手段２による半導体記憶装置に
おいて、手段３の内容を同時に満足することを特徴とす
る。

【００１３】

【作用】手段１もしくは手段２による半導体記憶装置
は、不良メモリセルを選択するアドレス信号線の電位を
固定することで不良メモリセルが選択されなくなること
で、１／２メモリ容量の製品として使用可能となる。ま
た、電位を固定する電位供給手段はラッチ型の回路を用
いているため、電位が安定し、消費電力も最小限に押さ
えられる。また、手段２においてはボンディング仕様の
変更が不必要である。

【００１４】手段３による半導体記憶装置は、ローアド
レス側から見たメモリブロックと電源電位を遮断する
か、もしくはカラムアドレス側から見たメモリブロック
と接地電位を遮断するかのいずれかにより、不良メモリ
セルを含有するメモリブロックを非活性にすることで、
メモリ容量の一部は通常に動作する。よって、一部の正
常なメモリブロックを選択する自由度が従来よりも向上
する。

【００１５】手段４による半導体記憶装置は、手段１と
手段３の内容を同時に満足することが可能である。

【００１６】手段５による半導体記憶装置は、手段２と
手段３の内容を同時に満足することが可能である。

【００１７】

【発明の実施の形態】図１は手段１による実施例であ
る。図１（ａ）はアドレス入力部の回路ブロック図であ
る。図１（ａ）において、１は入力パッド、２はアドレ
ス信号線、３はアドレスバッファ、４は電位供給手段で
ある。図１（ｂ）は電位供給手段４の具体的実施例であ
る。図１（ｂ）において、５は電源電位、６は接地電
位、Ｈ１及びＨ２はヒューズブロック、７はＰ型ＭＯＳ
トランジスタ、８はＮ型ＭＯＳトランジスタ、９はヒュ
ーズ、Ｂ１及びＢ２は各々ヒューズブロックＨ１、Ｈ２
の出力信号線、１０はインバータ、Ｃ１及びＣ２はＰ型
ＭＯＳトランジスタである。

【００１８】図１（ａ）においてアドレスは最上位のビ
ットに対応しているとする。

【００１９】通常、不良メモリセルが無い場合は、図１
（ｂ）のヒューズブロックＨ１及びＨ２のヒューズは一
切切断しない。よって、Ｈ１及びＨ２の出力信号線Ｂ１
及びＢ２はＨレベルのままである。よって、Ｐ型ＭＯＳ
トランジスタＣ１及びＣ２は非導通のままであり、図１
（ａ）においてアドレス信号線２の電位は電位供給手段
４の影響を受けない。

【００２０】メモリ容量の一部に不良メモリセルが含有
されており、アドレス最上位のビットがＬのとき不良メ
モリセルが選択されるとすると、図１（ｂ）においてヒ
ューズブロックＨ１のヒューズ９を２本切断すると、Ｈ
１の出力信号線Ｂ１はＬレベルになる。Ｂ１の電位はイ
ンバータ１０を経るとＨレベルに反転する。また、出力
信号線Ｂ１がＬレベルの時はＰ型ＭＯＳトランジスタＣ
１が導通するので、図１（ａ）のアドレス信号線２はＨ
レベルに固定され、不良メモリセルは選択されなくな
る。

【００２１】また、アドレス最上位のビットがＨのとき
不良メモリセルが選択されるとすると、図１（ｂ）にお
いてヒューズブロックＨ２のヒューズ９を２本切断する
と、Ｈ２の出力信号線Ｂ２はＬレベルになる。出力信号
線Ｂ２がＬレベルの時はＰ型ＭＯＳトランジスタＣ２が
導通するので、図１（ａ）のアドレス信号線２はＬレベ
ルに固定され、不良メモリセルは選択されなくなる。

【００２２】よって、メモリ容量の一部に不良メモリセ
ルがあっても、最上位ビットのアドレス電位を固定する
ことでメモリ容量の半分は利用できる。この場合はアド
レス最上位のビットに対応する入力パッドはボンディン
グする必要がない。また、電位供給手段４には電流の貫
通経路が無い。また、ヒューズブロックＨ１、Ｈ２はラ
ッチ型の構成をとるので出力信号線Ｂ１、Ｂ２の電位は
ＬレベルまたはＨレベルに確実に固定され、回路動作の
信頼性が向上する。

【００２３】図２は手段２による実施例である。図２に
おいて１は入力パッド、１１は第１の制御信号生成手
段、１２は第１の論理回路、１３は第２の制御信号生成
手段、１４は第２の論理回路、１５は第３の論理回路、
１６は電位供給手段群である。Ｆ３は第１の制御信号生
成手段１１と第１の論理回路１２を構成する第１の回路
ブロック、Ｆ４は第２の制御信号生成手段１３と第２
の論理回路１４を構成する第２の回路ブロック、Ｆ５は
第３の論理回路１５と電位供給手段群１６を構成する第
３の回路ブロックである。また、Ａ０からＡｎまではア
ドレス信号、ｍ０からｍｎ及びｎ１からｎｎまではアド
レス信号線、ｉ０からｉｎまでは第１の制御信号生成手
段１１の出力信号、ｊ０からｊｎまでは第１の論理回路
１２の出力信号、ｋ１からｋｎまでは第２の制御信号生
成手段１３の出力信号、ｐ１からｐｎまでは第２の論理
回路１４の出力信号、ｑ１からｑｎまでは第３の論理回
路１５の出力信号である。

【００２４】図３は図２の第１の回路ブロックＦ３の具
体的実施例である。１１は第１の制御信号生成手段、１
２は第１の論理回路である。１は入力パッド、５は電源
電位、６は接地電位、７はＰ型ＭＯＳトランジスタ、８
はＮ型ＭＯＳトランジスタ、１０はインバータ、１７は
ＡＮＤゲート、１８はＮＡＮＤゲート、Ａ０からＡｎま
ではアドレス信号、ｆ０からｆｎまではヒューズブロッ
ク、ｍ０からｍｎ及びｎ１からｎｎ（図３では省略）ま
ではアドレス信号線、ｉ０からｉｎまでは１１の出力信
号、ｊ０からｊｎまでは１２の出力信号である。またヒ
ューズブロックｆ０からｆｎまでは図１（ｂ）のＨ１と
同一の構造とする。

【００２５】図４は図２の第２の回路ブロックＦ４の具
体的実施例である。番号は図３と異なる部分のみ述べ
る。１３は第２の制御信号生成手段、１４は第２の論理
回路、２０はインバータ、２１はＰ型ＭＯＳトランジス
タ、ｇ０からｇｎまではヒューズブロック、ｎ１からｎ
ｎまではアドレス信号線、ｋ１からｋｎまでは１３の出
力信号、ｐ１からｐｎまでは１４の出力信号である。ま
たヒューズブロックｇ１からｇｎまでは図１（ｂ）のＨ
１と同一の構造とする。

【００２６】図５は図２の第３の回路ブロックＦ５の具
体的実施例である。１５は第３の論理回路、１６は電位
供給手段群である。１９はＯＲゲート、ｊ０からｊｎま
では１２の出力信号、ｐ１からｐｎまでは１４の出力信
号、ｑ１からｑｎまでは１５の出力信号である。１６に
は図１（ａ）の電位供給手段４がアドレスの本数分だけ
含まれている。

【００２７】まず通常、不良メモリセルが無い場合は、
図３における１１の内部のヒューズブロックｆ０からｆ
ｎまでのヒューズは未切断である。よってｆ０からｆｎ
までの出力は全てＨレベルになる。ｆ０からｆｎまでの
出力はインバータ１０で反転して全てＬレベルになる。
よってＰ型ＭＯＳトランジスタ７が導通して、１１の出
力信号ｉ０からｉｎまでは全てＨレベルになる。よって
１２の出力信号ｊ０からｊｎまでの信号レベルはアドレ
ス信号線ｍ０からｍｎまでの信号レベルによって決定す
る。

【００２８】また図４における１３の内部のヒューズブ
ロックｇ０からｇｎまでのヒューズは未切断である。よ
ってｇ０からｇｎまでの出力は全てＨレベルになる。ｇ
０からｇｎまでの出力はインバータ１０で反転して全て
Ｌレベルになる。よってＰ型ＭＯＳトランジスタ７が導
通して、１３の出力信号ｋ１からｋｎまでは全てＬレベ
ルになる。よって１４の出力信号ｐ１からｐｎまでは全
てＬレベルになる。

【００２９】よって、図５における１５の出力信号ｑ１
からｑｎの信号レベルは１２の出力信号ｊ１からｊｎの
信号レベルによって決定する。

【００３０】従って、アドレス信号の信号レベルは変化
しないで内部回路に伝達される。

【００３１】次に、メモリ容量の一部に不良メモリセル
が含有されており、アドレスの最下位のビット（ここで
はＡ０とする）がＬレベルのとき不良メモリセルが選択
されるとすると、まず、図３における１１の内部のヒュ
ーズブロックｆ０からｆｎまででｆ０のみヒューズを切
断し、その他は全て未切断にする。よってｆ０からｆｎ
までの出力はｆ０からの出力のみＬレベルでその他は全
てＨレベルになる。ｆ０の出力はインバータ１０で反転
してＨレベルになり、ｆ１からｆｎまでの出力はインバ
ータ１０で反転して全てＬレベルになる。よってｆ０に
対応するＰ型ＭＯＳトランジスタ７は非導通であり、ｆ
１からｆｎまでに対応するＰ型ＭＯＳトランジスタ７は
全て導通する。この時、ＮＡＮＤゲート１８の出力はＨ
レベルになりＮ型ＭＯＳトランジスタ８は導通する。よ
って、１１の出力信号ｉ０からｉｎまでは全てＬレベル
になる。よって１２の出力信号ｊ０からｊｎまでの信号
レベルは全てＬレベルに固定される。

【００３２】次に、図４における１３の内部のヒューズ
ブロックｇ０からｇｎまででｇ０のみヒューズを切断
し、その他は全て未切断にする。よってｇ０からｇｎま
での出力はｇ０からの出力のみＬレベルでその他は全て
Ｈレベルになる。ｇ０の出力はインバータ１０で反転し
てＨレベルになり、ｇ１からｇｎまでの出力はインバー
タ１０で反転して全てＬレベルになる。よってｇ０に対
応するＰ型ＭＯＳトランジスタ７は非導通であり、ｇ１
からｇｎまでに対応するＰ型ＭＯＳトランジスタ７は全
て導通する。この時、ＮＡＮＤゲート１８の出力はＨレ
ベルになりインバータ２０でＬレベルに反転するのでＰ
型ＭＯＳトランジスタ２１は導通する。よって、１３の
出力信号ｋ１からｋｎまでは全てＨレベルになる。よっ
て１４の出力信号ｐ１からｐｎまでの信号レベルはｎ１
からｎｎの信号レベル（アドレス信号線ｍ０からｍ（ｎ
−１）までの信号レベル）によって決定する。

【００３３】次に図５においては１５の出力信号ｑ１か
らｑｎまでの信号レベルは、ｊ０からｊｎまでの信号
レベルは全てＬレベルに固定されているのでｐ１からｐ
ｎの信号レベルによって決定する。

【００３４】すなわち、アドレス信号の各々のうちＡ０
からＡ（ｎ−１）までは自分よりも１ビット上位のアド
レスに対応する内部回路に入力されることになる。（最
下位のアドレス（ここではＡ０）に対応する内部回路に
は外部から信号が入力されない。）最後に１６においてｊ０（このｊ０がＬレベルのとき、
不良メモリセルが選択される）に対応する電位供給手段
４の出力をＨレベルに固定すれば、不良メモリセルは選
択されず、メモリ容量の半分は利用できることになる。

【００３５】次に、メモリ容量の一部に不良メモリセル
が含有されており、アドレスの最下位から２つ上位のビ
ット（ここではＡ２とする）がＬレベルのとき不良メモ
リセルが選択されるとすると、まず、図３における１１
の内部のヒューズブロックｆ０からｆｎまででｆ２のみ
ヒューズを切断し、その他は全て未切断にする。よって
ｆ０からｆｎまでの出力はｆ２からの出力のみＬレベル
でその他は全てＨレベルになる。ｆ２の出力はインバー
タ１０で反転してＨレベルになり、ｆ２を除くｆ０から
ｆｎまでの出力はインバータ１０で反転して全てＬレベ
ルになる。よってｆ２に対応するＰ型ＭＯＳトランジス
タ７は非導通であり、ｆ２を除くｆ０からｆｎまでに対
応するＰ型ＭＯＳトランジスタ７は全て導通する。この
時、ＮＡＮＤゲート１８の出力はＨレベルになりＮ型Ｍ
ＯＳトランジスタ８は導通する。よって、１１の出力信
号はｉ０，ｉ１がＨレベル、ｉ２からｉｎまでは全てＬ
レベルになる。よって１２の出力信号ｊ０、ｊ１はアド
レス信号線ｍ０、ｍ１の信号レベルによって決定し、ｊ
２からｊｎまでの信号レベルは全てＬレベルに固定され
る。

【００３６】次に、図４における１３の内部のヒューズ
ブロックｇ０からｇｎまででｇ２のみヒューズを切断
し、その他は全て未切断にする。よってｇ０からｇｎま
での出力はｇ２からの出力のみＬレベルでその他は全て
Ｈレベルになる。ｇ２の出力はインバータ１０で反転し
てＨレベルになり、ｇ２を除くｇ０からｇｎまでの出力
はインバータ１０で反転して全てＬレベルになる。よっ
てｇ２に対応するＰ型ＭＯＳトランジスタ７は非導通で
あり、ｇ２を除くｇ０からｇｎまでに対応するＰ型ＭＯ
Ｓトランジスタ７は全て導通する。この時、ＮＡＮＤゲ
ート１８の出力はＨレベルになりインバータ２０でＬレ
ベルに反転するのでＰ型ＭＯＳトランジスタ２１は導通
する。よって、１３の出力信号はｋ１、ｋ２がＬレベ
ル、ｋ３からｋｎまでは全てＨレベルになる。よって１
４の出力信号はｐ１、ｐ２がＬレベル、ｐ３からｐｎま
での信号レベルはｎ３からｎｎの信号レベル（アドレス
信号線ｍ２からｍ（ｎ−１）までの信号レベル）によっ
て決定する。

【００３７】次に図５においては１５の出力信号は、ｑ
３からｑｎまでの信号レベルは、ｊ３からｊｎがＬレベ
ルなのでｐ３からｐｎの信号レベルによって決定し、ｑ
１はｐ１がＬレベルなのでｊ１の信号レベルによって決
定し、ｑ２はｐ２がＬレベル、ｊ２がＬレベルよりＬレ
ベルに固定される。

【００３８】すなわち、アドレス信号の各々のうちＡ２
からＡ（ｎ−１）までは自分よりも１ビット上位のアド
レスに対応する内部回路に入力されることになり、Ａ
０，Ａ１は自分自身のアドレスに対応する内部回路に入
力される。（最下位から２つ上位のビット（ここではＡ
２）のアドレスに対応する内部回路には外部から信号が
入力されない。）最後に１６においてｑ２（このｑ２がＬレベルのとき、
不良メモリセルが選択される）に対応する電位供給手段
４の出力をＨレベルに固定すれば、不良メモリセルは選
択されず、メモリ容量の半分は利用できることになる。

【００３９】従って、メモリ容量のどの場所に不良メモ
リセルがあっても、不良メモリセルを選択するアドレス
電位を固定することで、メモリ容量の半分は利用でき
る。この場合はアドレス最上位のビットに対応する入力
パッドはボンディングする必要がなく、それ以外のボン
ディング仕様についても変更する必要がない。また手段
１と同様に、電位供給手段４には電流の貫通経路が無
く、ヒューズブロックＨ１、Ｈ２はラッチ型の構成をと
るので出力信号線Ｂ１、Ｂ２の電位はＬレベルまたはＨ
レベルに確実に固定され、電位が不安定になるのを回避
でき、回路動作の信頼性が向上する。

【００４０】図６は手段３による実施例である。図６に
おいて３０は電源電位を供給する電源線、３１は接地電
位を供給する電源線、３２はメモリセルアレー、３４は
第１の接続遮断手段、３５は第２の接続遮断手段、３６
は３２を構成するメモリセルアレーの小ブロック、２３
はローアドレス側から見た任意のメモリブロック、２４
はカラムアドレス側から見た任意のメモリブロックであ
る。

【００４１】いま、Ｚ印がある小ブロックに不良メモリ
セルが含有されているとする。ここで３４の右２つの第
１の接続遮断手段を用いて３０と２３（Ｚ印があるロ
ーアドレス側から見たメモリブロック）との接続を遮断
するとメモリセルアレーの右半分は電源電位が供給され
なくなるため非活性となるが、左半分は使用可能でこれ
は従来通りである。次に、Ｘ印がある小ブロックに不良
メモリセルが含有されているとする。ここで３５の下２
つの第２の接続遮断手段を用いて３１と２４（Ｘ印があ
るカラムアドレス側から見たメモリブロック）との接続
を遮断するとメモリセルアレーの下半分は接地電位が供
給されなくなるため非活性となるが上半分は使用可能で
ある。

【００４２】よって、不良メモリセルを含有している場
合に、一部のメモリ容量の利用の自由度が従来よりも向
上し、歩留まり向上につながる。

【００４３】

【発明の効果】手段１による半導体記憶装置は、不良メ
モリセルを選択するアドレス信号線の電位を固定するこ
とで不良メモリセルが選択されなくなるが、従来のよう
に定常的な電流の貫通経路は存在せず、余分な消費電力
の増加を回避できる。また、ヒューズ切断部分はラッチ
型の構成を成しているので出力電位が不安定になること
も回避でき、回路の安定度が高くなる。

【００４４】手段２による半導体記憶装置は、メモリ容
量のどの場所に不良メモリセルがあっても、不良メモリ
セルを選択するアドレス電位を固定することでメモリ容
量の半分を利用することができる。この場合はアドレス
最上位のビットに対応する入力パッドはボンディングす
る必要がなく、それ以外のボンディング仕様についても
変更する必要がない。また手段１と同様に定常的な電流
の貫通経路は存在せず、余分な消費電力の増加を回避で
きるとともに、ヒューズ切断部分はラッチ型の構成を成
しているので出力電位が不安定になることも回避でき、
回路の安定度が高くなる。

【００４５】手段３による半導体記憶装置は、不良メモ
リセルを含有している場合に、一部のメモリブロックの
利用の自由度が従来よりも向上し、さらなる歩留まり向
上につながる。また、電源電位を供給する第１の電源線
と、接地電位を供給する第２の電源線とを異なる配線層
で形成すれば配線抵抗の低減も併せて実現できる。

【００４６】手段４による半導体記憶装置は、手段１と
手段３の効果を同時に実現し、手段５による半導体記憶
装置は、手段２と手段３の効果を同時に実現できる。

【図面の簡単な説明】

【図１】本発明の手段１による実施例の図。

【図２】本発明の手段２による実施例の図。

【図３】図２の第１の回路ブロックＦ３の具体的実施例
の図。

【図４】図２の第２の回路ブロックＦ４の具体的実施例
の図。

【図５】図２の第３の回路ブロックＦ５の具体的実施例
の図。

【図６】本発明の手段３による実施例の図。

【図７】従来の実施例の図。

【図８】従来の実施例の図。

【符号の説明】

１・・・・・入力パッド２・・・・・アドレス信号線３・・・・・アドレスバッファ４・・・・・電位供給手段５・・・・・電源電位６・・・・・接地電位７・・・・・Ｐ型ＭＯＳトランジスタ８・・・・・Ｎ型ＭＯＳトランジスタ９・・・・・ヒューズ１０・・・・・インバータ１１・・・・・第１の制御信号生成手段１２・・・・・第１の論理回路１３・・・・・第２の制御信号生成手段１４・・・・・第２の論理回路１５・・・・・第３の論理回路１６・・・・・電位供給手段群１７・・・・・ＡＮＤゲート１８・・・・・ＮＡＮＤゲート１９・・・・・ＯＲゲート２０・・・・・インバータ２１・・・・・Ｐ型ＭＯＳトランジスタ２３・・・・・ローアドレス側から見た任意のメモリブ
ロック２４・・・・・カラムアドレス側から見た任意のメモリ
ブロック３０・・・・・電源電位を供給する電源線３１・・・・・接地電位を供給する電源線３２・・・・・メモリセルアレー３４・・・・・第１の接続遮断手段３５・・・・・第２の接続遮断手段３６・・・・・メモリセルアレーの小ブロック３７・・・・・接続遮断手段３８・・・・・メモリセルアレーを構成するメモリブロ
ック４０、４１、４２、４３・・・・・デェプレーション型
ＭＯＳトランジスタ４４・・・・・ＭＯＳトランジスタ４５・・・・・第１のスイッチ手段４６・・・・・第２のスイッチ手段４７、４８・・・・・開閉設定手段Ｈ１、Ｈ２・・・・・ヒューズブロックＢ１、Ｂ２・・・・・ヒューズブロックの出力信号線Ｃ１、Ｃ２・・・・・Ｐ型ＭＯＳトランジスタＡ０からＡｎ・・・・・アドレス信号ｍ０からｍｎ・・・・・アドレス信号線ｎ１からｎｎ・・・・・アドレス信号線ｉ０からｉｎ・・・・・１１の出力信号ｊ０からｊｎ・・・・・１２の出力信号ｋ１からｋｎ・・・・・１３の出力信号ｐ１からｐｎ・・・・・１４の出力信号ｑ１からｑｎ・・・・・１５の出力信号Ｆ３・・・・・第１の回路ブロックＦ４・・・・・第２の回路ブロックＦ５・・・・・第３の回路ブロックｆ０からｆｎ・・・・・ヒューズブロックｇ０からｇｎ・・・・・ヒューズブロック

Claims

【特許請求の範囲】

【請求項１】メモリセルアレーが複数のメモリブロック
部で構成されており、各々のアドレス信号線には電源電
位もしくは接地電位を供給する電位供給手段を接続した
ことを特徴とする半導体記憶装置。
【請求項２】アドレス信号の数だけ制御信号を生成する
第１の制御信号生成手段と、任意の前記アドレス信号と
前記第１の制御信号生成手段の出力信号（前記任意のア
ドレス信号に対応している）との論理積を出力信号とす
る第１の論理回路と、前記アドレス信号の数より１本少
ない数だけ制御信号を生成する第２の制御信号生成手段
と、任意の前記アドレス信号（最上位のビットを除く）
と前記第２の制御信号生成手段の出力信号（前記任意の
アドレス信号に対応している）との論理積を出力信号と
する第２の論理回路と、任意のアドレス信号に対応して
いる前記第１の論理回路の出力信号と、１ビット上位の
アドレス信号に対応している前記第２の論理回路の出力
信号との論理和を出力信号とする第３の論理回路と、最
下位のアドレス信号に対応している前記第１の論理回路
の出力と、前記第３の論理回路の出力の各々には電位を
固定する電位供給手段群とが具備されていることを特徴
とする半導体記憶装置。
【請求項３】メモリセルアレーが複数のメモリブロック
部で構成されており、ローアドレス側から見た任意のメ
モリブロックに電源電位を供給する第１の電源線と、前
記第１の電源線と前記ローアドレス側から見た任意のメ
モリブロックとを遮断する第１の遮断手段と、カラムア
ドレス側から見た任意のメモリブロックに接地電位を供
給する第２の電源線と、前記第２の電源線と前記カラム
アドレス側から見た任意のメモリブロックとを遮断する
第２の遮断手段とを備えたことを特徴とする半導体記憶
装置。
【請求項４】請求項１記載の半導体記憶装置において、
請求項３記載の内容を同時に満足することを特徴とする
半導体記憶装置。
【請求項５】請求項２記載の半導体記憶装置において、
請求項３記載の内容を同時に満足することを特徴とする
半導体記憶装置。