KR100735542B1 - 결함 비트의 메모리셀을 피해 리페어 정보를 저장하는반도체 메모리 장치 및 그에 대한 구동방법 - Google Patents

결함 비트의 메모리셀을 피해 리페어 정보를 저장하는반도체 메모리 장치 및 그에 대한 구동방법 Download PDF

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Abstract

결함 비트의 메모리셀을 피해 리페어 정보를 저장하는 반도체 메모리 장치 및 그에 대한 구동방법가 게시된다. 본 발명의 반도체 메모리 장치는 일부 영역이 리페어 정보 영역으로 할당하는 메모리 어레이와, 독출되는 정보패킷의 연계 비트 어드레스에 따라, 연계되는 정보패킷을 독출하도록 구동되는 데이터 입출력부를 구비한다. 본 발명의 반도체 메모리 장치 및 구동방법에 의하면, 결함이 발생되는 메모리셀 및 비트라인을 피하여 리페어 정보가 저장된다. 그러므로, 메모리셀에 잘못된 리페어 정보가 저장될 가능성은 현저히 저감된다.
리페어 정보, 메모리셀, 연계, 정보패킷, 반도체, 메모리

Description

결함 비트의 메모리셀을 피해 리페어 정보를 저장하는 반도체 메모리 장치 및 그에 대한 구동방법{SEMICONDUCTOR MEMORY DEVICE FOR STORING REPAIR INFORMATION WITHOUT MEMORY ON DEFECT BIT AND OPERATING METHOR THEREOF}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치에서의 리페어 정보의 저장방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 3은 본 발명의 반도체 메모리 장치에서 정보패킷의 저장방법을 설명하기 위한 도면이다.
도 4는 도 3의 정보패킷들의 구성을 설명하기 위한 도면이다.
도 5는 도 2의 비트선택제어부를 구체적으로 나타내는 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 구동방법을 나타내는 도면으로서, 리페어 정보 영역에 정보패킷들을 저장하는 방법을 나타내는 플로우챠트이다.
도 7은 본 발명의 반도체 메모리 장치의 다른 구동방법을 나타내는 도면으로 서, 정보패킷의 결함 비트 어드레스를 어드레스 레지스터에 저장하는 방법을 나타내는 플로우챠트이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 메모리 어레이 130: 데이터 입출력부
115: 리페어 정보 영역
115a, 115b, 115c: 기록 가능 비트 구간
PF1, PF2, PF3: 정보패킷
PF1a, PF2a, PF3a: 결함 비트 어드레스
PF1b, PF2b, PF3b: 연계 비트 어드레스
PF1c, PF2c, PF3c: 리던던시 비트 어드레스
XST: 시작제어신호
STADD: 시작 어드레스 PRADD: 프로세스 어드레스
SADD: 선택 어드레스 XRED: 리던던시 어드레스
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 메모리셀에 리페어에 관한 정보들을 저장하는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는, 비트라인과 워드라인으로 이루어지는 매트릭스 구조상에 배열되는 메모리셀들을 가지는 메모리 어레이가 포함한다. 상기 메모리 어레이에는, 메모리셀들을 대체하기 위한 리던던시 셀들도 포함된다. 그리고, 결함이 발생되는 메모리셀은 리던던시 셀로 대체됨으로써, 반도체 메모리 장치는 정상적으로 동작할 수 있게 된다. 이때, 반도체 메모리 장치의 내부에는, 메모리셀이 리던던시 셀로 대체됨을 나타내는 리페어 정보가 저장된다.
한편, 제조공정 중의 결함 발생 가능성을 감소시키고, 칩의 사이즈를 축소하기 위하여, 리페어 정보가 메모리 어레이의 메모리셀에 기록되는 기술이 개발되었다.
도 1은 종래의 반도체 메모리 장치에서의 리페어 정보의 저장방법을 설명하기 위한 도면이다. 도 1을 참조하면, 메모리 어레이(10)는 노말 블락(11) 및 리던던시 블락(13)을 포함한다. 노말 블락(11) 및 리던던시 블락(13)에는, 미도시되었지만, 워드라인(WL)과 비트라인(BL)의 교차점상에 메모리셀들 및 리던던시 셀들이 배열된다.
그리고, 상기 노말 블락(11)의 일부 영역이 리페어 정보를 저장하기 위한 리페어 정보 영역(15)으로 할당된다. 이때, 저장된 데이터의 독출 속도를 고려하여, 상기 리페어 정보 영역(15)은, 도 1에 도시되는 바와 같이, 노말 블락(11)의 소정의 워드라인(WL)에 대응하는 영역으로 할당된다. 따라서, 리페어 정보 영역(15)은 통상적인 데이터가 저장되는 메모리셀들과 비트라인(BL)들을 공유하게 된다.
그런데, 종래의 반도체 메모리 장치에서는, 리페어 정보 영역(15)의 임의의 비트의 메모리셀에 리페어 정보가 저장된다. 이와 같은 경우, 리페어 정보가 기록된 메모리셀(15a)에 대응되는 비트라인(F_BL1, F_BL2)에 결함이 발생되는 경우에는, 리페어 정보는 올바르게 저장되지 못한다.
결론적으로, 종래의 반도체 메모리 장치에서는, 리페어 정보가 오(誤)저장될 수 있는 문제점이 발생된다.
본 발명의 목적은 리페어 정보가 메모리셀에 오(誤)저장될 가능성을 저감시키는 반도체 메모리 장치 및 그의 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 반도체 메모리 장치는 다수개의 메모리셀들을 포함하며, 일부 영역을 리페어 정보 영역으로 할당하는 메모리 어레이로서, 상기 리페어 정보 영역에는 다수개의 정보패킷들이 저장되는 상기 메모리 어레이; 및 특정되는 상기 정보패킷을 독출하되, 독출되는 상기 정보패킷의 연계 비트 어드레스에 따라, 연계되는 정보패킷을 독출하도록 구동되는 데이터 입출력부를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 다수개의 메모리셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치의 구동방법은 상기 메모리 어레이의 일부영역을 리페어 정보 영역으로 할당하는 단계; 상기 리페어 정보 영역를 검색하는 단계; 상기 리페어 정보 영역에서 양호한 비트가 허용 비트수 이상 연속적으로 존재하는 기록 가능 비트 구간을 확인하는 단계; 및 상기 기록 가능 비트 구간에, 적어도 결함 비트 어드레스 및 연계 비트 어드레스를 포함하는 제1 정보패킷과 적어도 결함 비트 어드레스를 포함하는 제2 정보패킷을 기록하는 단계를 구비한다. 상기 제1 정보패킷 및 제2 정보패킷의 상기 결함 비트 어드레스는 각각 결함이 발생된 메모리셀의 비트 어드레스를 나타낸다. 상기 제1 정보패킷의 상기 연계 비트 어드레스는 상기 제2 정보패킷이 저장되는 메모리셀의 비트 어드레스를 나타낸다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면도 다수개의 메모리셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 반도체 메모리 장치의 구동방법은 상기 메모리 어레이의 리페어 정보 영역에 저장된 제1 정보패킷을 독출하는 단계; 및 상기 제1 정보패킷의 연계 비트 어드레스에 따라, 제2 정보패킷을 독출하는 단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 반도체 메모리 장치는 메모리 어레이(110) 및 데이터 입출력부(130)를 구비한다.
상기 메모리 어레이(110)는 노말 블락(111) 및 리던던시 블락(113)을 포함한다. 상기 노말 블락(11)에는, 미도시되었지만, 워드라인(WL)과 비트라인(BL)의 교차점 상에 메모리셀들이 배열된다. 상기 리던던시 블락(113)에는, 역시 미도시되었지만, 상기 노말 블락(111)의 메모리셀들을 대체하기 위한 리던던시 셀이 배열된다.
상기 노말 블락(111)의 일부 영역은 리페어 정보를 저장하기 위한 리페어 정보 영역(115)으로 할당될 수 있다. 바람직하기로는, 상기 리페어 정보 영역(115)은, 저장된 데이터의 독출 속도를 고려하여, 노말 블락(111)의 소정의 워드라인(WL)에 대응하는 영역으로 할당된다. 따라서, 리페어 정보 영역(115)의 메모리셀들은 노말 블락(111)의 통상적인 데이터가 저장되는 메모리셀들과 비트라인(BL)들을 공유하게 된다.
상기 리페어 정보 영역(115)에는, 도 3에 도시되는 바와 같이, 다수개의 정보패킷들(PF1, PF2, PF3)이 저장될 수 있다. 본 실시예에서, 상기 정보패킷들(PF1, PF2, PF3)은 상기 리페어 정보 영역(115)의 기록 가능 비트 구간들(115a, 115b, 115c)에 저장된다.
상기 기록 가능 비트 구간들(115a, 115b, 115c) 각각은 양호한 비트가 허용 비트수 이상 연속적으로 존재하는 구간이다. 여기서, '양호한 비트'란, 자신뿐만 아니라, 대응하는 비트라인(BL) 자체의 결함도 없는, 상기 리페어 정보 영역(115)의 해당하는 메모리셀을 말한다. 그리고, 상기 '허용비트수'는 상기 정보패킷들(PF1, PF2, PF3)의 비트의 수에 따라 결정된다. 바람직하기로는, 상기 '허용비트수'는 상기 정보패킷들(PF1, PF2, PF3)의 비트의 수 중에서, 가장 큰 비트의 수이다.
따라서, 상기 기록 가능 비트 구간들(115a, 115b, 115c)에는, 상기 정보패킷들(PF1, PF2, PF3) 모두가 올바르게 저장될 수 있다.
계속하여, 상기 정보 패킷들(PF1, PF2, PF3)의 구체적인 구성이 기술된다. 도 4는 도 3의 정보패킷들(PF1, PF2, PF3)의 구성을 설명하기 위한 도면이다.
도 4를 참조하면, 정보패킷들(PF1, PF2, PF3) 각각은 결함 비트 어드레스(PF1a, PF2a, PF3a) 및 연계 비트 어드레스(PF1b, PF2b, PF3b)를 포함한다. 다만, 마지막에 연계되는 상기 정보패킷들(PF3)에는, 상기 연계 비트 어드레스(PF3b)가 존재하지 않을 수도 있다.
여기서, 상기 결함 비트 어드레스(PF1b, PF2b, PF3b)는 노말 블락(111)에서 결함이 발생되는 메모리셀의 비트 어드레스 즉, 칼럼 어드레스를 나타낸다. 그리고, 상기 연계 비트 어드레스(PF1b, PF2b, PF3b)는 연계되는 정보패킷이 저장되는 메모리셀들의 비트 어드레스를 나타낸다. 바람직하기로는, 상기 연계 비트 어드레 스(PF1b, PF2b, PF3b)는 연계되는 정보패킷 중 첫번째 비트의 메모리셀들의 비트 어드레스를 나타낸다.
도 4의 경우, 제1 정보패킷(PF1)의 연계 비트 어드레스(PF1b)는 제2 정보패킷(PF2)가 저장되는 메모리셀들의 비트 어드레스를 나타낸다. 또한, 제2 정보패킷(PF2)의 연계 비트 어드레스(PF2b)는 제3 정보패킷(PF3)가 저장되는 메모리셀들의 비트 어드레스를 나타낸다.
바람직하기로는, 상기 정보패킷들(PF1, PF2, PF3) 각각은 리던던시 비트 어드레스(PF1c, PF2c, PF3c)를 더 포함한다. 상기 리던던시 비트 어드레스(PF1c, PF2c, PF3c)는 리던던시 블락(113, 도 2 참조)의 리던던시 셀의 비트라인(BL)을 특정하는 어드레스를 말한다. 이 경우, 상기 정보패킷(PF1, PF2, PF3)은 상기 결함 비트 어드레스(PF1a, PF2a, PF3a)의 메모리셀들이 상기 리던던시 비트 어드레스(PF1c, PF2c, PF3c)의 리던던시 셀들로 대체됨을 나타낸다.
다시 도 2를 참조하면, 상기 데이터 입출력부(130)는 상기 제1 정보패킷(PF1)을 독출한다. 그리고, 상기 데이터 입출력부(130)는, 상기 제1 정보패킷(PF1)의 연계 비트 어드레스(PF1b)에 따라 제2 정보패킷(PF2)을 독출하도록 구동되며, 또한, 상기 제2 정보패킷(PF2)의 연계 비트 어드레스(PF2b)에 따라 제3 정보패킷(PF3)을 독출하도록 구동된다.
바람직하기로는, 본 발명의 반도체 메모리 장치는 비트선택제어부(150) 및 어드레스 레지스터(170)를 더 구비한다.
상기 비트선택제어부(150)는, 독출되는 정보패킷들(PF1, PF2, PF3)의 연계 비트 어드레스(PF1b, PF2b, PF3b)를 수신한다. 상기 비트선택제어부(150)는, 상기 연계 비트 어드레스(PF1b, PF2b, PF3b)에 따라 연계되는 상기 정보패킷(PF2, PF3)이 기록된 비트를 선택하도록 상기 데이터 입출력부(130)를 제어한다.
상기 어드레스 레지스터(170)는, 상기 데이터 입출력부(130)로부터 제공되는 상기 정보패킷들(PF1, PF2, PF3)의 결함 비트 어드레스(PF1a, PF2a, PF3a)를 저장한다. 한편, 상기 메모리 어레이(110)의 메모리셀들이 불휘발성 메모리셀로 구현되는 경우에는, 상기 어드레스 레지스터(170)가 본 발명의 반도체 메모리 장치에 별도로 구비되지 않을 수도 있다. 이 경우, 상기 데이터 입출력부(130)는, 상기 리페어 정보 영역(115)의 메모리셀에 저장된 패킷정보를 직접적으로 독출하여, 결함이 발생되는 노말 블락(111)의 메모리셀을 리던던시 블락(113)의 리던던시 셀로 대체한다.
도 5는 도 2의 비트선택제어부(150)를 구체적으로 나타내는 도면이다. 도 5를 참조하면, 상기 비트선택제어부(150)는 연계 어드레스 확인수단(151) 및 Y-디코더(153)를 구비한다.
상기 연계 어드레스 확인수단(151)은 독출되는 정보패킷(PF1, PF2, PF3)의 연계 비트 어드레스(PF1b, PF2b, PF3b)를 수신한다. 그리고, 상기 연계 어드레스 확인수단(151)은 수신되는 상기 연계 비트 어드레스(PF1b, PF2b, PF3b)를 프로세스 어드레스(PRADD)로 발생하여 상기 Y-디코더(153)에 제공한다.
한편, 상기 연계 어드레스 확인수단(151)은 디코더 제어신호(DCON)를 상기 Y-디코더(153)에 제공한다. 상기 디코더 제어신호(DCON)는 시작제어신호(XST)에 응 답하여 인에이블되며, 독출되는 정보패킷이 최종의 정보패킷임이 확인되면, 디스에이블된다.
상기 Y-디코더(153)는 선택 어드레스(SADD)를 상기 데이터 입출력부(130)로 제공한다. 상기 데이터 입출력부(130)는 상기 선택 어드레스(SADD)에 따른 비트의 메모리셀을 선택하도록 구동된다. 이때, 상기 디코더 제어신호(DCON)이 활성화되는 동안에는, 상기 선택 어드레스(SADD)는 상기 프로세스 어드레스(PRADD)에 대응하도록 제어된다.
그리고, 상기 Y-디코더(153)는, 상기 디코더 제어신호(DCON)이 비활성화되는 동안에는, 외부로부터 제공되는 Y-어드레스(YADD)를 상기 선택 어드레스(SADD)로 제공하도록 구동된다.
바람직한 실시예에 의하면, 상기 비트선택제어부(150)는 초기 어드레스 저장수단(155)을 더 구비한다. 상기 초기 어드레스 저장수단(155)은 특정되는 정보패킷이 저장된 메모리셀의 비트 어드레스를 나타내는 초기 어드레스(STADD)를 저장한다. 본 실시예에서는, 상기 초기 어드레스(STADD)는 상기 제1 정보패킷(PF1)이 저장된 메모리셀의 비트 어드레스를 나타낸다.
그리고, 상기 초기 어드레스 저장수단(155)은 상기 시작 제어신호(XST)에 응답하여, 상기 초기 어드레스(STADD)를 상기 Y-디코더(153)에 제공한다. 이때, 상기 연계 어드레스 확인수단(151)은 상기 시작 제어신호(XST)에 응답하여, 상기 초기 어드레스(SADD)를 상기 프로세스 어드레스(PRADD)로 제공한다.
또한, 바람직한 실시예에 의하면, 상기 비트선택제어부(150)는 비교수단 (157)을 더 구비한다. 상기 비교수단(157)은 상기 Y-어드레스(YADD)를 상기 어드레스 레지스터(170, 도 2참조)에 저장된 결함 비트 어드레스(PF1a, PF2a, PF3a, 도 4 참조)와 비교한다. 그리고, 상기 비교수단(157)은, 상기 결함 비트 어드레스(PF1a, PF2a, PF3a)에 대응하는 상기 Y-어드레스(YADD)에 대하여 활성화되는 리던던시 인에이블 신호(XRED)를 발생한다.
상기 리던던시 인에이블 신호(XRED)가 활성화되면, 상기 Y-디코더(153)는 디스에이블된다. 그리고, 상기 데이터 입출력부(130, 도 2 참조)는 상기 리던던시 인에이블 신호(XRED)의 활성화에 응답하여, 상기 노말 블락(111)의 메모리셀을 대신하여 리던던시 블락(113)의 리던던시 셀을 선택하도록 구동된다.
도 2에서, 워드라인 디코딩부(180)는 외부로부터 제공되는 X-어드레스(XADD)를 디코딩하여, 특정되는 워드라인(WL)을 구동한다.
본 발명의 반도체 메모리 장치에 의하면, 결함이 발생되는 메모리셀 및 비트라인을 피하여 리페어 정보가 저장된다. 그러므로, 메모리셀에 잘못된 리페어 정보가 저장될 가능성은 현저히 저감된다.
계속하여, 본 발명의 반도체 메모리 장치의 구동방법이 기술된다.
도 6은 본 발명의 반도체 메모리 장치의 구동방법을 나타내는 도면으로서, 리페어 정보 영역에 정보패킷들(PF1, PF2, PF3)을 저장하는 방법을 나타내는 플로우챠트이다.
도 6을 참조하면, S610 단계에서, 상기 메모리 어레이(110)에 상기 정보패킷들(PF1, PF2, PF3)이 저장되는 리페어 정보 영역(115)이 할당된다.
S620 단계에서, 상기 리페어 정보 영역(115)을 포함하여, 상기 메모리 어레이(110)에 대한 테스트가 수행되어, 결함이 발생되는 메모리셀 및 비트라인이 검색된다.
S630 단계에서, 상기 리페어 정보 영역(115)에서 기록 가능 비트 구간(115a, 115b, 115c)이 확인된다. 상기 '기록 가능 비트 구간'에서는, 양호한 비트가 상기 '허용 비트수' 이상 연속적으로 존재함은 전술한 바와 같다.
S640 단계에서, 상기 리페어 정보 영역(115)의 기록 가능 비트 구간(115a, 115b, 115c)에 상기 정보패킷들(PF1, PF2, PF3)이 저장된다.
S650 단계에서, 상기 초기 어드레스 저장수단에 초기 어드레스(STADD)가 저장된다.
도 6의 플로챠아트에서와 같은 구동방법을 통하여, 자신뿐만 아니라, 대응하는 비트라인(BL)에 결함이 없는 리페어 정보 영역(115)의 메모리셀에 상기 정보패킷들(PF1, PF2, PF3)이 저장될 수 있다.
계속하여, 메모리 어레이(110)의 리페어 정보 영역(115)에 저장된 정보패킷(PF1, PF2, PF3)로부터 결함 비트 어드레스(PF1a, PF2a, PF3a)가 상기 어드레스 레지스터(170)에 저장하는 과정이 기술된다.
도 7은 본 발명의 반도체 메모리 장치의 다른 구동방법을 나타내는 도면으로서, 정보패킷(PF1, PF2, PF3)의 결함 비트 어드레스(PF1a, PF2a, PF3a)가 상기 어드레스 레지스터(170)에 저장되는 방법을 나타내는 플로우챠트이다.
도 7을 참조하면, S710 단계에서, 시작제어신호(XST)가 활성화된다. 그러면, 상기 초기 어드레스 저장수단(155)에 저장된 초기 어드레스(STADD)가 연계 어드레스 확인수단(151)에 제공된다.
S720 단계에서, 상기 데이터 입출력부(130)에 의하여, 상기 초기 어드레스(STADD)에 따른 정보패킷(PF1)이 독출된다.
S730 단계에서, 독출되는 정보패킷(PF1)의 결함 비트 어드레스(PF1a)가 어드레스 레지스터(170)에 저장된다.
S740 단계에서, 정보패킷(PF1)에 연계 비트 어드레스(PF1b)가 존재하는지 여부가 판단된다.
만약, 정보패킷(PF1)에 연계 비트 어드레스(PF1b)가 존재하는 경우에는, S750 단계에서, 연계 비트 어드레스(PF1b)에 따른 정보패킷(PF2)이 독출된다. 이후, 다시 S730 단계가 수행되어, 정보패킷(PF2, PF3)의 결함 비트 어드레스(PF2a, PF3a)가 어드레스 레지스터(170)에 저장된다.
만약, 정보패킷에 연계 비트 어드레스가 존재하지 않는 경우에는, S760 단계에서, 상기 디코더 제어신호(DCON)이 디스에이블된다.
도 7의 플로챠아트에서와 같은 구동방법을 통하여, 리페어 정보 영역(115)에서 기록 가능 비트 구간(115a, 115b, 115c)에 저장된 상기 정보패킷들(PF1, PF2, PF3)의 결함 비트 어드레스(PF1a, PF2a, PF3a)가 어드레스 레지스터(170)에 저장될 수 있다.
상기와 같은 본 발명의 반도체 메모리 장치는 일부 영역이 리페어 정보 영역으로 할당하는 메모리 어레이와, 독출되는 정보패킷의 연계 비트 어드레스에 따라, 연계되는 정보패킷을 독출하도록 구동되는 데이터 입출력부를 구비한다.
본 발명의 반도체 메모리 장치 및 구동방법에 의하면, 결함이 발생되는 메모리셀 및 비트라인을 피하여 리페어 정보가 저장된다. 그러므로, 메모리셀에 잘못된 리페어 정보가 저장될 가능성은 현저히 저감된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 노말 블락의 중의 일부가 리페어 정보 영역으로 할당되는 실시예가 도시되고 기술된다. 그러나, 리페어 정보 영역은 노말 블락과 별개의 영역으로 구현될 수 있음은 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (17)

  1. 반도체 메모리 장치에 있어서,
    다수개의 메모리셀들을 포함하며, 일부 영역을 리페어 정보 영역으로 할당하는 메모리 어레이로서, 상기 리페어 정보 영역에는 다수개의 정보패킷들이 저장되는 상기 메모리 어레이; 및
    특정되는 상기 정보패킷을 독출하되, 독출되는 상기 정보패킷의 연계 비트 어드레스에 따라, 연계되는 정보패킷을 독출하도록 구동되는 데이터 입출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 독출되는 정보패킷의 연계 비트 어드레스에 따라, 상기 연계되는 정보패킷이 기록된 비트를 선택하도록 상기 데이터 입출력부를 제어하는 비트선택제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 비트선택제어부는
    상기 독출되는 정보패킷의 연계 비트 어드레스를 수신하며, 수신되는 상기 연계 비트 어드레스를 프로세스 어드레스로 발생하는 연계 어드레스 확인수단; 및
    대응하는 비트의 메모리셀을 선택하기 위하여, 소정의 선택 어드레스를 상기 데이터 입출력부에 제공하는 Y-디코더를 구비하며,
    상기 선택 어드레스는
    상기 프로세스 어드레스에 대응하도록 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 비트선택제어부는
    특정되는 상기 정보패킷이 저장된 메모리셀의 비트 어드레스를 나타내는 초기 어드레스를 저장하는 초기 어드레스 저장수단을 더 구비하며,
    상기 연계 어드레스 확인수단은
    소정의 시작 제어신호에 응답하여, 상기 초기 어드레스를 상기 프로세스 어드레스로 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 비트선택제어부는
    상기 데이터 입출력부로부터 제공되는 상기 정보패킷들의 결함 비트 어드레스를 저장하는 어드레스 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 비트선택제어부는
    상기 어드레스 레지스터에 저장된 결함 비트 어드레스에 대응하는 Y-어드레스에 대하여, 소정의 리던던시 인에이블 신호를 발생하는 비교수단을 더 구비하며,
    상기 데이터 입출력부는
    상기 리던던시 인에이블 신호에 응답하여, 상기 메모리 어레이의 메모리셀을 대신하여 리던던시 셀을 선택하도록 구동되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 Y-디코더는
    상기 리던던시 인에이블 신호에 응답하여, 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 반도체 메모리 장치는
    상기 데이터 입출력부로부터 제공되는 상기 정보패킷들의 결함 비트 어드레스를 저장하는 어드레스 레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 메모리셀들은
    불휘발성인 것을 특징으로 하는 반도체 메모리 장치.
  10. 다수개의 메모리셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    상기 메모리 어레이의 일부영역을 리페어 정보 영역으로 할당하는 단계;
    상기 리페어 정보 영역를 검색하는 단계;
    상기 리페어 정보 영역에서 양호한 비트가 허용 비트수 이상 연속적으로 존재하는 기록 가능 비트 구간을 확인하는 단계; 및
    상기 기록 가능 비트 구간에, 적어도 결함 비트 어드레스 및 연계 비트 어드레스를 포함하는 제1 정보패킷과 적어도 결함 비트 어드레스를 포함하는 제2 정보패킷을 기록하는 단계를 구비하며,
    상기 제1 정보패킷 및 제2 정보패킷의 상기 결함 비트 어드레스는
    각각 결함이 발생된 메모리셀의 비트 어드레스를 나타내며,
    상기 제1 정보패킷의 상기 연계 비트 어드레스는
    상기 제2 정보패킷이 저장되는 메모리셀의 비트 어드레스를 나타내는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  11. 제10 항에 있어서, 상기 제1 정보패킷 및 상기 제2 정보패킷은
    메모리셀이 대체되는 리던던시 셀의 비트 어드레스를 나타내는 리던던시 비트 어드레스를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  12. 제10 항에 있어서,
    소정의 초기 어드레스를 저장하는 단계로서, 상기 초기 어드레스는 상기 제1 정보패킷가 저장된 메모리셀의 비트 어드레스를 나타내는 상기 초기 어드레스를 저장하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  13. 제10 항에 있어서, 상기 메모리셀들은
    불휘발성인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  14. 다수개의 메모리셀들을 포함하는 메모리 어레이를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    상기 메모리 어레이의 리페어 정보 영역에 저장된 제1 정보패킷을 독출하는 단계; 및
    상기 제1 정보패킷의 연계 비트 어드레스에 따라, 제2 정보패킷을 독출하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  15. 제14 항에 있어서, 독출된 상기 제1 및 제2 정보패킷들의 결함 비트 어드레스를 저장하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  16. 제14 항에 있어서, 상기 제1 정보패킷의 독출은
    소정의 초기 어드레스에 따라 수행되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  17. 제14 항에 있어서, 상기 메모리셀들은
    불휘발성인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
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