JP4294971B2 - 不揮発性メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、さらに具体的には、欠陥領域を代替するために必要なリダンダンシー構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子の小型化及び高集積化は製造工程において、様々な問題点を伴うので、収率の低下をもたらしうる。特に、メモリ素子において、メモリセルの欠陥による収率の低下が大きな問題点となっている。このような問題点を解決するための方法として、リダンダントセルが広く採用されている。すなわち、欠陥があるメモリセルを余分に形成したリダンダントセルによって代替することによって、欠陥を除去して収率を向上させる方法がそれである。
【０００３】
これと共に、許容可能な欠陥セルの個数をスペックに明示し、この範囲内では、一部セルアレイに欠陥があっても使用が可能なメモリもある。例えば、ＮＡＮＤフラッシュメモリ装置は、ＤＲＡＭやＳＲＡＭのようなメモリと異なり、一部セルアレイに欠陥があっても、使用が可能なメモリである。リダンダンシー構造を有する不揮発性半導体メモリ装置のアレイ構造を示すブロック図が図１に示されている。図１を参照すれば、メモリセルアレイはメインセル領域（ｍａｉｎ ｃｅｌｌ ａｒｅａ）１０とリダンダントセル領域（ｒｅｄｕｎｄａｎｔ ｃｅｌｌ ａｒｅａ）２０に区分される。例えば、メモリセル領域１０は１０２４個のメモリセルブロックを含み、リダンダントセル領域２０は１６個のリダンダントセルブロックを含む。各リダンダントセルブロックは各メモリセルブロックと同一に構成される。各メモリブロックの行を制御するように対応する行デコーダが配置され、各リダンダンシーセルブロックのリダンダント行を制御するように対応するリダンダントデコーダが配置されている。
【０００４】
先の説明のように、ＮＡＮＤフラッシュメモリ装置は欠陥があるメインセルブロック（欠陥セルブロックまたは不良ブロック（ｂａｄ ｂｌｏｃｋ））が存在しても、使用が可能である。すなわち、不良ブロックの数がリダンダントセルブロックの数を超えてもＮＡＮＤフラッシュメモリ装置は使用可能である。例えば、すべてのリダンダントセルブロックが代替のために使われた状態で、Ｋ番目のメインセルブロックがバドブロックに判別されれば、使用者に不良ブロックがどこにあるかが分かるように、不良ブロックの特定アドレスに該当するメモリセル領域にＫ番目のメインセルブロックが不良ブロックであることを示すデータが書き込まれる。そのような不良ブロックの情報を利用して、使用者は不良ブロックが今後、メモリセルブロックとして使用されないように、メモリ装置のアドレス体系を再びマッピングすべきである。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、自動で不良ブロックをマッピングする機能を有する半導体メモリ装置に関するものである。
【０００６】
本発明の他の目的は、リダンダントメモリブロックのうち代替に使用されないメモリブロックが通常のメモリブロックとして使用されるようにするリダンダンシー構造を有する半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するために、本発明の特徴によると、不揮発性メモリ装置は、複数のメモリセルをそれぞれ有する複数の第１メモリセルブロックと、複数のメモリセルをそれぞれ有し、１以上の欠陥メモリセルブロックを含みうる複数の第２メモリセルブロックと、前記欠陥メモリセルブロックを前記第１メモリセルブロックに代替するブロック選択回路とを含み、前記第１メモリセルブロックは最上位アドレスから前記欠陥メモリセルブロックを代替する。
【０００８】
望ましい実施形態によると、前記メモリ装置はＮＡＮＤフラッシュメモリ装置として構成されうる。
【０００９】
望ましい実施形態によると、代替されたブロックを除いた第１メモリセルブロックは通常メモリセルブロックで使用される。
【００１０】
望ましい実施形態によると、 前記ブロック選択回路は前記欠陥メモリセルブロックを選択するためのアドレス情報を格納する。
【００１１】
望ましい実施形態によると、前記ブロック選択回路はリダンダンシー信号を発生する。
【００１２】
望ましい形態によると、前記リダンダンシー信号が入力されてディセーブル信号を発生するディセーブル回路をさらに含む。
【００１３】
本発明の他の特徴によると、複数のメモリセルブロックを有する揮発性メモリ装置は、第１データを格納する第１メモリセルブロックと、第２データを格納する第２メモリブロックと、行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生するデコーディング信号発生回路と、前記行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する第１行デコーダ回路と、前記デコーディング信号に応答して前記第２メモリセルブロックを選択する第２行デコーダ回路と、前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路とを含み、前記第１メモリセルブロックが欠陥メモリセルブロックであることを前記行アドレスが示す時に、前記ディセーブル回路は前記ディセーブル信号を発生し、前記第２メモリブロックは活性化される一方、前記第１メモリセルブロックは非活性化される。
【００１４】
望ましい実施形態によると、前記メモリ装置はＮＡＮＤフラッシュメモリ装置として構成されうる。
【００１５】
望ましい実施形態によると、前記第１デコーディング回路は、前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、前記第１メモリセルブロック選択信号が入力され、第１スイッチブロックとをさらに含む。
【００１６】
望ましい実施形態によると、前記第２デコーディング回路は、前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、前記第２高電圧発生器イネーブル信号が入力され、第２メモリセルブロック選択信号を発生する第２高電圧発生器と、前記第２メモリセルブロック選択信号が入力され、第２スイッチブロックとをさらに含む。
【００１７】
本発明のまた他の特徴によると、不揮発性メモリ装置は、複数の第１メモリセルブロックと複数の第２メモリセルブロックを含むアレイと、行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路と、前記行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生する行プリデコーダ回路と、前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する複数の第１行デコーダと、前記デコーディング信号に応答して前記第２メモリセルブロックを選択する複数の第２行デコーダとを含み、前記第１メモリセルブロックは最上位アドレスから逆順で前記第１メモリセルブロック内の欠陥メモリセルブロックを代替する。
【００１８】
望ましい実施形態によると、前記欠陥メモリセルブロックに代替されない第１メモリセルブロックは通常メモリセルブロックで使用される。
【００１９】
望ましい実施形態によると、前記アドレス貯蔵回路は前記第１メモリセルブロックを逆順で選択するために前記リダンダンシー信号を発生する。
【００２０】
望ましい実施形態によると、前記第１行デコーダ各々は前記第１メモリセルブロックに各々対応する。
【００２１】
望ましい実施形態によると、前記第１行デコーダ各々は、前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、前記第１メモリセルブロック選択信号が入力され、第１スイッチブロックとを含む。
【００２２】
望ましい実施形態によると、前記第２行デコーダ各々は前記第２メモリセルブロックに各々対応する。
【００２３】
望ましい実施形態によると、前記第２行デコーダ各々は、前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、前記第２高電圧発生器イネーブル信号が入力され、第２メモリセルブロック選択信号を発生する第２高電圧発生器と、前記第２メモリセルブロック選択信号が入力され、第２スイッチブロックとを含む。
【００２４】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２５】
図２は本発明の望ましい実施形態による不揮発性半導体メモリ装置を示すブロック図である。図３はメモリセルブロックＭ／ＲＣＭ１−Ｍ／ＲＣＢ１６に各々対応する行デコーダ回路ＲＤ１−ＲＤ１００８のうち一つを示す図面である。
【００２６】
先ず、図２を参照すれば、本発明の望ましい実施形態による不揮発性半導体メモリ装置１００は、データ情報を格納するためのメモリセルアレイを含む、このアレイは複数のメモリセルブロックで構成される。メモリセルブロックのうちのいくつかは、別途の不良ブロックの情報を格納せず、メインセルブロックまたはリダンダントセルブロックとして動作するように定義される。すなわち、本発明の望ましい実施形態による不揮発性半導体メモリ装置１００は、自動マッピング機能を有し、そのような機能によれば、アドレス体系のマッピングのために、別途の読み出し動作が実行される必要がない。これを以下で詳細に説明する。
【００２７】
図２に示したように、メモリセルブロックＭＣＢ１−ＭＣＢ１００８はメイン（または通常の）セルブロックを構成し、残りのメモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６はリダンダントセルブロックとして使用されるように構成される。メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は対応するリダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６に従って通常のセルブロックとして、または欠陥メモリセルブロックを代替するためのリダンダントセルブロックとして使用される。リダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６は最上位アドレスに対応するメモリセルブロックから逆順に活性化される。例えば、第１メモリセルブロックＭＣＢ１が不良ブロックである場合には、メモリセルブロックＭ／ＲＣＢ１が不良ブロックＭＣＢ１を代替するように、対応するリダンダンシー信号／ＲＥＤ１が活性化される。更に他のメモリセルブロックＭＣＢｋが不良ブロックとして判断される場合には、メモリセルブロックＭ／ＲＣＢ２が不良ブロックＭＣＢｋを代替するように、対応するリダンダンシー信号／ＲＥＤ２が活性化される。
【００２８】
本発明の望ましい実施形態によれば、メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６の数はメモリ装置のリダンダント容量と許容可能な欠陥メモリセルブロックの数によって決める。そのように決められたメモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は、常にリダンダントセルブロックに固定されるのではなく、欠陥メモリセルブロックに代替されない時に、通常のセルブロックとして使用される。
【００２９】
メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６各々は同一の構成を有する行デコーダ回路に連結される。これらの行デコーダ回路は、図３を参照すれば、ＮＡＮＤゲート２０１、２０２、インバーター２０３、ＮＭＯＳトランジスタ２０４、２０６〜２１１及び高電圧スイッチ２０５を含む。ＮＡＮＤゲート２０１にはデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２０２にはＮＡＮＤゲート２０１の出力信号と対応するリダンダンシー信号／ＲＥＤｉが印加される。高電圧スイッチ２０５はＮＡＮＤゲート２０２の出力信号に応答してブロックワードラインＢＷＬに各動作モードに必要な電圧を伝達する。ＮＭＯＳトランジスタ２０６〜２１１で構成されるスイッチブロックはブロックワードラインＢＷＬに連結され、ストリング選択ラインＳＳＬ、ワードラインＷＬ１６−ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６−Ｓ１、ＳＧを伝達する。ＮＭＯＳトランジスタ２０４はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結され、インバーター２０３を通じて出力されるＮＡＮＤゲート２０２の出力信号によって制御される。ＮＭＯＳトランジスタ２０４は対応するメモリセルブロックが選択されない時に、ストリング選択ラインＳＳＬを接地電圧に固定させる。
【００３０】
回路動作を説明すると、デコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが全部ハイレベルであり、リダンダンシー信号／ＲＥＤｉがハイレベルである時に、高電圧スイッチ２０５に対して高電圧発生回路（図示せず）から各動作モードに必要な高電圧が供給され、ＮＡＮＤゲート２０２の出力に応答してその高電圧をブロックワードラインＢＷＬに伝達する。リダンダンシー信号／ＲＥＤｉがローレベルであれば、ＮＡＮＤゲート２０１の出力信号に関係なしに、ＮＡＮＤゲート２０２の出力信号はハイレベルになる。これは高電圧スイッチ２０５を活性化させ、その結果、欠陥メモリセルブロックに代えてメモリセルブロックＭ／ＲＣＢｉが選択される。
【００３１】
メモリセルブロックＭＣＢ１−ＭＣＢ１００８各々は同一の構成を有する行デコーダ回路に連結され、図４に示したように、これらの行デコーダ回路は、 ＮＡＮＤゲート２１２、インバーター２１３、２１４、ＮＭＯＳトランジスタ２１５、２１７−２２２及び高電圧スイッチ２１６を含む。ここで、インバーター２１３に代えて、例えば、１つの入力端子がＮＡＮＤゲート２１２の出力に連結され、もう１つの入力端子が電源電圧に連結されたＮＡＮＤゲートが使用されてもよい。ＮＡＮＤゲート２１２にはデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２１２の出力信号はインバーター２１３を通じて高電圧スイッチ２１６に伝達される。高電圧スイッチ２１６はインバーター２１３の出力信号に応答してブロックワードラインＢＷＬに対して各動作モードに必要な電圧を伝達する。ＮＭＯＳトランジスタ２１７〜２２２で構成されるスイッチブロックはブロックワードラインＢＷＬに連結され、ストリング選択ラインＳＳＬ、ワードラインＷＬ１６〜ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６〜Ｓ１、ＧＳを伝達する。ＮＭＯＳトランジスタ２１５はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結され、インバーター２１３、２１４を通じて出力されるＮＡＮＤゲート２１２の出力信号によって制御される。ＮＭＯＳトランジスタ２１５は対応するメモリセルブロックが選択されない時に、ストリング選択ラインＳＳＬを接地電圧に固定させる。
【００３２】
再び、図２を参照すれば、本発明の望ましい実施形態の不揮発性半導体メモリ装置１００は、アドレス貯蔵回路１２０、ディセーブル回路１４０及び行プリデコーダ回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）１６０を含む。アドレス貯蔵回路１２０は、欠陥メモリセルブロックと関連した行アドレスを格納するように構成されていて、このような機能は、例えば、レーザーヒューズ、電気ヒューズまたはＥＥＰＲＯＭセルを利用して容易に実現することができる。アドレス貯蔵回路１２０は入力行アドレスＲＡに応答してリダンダンシー信号ＲＥＤ１６−ＲＥＤ１を出力する。例えば、入力行アドレスが欠陥メモリセルブロックを指定するためのものであれば、入力行アドレスに対応するリダンダンシー信号が活性化される。
【００３３】
ここで、アドレス貯蔵回路１２０の一例が大韓民国特許公開公報第１９９６−０３０２５５号に“不揮発性半導体メモリの行リダンダンシー”というタイトルで開示されており、この開示内容はレファレンスにより本明細書に取り込まれる。
【００３４】
ディセーブル回路１４０はアドレス貯蔵回路１２０から出力されるリダンダンシー信号／ＲＥＤ１６−／ＲＥＤ１に応答してディセーブル信号／ＲＰＤｄｉｓを発生する。例えば、リダンダンシー信号／ＲＥＤ［１６：１］のうちいずれか一つが活性化されれば、ディセーブル回路１４０はディセーブル信号／ＲＰＤｄｉｓを活性化させる。行プリデコーダ１６０は、行アドレスＲＡをデコーディングして、デコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉを出力する。そのように出力された信号Ｐｉ、Ｑｉ、Ｒｉは、先の説明のように、各行デコーダ回路ＲＤ１−ＲＤ１０２４に伝達される。ディセーブル信号／ＲＰＤｄｉｓが活性化される時に、行プリデコーダ回路１６０から出力されるデコーディングされた信号Ｐｉ、ＱｉまたはＲｉは、入力行アドレスに関係なしに、全部非活性化状態となる。すなわち、現在入力された行アドレスに対応するメモリセルブロックＭＣＢｉは選択されない。代わりに、代替されたメモリセルブロックＭ／ＲＣＢｉが対応するリダンダンシー信号によって選択される。
【００３５】
本発明の望ましい実施形態による不揮発性半導体メモリ装置において、メモリセルアレイは複数のメモリセルブロックで構成される。メモリセルブロックのうちのいくつかのブロックは通常のメモリセルとして使用されるか、又は、欠陥メモリセルブロックを代替するために使用されるように、用途が選択的に割り当てられる。そのように割り当てられたメモリセルブロックは、例えば、欠陥メモリセルブロックを代替するために、最上位アドレスから逆順で順に選択されうる。これは不良ブロックを有するメモリ装置が最初に使用される時に、使用者が別途のアドレスマッピングを実行しなくてもよいことを意味する。さらに、メモリブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６のうち代替のために使用されないブロックは通常のメモリブロックで使用されることができる。
【００３６】
図５は図２に示した行プリデコーダ回路１６０の望ましい実施形態である。図５を参照すれば、行プリデコーダ回路１６０は三つのデコーディングブロックで構成される。第１デコーディングブロックは行アドレス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ１４をデコーディングしてデコーディング信号Ｐ１〜Ｐ８を出力し、８個のＮＡＮＤゲート２２３−２２４とそれらのＮＡＮＤゲートに各々対応する８個のインバーター２２５−２２６で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように行アドレス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ１４に連結されている。第２デコーディングブロックは行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１７、／Ａ１７をデコーディングしてデコーディング信号Ｑ１〜Ｑ８を出力し、８個のＮＡＮＤゲート２２７−２２８とそれらのＮＡＮＤゲートに各々対応する８個のインバーター２２９−２３０で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように、行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１７、／Ａ１７に連結され、ディセーブル信号／ＲＰＤｄｉｓが各ＮＡＮＤゲートに印加される。このような回路構成において、デコーディング信号Ｑ１−Ｑ８はディセーブル信号／ＲＰＤｄｉｓがハイレベルである時に、行アドレス信号に従って選択的に活性化される一方、ディセーブル信号／ＲＰＤｄｉｓがローレベルである時に、行アドレス信号に関係なしに、全部非活性化される。第３デコーディングブロックは行アドレス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２１、／Ａ２１をデコーディングしてデコーディング信号Ｒ１−Ｒ１６を出力し、１６個のＮＡＮＤゲート２３１−２３２と前記ＮＡＮＤゲートに各々対応する１６個のインバーター２３２−２３４で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように、行アドレス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２１、／Ａ２１に連結されている。
【００３７】
図６は図２に示したディセーブル回路の望ましい実施形態である。図６を参照すれば、ディセーブル回路１４０は４つのＮＡＮＤゲート２３５、２３６、２３７、２３８とＮＯＲゲート２３９で構成される。ＮＡＮＤゲート２３５にはリダンダンシー信号／ＲＥＤ１−ＲＥＤ４が印加され、ＮＡＮＤゲート２３６にはリダンダンシー信号／ＲＥＤ５−／ＲＥＤ８が印加される。ＮＡＮＤゲート２３７にはリダンダンシー信号／ＲＥＤ９−／ＲＥＤ１２が印加され、ＮＡＮＤゲート２３８にはリダンダンシー信号／ＲＥＤ１３−／ＲＥＤ１６が印加される。ＮＡＮＤゲート２３５、２３６、２３７、２３８の出力信号はＮＯＲゲート２３９に印加される。リダンダンシー信号のうちいずれか一つがローに活性化されれば、ディセーブル信号／ＲＰＤｄｉｓがローに活性化される。これは行プリデコーダ回路１６０のデコーディング信号Ｑｉがローレベルになるようにする。
【００３８】
図７は本発明の望ましい実施形態による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本発明の望ましい実施形態による不揮発性半導体メモリ装置１００はＮＡＮＤフラッシュメモリ装置であり、このようなメモリ装置は電気的に消去及びプログラム可能であり、外部から入力されたコマンドとアドレスによって読み出し／書き込み動作を実行する。本発明の望ましい実施形態による不揮発性半導体メモリ装置の読み出し動作が参照図面に基づいて以下詳細に説明される。説明の便宜上、メモリセルブロックＭＣＢ１が欠陥メモリセルブロックと仮定すれば、欠陥メモリセルブロックに対応する行アドレス情報はよく知られた方式によりアドレス貯蔵回路１２０に格納されることは、この分野の通常の知識を持つ者に自明である。
【００３９】
本発明の望ましい実施形態によるＮＡＮＤフラッシュメモリ装置の読み出し動作を実行するためには、図７に示したように、読み出しコマンド“００ｈ”が入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入力される。その次に、制御信号／ＷＥに同期してアドレス信号Ａ０−Ａ７、Ａ８−Ａ１５及びＡ１６−Ａ２１が３回にわたって入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入力される。よく知られたように、第１サイクルで入力されるアドレスＡ０−Ａ７は列アドレスであり、第２、そして第３サイクルで入力されるアドレスＡ８−Ａ２１は行アドレスである。ここで、入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであれば、メモリセルブロックＭＣＢ１は選択されず、メモリセルブロックＭ／ＲＣＭ１が選択される。さらに具体的に説明すれば、次の通りである。
【００４０】
アドレス信号Ａ０−Ａ２１が全部入力されれば、行プリデコーダ回路１６０は入力された行アドレス信号Ａ１２−Ａ２１をデコーディングしてデコーディング信号Ｐｉ、Ｑｉ、Ｒｉを出力する。入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであるので、図７に示したように、デコーディング信号Ｐ１、Ｑ２、Ｒ１のみがハイで活性化される。これと同時に、アドレス貯蔵回路１２０は行アドレスＡ１２−Ａ２１が欠陥メモリセルブロックを指定するためのアドレスであるか否かを判別する。入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであるので、アドレス貯蔵回路１２０はリダンダンシー信号／ＲＥＤ１をローに活性化させる。ディセーブル信号／ＲＰＤｉｄｓはリダンダンシー信号／ＲＥＤ１によって活性化され、その結果、ハイレベルに活性化されたデコーディング信号Ｑ１はディセーブル信号／ＲＰＤｄｉｓによってローレベルになる。メモリセルブロックＭＣＢ１に対応する行デコーダ回路ＲＤ１はデコーディング信号Ｑ１がローレベルになることによって非活性化される。すなわち、行デコーダ回路ＲＤ１内の高電圧スイッチ２１６が動作しない。
【００４１】
一方、リダンダンシー信号／ＲＥＤ１が活性化されることによって、メモリセルブロックＭ／ＲＣＢ１に対応する行デコーダ回路ＲＤ１０２４は、対応するデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、活性化されたリダンダンシー信号／ＲＥＤ１に応答して動作する。すなわち、行デコーダ回路ＲＤ１０４内のＮＡＮＤゲート２０２の出力信号は、対応するデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、リダンダンシー信号／ＲＥＤ１によってハイに活性化される。これは高電圧スイッチ２０５を動作させ、その結果、リダンダントセルブロックとしてメモリセルブロックＭ／ＲＣＢ１が選択される。以後、選択されたメモリセルブロックでデータを感知する動作はこの分野でよく知られているので、それに対する説明は省略する。
【００４２】
本発明の望ましい実施形態において、メモリセルアレイの欠陥メモリセルブロックを示す行アドレス情報がアドレス貯蔵回路１２０に格納される。この時に、欠陥メモリセルブロックを代替するように指定されたメモリセルブロックの最上位アドレスから逆順で順に選択されるように行アドレス情報がアドレス貯蔵回路１２０に格納される。このような方式で、欠陥メモリセルブロックを指定されたメモリセルブロックＭ／ＲＣＢｉによって代替することによって、別途の不良ブロック情報が欠陥メモリセルブロックに格納される必要がない。結果的に、使用者は、欠陥メモリセルブロックに対する別途のアドレスマッピングなしに、最下位アドレスから欠陥メモリセルブロックの数を引いたアドレスに該当する無欠陥メモリセルブロックを順に使用することができる。
【００４３】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って明らかにしたが、これは本発明の例示的な説明に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。例えば、メモリセルアレイにリダンダント専用メモリブロックを提供し、そのようリダンダント専用メモリブロックをよく知られたリダンダンシー方式によって使用してもよい。これと共に、メモリセルブロックまたはリダンダントセルブロックで使用されるメモリセルブロックを指定する方式が使用されうる。
【００４４】
【発明の効果】
本発明によれば、別途の不良ブロックマッピングが必要ないメモリ装置を実現することによって、使用者に毎度にわたって不良ブロックマッピングを強いることを防止することができる。
【図面の簡単な説明】
【図１】一般的な不半導体メモリ装置のアレイ構造を示すブロック図である。
【図２】本発明による不半導体メモリ装置のブロック図である。
【図３】リダンダントメモリブロックで使用されるメモリブロックに対応する図２に示した行デコーダの望ましい実施形態を示す図である。
【図４】メインメモリブロックで使用されるメモリブロックに対応する図２に示した行デコーダの望ましい実施形態を示す図である。
【図５】図２に示した行プリデコーダの望ましい実施形態を示す図である。
【図６】図２に示した行プリデコーダディセーブル回路の望ましい実施形態を示す図である。
【図７】本発明による不半導体メモリ装置のバドブロックマッピング動作を説明するための動作タイミング図である。
【符号の説明】
１００ 不揮発性半導体メモリ装置。
１２０ アドレス貯蔵回路
１４０ ディセーブル回路
１６０ 行プリデコーダ回路
【発明の属する技術分野】
本発明は半導体集積回路装置に関するものであり、さらに具体的には、欠陥領域を代替するために必要なリダンダンシー構造を有する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
一般的に、半導体素子の小型化及び高集積化は製造工程において、様々な問題点を伴うので、収率の低下をもたらしうる。特に、メモリ素子において、メモリセルの欠陥による収率の低下が大きな問題点となっている。このような問題点を解決するための方法として、リダンダントセルが広く採用されている。すなわち、欠陥があるメモリセルを余分に形成したリダンダントセルによって代替することによって、欠陥を除去して収率を向上させる方法がそれである。
【０００３】
これと共に、許容可能な欠陥セルの個数をスペックに明示し、この範囲内では、一部セルアレイに欠陥があっても使用が可能なメモリもある。例えば、ＮＡＮＤフラッシュメモリ装置は、ＤＲＡＭやＳＲＡＭのようなメモリと異なり、一部セルアレイに欠陥があっても、使用が可能なメモリである。リダンダンシー構造を有する不揮発性半導体メモリ装置のアレイ構造を示すブロック図が図１に示されている。図１を参照すれば、メモリセルアレイはメインセル領域（ｍａｉｎ ｃｅｌｌ ａｒｅａ）１０とリダンダントセル領域（ｒｅｄｕｎｄａｎｔ ｃｅｌｌ ａｒｅａ）２０に区分される。例えば、メモリセル領域１０は１０２４個のメモリセルブロックを含み、リダンダントセル領域２０は１６個のリダンダントセルブロックを含む。各リダンダントセルブロックは各メモリセルブロックと同一に構成される。各メモリブロックの行を制御するように対応する行デコーダが配置され、各リダンダンシーセルブロックのリダンダント行を制御するように対応するリダンダントデコーダが配置されている。
【０００４】
先の説明のように、ＮＡＮＤフラッシュメモリ装置は欠陥があるメインセルブロック（欠陥セルブロックまたは不良ブロック（ｂａｄ ｂｌｏｃｋ））が存在しても、使用が可能である。すなわち、不良ブロックの数がリダンダントセルブロックの数を超えてもＮＡＮＤフラッシュメモリ装置は使用可能である。例えば、すべてのリダンダントセルブロックが代替のために使われた状態で、Ｋ番目のメインセルブロックがバドブロックに判別されれば、使用者に不良ブロックがどこにあるかが分かるように、不良ブロックの特定アドレスに該当するメモリセル領域にＫ番目のメインセルブロックが不良ブロックであることを示すデータが書き込まれる。そのような不良ブロックの情報を利用して、使用者は不良ブロックが今後、メモリセルブロックとして使用されないように、メモリ装置のアドレス体系を再びマッピングすべきである。
【０００５】
【発明が解決しようとする課題】
本発明の目的は、自動で不良ブロックをマッピングする機能を有する半導体メモリ装置に関するものである。
【０００６】
本発明の他の目的は、リダンダントメモリブロックのうち代替に使用されないメモリブロックが通常のメモリブロックとして使用されるようにするリダンダンシー構造を有する半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述の目的を達成するために、本発明の特徴によると、不揮発性メモリ装置は、複数のメモリセルをそれぞれ有する複数の第１メモリセルブロックと、複数のメモリセルをそれぞれ有し、１以上の欠陥メモリセルブロックを含みうる複数の第２メモリセルブロックと、前記欠陥メモリセルブロックを前記第１メモリセルブロックに代替するブロック選択回路とを含み、前記第１メモリセルブロックは最上位アドレスから前記欠陥メモリセルブロックを代替する。
【０００８】
望ましい実施形態によると、前記メモリ装置はＮＡＮＤフラッシュメモリ装置として構成されうる。
【０００９】
望ましい実施形態によると、代替されたブロックを除いた第１メモリセルブロックは通常メモリセルブロックで使用される。
【００１０】
望ましい実施形態によると、 前記ブロック選択回路は前記欠陥メモリセルブロックを選択するためのアドレス情報を格納する。
【００１１】
望ましい実施形態によると、前記ブロック選択回路はリダンダンシー信号を発生する。
【００１２】
望ましい形態によると、前記リダンダンシー信号が入力されてディセーブル信号を発生するディセーブル回路をさらに含む。
【００１３】
本発明の他の特徴によると、複数のメモリセルブロックを有する揮発性メモリ装置は、第１データを格納する第１メモリセルブロックと、第２データを格納する第２メモリブロックと、行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生するデコーディング信号発生回路と、前記行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する第１行デコーダ回路と、前記デコーディング信号に応答して前記第２メモリセルブロックを選択する第２行デコーダ回路と、前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路とを含み、前記第１メモリセルブロックが欠陥メモリセルブロックであることを前記行アドレスが示す時に、前記ディセーブル回路は前記ディセーブル信号を発生し、前記第２メモリブロックは活性化される一方、前記第１メモリセルブロックは非活性化される。
【００１４】
望ましい実施形態によると、前記メモリ装置はＮＡＮＤフラッシュメモリ装置として構成されうる。
【００１５】
望ましい実施形態によると、前記第１デコーディング回路は、前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、前記第１メモリセルブロック選択信号が入力され、第１スイッチブロックとをさらに含む。
【００１６】
望ましい実施形態によると、前記第２デコーディング回路は、前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、前記第２高電圧発生器イネーブル信号が入力され、第２メモリセルブロック選択信号を発生する第２高電圧発生器と、前記第２メモリセルブロック選択信号が入力され、第２スイッチブロックとをさらに含む。
【００１７】
本発明のまた他の特徴によると、不揮発性メモリ装置は、複数の第１メモリセルブロックと複数の第２メモリセルブロックを含むアレイと、行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路と、前記行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生する行プリデコーダ回路と、前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する複数の第１行デコーダと、前記デコーディング信号に応答して前記第２メモリセルブロックを選択する複数の第２行デコーダとを含み、前記第１メモリセルブロックは最上位アドレスから逆順で前記第１メモリセルブロック内の欠陥メモリセルブロックを代替する。
【００１８】
望ましい実施形態によると、前記欠陥メモリセルブロックに代替されない第１メモリセルブロックは通常メモリセルブロックで使用される。
【００１９】
望ましい実施形態によると、前記アドレス貯蔵回路は前記第１メモリセルブロックを逆順で選択するために前記リダンダンシー信号を発生する。
【００２０】
望ましい実施形態によると、前記第１行デコーダ各々は前記第１メモリセルブロックに各々対応する。
【００２１】
望ましい実施形態によると、前記第１行デコーダ各々は、前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、前記第１メモリセルブロック選択信号が入力され、第１スイッチブロックとを含む。
【００２２】
望ましい実施形態によると、前記第２行デコーダ各々は前記第２メモリセルブロックに各々対応する。
【００２３】
望ましい実施形態によると、前記第２行デコーダ各々は、前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、前記第２高電圧発生器イネーブル信号が入力され、第２メモリセルブロック選択信号を発生する第２高電圧発生器と、前記第２メモリセルブロック選択信号が入力され、第２スイッチブロックとを含む。
【００２４】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２５】
図２は本発明の望ましい実施形態による不揮発性半導体メモリ装置を示すブロック図である。図３はメモリセルブロックＭ／ＲＣＭ１−Ｍ／ＲＣＢ１６に各々対応する行デコーダ回路ＲＤ１−ＲＤ１００８のうち一つを示す図面である。
【００２６】
先ず、図２を参照すれば、本発明の望ましい実施形態による不揮発性半導体メモリ装置１００は、データ情報を格納するためのメモリセルアレイを含む、このアレイは複数のメモリセルブロックで構成される。メモリセルブロックのうちのいくつかは、別途の不良ブロックの情報を格納せず、メインセルブロックまたはリダンダントセルブロックとして動作するように定義される。すなわち、本発明の望ましい実施形態による不揮発性半導体メモリ装置１００は、自動マッピング機能を有し、そのような機能によれば、アドレス体系のマッピングのために、別途の読み出し動作が実行される必要がない。これを以下で詳細に説明する。
【００２７】
図２に示したように、メモリセルブロックＭＣＢ１−ＭＣＢ１００８はメイン（または通常の）セルブロックを構成し、残りのメモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６はリダンダントセルブロックとして使用されるように構成される。メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は対応するリダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６に従って通常のセルブロックとして、または欠陥メモリセルブロックを代替するためのリダンダントセルブロックとして使用される。リダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６は最上位アドレスに対応するメモリセルブロックから逆順に活性化される。例えば、第１メモリセルブロックＭＣＢ１が不良ブロックである場合には、メモリセルブロックＭ／ＲＣＢ１が不良ブロックＭＣＢ１を代替するように、対応するリダンダンシー信号／ＲＥＤ１が活性化される。更に他のメモリセルブロックＭＣＢｋが不良ブロックとして判断される場合には、メモリセルブロックＭ／ＲＣＢ２が不良ブロックＭＣＢｋを代替するように、対応するリダンダンシー信号／ＲＥＤ２が活性化される。
【００２８】
本発明の望ましい実施形態によれば、メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６の数はメモリ装置のリダンダント容量と許容可能な欠陥メモリセルブロックの数によって決める。そのように決められたメモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は、常にリダンダントセルブロックに固定されるのではなく、欠陥メモリセルブロックに代替されない時に、通常のセルブロックとして使用される。
【００２９】
メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６各々は同一の構成を有する行デコーダ回路に連結される。これらの行デコーダ回路は、図３を参照すれば、ＮＡＮＤゲート２０１、２０２、インバーター２０３、ＮＭＯＳトランジスタ２０４、２０６〜２１１及び高電圧スイッチ２０５を含む。ＮＡＮＤゲート２０１にはデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２０２にはＮＡＮＤゲート２０１の出力信号と対応するリダンダンシー信号／ＲＥＤｉが印加される。高電圧スイッチ２０５はＮＡＮＤゲート２０２の出力信号に応答してブロックワードラインＢＷＬに各動作モードに必要な電圧を伝達する。ＮＭＯＳトランジスタ２０６〜２１１で構成されるスイッチブロックはブロックワードラインＢＷＬに連結され、ストリング選択ラインＳＳＬ、ワードラインＷＬ１６−ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６−Ｓ１、ＳＧを伝達する。ＮＭＯＳトランジスタ２０４はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結され、インバーター２０３を通じて出力されるＮＡＮＤゲート２０２の出力信号によって制御される。ＮＭＯＳトランジスタ２０４は対応するメモリセルブロックが選択されない時に、ストリング選択ラインＳＳＬを接地電圧に固定させる。
【００３０】
回路動作を説明すると、デコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが全部ハイレベルであり、リダンダンシー信号／ＲＥＤｉがハイレベルである時に、高電圧スイッチ２０５に対して高電圧発生回路（図示せず）から各動作モードに必要な高電圧が供給され、ＮＡＮＤゲート２０２の出力に応答してその高電圧をブロックワードラインＢＷＬに伝達する。リダンダンシー信号／ＲＥＤｉがローレベルであれば、ＮＡＮＤゲート２０１の出力信号に関係なしに、ＮＡＮＤゲート２０２の出力信号はハイレベルになる。これは高電圧スイッチ２０５を活性化させ、その結果、欠陥メモリセルブロックに代えてメモリセルブロックＭ／ＲＣＢｉが選択される。
【００３１】
メモリセルブロックＭＣＢ１−ＭＣＢ１００８各々は同一の構成を有する行デコーダ回路に連結され、図４に示したように、これらの行デコーダ回路は、 ＮＡＮＤゲート２１２、インバーター２１３、２１４、ＮＭＯＳトランジスタ２１５、２１７−２２２及び高電圧スイッチ２１６を含む。ここで、インバーター２１３に代えて、例えば、１つの入力端子がＮＡＮＤゲート２１２の出力に連結され、もう１つの入力端子が電源電圧に連結されたＮＡＮＤゲートが使用されてもよい。ＮＡＮＤゲート２１２にはデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２１２の出力信号はインバーター２１３を通じて高電圧スイッチ２１６に伝達される。高電圧スイッチ２１６はインバーター２１３の出力信号に応答してブロックワードラインＢＷＬに対して各動作モードに必要な電圧を伝達する。ＮＭＯＳトランジスタ２１７〜２２２で構成されるスイッチブロックはブロックワードラインＢＷＬに連結され、ストリング選択ラインＳＳＬ、ワードラインＷＬ１６〜ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６〜Ｓ１、ＧＳを伝達する。ＮＭＯＳトランジスタ２１５はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結され、インバーター２１３、２１４を通じて出力されるＮＡＮＤゲート２１２の出力信号によって制御される。ＮＭＯＳトランジスタ２１５は対応するメモリセルブロックが選択されない時に、ストリング選択ラインＳＳＬを接地電圧に固定させる。
【００３２】
再び、図２を参照すれば、本発明の望ましい実施形態の不揮発性半導体メモリ装置１００は、アドレス貯蔵回路１２０、ディセーブル回路１４０及び行プリデコーダ回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃｉｒｃｕｉｔ）１６０を含む。アドレス貯蔵回路１２０は、欠陥メモリセルブロックと関連した行アドレスを格納するように構成されていて、このような機能は、例えば、レーザーヒューズ、電気ヒューズまたはＥＥＰＲＯＭセルを利用して容易に実現することができる。アドレス貯蔵回路１２０は入力行アドレスＲＡに応答してリダンダンシー信号ＲＥＤ１６−ＲＥＤ１を出力する。例えば、入力行アドレスが欠陥メモリセルブロックを指定するためのものであれば、入力行アドレスに対応するリダンダンシー信号が活性化される。
【００３３】
ここで、アドレス貯蔵回路１２０の一例が大韓民国特許公開公報第１９９６−０３０２５５号に“不揮発性半導体メモリの行リダンダンシー”というタイトルで開示されており、この開示内容はレファレンスにより本明細書に取り込まれる。
【００３４】
ディセーブル回路１４０はアドレス貯蔵回路１２０から出力されるリダンダンシー信号／ＲＥＤ１６−／ＲＥＤ１に応答してディセーブル信号／ＲＰＤｄｉｓを発生する。例えば、リダンダンシー信号／ＲＥＤ［１６：１］のうちいずれか一つが活性化されれば、ディセーブル回路１４０はディセーブル信号／ＲＰＤｄｉｓを活性化させる。行プリデコーダ１６０は、行アドレスＲＡをデコーディングして、デコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉを出力する。そのように出力された信号Ｐｉ、Ｑｉ、Ｒｉは、先の説明のように、各行デコーダ回路ＲＤ１−ＲＤ１０２４に伝達される。ディセーブル信号／ＲＰＤｄｉｓが活性化される時に、行プリデコーダ回路１６０から出力されるデコーディングされた信号Ｐｉ、ＱｉまたはＲｉは、入力行アドレスに関係なしに、全部非活性化状態となる。すなわち、現在入力された行アドレスに対応するメモリセルブロックＭＣＢｉは選択されない。代わりに、代替されたメモリセルブロックＭ／ＲＣＢｉが対応するリダンダンシー信号によって選択される。
【００３５】
本発明の望ましい実施形態による不揮発性半導体メモリ装置において、メモリセルアレイは複数のメモリセルブロックで構成される。メモリセルブロックのうちのいくつかのブロックは通常のメモリセルとして使用されるか、又は、欠陥メモリセルブロックを代替するために使用されるように、用途が選択的に割り当てられる。そのように割り当てられたメモリセルブロックは、例えば、欠陥メモリセルブロックを代替するために、最上位アドレスから逆順で順に選択されうる。これは不良ブロックを有するメモリ装置が最初に使用される時に、使用者が別途のアドレスマッピングを実行しなくてもよいことを意味する。さらに、メモリブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６のうち代替のために使用されないブロックは通常のメモリブロックで使用されることができる。
【００３６】
図５は図２に示した行プリデコーダ回路１６０の望ましい実施形態である。図５を参照すれば、行プリデコーダ回路１６０は三つのデコーディングブロックで構成される。第１デコーディングブロックは行アドレス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ１４をデコーディングしてデコーディング信号Ｐ１〜Ｐ８を出力し、８個のＮＡＮＤゲート２２３−２２４とそれらのＮＡＮＤゲートに各々対応する８個のインバーター２２５−２２６で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように行アドレス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ１４に連結されている。第２デコーディングブロックは行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１７、／Ａ１７をデコーディングしてデコーディング信号Ｑ１〜Ｑ８を出力し、８個のＮＡＮＤゲート２２７−２２８とそれらのＮＡＮＤゲートに各々対応する８個のインバーター２２９−２３０で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように、行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１７、／Ａ１７に連結され、ディセーブル信号／ＲＰＤｄｉｓが各ＮＡＮＤゲートに印加される。このような回路構成において、デコーディング信号Ｑ１−Ｑ８はディセーブル信号／ＲＰＤｄｉｓがハイレベルである時に、行アドレス信号に従って選択的に活性化される一方、ディセーブル信号／ＲＰＤｄｉｓがローレベルである時に、行アドレス信号に関係なしに、全部非活性化される。第３デコーディングブロックは行アドレス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２１、／Ａ２１をデコーディングしてデコーディング信号Ｒ１−Ｒ１６を出力し、１６個のＮＡＮＤゲート２３１−２３２と前記ＮＡＮＤゲートに各々対応する１６個のインバーター２３２−２３４で構成される。各ＮＡＮＤゲートは３つの入力信号を受け入れるように、行アドレス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２１、／Ａ２１に連結されている。
【００３７】
図６は図２に示したディセーブル回路の望ましい実施形態である。図６を参照すれば、ディセーブル回路１４０は４つのＮＡＮＤゲート２３５、２３６、２３７、２３８とＮＯＲゲート２３９で構成される。ＮＡＮＤゲート２３５にはリダンダンシー信号／ＲＥＤ１−ＲＥＤ４が印加され、ＮＡＮＤゲート２３６にはリダンダンシー信号／ＲＥＤ５−／ＲＥＤ８が印加される。ＮＡＮＤゲート２３７にはリダンダンシー信号／ＲＥＤ９−／ＲＥＤ１２が印加され、ＮＡＮＤゲート２３８にはリダンダンシー信号／ＲＥＤ１３−／ＲＥＤ１６が印加される。ＮＡＮＤゲート２３５、２３６、２３７、２３８の出力信号はＮＯＲゲート２３９に印加される。リダンダンシー信号のうちいずれか一つがローに活性化されれば、ディセーブル信号／ＲＰＤｄｉｓがローに活性化される。これは行プリデコーダ回路１６０のデコーディング信号Ｑｉがローレベルになるようにする。
【００３８】
図７は本発明の望ましい実施形態による不揮発性半導体メモリ装置の読み出し動作を説明するための動作タイミング図である。本発明の望ましい実施形態による不揮発性半導体メモリ装置１００はＮＡＮＤフラッシュメモリ装置であり、このようなメモリ装置は電気的に消去及びプログラム可能であり、外部から入力されたコマンドとアドレスによって読み出し／書き込み動作を実行する。本発明の望ましい実施形態による不揮発性半導体メモリ装置の読み出し動作が参照図面に基づいて以下詳細に説明される。説明の便宜上、メモリセルブロックＭＣＢ１が欠陥メモリセルブロックと仮定すれば、欠陥メモリセルブロックに対応する行アドレス情報はよく知られた方式によりアドレス貯蔵回路１２０に格納されることは、この分野の通常の知識を持つ者に自明である。
【００３９】
本発明の望ましい実施形態によるＮＡＮＤフラッシュメモリ装置の読み出し動作を実行するためには、図７に示したように、読み出しコマンド“００ｈ”が入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入力される。その次に、制御信号／ＷＥに同期してアドレス信号Ａ０−Ａ７、Ａ８−Ａ１５及びＡ１６−Ａ２１が３回にわたって入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入力される。よく知られたように、第１サイクルで入力されるアドレスＡ０−Ａ７は列アドレスであり、第２、そして第３サイクルで入力されるアドレスＡ８−Ａ２１は行アドレスである。ここで、入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであれば、メモリセルブロックＭＣＢ１は選択されず、メモリセルブロックＭ／ＲＣＭ１が選択される。さらに具体的に説明すれば、次の通りである。
【００４０】
アドレス信号Ａ０−Ａ２１が全部入力されれば、行プリデコーダ回路１６０は入力された行アドレス信号Ａ１２−Ａ２１をデコーディングしてデコーディング信号Ｐｉ、Ｑｉ、Ｒｉを出力する。入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであるので、図７に示したように、デコーディング信号Ｐ１、Ｑ２、Ｒ１のみがハイで活性化される。これと同時に、アドレス貯蔵回路１２０は行アドレスＡ１２−Ａ２１が欠陥メモリセルブロックを指定するためのアドレスであるか否かを判別する。入力された行アドレスがメモリセルブロックＭＣＢ１を指定するためのアドレスであるので、アドレス貯蔵回路１２０はリダンダンシー信号／ＲＥＤ１をローに活性化させる。ディセーブル信号／ＲＰＤｉｄｓはリダンダンシー信号／ＲＥＤ１によって活性化され、その結果、ハイレベルに活性化されたデコーディング信号Ｑ１はディセーブル信号／ＲＰＤｄｉｓによってローレベルになる。メモリセルブロックＭＣＢ１に対応する行デコーダ回路ＲＤ１はデコーディング信号Ｑ１がローレベルになることによって非活性化される。すなわち、行デコーダ回路ＲＤ１内の高電圧スイッチ２１６が動作しない。
【００４１】
一方、リダンダンシー信号／ＲＥＤ１が活性化されることによって、メモリセルブロックＭ／ＲＣＢ１に対応する行デコーダ回路ＲＤ１０２４は、対応するデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、活性化されたリダンダンシー信号／ＲＥＤ１に応答して動作する。すなわち、行デコーダ回路ＲＤ１０４内のＮＡＮＤゲート２０２の出力信号は、対応するデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、リダンダンシー信号／ＲＥＤ１によってハイに活性化される。これは高電圧スイッチ２０５を動作させ、その結果、リダンダントセルブロックとしてメモリセルブロックＭ／ＲＣＢ１が選択される。以後、選択されたメモリセルブロックでデータを感知する動作はこの分野でよく知られているので、それに対する説明は省略する。
【００４２】
本発明の望ましい実施形態において、メモリセルアレイの欠陥メモリセルブロックを示す行アドレス情報がアドレス貯蔵回路１２０に格納される。この時に、欠陥メモリセルブロックを代替するように指定されたメモリセルブロックの最上位アドレスから逆順で順に選択されるように行アドレス情報がアドレス貯蔵回路１２０に格納される。このような方式で、欠陥メモリセルブロックを指定されたメモリセルブロックＭ／ＲＣＢｉによって代替することによって、別途の不良ブロック情報が欠陥メモリセルブロックに格納される必要がない。結果的に、使用者は、欠陥メモリセルブロックに対する別途のアドレスマッピングなしに、最下位アドレスから欠陥メモリセルブロックの数を引いたアドレスに該当する無欠陥メモリセルブロックを順に使用することができる。
【００４３】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って明らかにしたが、これは本発明の例示的な説明に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能なことはもちろんである。例えば、メモリセルアレイにリダンダント専用メモリブロックを提供し、そのようリダンダント専用メモリブロックをよく知られたリダンダンシー方式によって使用してもよい。これと共に、メモリセルブロックまたはリダンダントセルブロックで使用されるメモリセルブロックを指定する方式が使用されうる。
【００４４】
【発明の効果】
本発明によれば、別途の不良ブロックマッピングが必要ないメモリ装置を実現することによって、使用者に毎度にわたって不良ブロックマッピングを強いることを防止することができる。
【図面の簡単な説明】
【図１】一般的な不半導体メモリ装置のアレイ構造を示すブロック図である。
【図２】本発明による不半導体メモリ装置のブロック図である。
【図３】リダンダントメモリブロックで使用されるメモリブロックに対応する図２に示した行デコーダの望ましい実施形態を示す図である。
【図４】メインメモリブロックで使用されるメモリブロックに対応する図２に示した行デコーダの望ましい実施形態を示す図である。
【図５】図２に示した行プリデコーダの望ましい実施形態を示す図である。
【図６】図２に示した行プリデコーダディセーブル回路の望ましい実施形態を示す図である。
【図７】本発明による不半導体メモリ装置のバドブロックマッピング動作を説明するための動作タイミング図である。
【符号の説明】
１００ 不揮発性半導体メモリ装置。
１２０ アドレス貯蔵回路
１４０ ディセーブル回路
１６０ 行プリデコーダ回路
Claims (10)
- 複数のメモリセルブロックを有する不揮発性メモリ装置において、
第１データを格納する第１メモリセルブロックと、
第２データを格納する第２メモリセルブロックと、
行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生するデコーディング信号発生回路と、
前記行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、
前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する第１行デコーダ回路と、
前記デコーディング信号に応答して前記第２メモリセルブロックを選択する第２行デコーダ回路と、
前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路とを含み、
前記第２メモリセルブロックが欠陥メモリセルブロックであることを前記行アドレスが示す時に、前記ディセーブル回路は前記ディセーブル信号を発生し、前記第１メモリブロックは活性化される一方、前記第２メモリセルブロックは非活性化され、前記第１メモリセルブロックは最上位アドレスから前記欠陥メモリセルブロックを代替し、代替されたブロックを除いた前記第１メモリセルブロックの他のブロックは、欠陥メモリセルブロックを代替するための予備メモリセルブロックとして割り当てられないで、データ情報を格納するための通常のメモリセルブロックとして使用されることを特徴とする不揮発性メモリ装置。 - ＮＡＮＤフラッシュメモリ装置として構成されていることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記第１行デコーダ回路は、
前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、
前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、
前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、
前記第１メモリセルブロック選択信号が入力される第１スイッチブロックとをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。 - 前記第２行デコーダ回路は、
前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、
前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、
前記第２高電圧発生器イネーブル信号が入力される第２メモリセルブロック選択信号を発生する第２高電圧発生器と、
前記第２メモリセルブロック選択信号が入力され、第２スイッチブロックとをさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。 - 複数の第１メモリセルブロックと複数の第２メモリセルブロックを含むアレイと、
行アドレスに応答してリダンダンシー信号を発生するアドレス貯蔵回路と、
前記リダンダンシー信号に応答してディセーブル信号を発生するディセーブル回路と、
前記行アドレスに従って前記第１メモリセルブロックまたは前記第２メモリセルブロックを選択するためのデコーディング信号を発生する行プリデコーダ回路と、
前記デコーディング信号と前記リダンダンシー信号に応答して前記第１メモリセルブロックを選択する複数の第１行デコーダと、
前記デコーディング信号に応答して前記第２メモリセルブロックを選択する複数の第２行デコーダとを含み、
前記第１メモリセルブロックは最上位アドレスから逆順で前記第２メモリセルブロック内の欠陥メモリセルブロックを代替し、代替されたブロックを除いた前記第１メモリセルブロックの他のブロックは、欠陥メモリセルブロックを代替するための予備メモリセルブロックとして割り当てられないで、データ情報を格納するための通常のメモリセルブロックとして使用されることを特徴とする不揮発性メモリ装置。 - 前記アドレス貯蔵回路は、前記第１メモリセルブロックを逆順で選択するように前記リダンダンシー信号を発生することを特徴とする請求項５に記載の不揮発性メモリ装置。
- 前記第１行デコーダ各々は前記第１メモリセルブロックに各々対応することを特徴とする請求項５に記載の不揮発性メモリ装置。
- 前記第１行デコーダ各々は、
前記デコーディング信号が入力され、第１出力信号を発生する第１検出回路と、
前記第１出力信号と前記リダンダンシー信号が入力され、第１高電圧発生器イネーブル信号を発生する第２検出回路と、
前記第１高電圧発生器イネーブル信号が入力され、第１メモリセルブロック選択信号を発生する第１高電圧発生器と、
前記第１メモリセルブロック選択信号が入力される第１スイッチブロックとを含むことを特徴とする請求項７に記載の不揮発性メモリ装置。 - 前記第２行デコーダ各々は前記第２メモリセルブロックに各々対応することを特徴とする請求項５に記載の不揮発性メモリ装置。
- 前記第２行デコーダ各々は、
前記デコーディング信号が入力され、第２出力信号を発生する第３検出回路と、
前記第２出力信号が入力され、第２高電圧発生器イネーブル信号を発生する第４検出回路と、
前記第２高電圧発生器イネーブル信号が入力され、第２メモリセルブロック選択信号を発生する第２高電圧発生器と、
前記第２メモリセルブロック選択信号が入力される第２スイッチブロックとを含むことを特徴とする請求項９に記載の不揮発性メモリ装置。
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