JP2003272397A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】フレキシブルリダンダンシースキームを有する
半導体メモリ装置を提供する。 【解決手段】本発明による半導体メモリ装置は、第１メ
モリセルブロックと第２メモリセルブロックで構成され
るメモリセルアレイを含む。前記第１メモリセルブロッ
クは前記第２メモリセルブロックのうち少なくとも一つ
の欠陥メモリセルブロックを代替するように割り当てら
れる。ブロック選択回路は前記第２メモリセルブロック
のうち一つまたはそれより多いメモリセルブロックに欠
陥が生じる時に、前記欠陥メモリセルブロックを前記第
１メモリセルブロックに代替する。前記ブロック選択回
路は欠陥メモリセルブロックが第１メモリセルブロック
によって代替される時に、最上位アドレスに対応する第
１メモリセルブロックから逆順で代替されるように、前
記第１メモリセルブロックを選択する。前記ブロック選
択回路は前記第１メモリセルブロックのうち前記代替さ
れたメモリセルブロックを除いた第１メモリセルブロッ
クが正常のメモリセルブロックとして使用されるように
する。
半導体メモリ装置を提供する。 【解決手段】本発明による半導体メモリ装置は、第１メ
モリセルブロックと第２メモリセルブロックで構成され
るメモリセルアレイを含む。前記第１メモリセルブロッ
クは前記第２メモリセルブロックのうち少なくとも一つ
の欠陥メモリセルブロックを代替するように割り当てら
れる。ブロック選択回路は前記第２メモリセルブロック
のうち一つまたはそれより多いメモリセルブロックに欠
陥が生じる時に、前記欠陥メモリセルブロックを前記第
１メモリセルブロックに代替する。前記ブロック選択回
路は欠陥メモリセルブロックが第１メモリセルブロック
によって代替される時に、最上位アドレスに対応する第
１メモリセルブロックから逆順で代替されるように、前
記第１メモリセルブロックを選択する。前記ブロック選
択回路は前記第１メモリセルブロックのうち前記代替さ
れたメモリセルブロックを除いた第１メモリセルブロッ
クが正常のメモリセルブロックとして使用されるように
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、さらに具体的には、欠陥領域を代
替するために必要なリダンダンシー構造を有する半導体
メモリ装置に関するものである。
に関するものであり、さらに具体的には、欠陥領域を代
替するために必要なリダンダンシー構造を有する半導体
メモリ装置に関するものである。
【０００２】
【従来の技術】一般的に、半導体素子の小型化及び高集
積化は製造工程において、様々な問題点を伴うので、収
率の低下をもたらしうる。特に、メモリ素子において、
メモリセルの欠陥による収率の低下が大きな問題点とな
っている。このような問題点を解決するための方法とし
て、リダンダントセルが広く採用されている。すなわ
ち、欠陥があるメモリセルを余分に形成したリダンダン
トセルによって代替することによって、欠陥を除去して
収率を向上させる方法がそれである。
積化は製造工程において、様々な問題点を伴うので、収
率の低下をもたらしうる。特に、メモリ素子において、
メモリセルの欠陥による収率の低下が大きな問題点とな
っている。このような問題点を解決するための方法とし
て、リダンダントセルが広く採用されている。すなわ
ち、欠陥があるメモリセルを余分に形成したリダンダン
トセルによって代替することによって、欠陥を除去して
収率を向上させる方法がそれである。
【０００３】これと共に、許容可能な欠陥セルの個数を
スペックに明示し、この範囲内では、一部セルアレイに
欠陥があっても使用が可能なメモリもある。例えば、Ｎ
ＡＮＤフラッシュメモリ装置は、ＤＲＡＭやＳＲＡＭの
ようなメモリと異なり、一部セルアレイに欠陥があって
も、使用が可能なメモリである。リダンダンシー構造を
有する不揮発性半導体メモリ装置のアレイ構造を示すブ
ロック図が図１に示されている。図１を参照すれば、メ
モリセルアレイはメインセル領域（ｍａｉｎｃｅｌｌ
ａｒｅａ）１０とリダンダントセル領域（ｒｅｄｕｎｄ
ａｎｔ ｃｅｌｌ ａｒｅａ）２０に区分される。例え
ば、メモリセル領域１０は１０２４個のメモリセルブロ
ックを含み、リダンダントセル領域２０は１６個のリダ
ンダントセルブロックを含む。各リダンダントセルブロ
ックは各メモリセルブロックと同一に構成される。各メ
モリブロックの行を制御するように対応する行デコーダ
が配置され、各リダンダンシーセルブロックのリダンダ
ント行を制御するように対応するリダンダントデコーダ
が配置されている。
スペックに明示し、この範囲内では、一部セルアレイに
欠陥があっても使用が可能なメモリもある。例えば、Ｎ
ＡＮＤフラッシュメモリ装置は、ＤＲＡＭやＳＲＡＭの
ようなメモリと異なり、一部セルアレイに欠陥があって
も、使用が可能なメモリである。リダンダンシー構造を
有する不揮発性半導体メモリ装置のアレイ構造を示すブ
ロック図が図１に示されている。図１を参照すれば、メ
モリセルアレイはメインセル領域（ｍａｉｎｃｅｌｌ
ａｒｅａ）１０とリダンダントセル領域（ｒｅｄｕｎｄ
ａｎｔ ｃｅｌｌ ａｒｅａ）２０に区分される。例え
ば、メモリセル領域１０は１０２４個のメモリセルブロ
ックを含み、リダンダントセル領域２０は１６個のリダ
ンダントセルブロックを含む。各リダンダントセルブロ
ックは各メモリセルブロックと同一に構成される。各メ
モリブロックの行を制御するように対応する行デコーダ
が配置され、各リダンダンシーセルブロックのリダンダ
ント行を制御するように対応するリダンダントデコーダ
が配置されている。
【０００４】先の説明のように、ＮＡＮＤフラッシュメ
モリ装置は欠陥があるメインセルブロック（欠陥セルブ
ロックまたは不良ブロック（ｂａｄ ｂｌｏｃｋ））が
存在しても、使用が可能である。すなわち、不良ブロッ
クの数がリダンダントセルブロックの数を超えてもＮＡ
ＮＤフラッシュメモリ装置は使用可能である。例えば、
すべてのリダンダントセルブロックが代替のために使わ
れた状態で、Ｋ番目のメインセルブロックがバドブロッ
クに判別されれば、使用者に不良ブロックがどこにある
かが分かるように、不良ブロックの特定アドレスに該当
するメモリセル領域にＫ番目のメインセルブロックが不
良ブロックであることを示すデータが書き込まれる。そ
のような不良ブロックの情報を利用して、使用者は不良
ブロックが今後、メモリセルブロックとして使用されな
いように、メモリ装置のアドレス体系を再びマッピング
すべきである。
モリ装置は欠陥があるメインセルブロック（欠陥セルブ
ロックまたは不良ブロック（ｂａｄ ｂｌｏｃｋ））が
存在しても、使用が可能である。すなわち、不良ブロッ
クの数がリダンダントセルブロックの数を超えてもＮＡ
ＮＤフラッシュメモリ装置は使用可能である。例えば、
すべてのリダンダントセルブロックが代替のために使わ
れた状態で、Ｋ番目のメインセルブロックがバドブロッ
クに判別されれば、使用者に不良ブロックがどこにある
かが分かるように、不良ブロックの特定アドレスに該当
するメモリセル領域にＫ番目のメインセルブロックが不
良ブロックであることを示すデータが書き込まれる。そ
のような不良ブロックの情報を利用して、使用者は不良
ブロックが今後、メモリセルブロックとして使用されな
いように、メモリ装置のアドレス体系を再びマッピング
すべきである。
【０００５】
【発明が解決しようとする課題】本発明の目的は、自動
で不良ブロックをマッピングする機能を有する半導体メ
モリ装置に関するものである。
で不良ブロックをマッピングする機能を有する半導体メ
モリ装置に関するものである。
【０００６】本発明の他の目的は、リダンダントメモリ
ブロックのうち代替に使用されないメモリブロックが通
常のメモリブロックとして使用されるようにするリダン
ダンシー構造を有する半導体メモリ装置を提供すること
である。
ブロックのうち代替に使用されないメモリブロックが通
常のメモリブロックとして使用されるようにするリダン
ダンシー構造を有する半導体メモリ装置を提供すること
である。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の特徴によると、不揮発性メモリ装置は、
複数のメモリセルをそれぞれ有する複数の第１メモリセ
ルブロックと、複数のメモリセルをそれぞれ有し、１以
上の欠陥メモリセルブロックを含みうる複数の第２メモ
リセルブロックと、前記欠陥メモリセルブロックを前記
第１メモリセルブロックに代替するブロック選択回路と
を含み、前記第１メモリセルブロックは最上位アドレス
から前記欠陥メモリセルブロックを代替する。
めに、本発明の特徴によると、不揮発性メモリ装置は、
複数のメモリセルをそれぞれ有する複数の第１メモリセ
ルブロックと、複数のメモリセルをそれぞれ有し、１以
上の欠陥メモリセルブロックを含みうる複数の第２メモ
リセルブロックと、前記欠陥メモリセルブロックを前記
第１メモリセルブロックに代替するブロック選択回路と
を含み、前記第１メモリセルブロックは最上位アドレス
から前記欠陥メモリセルブロックを代替する。
【０００８】望ましい実施形態によると、前記メモリ装
置はＮＡＮＤフラッシュメモリ装置として構成されう
る。
置はＮＡＮＤフラッシュメモリ装置として構成されう
る。
【０００９】望ましい実施形態によると、代替されたブ
ロックを除いた第１メモリセルブロックは通常メモリセ
ルブロックで使用される。
ロックを除いた第１メモリセルブロックは通常メモリセ
ルブロックで使用される。
【００１０】望ましい実施形態によると、 前記ブロッ
ク選択回路は前記欠陥メモリセルブロックを選択するた
めのアドレス情報を格納する。
ク選択回路は前記欠陥メモリセルブロックを選択するた
めのアドレス情報を格納する。
【００１１】望ましい実施形態によると、前記ブロック
選択回路はリダンダンシー信号を発生する。
選択回路はリダンダンシー信号を発生する。
【００１２】望ましい形態によると、前記リダンダンシ
ー信号が入力されてディセーブル信号を発生するディセ
ーブル回路をさらに含む。
ー信号が入力されてディセーブル信号を発生するディセ
ーブル回路をさらに含む。
【００１３】本発明の他の特徴によると、複数のメモリ
セルブロックを有する揮発性メモリ装置は、第１データ
を格納する第１メモリセルブロックと、第２データを格
納する第２メモリブロックと、行アドレスに従って前記
第１メモリセルブロックまたは前記第２メモリセルブロ
ックを選択するためのデコーディング信号を発生するデ
コーディング信号発生回路と、前記行アドレスに応答し
てリダンダンシー信号を発生するアドレス貯蔵回路と、
前記デコーディング信号と前記リダンダンシー信号に応
答して前記第１メモリセルブロックを選択する第１行デ
コーダ回路と、前記デコーディング信号に応答して前記
第２メモリセルブロックを選択する第２行デコーダ回路
と、前記リダンダンシー信号に応答してディセーブル信
号を発生するディセーブル回路とを含み、前記第１メモ
リセルブロックが欠陥メモリセルブロックであることを
前記行アドレスが示す時に、前記ディセーブル回路は前
記ディセーブル信号を発生し、前記第２メモリブロック
は活性化される一方、前記第１メモリセルブロックは非
活性化される。
セルブロックを有する揮発性メモリ装置は、第１データ
を格納する第１メモリセルブロックと、第２データを格
納する第２メモリブロックと、行アドレスに従って前記
第１メモリセルブロックまたは前記第２メモリセルブロ
ックを選択するためのデコーディング信号を発生するデ
コーディング信号発生回路と、前記行アドレスに応答し
てリダンダンシー信号を発生するアドレス貯蔵回路と、
前記デコーディング信号と前記リダンダンシー信号に応
答して前記第１メモリセルブロックを選択する第１行デ
コーダ回路と、前記デコーディング信号に応答して前記
第２メモリセルブロックを選択する第２行デコーダ回路
と、前記リダンダンシー信号に応答してディセーブル信
号を発生するディセーブル回路とを含み、前記第１メモ
リセルブロックが欠陥メモリセルブロックであることを
前記行アドレスが示す時に、前記ディセーブル回路は前
記ディセーブル信号を発生し、前記第２メモリブロック
は活性化される一方、前記第１メモリセルブロックは非
活性化される。
【００１４】望ましい実施形態によると、前記メモリ装
置はＮＡＮＤフラッシュメモリ装置として構成されう
る。
置はＮＡＮＤフラッシュメモリ装置として構成されう
る。
【００１５】望ましい実施形態によると、前記第１デコ
ーディング回路は、前記デコーディング信号が入力さ
れ、第１出力信号を発生する第１検出回路と、前記第１
出力信号と前記リダンダンシー信号が入力され、第１高
電圧発生器イネーブル信号を発生する第２検出回路と、
前記第１高電圧発生器イネーブル信号が入力され、第１
メモリセルブロック選択信号を発生する第１高電圧発生
器と、前記第１メモリセルブロック選択信号が入力さ
れ、第１スイッチブロックとをさらに含む。
ーディング回路は、前記デコーディング信号が入力さ
れ、第１出力信号を発生する第１検出回路と、前記第１
出力信号と前記リダンダンシー信号が入力され、第１高
電圧発生器イネーブル信号を発生する第２検出回路と、
前記第１高電圧発生器イネーブル信号が入力され、第１
メモリセルブロック選択信号を発生する第１高電圧発生
器と、前記第１メモリセルブロック選択信号が入力さ
れ、第１スイッチブロックとをさらに含む。
【００１６】望ましい実施形態によると、前記第２デコ
ーディング回路は、前記デコーディング信号が入力さ
れ、第２出力信号を発生する第３検出回路と、前記第２
出力信号が入力され、第２高電圧発生器イネーブル信号
を発生する第４検出回路と、前記第２高電圧発生器イネ
ーブル信号が入力され、第２メモリセルブロック選択信
号を発生する第２高電圧発生器と、前記第２メモリセル
ブロック選択信号が入力され、第２スイッチブロックと
をさらに含む。
ーディング回路は、前記デコーディング信号が入力さ
れ、第２出力信号を発生する第３検出回路と、前記第２
出力信号が入力され、第２高電圧発生器イネーブル信号
を発生する第４検出回路と、前記第２高電圧発生器イネ
ーブル信号が入力され、第２メモリセルブロック選択信
号を発生する第２高電圧発生器と、前記第２メモリセル
ブロック選択信号が入力され、第２スイッチブロックと
をさらに含む。
【００１７】本発明のまた他の特徴によると、不揮発性
メモリ装置は、複数の第１メモリセルブロックと複数の
第２メモリセルブロックを含むアレイと、行アドレスに
応答してリダンダンシー信号を発生するアドレス貯蔵回
路と、前記リダンダンシー信号に応答してディセーブル
信号を発生するディセーブル回路と、前記行アドレスに
従って前記第１メモリセルブロックまたは前記第２メモ
リセルブロックを選択するためのデコーディング信号を
発生する行プリデコーダ回路と、前記デコーディング信
号と前記リダンダンシー信号に応答して前記第１メモリ
セルブロックを選択する複数の第１行デコーダと、前記
デコーディング信号に応答して前記第２メモリセルブロ
ックを選択する複数の第２行デコーダとを含み、前記第
１メモリセルブロックは最上位アドレスから逆順で前記
第１メモリセルブロック内の欠陥メモリセルブロックを
代替する。
メモリ装置は、複数の第１メモリセルブロックと複数の
第２メモリセルブロックを含むアレイと、行アドレスに
応答してリダンダンシー信号を発生するアドレス貯蔵回
路と、前記リダンダンシー信号に応答してディセーブル
信号を発生するディセーブル回路と、前記行アドレスに
従って前記第１メモリセルブロックまたは前記第２メモ
リセルブロックを選択するためのデコーディング信号を
発生する行プリデコーダ回路と、前記デコーディング信
号と前記リダンダンシー信号に応答して前記第１メモリ
セルブロックを選択する複数の第１行デコーダと、前記
デコーディング信号に応答して前記第２メモリセルブロ
ックを選択する複数の第２行デコーダとを含み、前記第
１メモリセルブロックは最上位アドレスから逆順で前記
第１メモリセルブロック内の欠陥メモリセルブロックを
代替する。
【００１８】望ましい実施形態によると、前記欠陥メモ
リセルブロックに代替されない第１メモリセルブロック
は通常メモリセルブロックで使用される。
リセルブロックに代替されない第１メモリセルブロック
は通常メモリセルブロックで使用される。
【００１９】望ましい実施形態によると、前記アドレス
貯蔵回路は前記第１メモリセルブロックを逆順で選択す
るために前記リダンダンシー信号を発生する。
貯蔵回路は前記第１メモリセルブロックを逆順で選択す
るために前記リダンダンシー信号を発生する。
【００２０】望ましい実施形態によると、前記第１行デ
コーダ各々は前記第１メモリセルブロックに各々対応す
る。
コーダ各々は前記第１メモリセルブロックに各々対応す
る。
【００２１】望ましい実施形態によると、前記第１行デ
コーダ各々は、前記デコーディング信号が入力され、第
１出力信号を発生する第１検出回路と、前記第１出力信
号と前記リダンダンシー信号が入力され、第１高電圧発
生器イネーブル信号を発生する第２検出回路と、前記第
１高電圧発生器イネーブル信号が入力され、第１メモリ
セルブロック選択信号を発生する第１高電圧発生器と、
前記第１メモリセルブロック選択信号が入力され、第１
スイッチブロックとを含む。
コーダ各々は、前記デコーディング信号が入力され、第
１出力信号を発生する第１検出回路と、前記第１出力信
号と前記リダンダンシー信号が入力され、第１高電圧発
生器イネーブル信号を発生する第２検出回路と、前記第
１高電圧発生器イネーブル信号が入力され、第１メモリ
セルブロック選択信号を発生する第１高電圧発生器と、
前記第１メモリセルブロック選択信号が入力され、第１
スイッチブロックとを含む。
【００２２】望ましい実施形態によると、前記第２行デ
コーダ各々は前記第２メモリセルブロックに各々対応す
る。
コーダ各々は前記第２メモリセルブロックに各々対応す
る。
【００２３】望ましい実施形態によると、前記第２行デ
コーダ各々は、前記デコーディング信号が入力され、第
２出力信号を発生する第３検出回路と、前記第２出力信
号が入力され、第２高電圧発生器イネーブル信号を発生
する第４検出回路と、前記第２高電圧発生器イネーブル
信号が入力され、第２メモリセルブロック選択信号を発
生する第２高電圧発生器と、前記第２メモリセルブロッ
ク選択信号が入力され、第２スイッチブロックとを含
む。
コーダ各々は、前記デコーディング信号が入力され、第
２出力信号を発生する第３検出回路と、前記第２出力信
号が入力され、第２高電圧発生器イネーブル信号を発生
する第４検出回路と、前記第２高電圧発生器イネーブル
信号が入力され、第２メモリセルブロック選択信号を発
生する第２高電圧発生器と、前記第２メモリセルブロッ
ク選択信号が入力され、第２スイッチブロックとを含
む。
【００２４】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。
発明の望ましい実施形態を詳細に説明する。
【００２５】図２は本発明の望ましい実施形態による不
揮発性半導体メモリ装置を示すブロック図である。図３
はメモリセルブロックＭ／ＲＣＭ１−Ｍ／ＲＣＢ１６に
各々対応する行デコーダ回路ＲＤ１−ＲＤ１００８のう
ち一つを示す図面である。
揮発性半導体メモリ装置を示すブロック図である。図３
はメモリセルブロックＭ／ＲＣＭ１−Ｍ／ＲＣＢ１６に
各々対応する行デコーダ回路ＲＤ１−ＲＤ１００８のう
ち一つを示す図面である。
【００２６】先ず、図２を参照すれば、本発明の望まし
い実施形態による不揮発性半導体メモリ装置１００は、
データ情報を格納するためのメモリセルアレイを含む、
このアレイは複数のメモリセルブロックで構成される。
メモリセルブロックのうちのいくつかは、別途の不良ブ
ロックの情報を格納せず、メインセルブロックまたはリ
ダンダントセルブロックとして動作するように定義され
る。すなわち、本発明の望ましい実施形態による不揮発
性半導体メモリ装置１００は、自動マッピング機能を有
し、そのような機能によれば、アドレス体系のマッピン
グのために、別途の読み出し動作が実行される必要がな
い。これを以下で詳細に説明する。
い実施形態による不揮発性半導体メモリ装置１００は、
データ情報を格納するためのメモリセルアレイを含む、
このアレイは複数のメモリセルブロックで構成される。
メモリセルブロックのうちのいくつかは、別途の不良ブ
ロックの情報を格納せず、メインセルブロックまたはリ
ダンダントセルブロックとして動作するように定義され
る。すなわち、本発明の望ましい実施形態による不揮発
性半導体メモリ装置１００は、自動マッピング機能を有
し、そのような機能によれば、アドレス体系のマッピン
グのために、別途の読み出し動作が実行される必要がな
い。これを以下で詳細に説明する。
【００２７】図２に示したように、メモリセルブロック
ＭＣＢ１−ＭＣＢ１００８はメイン（または通常の）セ
ルブロックを構成し、残りのメモリセルブロックＭ／Ｒ
ＣＢ１−Ｍ／ＲＣＢ１６はリダンダントセルブロックと
して使用されるように構成される。メモリセルブロック
Ｍ／ＲＣＢ１−Ｍ／ＲＣＢ１６は対応するリダンダンシ
ー信号／ＲＥＤ１−／ＲＥＤ１６に従って通常のセルブ
ロックとして、または欠陥メモリセルブロックを代替す
るためのリダンダントセルブロックとして使用される。
リダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６は最上位
アドレスに対応するメモリセルブロックから逆順に活性
化される。例えば、第１メモリセルブロックＭＣＢ１が
不良ブロックである場合には、メモリセルブロックＭ／
ＲＣＢ１が不良ブロックＭＣＢ１を代替するように、対
応するリダンダンシー信号／ＲＥＤ１が活性化される。
更に他のメモリセルブロックＭＣＢｋが不良ブロックと
して判断される場合には、メモリセルブロックＭ／ＲＣ
Ｂ２が不良ブロックＭＣＢｋを代替するように、対応す
るリダンダンシー信号／ＲＥＤ２が活性化される。
ＭＣＢ１−ＭＣＢ１００８はメイン（または通常の）セ
ルブロックを構成し、残りのメモリセルブロックＭ／Ｒ
ＣＢ１−Ｍ／ＲＣＢ１６はリダンダントセルブロックと
して使用されるように構成される。メモリセルブロック
Ｍ／ＲＣＢ１−Ｍ／ＲＣＢ１６は対応するリダンダンシ
ー信号／ＲＥＤ１−／ＲＥＤ１６に従って通常のセルブ
ロックとして、または欠陥メモリセルブロックを代替す
るためのリダンダントセルブロックとして使用される。
リダンダンシー信号／ＲＥＤ１−／ＲＥＤ１６は最上位
アドレスに対応するメモリセルブロックから逆順に活性
化される。例えば、第１メモリセルブロックＭＣＢ１が
不良ブロックである場合には、メモリセルブロックＭ／
ＲＣＢ１が不良ブロックＭＣＢ１を代替するように、対
応するリダンダンシー信号／ＲＥＤ１が活性化される。
更に他のメモリセルブロックＭＣＢｋが不良ブロックと
して判断される場合には、メモリセルブロックＭ／ＲＣ
Ｂ２が不良ブロックＭＣＢｋを代替するように、対応す
るリダンダンシー信号／ＲＥＤ２が活性化される。
【００２８】本発明の望ましい実施形態によれば、メモ
リセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６の数はメ
モリ装置のリダンダント容量と許容可能な欠陥メモリセ
ルブロックの数によって決める。そのように決められた
メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は、
常にリダンダントセルブロックに固定されるのではな
く、欠陥メモリセルブロックに代替されない時に、通常
のセルブロックとして使用される。
リセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６の数はメ
モリ装置のリダンダント容量と許容可能な欠陥メモリセ
ルブロックの数によって決める。そのように決められた
メモリセルブロックＭ／ＲＣＢ１−Ｍ／ＲＣＢ１６は、
常にリダンダントセルブロックに固定されるのではな
く、欠陥メモリセルブロックに代替されない時に、通常
のセルブロックとして使用される。
【００２９】メモリセルブロックＭ／ＲＣＢ１−Ｍ／Ｒ
ＣＢ１６各々は同一の構成を有する行デコーダ回路に連
結される。これらの行デコーダ回路は、図３を参照すれ
ば、ＮＡＮＤゲート２０１、２０２、インバーター２０
３、ＮＭＯＳトランジスタ２０４、２０６〜２１１及び
高電圧スイッチ２０５を含む。ＮＡＮＤゲート２０１に
はデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加さ
れ、ＮＡＮＤゲート２０２にはＮＡＮＤゲート２０１の
出力信号と対応するリダンダンシー信号／ＲＥＤｉが印
加される。高電圧スイッチ２０５はＮＡＮＤゲート２０
２の出力信号に応答してブロックワードラインＢＷＬに
各動作モードに必要な電圧を伝達する。ＮＭＯＳトラン
ジスタ２０６〜２１１で構成されるスイッチブロックは
ブロックワードラインＢＷＬに連結され、ストリング選
択ラインＳＳＬ、ワードラインＷＬ１６−ＷＬ１及び接
地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６−Ｓ１、Ｓ
Ｇを伝達する。ＮＭＯＳトランジスタ２０４はＳＳＬラ
インとＳＳＬＧＮＤノードとの間に連結され、インバー
ター２０３を通じて出力されるＮＡＮＤゲート２０２の
出力信号によって制御される。ＮＭＯＳトランジスタ２
０４は対応するメモリセルブロックが選択されない時
に、ストリング選択ラインＳＳＬを接地電圧に固定させ
る。
ＣＢ１６各々は同一の構成を有する行デコーダ回路に連
結される。これらの行デコーダ回路は、図３を参照すれ
ば、ＮＡＮＤゲート２０１、２０２、インバーター２０
３、ＮＭＯＳトランジスタ２０４、２０６〜２１１及び
高電圧スイッチ２０５を含む。ＮＡＮＤゲート２０１に
はデコーディングされた信号Ｐｉ、Ｑｉ、Ｒｉが印加さ
れ、ＮＡＮＤゲート２０２にはＮＡＮＤゲート２０１の
出力信号と対応するリダンダンシー信号／ＲＥＤｉが印
加される。高電圧スイッチ２０５はＮＡＮＤゲート２０
２の出力信号に応答してブロックワードラインＢＷＬに
各動作モードに必要な電圧を伝達する。ＮＭＯＳトラン
ジスタ２０６〜２１１で構成されるスイッチブロックは
ブロックワードラインＢＷＬに連結され、ストリング選
択ラインＳＳＬ、ワードラインＷＬ１６−ＷＬ１及び接
地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１６−Ｓ１、Ｓ
Ｇを伝達する。ＮＭＯＳトランジスタ２０４はＳＳＬラ
インとＳＳＬＧＮＤノードとの間に連結され、インバー
ター２０３を通じて出力されるＮＡＮＤゲート２０２の
出力信号によって制御される。ＮＭＯＳトランジスタ２
０４は対応するメモリセルブロックが選択されない時
に、ストリング選択ラインＳＳＬを接地電圧に固定させ
る。
【００３０】回路動作を説明すると、デコーディングさ
れた信号Ｐｉ、Ｑｉ、Ｒｉが全部ハイレベルであり、リ
ダンダンシー信号／ＲＥＤｉがハイレベルである時に、
高電圧スイッチ２０５に対して高電圧発生回路（図示せ
ず）から各動作モードに必要な高電圧が供給され、ＮＡ
ＮＤゲート２０２の出力に応答してその高電圧をブロッ
クワードラインＢＷＬに伝達する。リダンダンシー信号
／ＲＥＤｉがローレベルであれば、ＮＡＮＤゲート２０
１の出力信号に関係なしに、ＮＡＮＤゲート２０２の出
力信号はハイレベルになる。これは高電圧スイッチ２０
５を活性化させ、その結果、欠陥メモリセルブロックに
代えてメモリセルブロックＭ／ＲＣＢｉが選択される。
れた信号Ｐｉ、Ｑｉ、Ｒｉが全部ハイレベルであり、リ
ダンダンシー信号／ＲＥＤｉがハイレベルである時に、
高電圧スイッチ２０５に対して高電圧発生回路（図示せ
ず）から各動作モードに必要な高電圧が供給され、ＮＡ
ＮＤゲート２０２の出力に応答してその高電圧をブロッ
クワードラインＢＷＬに伝達する。リダンダンシー信号
／ＲＥＤｉがローレベルであれば、ＮＡＮＤゲート２０
１の出力信号に関係なしに、ＮＡＮＤゲート２０２の出
力信号はハイレベルになる。これは高電圧スイッチ２０
５を活性化させ、その結果、欠陥メモリセルブロックに
代えてメモリセルブロックＭ／ＲＣＢｉが選択される。
【００３１】メモリセルブロックＭＣＢ１−ＭＣＢ１０
０８各々は同一の構成を有する行デコーダ回路に連結さ
れ、図４に示したように、これらの行デコーダ回路は、
ＮＡＮＤゲート２１２、インバーター２１３、２１
４、ＮＭＯＳトランジスタ２１５、２１７−２２２及び
高電圧スイッチ２１６を含む。ここで、インバーター２
１３に代えて、例えば、１つの入力端子がＮＡＮＤゲー
ト２１２の出力に連結され、もう１つの入力端子が電源
電圧に連結されたＮＡＮＤゲートが使用されてもよい。
ＮＡＮＤゲート２１２にはデコーディングされた信号Ｐ
ｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２１２の出
力信号はインバーター２１３を通じて高電圧スイッチ２
１６に伝達される。高電圧スイッチ２１６はインバータ
ー２１３の出力信号に応答してブロックワードラインＢ
ＷＬに対して各動作モードに必要な電圧を伝達する。Ｎ
ＭＯＳトランジスタ２１７〜２２２で構成されるスイッ
チブロックはブロックワードラインＢＷＬに連結され、
ストリング選択ラインＳＳＬ、ワードラインＷＬ１６〜
ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１
６〜Ｓ１、ＧＳを伝達する。ＮＭＯＳトランジスタ２１
５はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結さ
れ、インバーター２１３、２１４を通じて出力されるＮ
ＡＮＤゲート２１２の出力信号によって制御される。Ｎ
ＭＯＳトランジスタ２１５は対応するメモリセルブロッ
クが選択されない時に、ストリング選択ラインＳＳＬを
接地電圧に固定させる。
０８各々は同一の構成を有する行デコーダ回路に連結さ
れ、図４に示したように、これらの行デコーダ回路は、
ＮＡＮＤゲート２１２、インバーター２１３、２１
４、ＮＭＯＳトランジスタ２１５、２１７−２２２及び
高電圧スイッチ２１６を含む。ここで、インバーター２
１３に代えて、例えば、１つの入力端子がＮＡＮＤゲー
ト２１２の出力に連結され、もう１つの入力端子が電源
電圧に連結されたＮＡＮＤゲートが使用されてもよい。
ＮＡＮＤゲート２１２にはデコーディングされた信号Ｐ
ｉ、Ｑｉ、Ｒｉが印加され、ＮＡＮＤゲート２１２の出
力信号はインバーター２１３を通じて高電圧スイッチ２
１６に伝達される。高電圧スイッチ２１６はインバータ
ー２１３の出力信号に応答してブロックワードラインＢ
ＷＬに対して各動作モードに必要な電圧を伝達する。Ｎ
ＭＯＳトランジスタ２１７〜２２２で構成されるスイッ
チブロックはブロックワードラインＢＷＬに連結され、
ストリング選択ラインＳＳＬ、ワードラインＷＬ１６〜
ＷＬ１及び接地選択ラインＧＳＬに選択信号ＳＳ、Ｓ１
６〜Ｓ１、ＧＳを伝達する。ＮＭＯＳトランジスタ２１
５はＳＳＬラインとＳＳＬＧＮＤノードとの間に連結さ
れ、インバーター２１３、２１４を通じて出力されるＮ
ＡＮＤゲート２１２の出力信号によって制御される。Ｎ
ＭＯＳトランジスタ２１５は対応するメモリセルブロッ
クが選択されない時に、ストリング選択ラインＳＳＬを
接地電圧に固定させる。
【００３２】再び、図２を参照すれば、本発明の望まし
い実施形態の不揮発性半導体メモリ装置１００は、アド
レス貯蔵回路１２０、ディセーブル回路１４０及び行プ
リデコーダ回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃ
ｉｒｃｕｉｔ）１６０を含む。アドレス貯蔵回路１２０
は、欠陥メモリセルブロックと関連した行アドレスを格
納するように構成されていて、このような機能は、例え
ば、レーザーヒューズ、電気ヒューズまたはＥＥＰＲＯ
Ｍセルを利用して容易に実現することができる。アドレ
ス貯蔵回路１２０は入力行アドレスＲＡに応答してリダ
ンダンシー信号ＲＥＤ１６−ＲＥＤ１を出力する。例え
ば、入力行アドレスが欠陥メモリセルブロックを指定す
るためのものであれば、入力行アドレスに対応するリダ
ンダンシー信号が活性化される。
い実施形態の不揮発性半導体メモリ装置１００は、アド
レス貯蔵回路１２０、ディセーブル回路１４０及び行プ
リデコーダ回路（ｒｏｗ ｐｒｅ−ｄｅｃｏｄｅｒ ｃ
ｉｒｃｕｉｔ）１６０を含む。アドレス貯蔵回路１２０
は、欠陥メモリセルブロックと関連した行アドレスを格
納するように構成されていて、このような機能は、例え
ば、レーザーヒューズ、電気ヒューズまたはＥＥＰＲＯ
Ｍセルを利用して容易に実現することができる。アドレ
ス貯蔵回路１２０は入力行アドレスＲＡに応答してリダ
ンダンシー信号ＲＥＤ１６−ＲＥＤ１を出力する。例え
ば、入力行アドレスが欠陥メモリセルブロックを指定す
るためのものであれば、入力行アドレスに対応するリダ
ンダンシー信号が活性化される。
【００３３】ここで、アドレス貯蔵回路１２０の一例が
大韓民国特許公開公報第１９９６−０３０２５５号に
“不揮発性半導体メモリの行リダンダンシー”というタ
イトルで開示されており、この開示内容はレファレンス
により本明細書に取り込まれる。
大韓民国特許公開公報第１９９６−０３０２５５号に
“不揮発性半導体メモリの行リダンダンシー”というタ
イトルで開示されており、この開示内容はレファレンス
により本明細書に取り込まれる。
【００３４】ディセーブル回路１４０はアドレス貯蔵回
路１２０から出力されるリダンダンシー信号／ＲＥＤ１
６−／ＲＥＤ１に応答してディセーブル信号／ＲＰＤｄ
ｉｓを発生する。例えば、リダンダンシー信号／ＲＥＤ
［１６：１］のうちいずれか一つが活性化されれば、デ
ィセーブル回路１４０はディセーブル信号／ＲＰＤｄｉ
ｓを活性化させる。行プリデコーダ１６０は、行アドレ
スＲＡをデコーディングして、デコーディングされた信
号Ｐｉ、Ｑｉ、Ｒｉを出力する。そのように出力された
信号Ｐｉ、Ｑｉ、Ｒｉは、先の説明のように、各行デコ
ーダ回路ＲＤ１−ＲＤ１０２４に伝達される。ディセー
ブル信号／ＲＰＤｄｉｓが活性化される時に、行プリデ
コーダ回路１６０から出力されるデコーディングされた
信号Ｐｉ、ＱｉまたはＲｉは、入力行アドレスに関係な
しに、全部非活性化状態となる。すなわち、現在入力さ
れた行アドレスに対応するメモリセルブロックＭＣＢｉ
は選択されない。代わりに、代替されたメモリセルブロ
ックＭ／ＲＣＢｉが対応するリダンダンシー信号によっ
て選択される。
路１２０から出力されるリダンダンシー信号／ＲＥＤ１
６−／ＲＥＤ１に応答してディセーブル信号／ＲＰＤｄ
ｉｓを発生する。例えば、リダンダンシー信号／ＲＥＤ
［１６：１］のうちいずれか一つが活性化されれば、デ
ィセーブル回路１４０はディセーブル信号／ＲＰＤｄｉ
ｓを活性化させる。行プリデコーダ１６０は、行アドレ
スＲＡをデコーディングして、デコーディングされた信
号Ｐｉ、Ｑｉ、Ｒｉを出力する。そのように出力された
信号Ｐｉ、Ｑｉ、Ｒｉは、先の説明のように、各行デコ
ーダ回路ＲＤ１−ＲＤ１０２４に伝達される。ディセー
ブル信号／ＲＰＤｄｉｓが活性化される時に、行プリデ
コーダ回路１６０から出力されるデコーディングされた
信号Ｐｉ、ＱｉまたはＲｉは、入力行アドレスに関係な
しに、全部非活性化状態となる。すなわち、現在入力さ
れた行アドレスに対応するメモリセルブロックＭＣＢｉ
は選択されない。代わりに、代替されたメモリセルブロ
ックＭ／ＲＣＢｉが対応するリダンダンシー信号によっ
て選択される。
【００３５】本発明の望ましい実施形態による不揮発性
半導体メモリ装置において、メモリセルアレイは複数の
メモリセルブロックで構成される。メモリセルブロック
のうちのいくつかのブロックは通常のメモリセルとして
使用されるか、又は、欠陥メモリセルブロックを代替す
るために使用されるように、用途が選択的に割り当てら
れる。そのように割り当てられたメモリセルブロック
は、例えば、欠陥メモリセルブロックを代替するため
に、最上位アドレスから逆順で順に選択されうる。これ
は不良ブロックを有するメモリ装置が最初に使用される
時に、使用者が別途のアドレスマッピングを実行しなく
てもよいことを意味する。さらに、メモリブロックＭ／
ＲＣＢ１−Ｍ／ＲＣＢ１６のうち代替のために使用され
ないブロックは通常のメモリブロックで使用されること
ができる。
半導体メモリ装置において、メモリセルアレイは複数の
メモリセルブロックで構成される。メモリセルブロック
のうちのいくつかのブロックは通常のメモリセルとして
使用されるか、又は、欠陥メモリセルブロックを代替す
るために使用されるように、用途が選択的に割り当てら
れる。そのように割り当てられたメモリセルブロック
は、例えば、欠陥メモリセルブロックを代替するため
に、最上位アドレスから逆順で順に選択されうる。これ
は不良ブロックを有するメモリ装置が最初に使用される
時に、使用者が別途のアドレスマッピングを実行しなく
てもよいことを意味する。さらに、メモリブロックＭ／
ＲＣＢ１−Ｍ／ＲＣＢ１６のうち代替のために使用され
ないブロックは通常のメモリブロックで使用されること
ができる。
【００３６】図５は図２に示した行プリデコーダ回路１
６０の望ましい実施形態である。図５を参照すれば、行
プリデコーダ回路１６０は三つのデコーディングブロッ
クで構成される。第１デコーディングブロックは行アド
レス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１
４、／Ａ１４をデコーディングしてデコーディング信号
Ｐ１〜Ｐ８を出力し、８個のＮＡＮＤゲート２２３−２
２４とそれらのＮＡＮＤゲートに各々対応する８個のイ
ンバーター２２５−２２６で構成される。各ＮＡＮＤゲ
ートは３つの入力信号を受け入れるように行アドレス信
号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ
１４に連結されている。第２デコーディングブロックは
行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、
Ａ１７、／Ａ１７をデコーディングしてデコーディング
信号Ｑ１〜Ｑ８を出力し、８個のＮＡＮＤゲート２２７
−２２８とそれらのＮＡＮＤゲートに各々対応する８個
のインバーター２２９−２３０で構成される。各ＮＡＮ
Ｄゲートは３つの入力信号を受け入れるように、行アド
レス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１
７、／Ａ１７に連結され、ディセーブル信号／ＲＰＤｄ
ｉｓが各ＮＡＮＤゲートに印加される。このような回路
構成において、デコーディング信号Ｑ１−Ｑ８はディセ
ーブル信号／ＲＰＤｄｉｓがハイレベルである時に、行
アドレス信号に従って選択的に活性化される一方、ディ
セーブル信号／ＲＰＤｄｉｓがローレベルである時に、
行アドレス信号に関係なしに、全部非活性化される。第
３デコーディングブロックは行アドレス信号Ａ１８、／
Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２
１、／Ａ２１をデコーディングしてデコーディング信号
Ｒ１−Ｒ１６を出力し、１６個のＮＡＮＤゲート２３１
−２３２と前記ＮＡＮＤゲートに各々対応する１６個の
インバーター２３２−２３４で構成される。各ＮＡＮＤ
ゲートは３つの入力信号を受け入れるように、行アドレ
ス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、
／Ａ２０、Ａ２１、／Ａ２１に連結されている。
６０の望ましい実施形態である。図５を参照すれば、行
プリデコーダ回路１６０は三つのデコーディングブロッ
クで構成される。第１デコーディングブロックは行アド
レス信号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１
４、／Ａ１４をデコーディングしてデコーディング信号
Ｐ１〜Ｐ８を出力し、８個のＮＡＮＤゲート２２３−２
２４とそれらのＮＡＮＤゲートに各々対応する８個のイ
ンバーター２２５−２２６で構成される。各ＮＡＮＤゲ
ートは３つの入力信号を受け入れるように行アドレス信
号Ａ１２、／Ａ１２、Ａ１３、／Ａ１３、Ａ１４、／Ａ
１４に連結されている。第２デコーディングブロックは
行アドレス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、
Ａ１７、／Ａ１７をデコーディングしてデコーディング
信号Ｑ１〜Ｑ８を出力し、８個のＮＡＮＤゲート２２７
−２２８とそれらのＮＡＮＤゲートに各々対応する８個
のインバーター２２９−２３０で構成される。各ＮＡＮ
Ｄゲートは３つの入力信号を受け入れるように、行アド
レス信号Ａ１５、／Ａ１５、Ａ１６、／Ａ１６、Ａ１
７、／Ａ１７に連結され、ディセーブル信号／ＲＰＤｄ
ｉｓが各ＮＡＮＤゲートに印加される。このような回路
構成において、デコーディング信号Ｑ１−Ｑ８はディセ
ーブル信号／ＲＰＤｄｉｓがハイレベルである時に、行
アドレス信号に従って選択的に活性化される一方、ディ
セーブル信号／ＲＰＤｄｉｓがローレベルである時に、
行アドレス信号に関係なしに、全部非活性化される。第
３デコーディングブロックは行アドレス信号Ａ１８、／
Ａ１８、Ａ１９、／Ａ１９、Ａ２０、／Ａ２０、Ａ２
１、／Ａ２１をデコーディングしてデコーディング信号
Ｒ１−Ｒ１６を出力し、１６個のＮＡＮＤゲート２３１
−２３２と前記ＮＡＮＤゲートに各々対応する１６個の
インバーター２３２−２３４で構成される。各ＮＡＮＤ
ゲートは３つの入力信号を受け入れるように、行アドレ
ス信号Ａ１８、／Ａ１８、Ａ１９、／Ａ１９、Ａ２０、
／Ａ２０、Ａ２１、／Ａ２１に連結されている。
【００３７】図６は図２に示したディセーブル回路の望
ましい実施形態である。図６を参照すれば、ディセーブ
ル回路１４０は４つのＮＡＮＤゲート２３５、２３６、
２３７、２３８とＮＯＲゲート２３９で構成される。Ｎ
ＡＮＤゲート２３５にはリダンダンシー信号／ＲＥＤ１
−ＲＥＤ４が印加され、ＮＡＮＤゲート２３６にはリダ
ンダンシー信号／ＲＥＤ５−／ＲＥＤ８が印加される。
ＮＡＮＤゲート２３７にはリダンダンシー信号／ＲＥＤ
９−／ＲＥＤ１２が印加され、ＮＡＮＤゲート２３８に
はリダンダンシー信号／ＲＥＤ１３−／ＲＥＤ１６が印
加される。ＮＡＮＤゲート２３５、２３６、２３７、２
３８の出力信号はＮＯＲゲート２３９に印加される。リ
ダンダンシー信号のうちいずれか一つがローに活性化さ
れれば、ディセーブル信号／ＲＰＤｄｉｓがローに活性
化される。これは行プリデコーダ回路１６０のデコーデ
ィング信号Ｑｉがローレベルになるようにする。
ましい実施形態である。図６を参照すれば、ディセーブ
ル回路１４０は４つのＮＡＮＤゲート２３５、２３６、
２３７、２３８とＮＯＲゲート２３９で構成される。Ｎ
ＡＮＤゲート２３５にはリダンダンシー信号／ＲＥＤ１
−ＲＥＤ４が印加され、ＮＡＮＤゲート２３６にはリダ
ンダンシー信号／ＲＥＤ５−／ＲＥＤ８が印加される。
ＮＡＮＤゲート２３７にはリダンダンシー信号／ＲＥＤ
９−／ＲＥＤ１２が印加され、ＮＡＮＤゲート２３８に
はリダンダンシー信号／ＲＥＤ１３−／ＲＥＤ１６が印
加される。ＮＡＮＤゲート２３５、２３６、２３７、２
３８の出力信号はＮＯＲゲート２３９に印加される。リ
ダンダンシー信号のうちいずれか一つがローに活性化さ
れれば、ディセーブル信号／ＲＰＤｄｉｓがローに活性
化される。これは行プリデコーダ回路１６０のデコーデ
ィング信号Ｑｉがローレベルになるようにする。
【００３８】図７は本発明の望ましい実施形態による不
揮発性半導体メモリ装置の読み出し動作を説明するため
の動作タイミング図である。本発明の望ましい実施形態
による不揮発性半導体メモリ装置１００はＮＡＮＤフラ
ッシュメモリ装置であり、このようなメモリ装置は電気
的に消去及びプログラム可能であり、外部から入力され
たコマンドとアドレスによって読み出し／書き込み動作
を実行する。本発明の望ましい実施形態による不揮発性
半導体メモリ装置の読み出し動作が参照図面に基づいて
以下詳細に説明される。説明の便宜上、メモリセルブロ
ックＭＣＢ１が欠陥メモリセルブロックと仮定すれば、
欠陥メモリセルブロックに対応する行アドレス情報はよ
く知られた方式によりアドレス貯蔵回路１２０に格納さ
れることは、この分野の通常の知識を持つ者に自明であ
る。
揮発性半導体メモリ装置の読み出し動作を説明するため
の動作タイミング図である。本発明の望ましい実施形態
による不揮発性半導体メモリ装置１００はＮＡＮＤフラ
ッシュメモリ装置であり、このようなメモリ装置は電気
的に消去及びプログラム可能であり、外部から入力され
たコマンドとアドレスによって読み出し／書き込み動作
を実行する。本発明の望ましい実施形態による不揮発性
半導体メモリ装置の読み出し動作が参照図面に基づいて
以下詳細に説明される。説明の便宜上、メモリセルブロ
ックＭＣＢ１が欠陥メモリセルブロックと仮定すれば、
欠陥メモリセルブロックに対応する行アドレス情報はよ
く知られた方式によりアドレス貯蔵回路１２０に格納さ
れることは、この分野の通常の知識を持つ者に自明であ
る。
【００３９】本発明の望ましい実施形態によるＮＡＮＤ
フラッシュメモリ装置の読み出し動作を実行するために
は、図７に示したように、読み出しコマンド“００ｈ”
が入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入
力される。その次に、制御信号／ＷＥに同期してアドレ
ス信号Ａ０−Ａ７、Ａ８−Ａ１５及びＡ１６−Ａ２１が
３回にわたって入出力ピンＩ０Ｉ−Ｉ０８を通じてメモ
リ装置内に入力される。よく知られたように、第１サイ
クルで入力されるアドレスＡ０−Ａ７は列アドレスであ
り、第２、そして第３サイクルで入力されるアドレスＡ
８−Ａ２１は行アドレスである。ここで、入力された行
アドレスがメモリセルブロックＭＣＢ１を指定するため
のアドレスであれば、メモリセルブロックＭＣＢ１は選
択されず、メモリセルブロックＭ／ＲＣＭ１が選択され
る。さらに具体的に説明すれば、次の通りである。
フラッシュメモリ装置の読み出し動作を実行するために
は、図７に示したように、読み出しコマンド“００ｈ”
が入出力ピンＩ０Ｉ−Ｉ０８を通じてメモリ装置内に入
力される。その次に、制御信号／ＷＥに同期してアドレ
ス信号Ａ０−Ａ７、Ａ８−Ａ１５及びＡ１６−Ａ２１が
３回にわたって入出力ピンＩ０Ｉ−Ｉ０８を通じてメモ
リ装置内に入力される。よく知られたように、第１サイ
クルで入力されるアドレスＡ０−Ａ７は列アドレスであ
り、第２、そして第３サイクルで入力されるアドレスＡ
８−Ａ２１は行アドレスである。ここで、入力された行
アドレスがメモリセルブロックＭＣＢ１を指定するため
のアドレスであれば、メモリセルブロックＭＣＢ１は選
択されず、メモリセルブロックＭ／ＲＣＭ１が選択され
る。さらに具体的に説明すれば、次の通りである。
【００４０】アドレス信号Ａ０−Ａ２１が全部入力され
れば、行プリデコーダ回路１６０は入力された行アドレ
ス信号Ａ１２−Ａ２１をデコーディングしてデコーディ
ング信号Ｐｉ、Ｑｉ、Ｒｉを出力する。入力された行ア
ドレスがメモリセルブロックＭＣＢ１を指定するための
アドレスであるので、図７に示したように、デコーディ
ング信号Ｐ１、Ｑ２、Ｒ１のみがハイで活性化される。
これと同時に、アドレス貯蔵回路１２０は行アドレスＡ
１２−Ａ２１が欠陥メモリセルブロックを指定するため
のアドレスであるか否かを判別する。入力された行アド
レスがメモリセルブロックＭＣＢ１を指定するためのア
ドレスであるので、アドレス貯蔵回路１２０はリダンダ
ンシー信号／ＲＥＤ１をローに活性化させる。ディセー
ブル信号／ＲＰＤｉｄｓはリダンダンシー信号／ＲＥＤ
１によって活性化され、その結果、ハイレベルに活性化
されたデコーディング信号Ｑ１はディセーブル信号／Ｒ
ＰＤｄｉｓによってローレベルになる。メモリセルブロ
ックＭＣＢ１に対応する行デコーダ回路ＲＤ１はデコー
ディング信号Ｑ１がローレベルになることによって非活
性化される。すなわち、行デコーダ回路ＲＤ１内の高電
圧スイッチ２１６が動作しない。
れば、行プリデコーダ回路１６０は入力された行アドレ
ス信号Ａ１２−Ａ２１をデコーディングしてデコーディ
ング信号Ｐｉ、Ｑｉ、Ｒｉを出力する。入力された行ア
ドレスがメモリセルブロックＭＣＢ１を指定するための
アドレスであるので、図７に示したように、デコーディ
ング信号Ｐ１、Ｑ２、Ｒ１のみがハイで活性化される。
これと同時に、アドレス貯蔵回路１２０は行アドレスＡ
１２−Ａ２１が欠陥メモリセルブロックを指定するため
のアドレスであるか否かを判別する。入力された行アド
レスがメモリセルブロックＭＣＢ１を指定するためのア
ドレスであるので、アドレス貯蔵回路１２０はリダンダ
ンシー信号／ＲＥＤ１をローに活性化させる。ディセー
ブル信号／ＲＰＤｉｄｓはリダンダンシー信号／ＲＥＤ
１によって活性化され、その結果、ハイレベルに活性化
されたデコーディング信号Ｑ１はディセーブル信号／Ｒ
ＰＤｄｉｓによってローレベルになる。メモリセルブロ
ックＭＣＢ１に対応する行デコーダ回路ＲＤ１はデコー
ディング信号Ｑ１がローレベルになることによって非活
性化される。すなわち、行デコーダ回路ＲＤ１内の高電
圧スイッチ２１６が動作しない。
【００４１】一方、リダンダンシー信号／ＲＥＤ１が活
性化されることによって、メモリセルブロックＭ／ＲＣ
Ｂ１に対応する行デコーダ回路ＲＤ１０２４は、対応す
るデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、
活性化されたリダンダンシー信号／ＲＥＤ１に応答して
動作する。すなわち、行デコーダ回路ＲＤ１０４内のＮ
ＡＮＤゲート２０２の出力信号は、対応するデコーディ
ング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、リダンダンシ
ー信号／ＲＥＤ１によってハイに活性化される。これは
高電圧スイッチ２０５を動作させ、その結果、リダンダ
ントセルブロックとしてメモリセルブロックＭ／ＲＣＢ
１が選択される。以後、選択されたメモリセルブロック
でデータを感知する動作はこの分野でよく知られている
ので、それに対する説明は省略する。
性化されることによって、メモリセルブロックＭ／ＲＣ
Ｂ１に対応する行デコーダ回路ＲＤ１０２４は、対応す
るデコーディング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、
活性化されたリダンダンシー信号／ＲＥＤ１に応答して
動作する。すなわち、行デコーダ回路ＲＤ１０４内のＮ
ＡＮＤゲート２０２の出力信号は、対応するデコーディ
ング信号Ｐｉ、Ｑｉ、Ｒｉに関係なしに、リダンダンシ
ー信号／ＲＥＤ１によってハイに活性化される。これは
高電圧スイッチ２０５を動作させ、その結果、リダンダ
ントセルブロックとしてメモリセルブロックＭ／ＲＣＢ
１が選択される。以後、選択されたメモリセルブロック
でデータを感知する動作はこの分野でよく知られている
ので、それに対する説明は省略する。
【００４２】本発明の望ましい実施形態において、メモ
リセルアレイの欠陥メモリセルブロックを示す行アドレ
ス情報がアドレス貯蔵回路１２０に格納される。この時
に、欠陥メモリセルブロックを代替するように指定され
たメモリセルブロックの最上位アドレスから逆順で順に
選択されるように行アドレス情報がアドレス貯蔵回路１
２０に格納される。このような方式で、欠陥メモリセル
ブロックを指定されたメモリセルブロックＭ／ＲＣＢｉ
によって代替することによって、別途の不良ブロック情
報が欠陥メモリセルブロックに格納される必要がない。
結果的に、使用者は、欠陥メモリセルブロックに対する
別途のアドレスマッピングなしに、最下位アドレスから
欠陥メモリセルブロックの数を引いたアドレスに該当す
る無欠陥メモリセルブロックを順に使用することができ
る。
リセルアレイの欠陥メモリセルブロックを示す行アドレ
ス情報がアドレス貯蔵回路１２０に格納される。この時
に、欠陥メモリセルブロックを代替するように指定され
たメモリセルブロックの最上位アドレスから逆順で順に
選択されるように行アドレス情報がアドレス貯蔵回路１
２０に格納される。このような方式で、欠陥メモリセル
ブロックを指定されたメモリセルブロックＭ／ＲＣＢｉ
によって代替することによって、別途の不良ブロック情
報が欠陥メモリセルブロックに格納される必要がない。
結果的に、使用者は、欠陥メモリセルブロックに対する
別途のアドレスマッピングなしに、最下位アドレスから
欠陥メモリセルブロックの数を引いたアドレスに該当す
る無欠陥メモリセルブロックを順に使用することができ
る。
【００４３】以上、本発明による回路の構成及び動作を
上述の説明及び図面に従って明らかにしたが、これは本
発明の例示的な説明に過ぎず、本発明の技術的思想及び
範囲を逸脱しない範囲内で多様な変化及び変更が可能な
ことはもちろんである。例えば、メモリセルアレイにリ
ダンダント専用メモリブロックを提供し、そのようリダ
ンダント専用メモリブロックをよく知られたリダンダン
シー方式によって使用してもよい。これと共に、メモリ
セルブロックまたはリダンダントセルブロックで使用さ
れるメモリセルブロックを指定する方式が使用されう
る。
上述の説明及び図面に従って明らかにしたが、これは本
発明の例示的な説明に過ぎず、本発明の技術的思想及び
範囲を逸脱しない範囲内で多様な変化及び変更が可能な
ことはもちろんである。例えば、メモリセルアレイにリ
ダンダント専用メモリブロックを提供し、そのようリダ
ンダント専用メモリブロックをよく知られたリダンダン
シー方式によって使用してもよい。これと共に、メモリ
セルブロックまたはリダンダントセルブロックで使用さ
れるメモリセルブロックを指定する方式が使用されう
る。
【００４４】
【発明の効果】本発明によれば、別途の不良ブロックマ
ッピングが必要ないメモリ装置を実現することによっ
て、使用者に毎度にわたって不良ブロックマッピングを
強いることを防止することができる。
ッピングが必要ないメモリ装置を実現することによっ
て、使用者に毎度にわたって不良ブロックマッピングを
強いることを防止することができる。
【図１】一般的な不半導体メモリ装置のアレイ構造を示
すブロック図である。
すブロック図である。
【図２】本発明による不半導体メモリ装置のブロック図
である。
である。
【図３】リダンダントメモリブロックで使用されるメモ
リブロックに対応する図２に示した行デコーダの望まし
い実施形態を示す図である。
リブロックに対応する図２に示した行デコーダの望まし
い実施形態を示す図である。
【図４】メインメモリブロックで使用されるメモリブロ
ックに対応する図２に示した行デコーダの望ましい実施
形態を示す図である。
ックに対応する図２に示した行デコーダの望ましい実施
形態を示す図である。
【図５】図２に示した行プリデコーダの望ましい実施形
態を示す図である。
態を示す図である。
【図６】図２に示した行プリデコーダディセーブル回路
の望ましい実施形態を示す図である。
の望ましい実施形態を示す図である。
【図７】本発明による不半導体メモリ装置のバドブロッ
クマッピング動作を説明するための動作タイミング図で
ある。
クマッピング動作を説明するための動作タイミング図で
ある。
１００ 不揮発性半導体メモリ装置。
１２０ アドレス貯蔵回路
１４０ ディセーブル回路
１６０ 行プリデコーダ回路
Claims (17)
- 【請求項１】複数のメモリセルをそれぞれ有する複数の
第１メモリセルブロックと、 複数のメモリセルをそれぞれ有し、１以上の欠陥メモリ
セルブロックを含みうる複数の第２メモリセルブロック
と、 前記欠陥メモリセルブロックを前記第１メモリセルブロ
ックによって代替するブロック選択回路とを含み、前記
第１メモリセルブロックは最上位アドレスから前記欠陥
メモリセルブロックを代替することを特徴とする不揮発
性メモリ装置。 - 【請求項２】 ＮＡＮＤフラッシュメモリ装置として構
成されていることを特徴とする請求項１に記載の不揮発
性メモリ装置。 - 【請求項３】 代替されたブロックを除いた第１メモリ
セルブロックは通常メモリセルブロックとして使用され
ることを特徴とする請求項１に記載の不揮発性メモリ装
置。 - 【請求項４】 前記ブロック選択回路は前記欠陥メモリ
セルブロックを選択するためのアドレス情報を格納する
ことを特徴とする請求項１に記載の不揮発性メモリ装
置。 - 【請求項５】 前記ブロック選択回路はリダンダンシー
信号を発生することを特徴とする請求項４に記載の不揮
発性メモリ装置。 - 【請求項６】 前記リダンダンシー信号が入力されてデ
ィセーブル信号を発生するディセーブル回路をさらに含
むことを特徴とする請求項５に記載の不揮発性メモリ装
置。 - 【請求項７】 複数のメモリセルブロックを有する揮発
性メモリ装置において、 第１データを格納する第１メモリセルブロックと、 第２データを格納する第２メモリセルブロックと、 行アドレスに従って前記第１メモリセルブロックまたは
前記第２メモリセルブロックを選択するためのデコーデ
ィング信号を発生するデコーディング信号発生回路と、 前記行アドレスに応答してリダンダンシー信号を発生す
るアドレス貯蔵回路と、 前記デコーディング信号と前記リダンダンシー信号に応
答して前記第１メモリセルブロックを選択する第１行デ
コーダ回路と、 前記デコーディング信号に応答して前記第２メモリセル
ブロックを選択する第２行デコーダ回路と、 前記リダンダンシー信号に応答してディセーブル信号を
発生するディセーブル回路とを含み、 前記第１メモリセルブロックが欠陥メモリセルブロック
であることを前記行アドレスが示す時に、前記ディセー
ブル回路は前記ディセーブル信号を発生し、前記第２メ
モリブロックは活性化される一方、前記第１メモリセル
ブロックは非活性化されることを特徴とする不揮発性メ
モリ装置。 - 【請求項８】 ＮＡＮＤフラッシュメモリ装置として構
成されていることを特徴とする請求項７に記載の不揮発
性メモリ装置。 - 【請求項９】 前記第１デコーディング回路は、 前記デコーディング信号が入力され、第１出力信号を発
生する第１検出回路と、 前記第１出力信号と前記リダンダンシー信号が入力さ
れ、第１高電圧発生器イネーブル信号を発生する第２検
出回路と、 前記第１高電圧発生器イネーブル信号が入力され、第１
メモリセルブロック選択信号を発生する第１高電圧発生
器と、 前記第１メモリセルブロック選択信号が入力され、第１
スイッチブロックとをさらに含むことを特徴とする請求
項９に記載の不揮発性メモリ装置。 - 【請求項１０】 前記デコーディング回路は、 前記デコーディング信号が入力され、第２出力信号を発
生する第３検出回路と、 前記第２出力信号が入力され、第２高電圧発生器イネー
ブル信号を発生する第４検出回路と、 前記第２高電圧発生器イネーブル信号が入力され、第２
メモリセルブロック選択信号を発生する第２高電圧発生
器と、 前記第２メモリセルブロック選択信号が入力され、第２
スイッチブロックとをさらに含むことを特徴とする請求
項７に記載の不揮発性メモリ装置。 - 【請求項１１】 複数の第１メモリセルブロックと複数
の第２メモリセルブロックを含むアレイと、 行アドレスに応答してリダンダンシー信号を発生するア
ドレス貯蔵回路と、 前記リダンダンシー信号に応答してディセーブル信号を
発生するディセーブル回路と、 前記行アドレスに従って前記第１メモリセルブロックま
たは前記第２メモリセルブロックを選択するためのデコ
ーディング信号を発生する行プリデコーダ回路と、 前記デコーディング信号と前記リダンダンシー信号に応
答して前記第１メモリセルブロックを選択する複数の第
１行デコーダと、 前記デコーディング信号に応答して前記第２メモリセル
ブロックを選択する複数の第２行デコーダとを含み、 前記第１メモリセルブロックは最上位アドレスから逆順
で前記第１メモリセルブロック内の欠陥メモリセルブロ
ックを代替することを特徴とする不揮発性メモリ装置。 - 【請求項１２】 前記欠陥メモリセルブロックを代替し
ない第１メモリセルブロックは通常メモリセルブロック
として使用されることを特徴とする請求項１１に記載の
不揮発性メモリ装置。 - 【請求項１３】 前記アドレス貯蔵回路は、前記第１メ
モリセルブロックを逆順で選択するように前記リダンダ
ンシー信号を発生することを特徴とする請求項１１に記
載の不揮発性メモリ装置。 - 【請求項１４】 前記第１行デコーダ各々は前記第１メ
モリセルブロックに各々対応することを特徴とする請求
項１１に記載の不揮発性メモリ装置。 - 【請求項１５】 前記第１行デコーダ各々は、 前記デコーディング信号が入力され、第１出力信号を発
生する第１検出回路と、 前記第１出力信号と前記リダンダンシー信号が入力さ
れ、第１高電圧発生器イネーブル信号を発生する第２検
出回路と、 前記第１高電圧発生器イネーブル信号が入力され、第１
メモリセルブロック選択信号を発生する第１高電圧発生
器と、 前記第１メモリセルブロック選択信号が入力され、第１
スイッチブロックとを含むことを特徴とする請求項１４
に記載の不揮発性メモリ装置。 - 【請求項１６】 前記第２行デコーダ各々は前記第２メ
モリセルブロックに各々対応することを特徴とする請求
項１１に記載の不揮発性メモリ装置。 - 【請求項１７】 前記第２行デコーダ各々は、 前記デコーディング信号が入力され、第２出力信号を発
生する第３検出回路と、 前記第２出力信号が入力され、第２高電圧発生器イネー
ブル信号を発生する第４検出回路と、 前記第２高電圧発生器イネーブル信号が入力され、第２
メモリセルブロック選択信号を発生する第２高電圧発生
器と、 前記第２メモリセルブロック選択信号が入力され、第２
スイッチブロックとを含むことを特徴とする請求項１６
に記載の不揮発性メモリ装置。
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