JP2003272397A - 不揮発性メモリ装置 - Google Patents
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Abstract
半導体メモリ装置を提供する。 【解決手段】本発明による半導体メモリ装置は、第1メ
モリセルブロックと第2メモリセルブロックで構成され
るメモリセルアレイを含む。前記第1メモリセルブロッ
クは前記第2メモリセルブロックのうち少なくとも一つ
の欠陥メモリセルブロックを代替するように割り当てら
れる。ブロック選択回路は前記第2メモリセルブロック
のうち一つまたはそれより多いメモリセルブロックに欠
陥が生じる時に、前記欠陥メモリセルブロックを前記第
1メモリセルブロックに代替する。前記ブロック選択回
路は欠陥メモリセルブロックが第1メモリセルブロック
によって代替される時に、最上位アドレスに対応する第
1メモリセルブロックから逆順で代替されるように、前
記第1メモリセルブロックを選択する。前記ブロック選
択回路は前記第1メモリセルブロックのうち前記代替さ
れたメモリセルブロックを除いた第1メモリセルブロッ
クが正常のメモリセルブロックとして使用されるように
する。
Description
に関するものであり、さらに具体的には、欠陥領域を代
替するために必要なリダンダンシー構造を有する半導体
メモリ装置に関するものである。
積化は製造工程において、様々な問題点を伴うので、収
率の低下をもたらしうる。特に、メモリ素子において、
メモリセルの欠陥による収率の低下が大きな問題点とな
っている。このような問題点を解決するための方法とし
て、リダンダントセルが広く採用されている。すなわ
ち、欠陥があるメモリセルを余分に形成したリダンダン
トセルによって代替することによって、欠陥を除去して
収率を向上させる方法がそれである。
スペックに明示し、この範囲内では、一部セルアレイに
欠陥があっても使用が可能なメモリもある。例えば、N
ANDフラッシュメモリ装置は、DRAMやSRAMの
ようなメモリと異なり、一部セルアレイに欠陥があって
も、使用が可能なメモリである。リダンダンシー構造を
有する不揮発性半導体メモリ装置のアレイ構造を示すブ
ロック図が図1に示されている。図1を参照すれば、メ
モリセルアレイはメインセル領域(maincell
area)10とリダンダントセル領域(redund
ant cell area)20に区分される。例え
ば、メモリセル領域10は1024個のメモリセルブロ
ックを含み、リダンダントセル領域20は16個のリダ
ンダントセルブロックを含む。各リダンダントセルブロ
ックは各メモリセルブロックと同一に構成される。各メ
モリブロックの行を制御するように対応する行デコーダ
が配置され、各リダンダンシーセルブロックのリダンダ
ント行を制御するように対応するリダンダントデコーダ
が配置されている。
モリ装置は欠陥があるメインセルブロック(欠陥セルブ
ロックまたは不良ブロック(bad block))が
存在しても、使用が可能である。すなわち、不良ブロッ
クの数がリダンダントセルブロックの数を超えてもNA
NDフラッシュメモリ装置は使用可能である。例えば、
すべてのリダンダントセルブロックが代替のために使わ
れた状態で、K番目のメインセルブロックがバドブロッ
クに判別されれば、使用者に不良ブロックがどこにある
かが分かるように、不良ブロックの特定アドレスに該当
するメモリセル領域にK番目のメインセルブロックが不
良ブロックであることを示すデータが書き込まれる。そ
のような不良ブロックの情報を利用して、使用者は不良
ブロックが今後、メモリセルブロックとして使用されな
いように、メモリ装置のアドレス体系を再びマッピング
すべきである。
で不良ブロックをマッピングする機能を有する半導体メ
モリ装置に関するものである。
ブロックのうち代替に使用されないメモリブロックが通
常のメモリブロックとして使用されるようにするリダン
ダンシー構造を有する半導体メモリ装置を提供すること
である。
めに、本発明の特徴によると、不揮発性メモリ装置は、
複数のメモリセルをそれぞれ有する複数の第1メモリセ
ルブロックと、複数のメモリセルをそれぞれ有し、1以
上の欠陥メモリセルブロックを含みうる複数の第2メモ
リセルブロックと、前記欠陥メモリセルブロックを前記
第1メモリセルブロックに代替するブロック選択回路と
を含み、前記第1メモリセルブロックは最上位アドレス
から前記欠陥メモリセルブロックを代替する。
置はNANDフラッシュメモリ装置として構成されう
る。
ロックを除いた第1メモリセルブロックは通常メモリセ
ルブロックで使用される。
ク選択回路は前記欠陥メモリセルブロックを選択するた
めのアドレス情報を格納する。
選択回路はリダンダンシー信号を発生する。
ー信号が入力されてディセーブル信号を発生するディセ
ーブル回路をさらに含む。
セルブロックを有する揮発性メモリ装置は、第1データ
を格納する第1メモリセルブロックと、第2データを格
納する第2メモリブロックと、行アドレスに従って前記
第1メモリセルブロックまたは前記第2メモリセルブロ
ックを選択するためのデコーディング信号を発生するデ
コーディング信号発生回路と、前記行アドレスに応答し
てリダンダンシー信号を発生するアドレス貯蔵回路と、
前記デコーディング信号と前記リダンダンシー信号に応
答して前記第1メモリセルブロックを選択する第1行デ
コーダ回路と、前記デコーディング信号に応答して前記
第2メモリセルブロックを選択する第2行デコーダ回路
と、前記リダンダンシー信号に応答してディセーブル信
号を発生するディセーブル回路とを含み、前記第1メモ
リセルブロックが欠陥メモリセルブロックであることを
前記行アドレスが示す時に、前記ディセーブル回路は前
記ディセーブル信号を発生し、前記第2メモリブロック
は活性化される一方、前記第1メモリセルブロックは非
活性化される。
置はNANDフラッシュメモリ装置として構成されう
る。
ーディング回路は、前記デコーディング信号が入力さ
れ、第1出力信号を発生する第1検出回路と、前記第1
出力信号と前記リダンダンシー信号が入力され、第1高
電圧発生器イネーブル信号を発生する第2検出回路と、
前記第1高電圧発生器イネーブル信号が入力され、第1
メモリセルブロック選択信号を発生する第1高電圧発生
器と、前記第1メモリセルブロック選択信号が入力さ
れ、第1スイッチブロックとをさらに含む。
ーディング回路は、前記デコーディング信号が入力さ
れ、第2出力信号を発生する第3検出回路と、前記第2
出力信号が入力され、第2高電圧発生器イネーブル信号
を発生する第4検出回路と、前記第2高電圧発生器イネ
ーブル信号が入力され、第2メモリセルブロック選択信
号を発生する第2高電圧発生器と、前記第2メモリセル
ブロック選択信号が入力され、第2スイッチブロックと
をさらに含む。
メモリ装置は、複数の第1メモリセルブロックと複数の
第2メモリセルブロックを含むアレイと、行アドレスに
応答してリダンダンシー信号を発生するアドレス貯蔵回
路と、前記リダンダンシー信号に応答してディセーブル
信号を発生するディセーブル回路と、前記行アドレスに
従って前記第1メモリセルブロックまたは前記第2メモ
リセルブロックを選択するためのデコーディング信号を
発生する行プリデコーダ回路と、前記デコーディング信
号と前記リダンダンシー信号に応答して前記第1メモリ
セルブロックを選択する複数の第1行デコーダと、前記
デコーディング信号に応答して前記第2メモリセルブロ
ックを選択する複数の第2行デコーダとを含み、前記第
1メモリセルブロックは最上位アドレスから逆順で前記
第1メモリセルブロック内の欠陥メモリセルブロックを
代替する。
リセルブロックに代替されない第1メモリセルブロック
は通常メモリセルブロックで使用される。
貯蔵回路は前記第1メモリセルブロックを逆順で選択す
るために前記リダンダンシー信号を発生する。
コーダ各々は前記第1メモリセルブロックに各々対応す
る。
コーダ各々は、前記デコーディング信号が入力され、第
1出力信号を発生する第1検出回路と、前記第1出力信
号と前記リダンダンシー信号が入力され、第1高電圧発
生器イネーブル信号を発生する第2検出回路と、前記第
1高電圧発生器イネーブル信号が入力され、第1メモリ
セルブロック選択信号を発生する第1高電圧発生器と、
前記第1メモリセルブロック選択信号が入力され、第1
スイッチブロックとを含む。
コーダ各々は前記第2メモリセルブロックに各々対応す
る。
コーダ各々は、前記デコーディング信号が入力され、第
2出力信号を発生する第3検出回路と、前記第2出力信
号が入力され、第2高電圧発生器イネーブル信号を発生
する第4検出回路と、前記第2高電圧発生器イネーブル
信号が入力され、第2メモリセルブロック選択信号を発
生する第2高電圧発生器と、前記第2メモリセルブロッ
ク選択信号が入力され、第2スイッチブロックとを含
む。
発明の望ましい実施形態を詳細に説明する。
揮発性半導体メモリ装置を示すブロック図である。図3
はメモリセルブロックM/RCM1−M/RCB16に
各々対応する行デコーダ回路RD1−RD1008のう
ち一つを示す図面である。
い実施形態による不揮発性半導体メモリ装置100は、
データ情報を格納するためのメモリセルアレイを含む、
このアレイは複数のメモリセルブロックで構成される。
メモリセルブロックのうちのいくつかは、別途の不良ブ
ロックの情報を格納せず、メインセルブロックまたはリ
ダンダントセルブロックとして動作するように定義され
る。すなわち、本発明の望ましい実施形態による不揮発
性半導体メモリ装置100は、自動マッピング機能を有
し、そのような機能によれば、アドレス体系のマッピン
グのために、別途の読み出し動作が実行される必要がな
い。これを以下で詳細に説明する。
MCB1−MCB1008はメイン(または通常の)セ
ルブロックを構成し、残りのメモリセルブロックM/R
CB1−M/RCB16はリダンダントセルブロックと
して使用されるように構成される。メモリセルブロック
M/RCB1−M/RCB16は対応するリダンダンシ
ー信号/RED1−/RED16に従って通常のセルブ
ロックとして、または欠陥メモリセルブロックを代替す
るためのリダンダントセルブロックとして使用される。
リダンダンシー信号/RED1−/RED16は最上位
アドレスに対応するメモリセルブロックから逆順に活性
化される。例えば、第1メモリセルブロックMCB1が
不良ブロックである場合には、メモリセルブロックM/
RCB1が不良ブロックMCB1を代替するように、対
応するリダンダンシー信号/RED1が活性化される。
更に他のメモリセルブロックMCBkが不良ブロックと
して判断される場合には、メモリセルブロックM/RC
B2が不良ブロックMCBkを代替するように、対応す
るリダンダンシー信号/RED2が活性化される。
リセルブロックM/RCB1−M/RCB16の数はメ
モリ装置のリダンダント容量と許容可能な欠陥メモリセ
ルブロックの数によって決める。そのように決められた
メモリセルブロックM/RCB1−M/RCB16は、
常にリダンダントセルブロックに固定されるのではな
く、欠陥メモリセルブロックに代替されない時に、通常
のセルブロックとして使用される。
CB16各々は同一の構成を有する行デコーダ回路に連
結される。これらの行デコーダ回路は、図3を参照すれ
ば、NANDゲート201、202、インバーター20
3、NMOSトランジスタ204、206〜211及び
高電圧スイッチ205を含む。NANDゲート201に
はデコーディングされた信号Pi、Qi、Riが印加さ
れ、NANDゲート202にはNANDゲート201の
出力信号と対応するリダンダンシー信号/REDiが印
加される。高電圧スイッチ205はNANDゲート20
2の出力信号に応答してブロックワードラインBWLに
各動作モードに必要な電圧を伝達する。NMOSトラン
ジスタ206〜211で構成されるスイッチブロックは
ブロックワードラインBWLに連結され、ストリング選
択ラインSSL、ワードラインWL16−WL1及び接
地選択ラインGSLに選択信号SS、S16−S1、S
Gを伝達する。NMOSトランジスタ204はSSLラ
インとSSLGNDノードとの間に連結され、インバー
ター203を通じて出力されるNANDゲート202の
出力信号によって制御される。NMOSトランジスタ2
04は対応するメモリセルブロックが選択されない時
に、ストリング選択ラインSSLを接地電圧に固定させ
る。
れた信号Pi、Qi、Riが全部ハイレベルであり、リ
ダンダンシー信号/REDiがハイレベルである時に、
高電圧スイッチ205に対して高電圧発生回路(図示せ
ず)から各動作モードに必要な高電圧が供給され、NA
NDゲート202の出力に応答してその高電圧をブロッ
クワードラインBWLに伝達する。リダンダンシー信号
/REDiがローレベルであれば、NANDゲート20
1の出力信号に関係なしに、NANDゲート202の出
力信号はハイレベルになる。これは高電圧スイッチ20
5を活性化させ、その結果、欠陥メモリセルブロックに
代えてメモリセルブロックM/RCBiが選択される。
08各々は同一の構成を有する行デコーダ回路に連結さ
れ、図4に示したように、これらの行デコーダ回路は、
NANDゲート212、インバーター213、21
4、NMOSトランジスタ215、217−222及び
高電圧スイッチ216を含む。ここで、インバーター2
13に代えて、例えば、1つの入力端子がNANDゲー
ト212の出力に連結され、もう1つの入力端子が電源
電圧に連結されたNANDゲートが使用されてもよい。
NANDゲート212にはデコーディングされた信号P
i、Qi、Riが印加され、NANDゲート212の出
力信号はインバーター213を通じて高電圧スイッチ2
16に伝達される。高電圧スイッチ216はインバータ
ー213の出力信号に応答してブロックワードラインB
WLに対して各動作モードに必要な電圧を伝達する。N
MOSトランジスタ217〜222で構成されるスイッ
チブロックはブロックワードラインBWLに連結され、
ストリング選択ラインSSL、ワードラインWL16〜
WL1及び接地選択ラインGSLに選択信号SS、S1
6〜S1、GSを伝達する。NMOSトランジスタ21
5はSSLラインとSSLGNDノードとの間に連結さ
れ、インバーター213、214を通じて出力されるN
ANDゲート212の出力信号によって制御される。N
MOSトランジスタ215は対応するメモリセルブロッ
クが選択されない時に、ストリング選択ラインSSLを
接地電圧に固定させる。
い実施形態の不揮発性半導体メモリ装置100は、アド
レス貯蔵回路120、ディセーブル回路140及び行プ
リデコーダ回路(row pre−decoder c
ircuit)160を含む。アドレス貯蔵回路120
は、欠陥メモリセルブロックと関連した行アドレスを格
納するように構成されていて、このような機能は、例え
ば、レーザーヒューズ、電気ヒューズまたはEEPRO
Mセルを利用して容易に実現することができる。アドレ
ス貯蔵回路120は入力行アドレスRAに応答してリダ
ンダンシー信号RED16−RED1を出力する。例え
ば、入力行アドレスが欠陥メモリセルブロックを指定す
るためのものであれば、入力行アドレスに対応するリダ
ンダンシー信号が活性化される。
大韓民国特許公開公報第1996−030255号に
“不揮発性半導体メモリの行リダンダンシー”というタ
イトルで開示されており、この開示内容はレファレンス
により本明細書に取り込まれる。
路120から出力されるリダンダンシー信号/RED1
6−/RED1に応答してディセーブル信号/RPDd
isを発生する。例えば、リダンダンシー信号/RED
[16:1]のうちいずれか一つが活性化されれば、デ
ィセーブル回路140はディセーブル信号/RPDdi
sを活性化させる。行プリデコーダ160は、行アドレ
スRAをデコーディングして、デコーディングされた信
号Pi、Qi、Riを出力する。そのように出力された
信号Pi、Qi、Riは、先の説明のように、各行デコ
ーダ回路RD1−RD1024に伝達される。ディセー
ブル信号/RPDdisが活性化される時に、行プリデ
コーダ回路160から出力されるデコーディングされた
信号Pi、QiまたはRiは、入力行アドレスに関係な
しに、全部非活性化状態となる。すなわち、現在入力さ
れた行アドレスに対応するメモリセルブロックMCBi
は選択されない。代わりに、代替されたメモリセルブロ
ックM/RCBiが対応するリダンダンシー信号によっ
て選択される。
半導体メモリ装置において、メモリセルアレイは複数の
メモリセルブロックで構成される。メモリセルブロック
のうちのいくつかのブロックは通常のメモリセルとして
使用されるか、又は、欠陥メモリセルブロックを代替す
るために使用されるように、用途が選択的に割り当てら
れる。そのように割り当てられたメモリセルブロック
は、例えば、欠陥メモリセルブロックを代替するため
に、最上位アドレスから逆順で順に選択されうる。これ
は不良ブロックを有するメモリ装置が最初に使用される
時に、使用者が別途のアドレスマッピングを実行しなく
てもよいことを意味する。さらに、メモリブロックM/
RCB1−M/RCB16のうち代替のために使用され
ないブロックは通常のメモリブロックで使用されること
ができる。
60の望ましい実施形態である。図5を参照すれば、行
プリデコーダ回路160は三つのデコーディングブロッ
クで構成される。第1デコーディングブロックは行アド
レス信号A12、/A12、A13、/A13、A1
4、/A14をデコーディングしてデコーディング信号
P1〜P8を出力し、8個のNANDゲート223−2
24とそれらのNANDゲートに各々対応する8個のイ
ンバーター225−226で構成される。各NANDゲ
ートは3つの入力信号を受け入れるように行アドレス信
号A12、/A12、A13、/A13、A14、/A
14に連結されている。第2デコーディングブロックは
行アドレス信号A15、/A15、A16、/A16、
A17、/A17をデコーディングしてデコーディング
信号Q1〜Q8を出力し、8個のNANDゲート227
−228とそれらのNANDゲートに各々対応する8個
のインバーター229−230で構成される。各NAN
Dゲートは3つの入力信号を受け入れるように、行アド
レス信号A15、/A15、A16、/A16、A1
7、/A17に連結され、ディセーブル信号/RPDd
isが各NANDゲートに印加される。このような回路
構成において、デコーディング信号Q1−Q8はディセ
ーブル信号/RPDdisがハイレベルである時に、行
アドレス信号に従って選択的に活性化される一方、ディ
セーブル信号/RPDdisがローレベルである時に、
行アドレス信号に関係なしに、全部非活性化される。第
3デコーディングブロックは行アドレス信号A18、/
A18、A19、/A19、A20、/A20、A2
1、/A21をデコーディングしてデコーディング信号
R1−R16を出力し、16個のNANDゲート231
−232と前記NANDゲートに各々対応する16個の
インバーター232−234で構成される。各NAND
ゲートは3つの入力信号を受け入れるように、行アドレ
ス信号A18、/A18、A19、/A19、A20、
/A20、A21、/A21に連結されている。
ましい実施形態である。図6を参照すれば、ディセーブ
ル回路140は4つのNANDゲート235、236、
237、238とNORゲート239で構成される。N
ANDゲート235にはリダンダンシー信号/RED1
−RED4が印加され、NANDゲート236にはリダ
ンダンシー信号/RED5−/RED8が印加される。
NANDゲート237にはリダンダンシー信号/RED
9−/RED12が印加され、NANDゲート238に
はリダンダンシー信号/RED13−/RED16が印
加される。NANDゲート235、236、237、2
38の出力信号はNORゲート239に印加される。リ
ダンダンシー信号のうちいずれか一つがローに活性化さ
れれば、ディセーブル信号/RPDdisがローに活性
化される。これは行プリデコーダ回路160のデコーデ
ィング信号Qiがローレベルになるようにする。
揮発性半導体メモリ装置の読み出し動作を説明するため
の動作タイミング図である。本発明の望ましい実施形態
による不揮発性半導体メモリ装置100はNANDフラ
ッシュメモリ装置であり、このようなメモリ装置は電気
的に消去及びプログラム可能であり、外部から入力され
たコマンドとアドレスによって読み出し/書き込み動作
を実行する。本発明の望ましい実施形態による不揮発性
半導体メモリ装置の読み出し動作が参照図面に基づいて
以下詳細に説明される。説明の便宜上、メモリセルブロ
ックMCB1が欠陥メモリセルブロックと仮定すれば、
欠陥メモリセルブロックに対応する行アドレス情報はよ
く知られた方式によりアドレス貯蔵回路120に格納さ
れることは、この分野の通常の知識を持つ者に自明であ
る。
フラッシュメモリ装置の読み出し動作を実行するために
は、図7に示したように、読み出しコマンド“00h”
が入出力ピンI0I−I08を通じてメモリ装置内に入
力される。その次に、制御信号/WEに同期してアドレ
ス信号A0−A7、A8−A15及びA16−A21が
3回にわたって入出力ピンI0I−I08を通じてメモ
リ装置内に入力される。よく知られたように、第1サイ
クルで入力されるアドレスA0−A7は列アドレスであ
り、第2、そして第3サイクルで入力されるアドレスA
8−A21は行アドレスである。ここで、入力された行
アドレスがメモリセルブロックMCB1を指定するため
のアドレスであれば、メモリセルブロックMCB1は選
択されず、メモリセルブロックM/RCM1が選択され
る。さらに具体的に説明すれば、次の通りである。
れば、行プリデコーダ回路160は入力された行アドレ
ス信号A12−A21をデコーディングしてデコーディ
ング信号Pi、Qi、Riを出力する。入力された行ア
ドレスがメモリセルブロックMCB1を指定するための
アドレスであるので、図7に示したように、デコーディ
ング信号P1、Q2、R1のみがハイで活性化される。
これと同時に、アドレス貯蔵回路120は行アドレスA
12−A21が欠陥メモリセルブロックを指定するため
のアドレスであるか否かを判別する。入力された行アド
レスがメモリセルブロックMCB1を指定するためのア
ドレスであるので、アドレス貯蔵回路120はリダンダ
ンシー信号/RED1をローに活性化させる。ディセー
ブル信号/RPDidsはリダンダンシー信号/RED
1によって活性化され、その結果、ハイレベルに活性化
されたデコーディング信号Q1はディセーブル信号/R
PDdisによってローレベルになる。メモリセルブロ
ックMCB1に対応する行デコーダ回路RD1はデコー
ディング信号Q1がローレベルになることによって非活
性化される。すなわち、行デコーダ回路RD1内の高電
圧スイッチ216が動作しない。
性化されることによって、メモリセルブロックM/RC
B1に対応する行デコーダ回路RD1024は、対応す
るデコーディング信号Pi、Qi、Riに関係なしに、
活性化されたリダンダンシー信号/RED1に応答して
動作する。すなわち、行デコーダ回路RD104内のN
ANDゲート202の出力信号は、対応するデコーディ
ング信号Pi、Qi、Riに関係なしに、リダンダンシ
ー信号/RED1によってハイに活性化される。これは
高電圧スイッチ205を動作させ、その結果、リダンダ
ントセルブロックとしてメモリセルブロックM/RCB
1が選択される。以後、選択されたメモリセルブロック
でデータを感知する動作はこの分野でよく知られている
ので、それに対する説明は省略する。
リセルアレイの欠陥メモリセルブロックを示す行アドレ
ス情報がアドレス貯蔵回路120に格納される。この時
に、欠陥メモリセルブロックを代替するように指定され
たメモリセルブロックの最上位アドレスから逆順で順に
選択されるように行アドレス情報がアドレス貯蔵回路1
20に格納される。このような方式で、欠陥メモリセル
ブロックを指定されたメモリセルブロックM/RCBi
によって代替することによって、別途の不良ブロック情
報が欠陥メモリセルブロックに格納される必要がない。
結果的に、使用者は、欠陥メモリセルブロックに対する
別途のアドレスマッピングなしに、最下位アドレスから
欠陥メモリセルブロックの数を引いたアドレスに該当す
る無欠陥メモリセルブロックを順に使用することができ
る。
上述の説明及び図面に従って明らかにしたが、これは本
発明の例示的な説明に過ぎず、本発明の技術的思想及び
範囲を逸脱しない範囲内で多様な変化及び変更が可能な
ことはもちろんである。例えば、メモリセルアレイにリ
ダンダント専用メモリブロックを提供し、そのようリダ
ンダント専用メモリブロックをよく知られたリダンダン
シー方式によって使用してもよい。これと共に、メモリ
セルブロックまたはリダンダントセルブロックで使用さ
れるメモリセルブロックを指定する方式が使用されう
る。
ッピングが必要ないメモリ装置を実現することによっ
て、使用者に毎度にわたって不良ブロックマッピングを
強いることを防止することができる。
すブロック図である。
である。
リブロックに対応する図2に示した行デコーダの望まし
い実施形態を示す図である。
ックに対応する図2に示した行デコーダの望ましい実施
形態を示す図である。
態を示す図である。
の望ましい実施形態を示す図である。
クマッピング動作を説明するための動作タイミング図で
ある。
Claims (17)
- 【請求項1】複数のメモリセルをそれぞれ有する複数の
第1メモリセルブロックと、 複数のメモリセルをそれぞれ有し、1以上の欠陥メモリ
セルブロックを含みうる複数の第2メモリセルブロック
と、 前記欠陥メモリセルブロックを前記第1メモリセルブロ
ックによって代替するブロック選択回路とを含み、前記
第1メモリセルブロックは最上位アドレスから前記欠陥
メモリセルブロックを代替することを特徴とする不揮発
性メモリ装置。 - 【請求項2】 NANDフラッシュメモリ装置として構
成されていることを特徴とする請求項1に記載の不揮発
性メモリ装置。 - 【請求項3】 代替されたブロックを除いた第1メモリ
セルブロックは通常メモリセルブロックとして使用され
ることを特徴とする請求項1に記載の不揮発性メモリ装
置。 - 【請求項4】 前記ブロック選択回路は前記欠陥メモリ
セルブロックを選択するためのアドレス情報を格納する
ことを特徴とする請求項1に記載の不揮発性メモリ装
置。 - 【請求項5】 前記ブロック選択回路はリダンダンシー
信号を発生することを特徴とする請求項4に記載の不揮
発性メモリ装置。 - 【請求項6】 前記リダンダンシー信号が入力されてデ
ィセーブル信号を発生するディセーブル回路をさらに含
むことを特徴とする請求項5に記載の不揮発性メモリ装
置。 - 【請求項7】 複数のメモリセルブロックを有する揮発
性メモリ装置において、 第1データを格納する第1メモリセルブロックと、 第2データを格納する第2メモリセルブロックと、 行アドレスに従って前記第1メモリセルブロックまたは
前記第2メモリセルブロックを選択するためのデコーデ
ィング信号を発生するデコーディング信号発生回路と、 前記行アドレスに応答してリダンダンシー信号を発生す
るアドレス貯蔵回路と、 前記デコーディング信号と前記リダンダンシー信号に応
答して前記第1メモリセルブロックを選択する第1行デ
コーダ回路と、 前記デコーディング信号に応答して前記第2メモリセル
ブロックを選択する第2行デコーダ回路と、 前記リダンダンシー信号に応答してディセーブル信号を
発生するディセーブル回路とを含み、 前記第1メモリセルブロックが欠陥メモリセルブロック
であることを前記行アドレスが示す時に、前記ディセー
ブル回路は前記ディセーブル信号を発生し、前記第2メ
モリブロックは活性化される一方、前記第1メモリセル
ブロックは非活性化されることを特徴とする不揮発性メ
モリ装置。 - 【請求項8】 NANDフラッシュメモリ装置として構
成されていることを特徴とする請求項7に記載の不揮発
性メモリ装置。 - 【請求項9】 前記第1デコーディング回路は、 前記デコーディング信号が入力され、第1出力信号を発
生する第1検出回路と、 前記第1出力信号と前記リダンダンシー信号が入力さ
れ、第1高電圧発生器イネーブル信号を発生する第2検
出回路と、 前記第1高電圧発生器イネーブル信号が入力され、第1
メモリセルブロック選択信号を発生する第1高電圧発生
器と、 前記第1メモリセルブロック選択信号が入力され、第1
スイッチブロックとをさらに含むことを特徴とする請求
項9に記載の不揮発性メモリ装置。 - 【請求項10】 前記デコーディング回路は、 前記デコーディング信号が入力され、第2出力信号を発
生する第3検出回路と、 前記第2出力信号が入力され、第2高電圧発生器イネー
ブル信号を発生する第4検出回路と、 前記第2高電圧発生器イネーブル信号が入力され、第2
メモリセルブロック選択信号を発生する第2高電圧発生
器と、 前記第2メモリセルブロック選択信号が入力され、第2
スイッチブロックとをさらに含むことを特徴とする請求
項7に記載の不揮発性メモリ装置。 - 【請求項11】 複数の第1メモリセルブロックと複数
の第2メモリセルブロックを含むアレイと、 行アドレスに応答してリダンダンシー信号を発生するア
ドレス貯蔵回路と、 前記リダンダンシー信号に応答してディセーブル信号を
発生するディセーブル回路と、 前記行アドレスに従って前記第1メモリセルブロックま
たは前記第2メモリセルブロックを選択するためのデコ
ーディング信号を発生する行プリデコーダ回路と、 前記デコーディング信号と前記リダンダンシー信号に応
答して前記第1メモリセルブロックを選択する複数の第
1行デコーダと、 前記デコーディング信号に応答して前記第2メモリセル
ブロックを選択する複数の第2行デコーダとを含み、 前記第1メモリセルブロックは最上位アドレスから逆順
で前記第1メモリセルブロック内の欠陥メモリセルブロ
ックを代替することを特徴とする不揮発性メモリ装置。 - 【請求項12】 前記欠陥メモリセルブロックを代替し
ない第1メモリセルブロックは通常メモリセルブロック
として使用されることを特徴とする請求項11に記載の
不揮発性メモリ装置。 - 【請求項13】 前記アドレス貯蔵回路は、前記第1メ
モリセルブロックを逆順で選択するように前記リダンダ
ンシー信号を発生することを特徴とする請求項11に記
載の不揮発性メモリ装置。 - 【請求項14】 前記第1行デコーダ各々は前記第1メ
モリセルブロックに各々対応することを特徴とする請求
項11に記載の不揮発性メモリ装置。 - 【請求項15】 前記第1行デコーダ各々は、 前記デコーディング信号が入力され、第1出力信号を発
生する第1検出回路と、 前記第1出力信号と前記リダンダンシー信号が入力さ
れ、第1高電圧発生器イネーブル信号を発生する第2検
出回路と、 前記第1高電圧発生器イネーブル信号が入力され、第1
メモリセルブロック選択信号を発生する第1高電圧発生
器と、 前記第1メモリセルブロック選択信号が入力され、第1
スイッチブロックとを含むことを特徴とする請求項14
に記載の不揮発性メモリ装置。 - 【請求項16】 前記第2行デコーダ各々は前記第2メ
モリセルブロックに各々対応することを特徴とする請求
項11に記載の不揮発性メモリ装置。 - 【請求項17】 前記第2行デコーダ各々は、 前記デコーディング信号が入力され、第2出力信号を発
生する第3検出回路と、 前記第2出力信号が入力され、第2高電圧発生器イネー
ブル信号を発生する第4検出回路と、 前記第2高電圧発生器イネーブル信号が入力され、第2
メモリセルブロック選択信号を発生する第2高電圧発生
器と、 前記第2メモリセルブロック選択信号が入力され、第2
スイッチブロックとを含むことを特徴とする請求項16
に記載の不揮発性メモリ装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2002-011274 | 2002-03-04 | ||
KR10-2002-0011274A KR100463199B1 (ko) | 2002-03-04 | 2002-03-04 | 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003272397A true JP2003272397A (ja) | 2003-09-26 |
JP4294971B2 JP4294971B2 (ja) | 2009-07-15 |
Family
ID=27800644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003047642A Expired - Fee Related JP4294971B2 (ja) | 2002-03-04 | 2003-02-25 | 不揮発性メモリ装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6956769B2 (ja) |
JP (1) | JP4294971B2 (ja) |
KR (1) | KR100463199B1 (ja) |
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- 2003-02-24 US US10/373,410 patent/US6956769B2/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JP4294971B2 (ja) | 2009-07-15 |
US6956769B2 (en) | 2005-10-18 |
KR100463199B1 (ko) | 2004-12-23 |
US20030167372A1 (en) | 2003-09-04 |
KR20030072433A (ko) | 2003-09-15 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051102 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080612 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080616 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080617 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080917 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081014 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090205 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090218 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090409 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |