JP4484257B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、冗長機能を有する半導体記憶装置、例えば、ＲＯＭに関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩に伴い、高集積化が進み、大容量の半導体記憶装置が製品化されている。半導体記憶装置の大容量化に伴い、チップあたりに欠陥が生じる確率が増大する傾向にある。これは、メモリチップの製造歩留りを低下させる大きな原因となる。
このため、製造歩留り低下の主原因である欠陥メモリセルを救済すべく、種々の方法が提案されている。例えば、一般的に、ＲＯＭの欠陥メモリセルの救済方法として、ＰＲＯＭ，ＥＰＲＯＭによる欠陥メモリセルの置き換え、ＥＣＣ（Error correction code ）回路などが一般的に用いられている。
【０００３】
ＰＲＯＭまたはＥＰＲＯＭを用いた方法では、複数のＰＲＯＭまたはＥＰＲＯＭメモリセルにより冗長メモリセルアレイを構成する。検査時にメモリセルアレイに不良メモリセルが検出された場合には、アドレス登録により当該不良メモリセルを代替する冗長メモリセルアレイ内のＰＲＯＭまたはＥＰＲＯＭのメモリセルが指定される。さらに、不良メモリセルの記憶データが代替用のＰＲＯＭまたはＥＰＲＯＭの冗長メモリセルに書き込まれる。読み出し時に不良メモリセルへのアクセスが要求された場合に、切り換え回路により当該不良メモリセルの代わりに冗長メモリセルアレイにある代替用のＰＲＯＭまたはＥＰＲＯＭのメモリセルが選択され、それに対して読み出しが行われる。
【０００４】
ＥＣＣ法では、メモリセルアレイの他にエラー訂正用データを記憶する記憶手段、例えば、ＰＲＯＭまたはＥＰＲＯＭで構成される記憶手段が設けられている。メモリアクセス時には、不良メモリセルを含む読み出しデータと上記記憶手段に記憶されているエラー訂正用データが訂正回路に入力され、訂正回路により、読み出された不良ビットのデータが修正される。
【０００５】
また、上述した方法以外に、通常のメモリセルアレイの他に、当該メモリセルアレイと同一特性を持つ複数のメモリセルアレイを備えた冗長メモリセルアレイを設けて、通常のメモリセルアレイに不良メモリセルが検出されたとき、切り換え回路により、冗長メモリセルで通常のメモリセルを代替する置き換え処理が行われる。即ち、読み出しのとき、通常のメモリセルへアクセスする代わりに、冗長メモリセルへのアクセスが実行される。
【０００６】
上述した各方法により、メモリセルアレイ中の不良メモリセルなどによる欠陥が救済でき、製造工程における半導体記憶装置の歩留りの向上が図れ、製造コストの削減を実現できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の救済方法においては、それぞれに問題点がある。
例えば、ＰＲＯＭまたはＥＰＲＯＭにより冗長メモリセルアレイを構成し、それを用いて不良メモリセルを代替する方法においては、プロセスの親和性において問題があり、それによる製造工程数の増加がメモリチップのコストの増加を招く。
【０００８】
例えば、ＥＰＲＯＭにより冗長メモリセルアレイを構成する場合に、ＥＰＲＯＭのメモリセルではトンネルオキサイドや小面積で形成するためのＯＮＯ構造の強誘電体膜形成のための工程が必要であり、それらの工程を標準ロジックプロセスに追加する必要がある。さらに、アクセス速度の点においても大きなメモリセルアレイでの高速化が困難であり、アレイの分割の必要がある。このため、オーバーヘッドにより集積度の大幅な低下が回避できないという不利益がある。
【０００９】
また、ＥＣＣ回路による不良ビットのエラー訂正においては、訂正用データを記憶する記憶手段、例えば、ＰＲＯＭまたはＥＰＲＯＭのメモリアレイが必要となり、メモリチップ面積の増加を招く。さらに、一ワードを訂正するために数ビットのパリティビットが必要となり、エラー検出、訂正のプロセスによってメモリアクセス速度の大幅な低下が避けられない。
【００１０】
さらに、通常のメモリセルアレイと同じ構成を有する冗長メモリセルアレイを設けて、通常のメモリセルアレイに欠陥が検出された場合に、冗長メモリセルアレイに切り換える方法では、動作速度の低下がある程度抑制されるが、面積が増加するという不利益がある。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路レイアウト面積の増加を必要最小限に抑制しながら、高速な読み出しを実現可能な半導体記憶装置を提供することにある。
【００１２】
上記目的を達成するため、本願発明に係る半導体記憶装置は、複数のワード線と複数のビット線との交点にそれぞれ配置され、論理値１又は論理値０の固定データを記憶する複数のメモリセルを含むメモリセルアレイと、上記メモリセルから読み出されたデータを増幅して出力するセンスアンプと、上記複数のビット線にそれぞれ接続されており、入力される選択信号に応じて上記ビット線と上記センスアンプとを電気的に接続する複数の選択手段と、入力されるアドレス信号に応じて上記複数のワード線の中から１つのワード線を選択する第１のデコーダと、入力されるアドレス信号に応じて上記複数の選択手段の中から１つの選択手段を選択し、当該選択手段に選択信号を出力する第２のデコーダと、上記メモリセルアレイに含まれる不良メモリセルのアドレスを保持する第１の記憶回路と、上記不良メモリセルの記憶すべきデータを保持する第２の記憶回路と、切換信号に応じて上記第２の記憶回路と上記センスアンプとを電気的に接続する切換回路と、入力されるアドレス信号と上記第１の記憶回路に保持されている不良メモリセルのアドレスとを比較し、それらが一致した場合に一致信号を出力する比較回路と、上記比較回路から一致信号が出力された場合に上記第２のデコーダからの選択信号の出力を禁止すると共に上記切換回路に対して切換信号を出力する第３のデコーダとを有し、上記第１の記憶回路及び上記第２の記憶回路が、フューズの接続状態により論理値１又は論理値０の固定データを保持するフューズ回路により構成されており、上記第２の記憶回路が論理値１又は論理値０に対応する固定レベルの信号を出力しており、上記切換回路の動作に応答して上記固定レベルの信号が上記センスアンプに供給された時点で上記センスアンプの入力信号レベルが確定する、ものである。
【００１３】
本発明によれば、半導体記憶装置、例えばＲＯＭにおいて、メモリセルアレイに不良メモリセルが検出された場合に、当該不良メモリセルの配置場所に応じたアドレスが第１の記憶回路に記憶され、さらに当該不良メモリセルに記憶されるべき記憶データが第２の記憶回路に記憶される。入力されたアドレスにより不良メモリセルが指定された場合、第３のデコーダにより、不良メモリセルへのアクセスが禁止され、その代わりに、上記第２の記憶回路に記憶されているデータがセンスアンプに入力され、それに応じた読み出し信号が出力される。第２の記憶回路の出力信号は所定の電位レベルに固定されているので、当該第２の記憶回路の出力信号をセンスアンプに転送するとき、電荷のチャージ／ディスチャージが伴わず、センスアンプの状態確定が高速に実現できる。さらに、当該第２の記憶回路はアクセス速度を低下させることなく、基板上の空き領域に配置することが可能であり、回路面積の増加を必要最小限に抑制できる。
【００１４】
【発明の実施の形態】
図１は本発明に係る半導体記憶装置の一実施形態を示す回路図である。
図示のように、本実施形態の半導体記憶装置は、メモリセルアレイ１０、選択ゲート２０、フューズ回路３０、行デコーダ（ロウデコーダ）４０、列デコーダ（カラムデコーダ）５０、冗長デコーダ６０、比較回路７０およびフューズ回路８０により構成されているＲＯＭである。
【００１５】
メモリセルアレイ１０は、行列状に配置されている複数のＲＯＭメモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnにより構成されている。各行に配置されているメモリセルはそれぞれ同じワード線に接続され、各列に配置されているメモリセルはそれぞれ同じビット線に接続されている。
実際のＲＯＭのメモリセルアレイ１０において、例えば、ｍ＝１５、ｎ＝２５５となり、即ち、メモリセルアレイ１０において、１６本のビット線ＢＬと２５６本のワード線がそれぞれ配線される。この場合に、メモリセルアレイ１０は、一つのメモリブロックとして、４０９６ビットの記憶容量を持つ。
【００１６】
メモリセルアレイ１０において、（ｎ＋１）本のワード線ＷＬ０，…，ＷＬｎおよび（ｍ＋１）本のビット線ＢＬ０，…，ＢＬｍが交差して配線されている。各ワード線ＷＬ０，…，ＷＬｎは、ロウデコーダ４０に接続され、各ビット線ＢＬ０，…，ＢＬｍは選択ゲート２０を介してセンスアンプＳＡ０に接続されている。
メモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnは、それぞれ一個のトランジスタにより構成されている。各トランジスタのゲートがそれぞれワード線ＷＬ０，…，ＷＬｎに接続され、一方の不純物拡散層が共通電位に接続され、他方の不純物拡散層は、例えば、接続手段（ビア）を介してビット線ＢＬ０，…，ＢＬｍに接続されている。ＲＯＭ制御工程において、カスタマーデータに応じて各メモリセルのビアの有無が設定され、それに応じて各メモリセルの記憶データが決まる。例えば、図示のように、あるメモリセルにデータ“１”を記憶させる場合に、ビット線とトランジスタの一方の不純物拡散層との間にビアを形成し、逆にあるメモリセルにデータ“０”を記憶させる場合に、ビット線とトランジスタの一方の不純物拡散層との間にビアを形成させず、トランジスタの不純物拡散層とビット線が切り離されたままにする。
【００１７】
選択ゲート２０は、（ｍ＋１）個のトランジスタＳＧ０，…，ＳＧｍにより構成されている。これらのトランジスタは、ゲートが選択信号線ＳＬ０，…，ＳＬｍにそれぞれ接続され、一方の不純物拡散層がビット線ＢＬ０，…，ＢＬｍにそれぞれ接続され、他方の不純物拡散層がセンスアンプＳＡ０の入力端子に共通に接続されている。選択信号線ＳＬ０，…，ＳＬｍはカラムデコーダ５０に接続されている。
【００１８】
フューズ回路３０は、転送ゲートＴＧ０を介して、センスアンプＳＡ０に接続されている。フューズ回路３０は、図２に示す構成を有する。図２に示すように、フューズ回路３０は、フューズＦＳ１、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶＦ１，ＩＮＶＦ２により構成されている。
【００１９】
フューズＦＳ１は、電圧Ｖddの供給線とノードＮＤ１との間に接続されている。トランジスタＮＴ１の一方の拡散層は、ノードＮＤ１に接続され、他方の拡散層は接地されている。インバータＩＮＶＦ２の入力端子はノードＮＤ１に接続され、出力端子はトランジスタＮＴ１のゲートに接続されている。インバータＩＮＶＦ１の入力端子は、インバータＩＮＶＦ２の出力端子に接続され、その出力端子はフューズ回路３０の出力端子を形成する。
【００２０】
本実施形態においては、フューズ回路３０は電位設定回路として設けられている。即ち、フューズＦＳ１の接続状態によって、フューズ回路３０の出力信号の電位が変わる。以下、図２を参照しつつ、これについて詳細に説明する。
デフォルト状態においては、フューズＦＳ１が接続状態になっている。この場合、ノードＮＤ１が電圧Ｖddレベルに保持されているので、インバータＩＮＶＦ２の出力端子がローレベルに保持され、トランジスタＮＴ１がオフ状態に保持される。また、インバータＩＮＶＦ１の出力端子はハイレベルに保持される。即ち、デフォルト状態では、フューズ回路３０によりハイレベル、例えば電圧Ｖddレベルの信号が出力される。
【００２１】
一方、フューズＦＳ１が切断された場合には、ノードＮＤ１が開放状態となり、例えば、リーク電流などによりノードＮＤ１の電位が徐々に低下し、それがインバータＩＮＶＦ２のしきい値電圧以下に下がると、インバータＩＮＶＦ２の状態が反転し、出力端子がローレベルからハイレベルに切り替わる。これに応じてトランジスタＮＴ１がオフ状態からオン状態に切り替わり、ノードＮＤ１が接地電位ＧＮＤに固定される。さらに、この状態において、インバータＩＮＶＦ１の出力端子がローレベルに保持される。
【００２２】
上述したように、フューズ回路３０において、フューズＦＳ１の接続状態に応じて、フューズ回路３０の出力信号レベルが設定される。このため、必要な信号レベルに応じてフューズＦＳ１を切断またはそのまま保持することにより、フューズ回路３０により所定のレベルを有する信号が得られる。例えば、フューズＦＳ１をデフォルトのままにしておけば、フューズ回路３０の出力端子からハイレベル、例えば、電圧Ｖddレベルの信号が得られ、フューズＦＳ１を切断することにより、フューズ回路３０の出力端子からローレベル、例えば、接地電位ＧＮＤレベルの信号が得られる。
【００２３】
フューズ回路３０の出力端子は、転送ゲートＴＧ０を介してセンスアンプＳＡ０に接続されている。図示のように、転送ゲートＴＧ０はｐＭＯＳトランジスタＰＴ０とｎＭＯＳトランジスタＮＴ０により構成されている。これらのトランジスタの一方の不純物拡散層は、フューズ回路３０の出力端子に接続され、他方の不純物拡散層は、センスアンプＳＡ０の入力端子に接続されている。さらに、これらのトランジスタＰＴ０，ＮＴ０のゲートが冗長デコーダ６０に接続され、冗長デコーダ６０により、それぞれ相補的なレベルの信号が印加される。例えば、ｐＭＯＳトランジスタＰＴ０のゲートにローレベルの信号が印加される場合には、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加される。逆に、ｐＭＯＳトランジスタＰＴ０のゲートにハイレベルの信号が印加される場合には、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加される。
【００２４】
ｐＭＯＳトランジスタＰＴ０のゲートにローレベル、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加されている場合には、転送ゲートＴＧ０がオン状態にあり、フューズ回路３０により設定された電位レベルがセンスアンプＳＡ０に入力される。逆に、ｐＭＯＳトランジスタＰＴ０のゲートにハイレベル、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加されている場合には、転送ゲートＴＧ０がオフ状態にあり、フューズ回路３０により設定された電位レベルがセンスアンプＳＡ０入力されない。
【００２５】
ロウデコーダ４０は、複数の論理ゲートにより構成されている。読み出しのとき、ロウデコーダ４０は、アドレスの内、行を指定するロウアドレスＲＯＷＡＤＲを受けて、それに応じて、（ｎ＋１）本のワード線ＷＬ０，…，ＷＬｎの内、一本のみを選択して、選択されたワード線を活性化する。例えば、ロウアドレスＲＯＷＡＤＲにより指定されるワード線をハイレベルに保持し、それ以外のワード線をローレベルに保持する。
従って、活性化されたワード線に接続されているメモリセルが選択されることになる。
【００２６】
カラムデコーダ５０は、複数の論理ゲートにより構成されている。カラムデコーダ５０は、カラムアドレスＣＬＭＡＤＲに応じて、（ｍ＋１）本の選択信号線ＳＬ０，…，ＳＬｎの内、一本のみを選択して、その選択信号線を活性化する。選択ゲート２０を構成する（ｍ＋１）個のトランジスタＳＧ０，…，ＳＧｍの内、活性化された選択信号線に接続されているトランジスタがオン状態に保持され、それに接続されているビット線の電位がセンスアンプＳＡ０に入力される。なお、それ以外のトランジスタはすべてオフ状態に保持される。
【００２７】
冗長デコーダ６０は、比較回路７０からの比較信号に応じて、転送ゲートＴＧ０のオン／オフ状態を制御し、さらに、カラムデコーダ５０の動作／非動作状態を制御する。即ち、比較回路７０からの比較信号に応じて、転送ゲートＴＧ０をオン状態に保持する場合に、カラムデコーダ５０を停止させ、逆に転送ゲートＴＧ０をオフ状態に保持する場合に、カラムデコーダ５０を動作させる。
【００２８】
なお、図１に示すように、ロウデコーダ４０、カラムデコーダ５０および冗長デコーダ６０は、全てクロック信号ＣＬＫにより同期される。即ち、図１は、同期型メモリを例示した。本実施形態は、これに限定されるわけではなく、非同期型メモリにおいても同様な冗長機能を実現できることはいうまでもない。
【００２９】
図示のように、冗長デコーダ６０の内、インバータ６１の入力端子はＮＡＮＤゲート６２の出力端子に接続され、インバータ６３の入力端子は、ＮＡＮＤゲート６４の出力端子に接続されている。
ＮＡＮＤゲート６２は、比較回路７０からの比較信号に応じてその出力信号レベルが設定される。例えば、比較回路から入力アドレスＡＤＲとフューズ回路８０の出力信号とが一致したことを示す信号を受けた場合には、ＮＡＮＤゲート６２の出力端子がローレベルに保持される。ＮＡＮＤゲート６２の出力信号がカラムデコーダ５０に供給されるので、このローレベルの信号に応じて、カラムデコーダが非動作状態に保持され、全ての選択信号線ＳＬ０，…，ＳＬｎがローレベルに保持される。これに応じて選択ゲート２０を構成する各トランジスタＳＧ０，…，ＳＧｍがオフ状態に設定される。
【００３０】
また、この状態において、インバータ６１の出力端子がハイレベルに設定され、インバータ６１の出力信号が比較回路７０の他の出力信号とともにＮＡＮＤゲート６４に入力されるので、ＮＡＮＤゲート６４の出力信号（入力アドレスＡＤＲとフューズ回路８０の出力信号との一致を示す信号）がローレベルに保持される。これに応じて、転送ゲートＴＧ０を構成するｐＭＯＳトランジスタＰＴ０のゲートにローレベルの信号が印加され、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加される。この結果、転送ゲートＴＧ０がオン状態に保持される。
【００３１】
一方、比較回路７０から一致しないことを示す信号が得られた場合には、ＮＡＮＤゲート６２の出力信号がハイレベルに保持される。これに応じてカラムデコーダ５０が動作状態に設定され、入力されたカラムアドレスＣＬＭＡＤＲに応じて指定された選択信号線のみを活性化させ、他の選択信号線を非活性化状態に設定する。
このとき、ＮＡＮＤゲート６４の出力端子もハイレベルに保持されるので、転送ゲートＴＧ０を構成するｐＭＯＳトランジスタＰＴ０のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加される。この結果、転送ゲートＴＧ０がオフ状態に保持される。
【００３２】
フューズ回路８０は、複数のフューズにより構成されている。メモリセルアレイ１０にある不良メモリセルの配置場所に応じて、これら複数のフューズに対してプログラミングを行うことにより、不良メモリセルに応じたアドレスが登録される。このプログラミングはアドレス登録とも呼ばれる。通常、フューズ回路のプログラミングは、レーザまたは過電流により、所定のフューズを溶断することにより行われる。
【００３３】
アドレス登録により、メモリセルアレイ１０にある不良メモリセルのアドレスがフューズ回路８０に登録される。登録されたアドレスと外部から入力されたアドレスＡＤＲが比較回路７０に入力され、比較回路７０により、二つのアドレスが比較される。比較の結果、二つのアドレスが一致した場合、それを示す信号、例えば、複数ビットのハイレベルの信号が冗長デコーダ６０に供給される。逆に、比較の結果、二つのアドレスが一致しない場合、それを示す信号、例えば、複数ビットの内、少なくとも一ビットがローレベルである信号が冗長デコーダ６０に供給される。冗長デコーダ６０は、上述したように、比較回路からの比較結果信号に応じて、カラムデコーダ５０および転送ゲートＴＧ０を制御する。
【００３４】
以下、図１を参照しつつ、本実施形態のＲＯＭの動作について説明する。
まず、メモリセルアレイ１０の正常なメモリセルに対する読み出し動作について説明する。この場合に、外部から入力されたアドレスＡＤＲとフューズ回路８０に登録されたアドレスが一致しないので、冗長デコーダ６０により、カラムデコーダ５０が動作状態に設定され、また、転送ゲートＴＧ０がオフ状態に設定される。
【００３５】
入力されたアドレスＡＤＲの内、ロウアドレスＲＯＷＡＤＲに応じて、ロウデコーダ４０により指定されたワード線が選択され、活性化される。さらに、カラムアドレスＣＬＭＡＤＲに応じて、カラムデコーダ５０により、指定された選択信号線が選択され、活性化される。ここで、例えば、メモリセルＭＣ00が選択メモリセルとして、それに対する読み出し動作について説明する。
【００３６】
この場合、ロウデコーダ４０により、ワード線ＷＬ０が選択され、活性化される他、カラムデコーダ５０により、選択信号線ＳＬ０が選択され、活性化される。このため、選択ゲート２０を構成するトランジスタＳＧ０がオン状態に設定され、ビット線ＢＬ０がセンスアンプＳＡ０に接続される。
【００３７】
図１に示すように、各ビット線ＢＬ０，…，ＢＬｍは、プリチャージトランジスタＰｒ０，…，Ｐｒｍを介して、それぞれ電圧Ｖddの供給線に接続されている。プリチャージトランジスタＰｒ０，…，Ｐｒｍのゲートにプリチャージ制御信号Ｐｒが印加される。なお、プリチャージ制御信号Ｐｒは、読み出し前のプリチャージ動作時に、所定の時間においてローレベルに保持される。それ以外の時間はハイレベルに保持される。ここで、プリチャージ制御信号Ｐｒがローレベルに保持されている期間をプリチャージ期間という。
プリチャージ期間において、プリチャージトランジスタＰｒ０，…，Ｐｒｍがオン状態に保持されているので、ビット線ＢＬ０，…，ＢＬｍはプリチャージ電圧Ｖddに保持される。ここで、選択ビット線プリチャージ方式を用いる場合には、２５６本のビット線のうち、例えば１６本のビット線のみがプリチャージされる。
【００３８】
メモリセルアレイ１０を構成する各メモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnにおいて、図示のように、データ“１”を記憶する場合に、ビット線とメモリトランジスタの不純物拡散層との間にビアが形成され、データ“０”を記憶する場合に、ビット線とメモリセルトランジスタの不純物拡散層との間に、ビアが形成されない。
【００３９】
メモリセルＭＣ00が選択された場合に、上述のように、ロウデコーダ４０によりワード線ＷＬ０が活性化されるので、メモリセルＭＣ00がオン状態に保持される。メモリセルＭＣ00にはデータ“１”が記憶されているので、ビット線ＢＬ０とメモリセルＭＣ00の不純物拡散層との間にビアが形成されている。このため、ビット線ＢＬ０がメモリセルＭＣ00を介してディスチャージされ、その電位がプリチャージ電圧Ｖddより降下し、接地電位ＧＮＤに保持される。
カラムデコーダ５０により、選択信号線ＳＬ０が活性化されるので、選択ゲート２０のトランジスタＳＧ０がオン状態に保持され、他のトランジスタが全てオフ状態に保持される。このため、ビット線ＢＬ０がセンスアンプＳＡ０に接続され、ローレベルのビット線電位がセンスアンプＳＡ０に入力される。
【００４０】
センスアンプＳＡ０により、ビット線ＢＬ０の電位が反転して増幅されるので、ハイレベルの出力信号ＤOUT が出力される。
このように、選択メモリセルにデータ“１”が記憶されている場合に、ハイレベルの読み出し信号ＤOUT が出力される。
逆に、選択メモリセルにデータ“０”が記憶されている場合には、ビット線とメモリセルの不純物拡散層との間にビアが形成されていない。この場合には、選択メモリセルがオン状態に設定されても、ビット線のディスチャージが行われず、ビット線はほぼプリチャージ電圧Ｖddのレベルに保持されたままである。このハイレベルのビット線電圧が選択ゲート２０にあるトランジスタを介してセンスアンプＳＡ０に入力されるので、センスアンプＳＡ０からローレベルの読み出し信号ＤOUT が出力される。
【００４１】
以下、メモリセルアレイ１０にある不良メモリセルに対してアクセスを行う場合の読み出し動作について説明する。
ここで、出荷前の検査時に、メモリセルアレイ１０に不良メモリセルの存在が検出され、それに応じてアドレス登録が行われ、さらに、不良メモリセルの記憶データに応じて、フューズ回路３０においてフューズＦＳ１の状態が設定されたものとして説明を行う。外部からのアドレスＡＤＲにより、不良メモリセルが指定された場合に、まず、比較回路７０により、入力アドレスとフューズ回路８０に登録されたアドレスが一致することを示す比較結果が出力される。
【００４２】
比較回路７０の比較結果に応じて、冗長デコーダ６０において、ＮＡＮＤゲート６２の出力信号がローレベルに保持される。これに応じて、カラムデコーダ５０が非動作状態に設定され、選択ゲート２０にある全てのトランジスタＳＧ０，…，ＳＧｍがオフ状態に設定される。即ち、このとき、メモリセルアレイ１０にある全てのビット線ＢＬ０，…，ＢＬｍはセンスアンプＳＡ０から切り離されることになる。
【００４３】
冗長デコーダ６０により、転送ゲートＴＧ０がオン状態に設定される。このため、フューズ回路３０の出力信号が転送ゲートＴＧ０を介してセンスアンプＳＡ０に入力される。
上述したように、アドレス登録の際、不良メモリセルの記憶データに応じて、フューズ回路３０のフューズＦＳ１の状態が設定される。例えば、不良メモリセルの記憶データが“０”である場合には、フューズＦＳ１をデフォルトのままにし、逆に不良メモリセルの記憶データが“１”である場合には、フューズＦＳ１が切断される。即ち、不良メモリセルの記憶データが“０”の場合には、フューズ回路３０からハイレベルの信号が出力され、不良メモリセルの記憶データが“１”の場合には、フューズ回路３０からローレベルの信号が出力される。
【００４４】
このため、不良メモリセルの記憶データが“０”の場合には、転送ゲートＴＧ０がオン状態に設定されたとき、センスアンプＳＡ０から、ローレベルの出力信号ＤOUT が得られ、逆に、不良メモリセルの記憶データが“１”の場合には、転送ゲートＴＧ０がオン状態に設定されたとき、センスアンプＳＡ０から、ハイレベルの出力信号ＤOUT が得られる。即ち、不良メモリセルの代わりに、転送ゲートＴＧ０、フューズ回路３０、冗長デコーダ６０、比較回路７０およびフューズ回路８０からなる冗長回路により、正確な読み出しデータが得られる。
【００４５】
このように、不良メモリセルの記憶データに応じて、フューズ回路３０におけるフューズＦＳ１の状態が設定されるので、フューズ回路３０の出力信号が、固定のレベル、例えば、電圧Ｖddレベルまたは接地電位ＧＮＤレベルの何れかに保持されている。このため、転送ゲートＴＧ０がオン状態になった時点でセンスアンプＳＡ０の入力信号レベルが確定される。この間に電荷のチャージ／ディスチャージが伴わないため、転送ゲートＴＧ０がオン状態に切り替わってから、センスアンプＳＡ０の出力信号レベルが確定するまでの時間は非常に短い。
【００４６】
このため、冗長回路動作時に、登録アドレスと入力アドレスの一致判別から、センスアンプＳＡ０の出力信号レベルの確定までの所要時間が短縮され、不良メモリセルが選択された場合でも高速な読み出しが実現可能である。
また、不良メモリセルを救済するために設けられたフューズ回路３０，８０は、固定レベルの信号のみを供給するので、信号転送速度を低下させることなく転送ゲートＴＧ０まで長い配線を経由することが可能である。このため、フューズ回路３０，８０は基板レイアウト上の空き領域に配置させることが可能であり、フューズ回路３０，８０を設けることによる基板面積の増加をわずかに抑えることができる。
【００４７】
以上説明したように、本実施形態によれば、メモリセルアレイ１０に不良メモリセルが検出された場合に、フューズ回路８０に不良メモリセルの配置場所に応じたアドレスを登録し、不良メモリセルの記憶データに応じてフューズ回路３０の出力信号レベルを設定する。入力アドレスが不良メモリセルを指定する場合には、比較回路から入力アドレスと登録アドレスの一致を示す判別結果が出力され、これに応じて冗長デコーダ６０はカラムデコーダ５０を非動作状態に設定し、全てのビット線をセンスアンプＳＡ０から切り離し、さらに転送ゲートＴＧ０をオン状態に設定し、フューズ回路３０から出力される信号をセンスアンプＳＡ０に入力するので、不良メモリセルが指定されたとき、高速な読み出しを実現でき、且つ回路面積の増大を必要最小限に抑制できる。
【００４８】
以上の説明においては、メモリセルアレイ１０が一つのみ設けられているものを例示したが、本発明はこれに限定されるものではなく、メモリセルアレイ１０と並列に複数のメモリセルアレイを同時に設けることも可能である。例えば、ＲＯＭの記憶データのワード長が１６ビットの場合に、１６個のメモリセルアレイを並列に設けることができる。
さらに、図１において、フューズ回路３０およびそれに応じた転送ゲートＴＧ０が一組設けられているが、本発明はこれに限定されず、ビット線の本数分まで複数のフューズ回路を設け、それぞれのフューズ回路に転送ゲートを設けて、各フューズ回路を転送ゲートを介してセンスアンプＳＡ０に接続することにより、一本のワード線毎に、複数の不良メモリセルに対して救済することが可能である。
【００４９】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、回路の面積の増加を必要最小限に抑制でき、不良メモリセル救済時の読み出し速度の低下を回避でき、メモリアクセスの高速化を図れる利点がある。また、救済用アドレス（不良メモリセルのアドレス）、データ線は直流的に固定され、スピードの低下がないので、自動配線により自由度の高い配線を行っても、タイミング検証する必要がなく、高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態を示す回路図である。
【図２】フューズ回路の一構成例を示す回路図である。
【符号の説明】
１０…メモリセルアレイ
２０…転送ゲート
３０…フューズ回路
４０…ロウデコーダ
５０…カラムデコーダ
６０…冗長デコーダ
７０…比較回路
８０…フューズ回路
ＴＧ０…転送ゲート
ＳＡ０…センスアンプ
ＦＳ１…フューズ
【発明の属する技術分野】
本発明は、冗長機能を有する半導体記憶装置、例えば、ＲＯＭに関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の進歩に伴い、高集積化が進み、大容量の半導体記憶装置が製品化されている。半導体記憶装置の大容量化に伴い、チップあたりに欠陥が生じる確率が増大する傾向にある。これは、メモリチップの製造歩留りを低下させる大きな原因となる。
このため、製造歩留り低下の主原因である欠陥メモリセルを救済すべく、種々の方法が提案されている。例えば、一般的に、ＲＯＭの欠陥メモリセルの救済方法として、ＰＲＯＭ，ＥＰＲＯＭによる欠陥メモリセルの置き換え、ＥＣＣ（Error correction code ）回路などが一般的に用いられている。
【０００３】
ＰＲＯＭまたはＥＰＲＯＭを用いた方法では、複数のＰＲＯＭまたはＥＰＲＯＭメモリセルにより冗長メモリセルアレイを構成する。検査時にメモリセルアレイに不良メモリセルが検出された場合には、アドレス登録により当該不良メモリセルを代替する冗長メモリセルアレイ内のＰＲＯＭまたはＥＰＲＯＭのメモリセルが指定される。さらに、不良メモリセルの記憶データが代替用のＰＲＯＭまたはＥＰＲＯＭの冗長メモリセルに書き込まれる。読み出し時に不良メモリセルへのアクセスが要求された場合に、切り換え回路により当該不良メモリセルの代わりに冗長メモリセルアレイにある代替用のＰＲＯＭまたはＥＰＲＯＭのメモリセルが選択され、それに対して読み出しが行われる。
【０００４】
ＥＣＣ法では、メモリセルアレイの他にエラー訂正用データを記憶する記憶手段、例えば、ＰＲＯＭまたはＥＰＲＯＭで構成される記憶手段が設けられている。メモリアクセス時には、不良メモリセルを含む読み出しデータと上記記憶手段に記憶されているエラー訂正用データが訂正回路に入力され、訂正回路により、読み出された不良ビットのデータが修正される。
【０００５】
また、上述した方法以外に、通常のメモリセルアレイの他に、当該メモリセルアレイと同一特性を持つ複数のメモリセルアレイを備えた冗長メモリセルアレイを設けて、通常のメモリセルアレイに不良メモリセルが検出されたとき、切り換え回路により、冗長メモリセルで通常のメモリセルを代替する置き換え処理が行われる。即ち、読み出しのとき、通常のメモリセルへアクセスする代わりに、冗長メモリセルへのアクセスが実行される。
【０００６】
上述した各方法により、メモリセルアレイ中の不良メモリセルなどによる欠陥が救済でき、製造工程における半導体記憶装置の歩留りの向上が図れ、製造コストの削減を実現できる。
【０００７】
【発明が解決しようとする課題】
ところで、上述した従来の救済方法においては、それぞれに問題点がある。
例えば、ＰＲＯＭまたはＥＰＲＯＭにより冗長メモリセルアレイを構成し、それを用いて不良メモリセルを代替する方法においては、プロセスの親和性において問題があり、それによる製造工程数の増加がメモリチップのコストの増加を招く。
【０００８】
例えば、ＥＰＲＯＭにより冗長メモリセルアレイを構成する場合に、ＥＰＲＯＭのメモリセルではトンネルオキサイドや小面積で形成するためのＯＮＯ構造の強誘電体膜形成のための工程が必要であり、それらの工程を標準ロジックプロセスに追加する必要がある。さらに、アクセス速度の点においても大きなメモリセルアレイでの高速化が困難であり、アレイの分割の必要がある。このため、オーバーヘッドにより集積度の大幅な低下が回避できないという不利益がある。
【０００９】
また、ＥＣＣ回路による不良ビットのエラー訂正においては、訂正用データを記憶する記憶手段、例えば、ＰＲＯＭまたはＥＰＲＯＭのメモリアレイが必要となり、メモリチップ面積の増加を招く。さらに、一ワードを訂正するために数ビットのパリティビットが必要となり、エラー検出、訂正のプロセスによってメモリアクセス速度の大幅な低下が避けられない。
【００１０】
さらに、通常のメモリセルアレイと同じ構成を有する冗長メモリセルアレイを設けて、通常のメモリセルアレイに欠陥が検出された場合に、冗長メモリセルアレイに切り換える方法では、動作速度の低下がある程度抑制されるが、面積が増加するという不利益がある。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、回路レイアウト面積の増加を必要最小限に抑制しながら、高速な読み出しを実現可能な半導体記憶装置を提供することにある。
【００１２】
上記目的を達成するため、本願発明に係る半導体記憶装置は、複数のワード線と複数のビット線との交点にそれぞれ配置され、論理値１又は論理値０の固定データを記憶する複数のメモリセルを含むメモリセルアレイと、上記メモリセルから読み出されたデータを増幅して出力するセンスアンプと、上記複数のビット線にそれぞれ接続されており、入力される選択信号に応じて上記ビット線と上記センスアンプとを電気的に接続する複数の選択手段と、入力されるアドレス信号に応じて上記複数のワード線の中から１つのワード線を選択する第１のデコーダと、入力されるアドレス信号に応じて上記複数の選択手段の中から１つの選択手段を選択し、当該選択手段に選択信号を出力する第２のデコーダと、上記メモリセルアレイに含まれる不良メモリセルのアドレスを保持する第１の記憶回路と、上記不良メモリセルの記憶すべきデータを保持する第２の記憶回路と、切換信号に応じて上記第２の記憶回路と上記センスアンプとを電気的に接続する切換回路と、入力されるアドレス信号と上記第１の記憶回路に保持されている不良メモリセルのアドレスとを比較し、それらが一致した場合に一致信号を出力する比較回路と、上記比較回路から一致信号が出力された場合に上記第２のデコーダからの選択信号の出力を禁止すると共に上記切換回路に対して切換信号を出力する第３のデコーダとを有し、上記第１の記憶回路及び上記第２の記憶回路が、フューズの接続状態により論理値１又は論理値０の固定データを保持するフューズ回路により構成されており、上記第２の記憶回路が論理値１又は論理値０に対応する固定レベルの信号を出力しており、上記切換回路の動作に応答して上記固定レベルの信号が上記センスアンプに供給された時点で上記センスアンプの入力信号レベルが確定する、ものである。
【００１３】
本発明によれば、半導体記憶装置、例えばＲＯＭにおいて、メモリセルアレイに不良メモリセルが検出された場合に、当該不良メモリセルの配置場所に応じたアドレスが第１の記憶回路に記憶され、さらに当該不良メモリセルに記憶されるべき記憶データが第２の記憶回路に記憶される。入力されたアドレスにより不良メモリセルが指定された場合、第３のデコーダにより、不良メモリセルへのアクセスが禁止され、その代わりに、上記第２の記憶回路に記憶されているデータがセンスアンプに入力され、それに応じた読み出し信号が出力される。第２の記憶回路の出力信号は所定の電位レベルに固定されているので、当該第２の記憶回路の出力信号をセンスアンプに転送するとき、電荷のチャージ／ディスチャージが伴わず、センスアンプの状態確定が高速に実現できる。さらに、当該第２の記憶回路はアクセス速度を低下させることなく、基板上の空き領域に配置することが可能であり、回路面積の増加を必要最小限に抑制できる。
【００１４】
【発明の実施の形態】
図１は本発明に係る半導体記憶装置の一実施形態を示す回路図である。
図示のように、本実施形態の半導体記憶装置は、メモリセルアレイ１０、選択ゲート２０、フューズ回路３０、行デコーダ（ロウデコーダ）４０、列デコーダ（カラムデコーダ）５０、冗長デコーダ６０、比較回路７０およびフューズ回路８０により構成されているＲＯＭである。
【００１５】
メモリセルアレイ１０は、行列状に配置されている複数のＲＯＭメモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnにより構成されている。各行に配置されているメモリセルはそれぞれ同じワード線に接続され、各列に配置されているメモリセルはそれぞれ同じビット線に接続されている。
実際のＲＯＭのメモリセルアレイ１０において、例えば、ｍ＝１５、ｎ＝２５５となり、即ち、メモリセルアレイ１０において、１６本のビット線ＢＬと２５６本のワード線がそれぞれ配線される。この場合に、メモリセルアレイ１０は、一つのメモリブロックとして、４０９６ビットの記憶容量を持つ。
【００１６】
メモリセルアレイ１０において、（ｎ＋１）本のワード線ＷＬ０，…，ＷＬｎおよび（ｍ＋１）本のビット線ＢＬ０，…，ＢＬｍが交差して配線されている。各ワード線ＷＬ０，…，ＷＬｎは、ロウデコーダ４０に接続され、各ビット線ＢＬ０，…，ＢＬｍは選択ゲート２０を介してセンスアンプＳＡ０に接続されている。
メモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnは、それぞれ一個のトランジスタにより構成されている。各トランジスタのゲートがそれぞれワード線ＷＬ０，…，ＷＬｎに接続され、一方の不純物拡散層が共通電位に接続され、他方の不純物拡散層は、例えば、接続手段（ビア）を介してビット線ＢＬ０，…，ＢＬｍに接続されている。ＲＯＭ制御工程において、カスタマーデータに応じて各メモリセルのビアの有無が設定され、それに応じて各メモリセルの記憶データが決まる。例えば、図示のように、あるメモリセルにデータ“１”を記憶させる場合に、ビット線とトランジスタの一方の不純物拡散層との間にビアを形成し、逆にあるメモリセルにデータ“０”を記憶させる場合に、ビット線とトランジスタの一方の不純物拡散層との間にビアを形成させず、トランジスタの不純物拡散層とビット線が切り離されたままにする。
【００１７】
選択ゲート２０は、（ｍ＋１）個のトランジスタＳＧ０，…，ＳＧｍにより構成されている。これらのトランジスタは、ゲートが選択信号線ＳＬ０，…，ＳＬｍにそれぞれ接続され、一方の不純物拡散層がビット線ＢＬ０，…，ＢＬｍにそれぞれ接続され、他方の不純物拡散層がセンスアンプＳＡ０の入力端子に共通に接続されている。選択信号線ＳＬ０，…，ＳＬｍはカラムデコーダ５０に接続されている。
【００１８】
フューズ回路３０は、転送ゲートＴＧ０を介して、センスアンプＳＡ０に接続されている。フューズ回路３０は、図２に示す構成を有する。図２に示すように、フューズ回路３０は、フューズＦＳ１、ｎＭＯＳトランジスタＮＴ１、インバータＩＮＶＦ１，ＩＮＶＦ２により構成されている。
【００１９】
フューズＦＳ１は、電圧Ｖddの供給線とノードＮＤ１との間に接続されている。トランジスタＮＴ１の一方の拡散層は、ノードＮＤ１に接続され、他方の拡散層は接地されている。インバータＩＮＶＦ２の入力端子はノードＮＤ１に接続され、出力端子はトランジスタＮＴ１のゲートに接続されている。インバータＩＮＶＦ１の入力端子は、インバータＩＮＶＦ２の出力端子に接続され、その出力端子はフューズ回路３０の出力端子を形成する。
【００２０】
本実施形態においては、フューズ回路３０は電位設定回路として設けられている。即ち、フューズＦＳ１の接続状態によって、フューズ回路３０の出力信号の電位が変わる。以下、図２を参照しつつ、これについて詳細に説明する。
デフォルト状態においては、フューズＦＳ１が接続状態になっている。この場合、ノードＮＤ１が電圧Ｖddレベルに保持されているので、インバータＩＮＶＦ２の出力端子がローレベルに保持され、トランジスタＮＴ１がオフ状態に保持される。また、インバータＩＮＶＦ１の出力端子はハイレベルに保持される。即ち、デフォルト状態では、フューズ回路３０によりハイレベル、例えば電圧Ｖddレベルの信号が出力される。
【００２１】
一方、フューズＦＳ１が切断された場合には、ノードＮＤ１が開放状態となり、例えば、リーク電流などによりノードＮＤ１の電位が徐々に低下し、それがインバータＩＮＶＦ２のしきい値電圧以下に下がると、インバータＩＮＶＦ２の状態が反転し、出力端子がローレベルからハイレベルに切り替わる。これに応じてトランジスタＮＴ１がオフ状態からオン状態に切り替わり、ノードＮＤ１が接地電位ＧＮＤに固定される。さらに、この状態において、インバータＩＮＶＦ１の出力端子がローレベルに保持される。
【００２２】
上述したように、フューズ回路３０において、フューズＦＳ１の接続状態に応じて、フューズ回路３０の出力信号レベルが設定される。このため、必要な信号レベルに応じてフューズＦＳ１を切断またはそのまま保持することにより、フューズ回路３０により所定のレベルを有する信号が得られる。例えば、フューズＦＳ１をデフォルトのままにしておけば、フューズ回路３０の出力端子からハイレベル、例えば、電圧Ｖddレベルの信号が得られ、フューズＦＳ１を切断することにより、フューズ回路３０の出力端子からローレベル、例えば、接地電位ＧＮＤレベルの信号が得られる。
【００２３】
フューズ回路３０の出力端子は、転送ゲートＴＧ０を介してセンスアンプＳＡ０に接続されている。図示のように、転送ゲートＴＧ０はｐＭＯＳトランジスタＰＴ０とｎＭＯＳトランジスタＮＴ０により構成されている。これらのトランジスタの一方の不純物拡散層は、フューズ回路３０の出力端子に接続され、他方の不純物拡散層は、センスアンプＳＡ０の入力端子に接続されている。さらに、これらのトランジスタＰＴ０，ＮＴ０のゲートが冗長デコーダ６０に接続され、冗長デコーダ６０により、それぞれ相補的なレベルの信号が印加される。例えば、ｐＭＯＳトランジスタＰＴ０のゲートにローレベルの信号が印加される場合には、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加される。逆に、ｐＭＯＳトランジスタＰＴ０のゲートにハイレベルの信号が印加される場合には、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加される。
【００２４】
ｐＭＯＳトランジスタＰＴ０のゲートにローレベル、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加されている場合には、転送ゲートＴＧ０がオン状態にあり、フューズ回路３０により設定された電位レベルがセンスアンプＳＡ０に入力される。逆に、ｐＭＯＳトランジスタＰＴ０のゲートにハイレベル、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加されている場合には、転送ゲートＴＧ０がオフ状態にあり、フューズ回路３０により設定された電位レベルがセンスアンプＳＡ０入力されない。
【００２５】
ロウデコーダ４０は、複数の論理ゲートにより構成されている。読み出しのとき、ロウデコーダ４０は、アドレスの内、行を指定するロウアドレスＲＯＷＡＤＲを受けて、それに応じて、（ｎ＋１）本のワード線ＷＬ０，…，ＷＬｎの内、一本のみを選択して、選択されたワード線を活性化する。例えば、ロウアドレスＲＯＷＡＤＲにより指定されるワード線をハイレベルに保持し、それ以外のワード線をローレベルに保持する。
従って、活性化されたワード線に接続されているメモリセルが選択されることになる。
【００２６】
カラムデコーダ５０は、複数の論理ゲートにより構成されている。カラムデコーダ５０は、カラムアドレスＣＬＭＡＤＲに応じて、（ｍ＋１）本の選択信号線ＳＬ０，…，ＳＬｎの内、一本のみを選択して、その選択信号線を活性化する。選択ゲート２０を構成する（ｍ＋１）個のトランジスタＳＧ０，…，ＳＧｍの内、活性化された選択信号線に接続されているトランジスタがオン状態に保持され、それに接続されているビット線の電位がセンスアンプＳＡ０に入力される。なお、それ以外のトランジスタはすべてオフ状態に保持される。
【００２７】
冗長デコーダ６０は、比較回路７０からの比較信号に応じて、転送ゲートＴＧ０のオン／オフ状態を制御し、さらに、カラムデコーダ５０の動作／非動作状態を制御する。即ち、比較回路７０からの比較信号に応じて、転送ゲートＴＧ０をオン状態に保持する場合に、カラムデコーダ５０を停止させ、逆に転送ゲートＴＧ０をオフ状態に保持する場合に、カラムデコーダ５０を動作させる。
【００２８】
なお、図１に示すように、ロウデコーダ４０、カラムデコーダ５０および冗長デコーダ６０は、全てクロック信号ＣＬＫにより同期される。即ち、図１は、同期型メモリを例示した。本実施形態は、これに限定されるわけではなく、非同期型メモリにおいても同様な冗長機能を実現できることはいうまでもない。
【００２９】
図示のように、冗長デコーダ６０の内、インバータ６１の入力端子はＮＡＮＤゲート６２の出力端子に接続され、インバータ６３の入力端子は、ＮＡＮＤゲート６４の出力端子に接続されている。
ＮＡＮＤゲート６２は、比較回路７０からの比較信号に応じてその出力信号レベルが設定される。例えば、比較回路から入力アドレスＡＤＲとフューズ回路８０の出力信号とが一致したことを示す信号を受けた場合には、ＮＡＮＤゲート６２の出力端子がローレベルに保持される。ＮＡＮＤゲート６２の出力信号がカラムデコーダ５０に供給されるので、このローレベルの信号に応じて、カラムデコーダが非動作状態に保持され、全ての選択信号線ＳＬ０，…，ＳＬｎがローレベルに保持される。これに応じて選択ゲート２０を構成する各トランジスタＳＧ０，…，ＳＧｍがオフ状態に設定される。
【００３０】
また、この状態において、インバータ６１の出力端子がハイレベルに設定され、インバータ６１の出力信号が比較回路７０の他の出力信号とともにＮＡＮＤゲート６４に入力されるので、ＮＡＮＤゲート６４の出力信号（入力アドレスＡＤＲとフューズ回路８０の出力信号との一致を示す信号）がローレベルに保持される。これに応じて、転送ゲートＴＧ０を構成するｐＭＯＳトランジスタＰＴ０のゲートにローレベルの信号が印加され、ｎＭＯＳトランジスタＮＴ０のゲートにハイレベルの信号が印加される。この結果、転送ゲートＴＧ０がオン状態に保持される。
【００３１】
一方、比較回路７０から一致しないことを示す信号が得られた場合には、ＮＡＮＤゲート６２の出力信号がハイレベルに保持される。これに応じてカラムデコーダ５０が動作状態に設定され、入力されたカラムアドレスＣＬＭＡＤＲに応じて指定された選択信号線のみを活性化させ、他の選択信号線を非活性化状態に設定する。
このとき、ＮＡＮＤゲート６４の出力端子もハイレベルに保持されるので、転送ゲートＴＧ０を構成するｐＭＯＳトランジスタＰＴ０のゲートにハイレベルの信号が印加され、ｎＭＯＳトランジスタＮＴ０のゲートにローレベルの信号が印加される。この結果、転送ゲートＴＧ０がオフ状態に保持される。
【００３２】
フューズ回路８０は、複数のフューズにより構成されている。メモリセルアレイ１０にある不良メモリセルの配置場所に応じて、これら複数のフューズに対してプログラミングを行うことにより、不良メモリセルに応じたアドレスが登録される。このプログラミングはアドレス登録とも呼ばれる。通常、フューズ回路のプログラミングは、レーザまたは過電流により、所定のフューズを溶断することにより行われる。
【００３３】
アドレス登録により、メモリセルアレイ１０にある不良メモリセルのアドレスがフューズ回路８０に登録される。登録されたアドレスと外部から入力されたアドレスＡＤＲが比較回路７０に入力され、比較回路７０により、二つのアドレスが比較される。比較の結果、二つのアドレスが一致した場合、それを示す信号、例えば、複数ビットのハイレベルの信号が冗長デコーダ６０に供給される。逆に、比較の結果、二つのアドレスが一致しない場合、それを示す信号、例えば、複数ビットの内、少なくとも一ビットがローレベルである信号が冗長デコーダ６０に供給される。冗長デコーダ６０は、上述したように、比較回路からの比較結果信号に応じて、カラムデコーダ５０および転送ゲートＴＧ０を制御する。
【００３４】
以下、図１を参照しつつ、本実施形態のＲＯＭの動作について説明する。
まず、メモリセルアレイ１０の正常なメモリセルに対する読み出し動作について説明する。この場合に、外部から入力されたアドレスＡＤＲとフューズ回路８０に登録されたアドレスが一致しないので、冗長デコーダ６０により、カラムデコーダ５０が動作状態に設定され、また、転送ゲートＴＧ０がオフ状態に設定される。
【００３５】
入力されたアドレスＡＤＲの内、ロウアドレスＲＯＷＡＤＲに応じて、ロウデコーダ４０により指定されたワード線が選択され、活性化される。さらに、カラムアドレスＣＬＭＡＤＲに応じて、カラムデコーダ５０により、指定された選択信号線が選択され、活性化される。ここで、例えば、メモリセルＭＣ00が選択メモリセルとして、それに対する読み出し動作について説明する。
【００３６】
この場合、ロウデコーダ４０により、ワード線ＷＬ０が選択され、活性化される他、カラムデコーダ５０により、選択信号線ＳＬ０が選択され、活性化される。このため、選択ゲート２０を構成するトランジスタＳＧ０がオン状態に設定され、ビット線ＢＬ０がセンスアンプＳＡ０に接続される。
【００３７】
図１に示すように、各ビット線ＢＬ０，…，ＢＬｍは、プリチャージトランジスタＰｒ０，…，Ｐｒｍを介して、それぞれ電圧Ｖddの供給線に接続されている。プリチャージトランジスタＰｒ０，…，Ｐｒｍのゲートにプリチャージ制御信号Ｐｒが印加される。なお、プリチャージ制御信号Ｐｒは、読み出し前のプリチャージ動作時に、所定の時間においてローレベルに保持される。それ以外の時間はハイレベルに保持される。ここで、プリチャージ制御信号Ｐｒがローレベルに保持されている期間をプリチャージ期間という。
プリチャージ期間において、プリチャージトランジスタＰｒ０，…，Ｐｒｍがオン状態に保持されているので、ビット線ＢＬ０，…，ＢＬｍはプリチャージ電圧Ｖddに保持される。ここで、選択ビット線プリチャージ方式を用いる場合には、２５６本のビット線のうち、例えば１６本のビット線のみがプリチャージされる。
【００３８】
メモリセルアレイ１０を構成する各メモリセルＭＣ00，…，ＭＣm0，…，ＭＣ0n，…，ＭＣmnにおいて、図示のように、データ“１”を記憶する場合に、ビット線とメモリトランジスタの不純物拡散層との間にビアが形成され、データ“０”を記憶する場合に、ビット線とメモリセルトランジスタの不純物拡散層との間に、ビアが形成されない。
【００３９】
メモリセルＭＣ00が選択された場合に、上述のように、ロウデコーダ４０によりワード線ＷＬ０が活性化されるので、メモリセルＭＣ00がオン状態に保持される。メモリセルＭＣ00にはデータ“１”が記憶されているので、ビット線ＢＬ０とメモリセルＭＣ00の不純物拡散層との間にビアが形成されている。このため、ビット線ＢＬ０がメモリセルＭＣ00を介してディスチャージされ、その電位がプリチャージ電圧Ｖddより降下し、接地電位ＧＮＤに保持される。
カラムデコーダ５０により、選択信号線ＳＬ０が活性化されるので、選択ゲート２０のトランジスタＳＧ０がオン状態に保持され、他のトランジスタが全てオフ状態に保持される。このため、ビット線ＢＬ０がセンスアンプＳＡ０に接続され、ローレベルのビット線電位がセンスアンプＳＡ０に入力される。
【００４０】
センスアンプＳＡ０により、ビット線ＢＬ０の電位が反転して増幅されるので、ハイレベルの出力信号ＤOUT が出力される。
このように、選択メモリセルにデータ“１”が記憶されている場合に、ハイレベルの読み出し信号ＤOUT が出力される。
逆に、選択メモリセルにデータ“０”が記憶されている場合には、ビット線とメモリセルの不純物拡散層との間にビアが形成されていない。この場合には、選択メモリセルがオン状態に設定されても、ビット線のディスチャージが行われず、ビット線はほぼプリチャージ電圧Ｖddのレベルに保持されたままである。このハイレベルのビット線電圧が選択ゲート２０にあるトランジスタを介してセンスアンプＳＡ０に入力されるので、センスアンプＳＡ０からローレベルの読み出し信号ＤOUT が出力される。
【００４１】
以下、メモリセルアレイ１０にある不良メモリセルに対してアクセスを行う場合の読み出し動作について説明する。
ここで、出荷前の検査時に、メモリセルアレイ１０に不良メモリセルの存在が検出され、それに応じてアドレス登録が行われ、さらに、不良メモリセルの記憶データに応じて、フューズ回路３０においてフューズＦＳ１の状態が設定されたものとして説明を行う。外部からのアドレスＡＤＲにより、不良メモリセルが指定された場合に、まず、比較回路７０により、入力アドレスとフューズ回路８０に登録されたアドレスが一致することを示す比較結果が出力される。
【００４２】
比較回路７０の比較結果に応じて、冗長デコーダ６０において、ＮＡＮＤゲート６２の出力信号がローレベルに保持される。これに応じて、カラムデコーダ５０が非動作状態に設定され、選択ゲート２０にある全てのトランジスタＳＧ０，…，ＳＧｍがオフ状態に設定される。即ち、このとき、メモリセルアレイ１０にある全てのビット線ＢＬ０，…，ＢＬｍはセンスアンプＳＡ０から切り離されることになる。
【００４３】
冗長デコーダ６０により、転送ゲートＴＧ０がオン状態に設定される。このため、フューズ回路３０の出力信号が転送ゲートＴＧ０を介してセンスアンプＳＡ０に入力される。
上述したように、アドレス登録の際、不良メモリセルの記憶データに応じて、フューズ回路３０のフューズＦＳ１の状態が設定される。例えば、不良メモリセルの記憶データが“０”である場合には、フューズＦＳ１をデフォルトのままにし、逆に不良メモリセルの記憶データが“１”である場合には、フューズＦＳ１が切断される。即ち、不良メモリセルの記憶データが“０”の場合には、フューズ回路３０からハイレベルの信号が出力され、不良メモリセルの記憶データが“１”の場合には、フューズ回路３０からローレベルの信号が出力される。
【００４４】
このため、不良メモリセルの記憶データが“０”の場合には、転送ゲートＴＧ０がオン状態に設定されたとき、センスアンプＳＡ０から、ローレベルの出力信号ＤOUT が得られ、逆に、不良メモリセルの記憶データが“１”の場合には、転送ゲートＴＧ０がオン状態に設定されたとき、センスアンプＳＡ０から、ハイレベルの出力信号ＤOUT が得られる。即ち、不良メモリセルの代わりに、転送ゲートＴＧ０、フューズ回路３０、冗長デコーダ６０、比較回路７０およびフューズ回路８０からなる冗長回路により、正確な読み出しデータが得られる。
【００４５】
このように、不良メモリセルの記憶データに応じて、フューズ回路３０におけるフューズＦＳ１の状態が設定されるので、フューズ回路３０の出力信号が、固定のレベル、例えば、電圧Ｖddレベルまたは接地電位ＧＮＤレベルの何れかに保持されている。このため、転送ゲートＴＧ０がオン状態になった時点でセンスアンプＳＡ０の入力信号レベルが確定される。この間に電荷のチャージ／ディスチャージが伴わないため、転送ゲートＴＧ０がオン状態に切り替わってから、センスアンプＳＡ０の出力信号レベルが確定するまでの時間は非常に短い。
【００４６】
このため、冗長回路動作時に、登録アドレスと入力アドレスの一致判別から、センスアンプＳＡ０の出力信号レベルの確定までの所要時間が短縮され、不良メモリセルが選択された場合でも高速な読み出しが実現可能である。
また、不良メモリセルを救済するために設けられたフューズ回路３０，８０は、固定レベルの信号のみを供給するので、信号転送速度を低下させることなく転送ゲートＴＧ０まで長い配線を経由することが可能である。このため、フューズ回路３０，８０は基板レイアウト上の空き領域に配置させることが可能であり、フューズ回路３０，８０を設けることによる基板面積の増加をわずかに抑えることができる。
【００４７】
以上説明したように、本実施形態によれば、メモリセルアレイ１０に不良メモリセルが検出された場合に、フューズ回路８０に不良メモリセルの配置場所に応じたアドレスを登録し、不良メモリセルの記憶データに応じてフューズ回路３０の出力信号レベルを設定する。入力アドレスが不良メモリセルを指定する場合には、比較回路から入力アドレスと登録アドレスの一致を示す判別結果が出力され、これに応じて冗長デコーダ６０はカラムデコーダ５０を非動作状態に設定し、全てのビット線をセンスアンプＳＡ０から切り離し、さらに転送ゲートＴＧ０をオン状態に設定し、フューズ回路３０から出力される信号をセンスアンプＳＡ０に入力するので、不良メモリセルが指定されたとき、高速な読み出しを実現でき、且つ回路面積の増大を必要最小限に抑制できる。
【００４８】
以上の説明においては、メモリセルアレイ１０が一つのみ設けられているものを例示したが、本発明はこれに限定されるものではなく、メモリセルアレイ１０と並列に複数のメモリセルアレイを同時に設けることも可能である。例えば、ＲＯＭの記憶データのワード長が１６ビットの場合に、１６個のメモリセルアレイを並列に設けることができる。
さらに、図１において、フューズ回路３０およびそれに応じた転送ゲートＴＧ０が一組設けられているが、本発明はこれに限定されず、ビット線の本数分まで複数のフューズ回路を設け、それぞれのフューズ回路に転送ゲートを設けて、各フューズ回路を転送ゲートを介してセンスアンプＳＡ０に接続することにより、一本のワード線毎に、複数の不良メモリセルに対して救済することが可能である。
【００４９】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、回路の面積の増加を必要最小限に抑制でき、不良メモリセル救済時の読み出し速度の低下を回避でき、メモリアクセスの高速化を図れる利点がある。また、救済用アドレス（不良メモリセルのアドレス）、データ線は直流的に固定され、スピードの低下がないので、自動配線により自由度の高い配線を行っても、タイミング検証する必要がなく、高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の一実施形態を示す回路図である。
【図２】フューズ回路の一構成例を示す回路図である。
【符号の説明】
１０…メモリセルアレイ
２０…転送ゲート
３０…フューズ回路
４０…ロウデコーダ
５０…カラムデコーダ
６０…冗長デコーダ
７０…比較回路
８０…フューズ回路
ＴＧ０…転送ゲート
ＳＡ０…センスアンプ
ＦＳ１…フューズ
Claims (6)
- 複数のワード線と複数のビット線との交点にそれぞれ配置され、論理値１又は論理値０の固定データを記憶する複数のメモリセルを含むメモリセルアレイと、
上記メモリセルから読み出されたデータを増幅して出力するセンスアンプと、
上記複数のビット線にそれぞれ接続されており、入力される選択信号に応じて上記ビット線と上記センスアンプとを電気的に接続する複数の選択手段と、
入力されるアドレス信号に応じて上記複数のワード線の中から１つのワード線を選択する第１のデコーダと、
入力されるアドレス信号に応じて上記複数の選択手段の中から１つの選択手段を選択し、当該選択手段に選択信号を出力する第２のデコーダと、
上記メモリセルアレイに含まれる不良メモリセルのアドレスを保持する第１の記憶回路と、
上記不良メモリセルの記憶すべきデータを保持する第２の記憶回路と、
切換信号に応じて上記第２の記憶回路と上記センスアンプとを電気的に接続する切換回路と、
入力されるアドレス信号と上記第１の記憶回路に保持されている不良メモリセルのアドレスとを比較し、それらが一致した場合に一致信号を出力する比較回路と、
上記比較回路から一致信号が出力された場合に上記第２のデコーダからの選択信号の出力を禁止すると共に上記切換回路に対して切換信号を出力する第３のデコーダと、
を有し、
上記第１の記憶回路及び上記第２の記憶回路が、フューズの接続状態により論理値１又は論理値０の固定データを保持するフューズ回路により構成されており、
上記第２の記憶回路が論理値１又は論理値０に対応する固定レベルの信号を出力しており、上記切換回路の動作に応答して上記固定レベルの信号が上記センスアンプに供給された時点で上記センスアンプの入力信号レベルが確定する、
半導体記憶装置。 - 上記第２の記憶回路が、上記メモリアレイ、上記センスアンプ、上記選択手段、上記第１のデコーダ及び上記第２のデコーダのレイアウトと無関係に配置されている請求項１に記載の半導体記憶装置。
- 上記メモリセルはトランジスタで構成され、当該トランジスタが上記ビット線に接続されるか否かにより論理値１又は論理値０の固定データを記憶する請求項１又は２に記載の半導体記憶装置。
- 上記複数の選択手段はトランジスタで構成される請求項１、２又は３に記載の半導体記憶装置。
- 上記センスアンプは入出力端子が互いに接続されている２つのインバータにより構成される請求項１、２、３又は４に記載の半導体記憶装置。
- 上記複数のビット線は読み出し動作に先立ち第１の電位にプリチャージされ、ワード線の選択に伴い第２の電位にディスチャージされる又は第１の電位に保持される請求項１、２、３、４又は５に記載の半導体記憶装置。
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