JP2015156227A - オンチップのnand型フラッシュメモリおよびその不良ブロック管理方法 - Google Patents

オンチップのnand型フラッシュメモリおよびその不良ブロック管理方法 Download PDF

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    • G06F2212/7201Logical to physical mapping or translation of blocks or pages

Abstract

【課題】チップ上で不良ブロックルックアップテーブルの機能を実現することのできるオンチップのNAND型フラッシュメモリ及びその不良ブロック管理方法を提供する。
【解決手段】不良ブロックのマッピングに使用されるルックアップテーブル46の創作及び使用に関する特定の機能は、メモリデバイス20自体のチップ上で実現することによって、すなわち、同じダイの付加回路上で実現するか、あるいは、メモリデバイスのコマンドおよび制御論理内にルックアップテーブルの機能を実現することによって、負担を減らす。さらに、ルックアップテーブルのオンチップ実現機能は、ルックアップテーブルの機能とその他のコマンド及び制御論理の機能を緊密に統合することにより、NAND型フラッシュメモリが連続ページ読み込みコマンドやその変形形態等の機能性をさらに強化した新しいコマンドを利用できるようにする。
【選択図】図1

Description

本発明は、デジタルメモリデバイスに関するものであり、特に、オンチップのNAND
型フラッシュメモリ(NAND flash memory)およびその不良ブロック管理方法に関するも
のである。

NAND型フラッシュメモリは、コスト上明らかに優位であることから、市場において
ますます主流になってきている。また、NAND型フラッシュメモリは、従来のNAND
インターフェースから低ピンカウント(low pin count, LPC)のシリアル・ペリフェラル
・インターフェース(Serial Peripheral Interfaces,SPI)に至るまで、様々な異なる
種類のインターフェースに適用可能である。

NAND型フラッシュメモリは、メモリアレイを複数のブロック(block)に構成した
構造になっており、各ブロックは、いくつかのページ(page)を有する。標準のページの
長さは、512バイト(bytes)、2048バイトおよび4096バイトである。各ペー
ジ内のいくつかの特別なバイト(通常、16/64/128バイト)は、誤り訂正符号(
error correcting code, ECC)チェックサム(checksum)を保存するために使用されるが
、メタデータ(metadata)を保存するために使用されることもある。

不良ブロック管理は、通常、NAND型フラッシュメモリ上で実行される。このような
メモリは、ブロックの製造時に欠陥メモリセルがあったり、繰り返し使用することにより
メモリセルが退化して欠陥メモリセルが生じたりするなど、不良ブロック状態の影響を受
けやすい。不良ブロック管理は、通常、ホストオペレーティングシステムのデバイスドラ
イバーソフトウェアまたは独立した専用コントローラチップにより実行される。高レベル
ソフトウェアが不良(bad)の論理ブロックにアクセスした時、デバイスドライバーまた
はコントローラは、不良ブロックマッピングテーブル(一般的に、ルックアップテーブル
(look-up table, LUT)と称す)を利用して、不良の論理ブロックを有効な(good)物理
ブロックにマッピングする。ルックアップテーブルの機能は、マッピングされなかった物
理ブロックアドレスを不良ブロックとして収集する論理ブロックアドレス(logical bloc
k address, LBA)と有効ブロックとしてマッピングした物理ブロックアドレス(physical
block address, PBA)の間のリンクの集合である。

ルックアップテーブルの使用は、例えば、ページ読み込みコマンドのように、標準のN
AND型フラッシュメモリデバイスに常用されるいくつかのコマンドに対して有効である
。シリアル読み込みコマンド等のいくつかのコマンドは、特定のブロック内で順番に読み
込むようコマンドを制限することにより、ルックアップテーブルの使用と両立させた状況
において行われる。

ソフトウェアまたはハードウェアにおいて、ホストデバイスまたは外部コントローラを
使用して不良ブロックルックアップテーブルを実現すると、ソフトウェア開発およびハー
ドウェアコストにおける負担を増やす可能性がある。

本発明の1つの実施形態中、NAND型フラッシュメモリアレイのアクセス方法を提供
する。NAND型フラッシュメモリアレイは、ユーザーアドレス指定可能領域を有し、且
つチップ上で実現される。チップは、一部のNAND型フラッシュメモリアレイの読み込
み、プログラムおよび消去に使用される。上述したNAND型フラッシュメモリアレイの
アクセス方法は、NAND型フラッシュメモリアレイにアクセスするための論理ブロック
アドレスを識別し、論理ブロックアドレスが、消去アクセス用に完成され、且つページア
ドレス部を補充して読み込みアクセスおよびプログラムアクセスに使用されることと、N
AND型フラッシュメモリアレイを有するオンチップのユーザーアドレス指定可能領域に
おいて、論理ブロックアドレスの置き換えブロックの物理ブロックアドレスへのマッピン
グを獲得することと、置き換えブロックの物理ブロックアドレスを利用してNAND型フ
ラッシュメモリアレイにアクセスすることとを含む。

本発明の別の実施形態中、NAND型フラッシュメモリアレイおよびページバッファを
有するNAND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方法を提供
する。ページバッファは、データレジスタと、キャッシュレジスタとを含む。上述したN
AND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方法は、NAND型
フラッシュメモリアレイを有するオンチップでルックアップテーブルレジスタを維持し、
ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロックアドレスおよび前
記論理不良ブロックアドレスに対応する少なくとも1つの物理置き換えブロックアドレス
を保存することと、キャッシュレジスタ内の複数のキャッシュレジスタ部から途切れなく
連続してデータを出力し、データレジスタが、キャッシュレジスタの前記複数のキャッシ
ュレジスタ部に対応する複数のデータレジスタ部から成ることと、NAND型フラッシュ
メモリアレイにアクセスするための論理ページアドレスを設定し、論理ページアドレスが
、論理ブロックアドレス部を含むことと、ルックアップテーブルレジスタの前記論理不良
ブロックアドレスにおいて、前記論理不良ブロックアドレスのうちの1つと論理ブロック
アドレス部が符合するかどうかを検索することと、前記複数のキャッシュレジスタ部のう
ちの第1キャッシュレジスタ部からデータを出力した時、キャッシュレジスタの対応部分
から、第1キャッシュレジスタ部と異なる第2キャッシュレジスタ部にデータを転送する
ことと、第1キャッシュレジスタ部がデータを出力し、且つ第2キャッシュレジスタ部に
データ転送するステップの後、第2キャッシュレジスタ部において、誤り訂正符号計算を
行うことと、第1キャッシュレジスタ部がデータを出力して第2キャッシュレジスタ部に
データを転送するステップの後、検索ステップにおいて前記論理不良ブロックアドレスと
論理ブロックアドレス部がいずれも符合しない時、論理ページアドレスを利用してNAN
D型フラッシュメモリアレイからデータレジスタにデータページを読み込み、検索ステッ
プにおいて前記論理不良ブロックアドレスのうちの1つと論理ブロックアドレス部が符合
する時、前記物理置き換えブロックアドレスのうちの1つを利用してデータレジスタにデ
ータページを読み込み、前記物理置き換えブロックアドレスのうちの前記1つが、論理ブ
ロックアドレス部に符合する前記論理不良ブロックアドレスのうちの前記1つに対応する
ことと、第2キャッシュレジスタ部からデータを出力した時、データレジスタの対応部分
から第2キャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部のうちの
1つにデータを転送するとともに、その他の前記複数のキャッシュレジスタ部のうちの前
記1つに対して前記誤り訂正符号計算を行うこととを含む。

本発明の別の実施形態中、NAND型フラッシュメモリアレイおよびページバッファを
有するNAND型フラッシュメモリチップ上でページ読み込み操作を行う方法を提供する
。ページバッファは、データレジスタと、キャッシュレジスタとを含む。上述したNAN
D型フラッシュメモリチップ上でページ読み込み操作を行う方法は、NAND型フラッシ
ュメモリアレイを有するオンチップでルックアップテーブルレジスタを維持し、ルックア
ップテーブルレジスタが、少なくとも1つの論理不良ブロックアドレスおよび前記論理不
良ブロックアドレスに対応する少なくとも1つの物理置き換えブロックアドレスを保存す
ることと、NAND型フラッシュメモリアレイにアクセスするための論理ページアドレス
を設定し、論理ページアドレスが、論理ブロックアドレス部を含むことと、ルックアップ
テーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論理不良ブロックアド
レスのうちの1つと論理ブロックアドレス部が符合するかどうかを検索することと、前記
物理置き換えブロックアドレスのうちの1つを利用してNAND型フラッシュメモリアレ
イからデータレジスタにデータページを読み込み、前記物理置き換えブロックアドレスの
うちの前記1つが、論理ブロックアドレス部に符合する前記論理不良ブロックアドレスの
うちの前記1つに対応することと、ページバッファにおいて誤り訂正符号計算を行うこと
とを含む。

本発明の別の実施形態中、NAND型フラッシュメモリアレイおよびページバッファを
有するNAND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方法を提供
する。上述したNAND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方
法は、NAND型フラッシュメモリアレイを有するオンチップでルックアップテーブルレ
ジスタを維持し、ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロック
アドレスおよび前記論理不良ブロックアドレスに対応する少なくとも1つの物理置き換え
ブロックアドレスを保存することと、NAND型フラッシュメモリアレイにアクセスする
ための論理ページアドレスを設定し、論理ページアドレスが、論理ブロックアドレス部を
含むことと、ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、
前記論理不良ブロックアドレスのうちの1つと論理ブロックアドレス部が符合するかどう
かを検索することと、検索ステップにおいて前記論理不良ブロックアドレスと論理ブロッ
クアドレス部がいずれも符合しない時、論理ページアドレスを利用してNAND型フラッ
シュメモリアレイからデータレジスタにデータページを読み込み、検索ステップにおいて
前記論理不良ブロックアドレスのうちの1つと論理ブロックアドレス部が符合する時、前
記物理置き換えブロックアドレスのうちの1つを利用してデータレジスタにデータページ
を読み込み、前記物理置き換えブロックアドレスのうちの前記1つが、論理ブロックアド
レス部に符合する前記論理不良ブロックアドレスのうちの前記1つに対応することと、ペ
ージバッファ内のデータページに対して誤り訂正符号計算を行うことと、誤り訂正符号計
算が訂正不可能なページ読み込みエラーを示した時、検索ステップにおいて前記論理不良
ブロックアドレスと論理ブロックアドレス部がいずれも符合しない場合、論理ページアド
レスを利用して連続ページ読み込み不良ブロックアドレスレジスタを更新し、検索ステッ
プにおいて前記論理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が
符合する場合、前記物理置き換えブロックアドレスのうちの1つを利用して前記ページ読
み込み不良ブロックアドレスレジスタを更新し、前記物理置き換えブロックアドレスのう
ちの前記1つが、論理ブロックアドレス部に符合する前記論理不良ブロックアドレスのう
ちの前記1つに対応することとを含む。

本発明の別の実施形態中、NAND型フラッシュメモリアレイと、行デコーダと、ペー
ジバッファと、列デコーダと、入力/出力コントローラと、状態レジスタと、連続ページ
読み込み不良ブロックアドレスレジスタと、コマンドレジスタと、アドレスレジスタと、
ルックアップテーブルレジスタと、制御論理回路とを含むNAND型フラッシュメモリチ
ップを提供する。行デコーダは、NAND型フラッシュメモリアレイに結合される。ペー
ジバッファは、NAND型フラッシュメモリアレイに結合される。列デコーダは、ページ
バッファに結合される。入力/出力コントローラは、列デコーダに結合される。状態レジ
スタは、入力/出力コントローラに結合される。連続ページ読み込み不良ブロックアドレ
スレジスタは、入力/出力コントローラに結合される。コマンドレジスタは、入力/出力
コントローラに結合される。アドレスレジスタは、入力/出力コントローラに結合される
。ルックアップテーブルレジスタは、入力/出力コントローラに結合される。制御論理回
路は、行デコーダ、列デコーダ、ページバッファ、状態レジスタ、連続ページ読み込み不
良ブロックアドレスレジスタ、コマンドレジスタ、アドレスレジスタおよびルックアップ
テーブルレジスタに結合される。

本発明の別の実施形態中、チップ上で実現されるNAND型フラッシュメモリアレイに
用いる不良ブロック管理方法を提供する。上述したNAND型フラッシュメモリアレイに
用いる不良ブロック管理方法は、NAND型フラッシュメモリアレイを有するオンチップ
でルックアップテーブルレジスタを維持することと、第1不良ブロックの論理ブロックア
ドレスを利用してNAND型フラッシュメモリアレイにアクセスするユーザーアクセス期
間において、第1不良ブロックを検出することと、オンチップルックアップテーブルレジ
スタにアクセスして、第1不良ブロックの論理ブロックアドレスから第1置き換えブロッ
クの物理ブロックアドレスへのマッピングをNAND型フラッシュメモリアレイに保存す
ることとを含む。

本発明の別の実施形態中、チップ上で実現されるNAND型フラッシュメモリアレイの
アクセス方法を提供する。チップは、一部のNAND型フラッシュメモリアレイの読み込
み、プログラムおよび消去に使用される。上述したNAND型フラッシュメモリアレイの
アクセス方法は、NAND型フラッシュメモリアレイにアクセスするための論理ブロック
アドレスを識別し、論理ブロックアドレスが、消去アクセス用に完成され、且つページア
ドレス部を補充して読み込みアクセスおよびプログラムアクセスに使用されることと、N
AND型フラッシュメモリアレイを有するオンチップのルックアップテーブルから、論理
ブロックアドレスの置き換えブロックに対応する物理ブロックアドレスへのマッピングを
獲得し、NAND型フラッシュメモリアレイが標準の読み込み、プログラムおよび消去操
作を提供している時に、ルックアップテーブルがユーザーによりアクセス可能となり、ル
ックアップテーブルが、不良ブロックの論理ブロックアドレスの置き換えブロックの物理
ブロックアドレスへのマッピングを保存するために使用されることと、対応する置き換え
ブロックの物理ブロックアドレスを利用してNAND型フラッシュメモリアレイにアクセ
スすることとを含む。

以上のように、本発明の実施形態に基づき、チップ上で不良ブロックルックアップテー
ブルの機能を実現することができる。

本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併
せた幾つかの実施形態を以下に説明する。

NAND型フラッシュメモリデバイスの機能ブロック概略図である。 NAND型フラッシュメモリアレイの組織構造およびNAND型フラッシュメモリアレイに関連するルックアップテーブルの概略図である。 ルックアップテーブルを初期化する1つの実施方法のステップフローチャートである。 不良ブロックマッピングを利用したページ読み込み操作のステップフローチャートである。 不良ブロックマッピングを利用した連続ページ読み込み操作のステップフローチャートである。 不良ブロックマッピングを利用したアドレス指定可能な連続ページ読み込み操作のステップフローチャートである。 不良ブロックマッピングを利用したプログラム操作のステップフローチャートである。 不良ブロックマッピングを利用した消去操作のステップフローチャートである。 不良ブロック管理技術のステップフローチャートである。 不良ブロックマッピングを利用した連続ページ読み込み操作の特定の実施方式のステップフローチャートである。 図10および図12のステップフローチャートに基づくページバッファの操作状態の概略図である。 不良ブロックマッピングを利用したアドレス指定可能な連続ページ読み込み操作の特定の実施方式のステップフローチャートである。

ソフトウェアまたはハードウェアにおいて、ホストデバイスまたは外部コントローラを
使用して不良ブロックルックアップテーブルを実現すると、ソフトウェア開発およびハー
ドウェアコストにおける負担を増やす可能性がある。しかしながら、ルックアップテーブ
ルの創作および使用に関する特定の機能は、メモリデバイス自体の「チップ上(on chip
)」で実現することによって、すなわち、同じダイの付加回路上で実現するか、あるいは
、メモリデバイスのコマンドおよび制御論理内でルックアップテーブルの機能を実現する
ことによっても、負担を減らすことができる。さらに、ルックアップテーブルのオンチッ
プ実現機能は、ルックアップテーブルの機能とその他のコマンドおよび制御論理の機能を
緊密に統合することにより、NAND型フラッシュメモリが連続ページ読み込みコマンド
やその変形形態等の機能性をさらに強化した新しいコマンドを利用できるようにすること
ができる。

図1は、NAND型フラッシュメモリデバイス20の機能ブロック概略図である。上述
したNAND型フラッシュメモリデバイス20は、NAND型フラッシュアレイ40と、
関連するページバッファ38とを含む。NAND型フラッシュアレイ40は、ワード線(
列(column))と、ビット線(行(row))と含み、ユーザーアドレス指定可能領域42
、冗長ブロック領域44およびルックアップテーブル情報ブロック46で構成される。N
AND型フラッシュメモリデバイス20は、メモリのプログラム、消去および読み込みを
サポートするためのその他の異なる回路、例えば、行デコーダ34、列デコーダ36、入
力出力制御22、1つまたは複数の状態レジスタ23、1つまたは複数の連続ページ読み
込み(continuous page read, CPR)アドレスレジスタ24、コマンドレジスタ25、ア
ドレスレジスタ26、ルックアップテーブルレジスタ27、制御論理30、CPR不良ブ
ロック論理31、CPR不良ブロックレジスタ32および高電圧発生装置33を含んでも
よい。行デコーダ34は、ユーザー制御により(または、NAND型フラッシュメモリデ
バイス20の内部制御により)ユーザーアドレス指定可能領域42の列を選択することが
でき、且つNAND型フラッシュメモリデバイス20の内部制御により冗長ブロック領域
44およびルックアップテーブル情報ブロック46の列を選択することができる。上述し
たNAND型フラッシュメモリデバイス20は、任意の必要な形式で実装することができ
、且つ従来のNAND型フラッシュメモリデバイス・インターフェース等の任意の種類の
インターフェースを含むことができる。図1の制御論理30は、例示的に、マルチ入力出
力SPIインターフェースを含むSPIとQPIプロトコルにより実現される。QPIお
よびSPIインターフェースおよびメモリアレイに関連する回路のその他の詳細に関して
は、2009年7月7日付で発行されたJigour等による米国特許出願第7,558,90
0号、および2011年1月13日付で中華民国台湾新竹市のウィンボンドエレクトロニ
クス株式会社により公開されたW25Q64DW:“SpiFlash1.8V 64M-Bit Serial Flash Memory
with Dual/Quad SPI& QPI”の予備改訂Cを参照することができ、以上の特許は全文を引
用する形で本文に記載する。

ページバッファ38は、例示的に、1ページデータレジスタ(図示せず)と、1ページ
キャッシュレジスタ(図示せず)と、データレジスタからキャッシュレジスタにデータを
コピーする1ページ伝送ゲートとを含む。本発明は、データレジスタおよびキャッシュレ
ジスタのラッチの型式を限定しないが、例示的なラッチは、背中合わせに(back-to-back
)接続されたインバータを利用して実現される。本発明は、伝送ゲートの形式を限定しな
いが、本実施形態において、上述した伝送ゲートは、CMOS伝送ゲートにより実現され
る。本発明は、データレジスタおよびキャッシュレジスタに必要な数量を制限しないが、
例えば、伝送ゲートの回線接続およびデータ伝送の制御操作に基づいて必要な数を決定す
ることができる。例を挙げて説明すると、データレジスタおよびキャッシュレジスタは、
それぞれの部分によって構成され、且つ対応する制御線により制御された伝送ゲートのグ
ループを利用して交互に操作することができる。ページバッファ38は、同じ制御信号を
それぞれの伝送ゲート制御線に印加する従来の方法でデータレジスタおよびキャッシュレ
ジスタを操作するか、あるいは、適切に時間調整された制御信号を伝送ゲート制御線に印
加する交互操作方式でデータレジスタおよびキャッシュレジスタを操作することができる
。ここでは、例示的に、2つの部分により1つのページを実現し、且つ1つのページを2
Kバイトとする。伝送ゲートの半ページ(1K)が1本の制御線で制御され、別の半ペー
ジ(1K)が別の1本の制御線で制御されるため、データレジスタおよびキャッシュレジ
スタは、2つの半ページの部分に整理される。上述した2つの部分の操作は交互に操作さ
れるため、2つの部分により実現されたページバッファ38は、“ピンポン”バッファ(
ping pong buffer)とみなすことができる。ECC回路は、キャッシュレジスタの内容上
でECC計算を行うために使用することができる。ページバッファ38、ECC回路、お
よびページバッファ38とECC回路の操作に関するその他の詳細に関しては、2012
年5月4日付けでGupta等により出願された米国特許出願第13/464,535号(“M
ethod and Apparatus for Reading NAND Flash Memory”)を参照することができ、以上
の特許は全文を引用する形で本文に記載する。上述したデータレジスタとキャッシュレジ
スタを複数の部分に整理し、且つ各部分においてECCを行う方法は例示的な実施形態で
あるため、その他の技術も必要に応じて使用可能である。

NAND型フラッシュメモリデバイス20は、連続ページ読み込み操作および単一平面
NAND構造のオンチップ誤り訂正等を含む各種読み込み操作を行うために構成および操
作されるが、上述した構造は単なる例であり、上述した構造の関連する変形形態も本発明
の範囲を離脱しないものとする。本実施形態において、全文のページ容量は2KBを例と
したが、本発明は上述したページおよびブロックの容量を限定しない。ここでは、説明を
簡潔にするため、単一平面構造により説明を行ったが、本開示は多平面構造も同様に適用
可能である。

図1は、また、SPIインターフェースに用いる制御信号CS/、CLK、DI、DO
、WP/、HOLD/を示したものである。標準SPIフラッシュインターフェースは、
制御信号CS/(チップ選択‐相補)、CLK(クロック)、DI(シリアルデータ‐入
力)とDO(シリアルデータ‐出力)、およびオプションの信号WP/(ライトプロテク
ト‐相補)とHOLD/(保持‐相補)を提供する。標準SPIインターフェースにおけ
る1ビットシリアルデータバスは、簡単なインターフェースを提供するが、読み込みスル
ープットはやはり制限される。したがって、読み込みスループットを増加させるため、多
ビットSPIインターフェースがデュアルスループット(2ビットインターフェース)お
よび/またはクワッドスループット(4ビットインターフェース)をさらにサポートする
。図1は、また、4つのピンの機能を選択的に再定義することによって、デュアルスルー
プットSPIおよびクワッドスループットSPIの操作に用いる別のデータバス信号、例
えば、I/O(0)、I/O(1)、I/O(2)およびI/O(3)を示したものであ
る。クワッドスループットSPI読み込み操作において、I/O(0)により1ビット標
準SPIインターフェースを用いて適切な読み込みコマンドを発することができるが、ア
ドレスおよびデータ出力に用いる後続のインターフェースは、クワッドスループット(例
えば、4ビットデータバス)に基づくものである。クワッドスループットSPIの別の態
様では、I/O(0)により1ビット標準SPIインターフェースを用いて読み込みコマ
ンドおよびアドレスを提供するが、データ出力のための後続のインターフェースは、クワ
ッドスループット(例えば、4ビットデータバス)に基づくものである。アドレスの提供
とデータの読み込みの間において、任意に選択したダミークロックサイクルを使用しても
よい。標準SPI読み込み操作における1ビットのデータの出力と比較して、クワッドス
ループットSPI読み込み操作は、1つのクロックサイクルで4ビットのデータを出力す
るため、クワッドスループットSPI読み込み操作は、4倍の読み込みスループットを提
供することができる。本発明は、クワッドスループットSPI読み込み操作を使用して説
明しているが、例えば、標準SPI、デュアルスループットSPI、クワッド・ペリフェ
ラル・インターフェース(Quad Peripheral Interface, QPI)およびダブル転送速度(Do
uble Transfer Rate, DTR)読み込みモード等のその他の操作モードにも同様に適用する
ことができる。QPIプロトコルでは、完全なインターフェース(コマンド、アドレスお
よびデータ出力)は、4ビットに基づいて完了する。DTRプロトコルでは、下降および
上昇CLKエッジに出力データが提供され、下降CLKエッジにしか出力データが提供さ
れないシングル転送速度(Single Transfer Rate, STR)読み込みモードとは異なる。

不良ブロック管理

図2は、NAND型フラッシュメモリアレイ130の組織構造およびNAND型フラッ
シュメモリアレイ130に関連するルックアップテーブル120の概略図である。NAN
D型フラッシュメモリアレイ130は、ユーザーアドレス指定可能領域、冗長ブロック領
域およびルックアップテーブル情報領域の3つの領域を含む。ルックアップテーブル12
0は、論理ブロックアドレスから物理ブロックアドレスへのマッピングを含み、上述した
マッピングは、不良ブロック管理に用いられる。図2を例に挙げると、製造プロセス中に
発見された不良ブロックの数をNAND型フラッシュメモリアレイ130の冗長ブロック
領域内のブロックと置き換える、つまり、ブロック56(図示せず)は冗長ブロック領域
のブロック0により置き換えられ、ブロック214(図示せず)は冗長ブロック領域のブ
ロック1により置き換えられ、ブロック215(図示せず)は冗長ブロック領域のブロッ
ク2により置き換えられ、ブロック642(図示せず)は冗長ブロック領域のブロック3
により置き換えられ、ブロック792(図示せず)は冗長ブロック領域のブロック4によ
り置き換えられる。したがって、製造業者によって提供されるように、メモリは、1つの
使用されていない冗長ブロック5を有し、且つ1つの完全なアドレス指定可能メモリの1
024個のブロックを含む。

図2には図示していないが、製造業者は、不良ブロックを冗長ブロック領域内の全ての
ブロックと置き換えることができ、且つ不良ブロックをユーザーアドレス指定可能領域内
の一部のブロックと置き換えることもできる。ここで説明した技術は、この状況において
も応用可能である。

再度図2を参照すると、メモリ使用中に、ブロック1が機能しなくなり、次にブロック
5が、その次にブロック7が機能しなくなると仮定する。機能しなくなったブロックは、
NAND型フラッシュメモリアレイ130内の有効なブロックにマッピングされることに
より、デバイスを継続して使用することができる。例を挙げて説明すると、不良ブロック
は、まず、冗長ブロック領域内の未使用ブロックにマッピングされ、続いて、ユーザーア
ドレス使用可能領域内の使用可能ブロックにマッピングされる。先に冗長ブロック領域に
マッピングすることにより、完全なユーザーアドレス指定可能メモリ負荷の時間をできる
だけ長く維持することができるが、任意の必要なマッピング方法は全てここで使用可能で
ある。図2に示すように、まず、不良ブロック1がまず冗長ブロック5にマッピングされ
、続いて、不良ブロック5がユーザーアドレス使用可能領域内のブロック1023にマッ
ピングされ、不良ブロックがユーザーアドレス使用可能領域内のブロック1022にマッ
ピングされた時、不良ブロック1が冗長ブロック5にマッピングされる。

本発明のルックアップテーブル120は、ルックアップテーブルレジスタ27に構成さ
れ、制御論理30およびマッピング論理28に直接アクセスすることができる。ルックア
ップテーブルレジスタ27は、小型で高速の揮発性メモリを用いて実現することができ、
例えば、SRAM(Static Random Access Memory)の容量は、ルックアップテーブルの
遅延と置き換えブロックに分配された不良ブロック数の折り合いに基づいて設計選択され
る。例を挙げて説明すると、ルックアップテーブルレジスタ27は、20個の不良ブロッ
クの論理ブロックアドレスと20個の関連する置き換えブロックの物理ブロックアドレス
を保存するために設計される。ルックアップテーブルレジスタ27は、チップの起動(po
wer-up)やリセット時に、NAND型フラッシュメモリアレイ130のルックアップテー
ブル情報ブロックから読み込んだ論理ブロックアドレスおよび物理ブロックアドレスのデ
ータを書き込むことができる。ここで、ユーザーアドレス指定可能領域の不良ブロックは
全てマーキングされ、例えば、第1ページのスペア領域の非FFhデータを有する第1バ
イトにおいて、ブロックを読み込むことによりルックアップテーブル120内の論理ブロ
ックアドレスリストの正確性を確認することができる。

ルックアップテーブルレジスタ27は、1つのレジスタとして示されているが、任意の
必要な方法で実現可能である。1つの実施形態において、ルックアップテーブルレジスタ
は、2つの独立した部分を用いて実現してもよく、そのうち1つの部分は、ユーザーがア
クセス可能な部分であり、この部分はユーザーアドレス指定可能領域に関連するマッピン
グ情報を含むことができるが、冗長ブロック領域に関連するマッピング情報を含まない。
また、もう1つの部分は、NAND型フラッシュメモリにより内部で使用できる部分であ
り、この部分は、冗長ブロック領域に関連するマッピング情報を含むことができる。

図3は、ルックアップテーブルを初期化する1つの実施方法のステップフローチャート
であり、チップの起動またはリセット時にルックアップテーブルを作成するための初期化
プロセス200を示した実施形態である。ルックアップテーブル情報ブロックのアドレス
は、内部で使用されるために提供され(ステップ202)、ルックアップテーブル情報ブ
ロックからルックアップテーブルレジスタにルックアップ情報を読み込むことによりルッ
クアップテーブルを作成するために用いられる(ステップ204)。

上述した方法を図2の実施形態に応用した時、開始配列(initiation sequence)は、
ルックアップテーブルが論理ブロックアドレスエントリのブロック56、ブロック214
、ブロック215、ブロック642およびブロック792と、物理ブロックアドレスに対
応するRBAブロック0、RBAブロック1、RBAブロック2、RBAブロック3およ
びRBAブロック4(左から右に下向きの陰影線で表示)を有することになる可能性があ
る。これは、本実施形態において、製造業者がブロック56、214、215、642お
よび792を不良ブロックとして表示し、上述した不良ブロックを冗長ブロック領域のブ
ロック0、1、2、3および4にマッピングし、且つこれらのマッピングした情報をルッ
クアップテーブル情報ブロック46内に設置したためである。

図4、図5および図6は、それぞれ、ページ読み込みコマンド、高速連続ページモード
コマンドおよびアドレス指定可能な連続ページモードコマンドの3種の例示的なコマンド
の例示的なプロセスを示したものである。上述した読み込みコマンドの種類は、特定のN
AND型フラッシュメモリデバイスで同時に(ただし、必ずしも同時である必要はない)
実現することができる。ページ読み込みコマンドは、ページアドレスフィールドにおいて
指定されたアドレスにより、メモリ内の1ページを読み込む。高速連続ページ読み込みコ
マンドは、ページ読み込みコマンドの後に続き、且つこれらの指定されたアドレスからメ
モリのページの連続読み込みを開始する。高速連続ページ読み込みコマンドは、アドレス
フィールドを含まない。アドレス指定可能な連続ページ読み込みコマンドは、これらの指
定されたアドレスからメモリのページの連続読み込みを開始する。

図4に示すように、ページ読み込みコマンドを受信した時、ページ読み込みコマンドに
おいて指定されたページアドレスは、アドレスレジスタ26に保存される(ステップ30
2)。ページ読み込みプロセスは、置き換えブロックプロセスに続いて行われる。置き換
えブロックプロセスは、ルックアップテーブルレジスタ27における検索に関連し、アド
レスレジスタ26内のブロックアドレス部のアドレスがルックアップテーブルレジスタ2
7内の論理ブロックアドレスのいずれかに符合するかどうかを判断する(ステップ304
)。ルックアップテーブルレジスタ27は、オンチップの小型で高速のSRAMであるた
め、制御論理30を利用してローカルアクセスすることができ、そのため、読み込み時間
に大きな影響を与えずに上述した検索動作を素早く行うことができる。符合する検索結果
が発見されなかった時(ステップ304においてNoの時)、論理ブロックアドレスは、
ページバッファ38にページを読み込むために使用される(ステップ308)。符合する
検索結果が発見された時(ステップ304においてYesの時)、置き換えの必要な不良
ブロックを表示して、アドレスレジスタ26内の論理ブロックアドレスを置き換えブロッ
クの物理ブロックと置き換えることにより、必要なページを読み込む(ステップ306)
。必要なデータページをページバッファ38に読み込んだ時(ステップ308)、上述し
たデータ上で誤り訂正手順を行い、それにより生じたECCビットを1つまたは複数の状
態レジスタに適切に設定する(ステップ310)。続いて、上述したページを出力し(ス
テップ312)、引き続きプロセス314を行う。

図5は、不良ブロックマッピングを利用した連続ページ読み込み操作のステップフロー
チャートである。図5は、基本的な連続ページ読み込みプロセス320を示したものであ
り、上述した連続ページ読み込みプロセス320は、不良ブロックマッピングと両立する
ことができ、且つ不良ブロック管理を含む。上述したプロセスは、基本的な連続ページ読
み込みプロセス320に基づいて定められる適切な初期条件が設定された(ステップ32
2)後に繰り返し行われる。NAND型フラッシュメモリデバイスが適切な初期条件を有
する時、連続ページ読み込みプロセス320は、実質的に、図面に示した方法で使用する
ことができる。ここで、連続ページ読み込みプロセス320では、前の操作方法に従って
適切な初期条件が生成されるが、適切な初期条件は、その他の異なる方法により作成され
てもよい。上述した前の操作方法は、例えば、コマンドの実行であり、高速連続ページ読
み込みコマンドのデコードを除いて、実行動作は遅延がない状況で開始されるため、この
場合、上述したコマンド実行操作は、高速連続ページ読み込み(fast continuous page r
ead,FCPR)とみなされる。例を挙げて説明すると、図4のページ読み込みコマンドがペ
ージデータを出力しないで終了した時、上述した初期条件を設定するために使用すること
ができる(ステップ312)。このステップは、アドレスレジスタ内に初期アドレス(上
述したプロセス320は、初期アドレス以外に収容されるアドレスに修正することができ
る)を残し、ECC処理されたページバッファ内のデータを初期条件とするために使用さ
れる(ステップ322)。

続いて、ほぼ同時進行される3つの操作、すなわち、ページバッファの第1部分を出力
する操作(ステップ330)、ページバッファの第2部分でECC計算を行う操作(ステ
ップ332)、および適切なルックアップテーブル手順を用いて次のデータページをペー
ジバッファに読み込む操作(ステップ334)を行う。上述したルックアップテーブル手
順は、例えば、図4のステップ304および306のように、不良ブロックの処理手順に
使用される。上述した次のデータページは、オンチップアドレスカウンター29(図1)
によりアドレスレジスタ26内のアドレスを増やすことによってアクセスすることができ
、その後、例えば、図4に示した置き換えブロックプロセスの方法で置き換えブロックプ
ロセスを行う(ステップ304および306を参照)。回路が複雑になり過ぎないよう、
置き換えブロックプロセスは、第1ページのアクセス時および各操作ステップの境界時に
のみ行う必要があり、さらに、損傷せずに各ページにアクセスする状況で置き換えブロッ
クプロセスを行う。ページ読み込みの後に続く連続読み込みの時に第1回目の繰り返しを
行う場合、ページバッファの第2部分でECC計算(ステップ332)が余分なステップ
として行われるが、上述したプロセスに損傷を与えることはない。必要であれば、第1回
目の繰り返しが連続読み込み操作を行っている間に、連続読み込み操作をページバッファ
の第2部分でECC計算を行うバイパス(bypass)のステップ(ステップ332)に修正
してもよい。

続いて、ほぼ同時進行される2つの操作、すなわち、ページバッファの第2部分を出力
する操作(ステップ340)およびページバッファの第1部分でECC計算を行う操作(
ステップ342)を行う。完全なデータページが既に出力され、且つ状態レジスタ23内
のECCビットが既に設定されていると、初段階の不良ブロック評価を行うことができる
(ステップ350)。注意すべきこととして、この時、必ずしもページの読み込みが完了
している必要はなく、必要であれば、前のステップ334の操作中に、もとの完了した全
てのページ読み込み操作を完了した一部のページ読み込み操作と置き換えてもよく、一部
のページ読み込みは、ページバッファの第2部分から出力する動作(ステップ340)と
ページバッファの第1部分でECC計算を行う動作(ステップ342)をほぼ同時に進行
する操作としてもよい。

次に続く連続ページは、ステップ330、332および334から始まるステップを繰
り返し行うことによって、読み込まれ、出力される。連続読み込みは、例えば、クロック
およびチップの選択信号を中断するなど、任意の必要な方法で終了されるまで継続して行
われる。

初段階の不良ブロック評価(ステップ350)は、以下の実施方法により行うことがで
きる。上述した評価は、CPR不良ブロック論理31、CPR不良ブロックレジスタ32
および状態レジスタ23内のECCビットにより行われる。ここで、2つのECCビット
を使用して、非連続ページ読み込みエラー(00)、1つまたは複数の訂正可能なエラー
(01)、1つの訂正不可能な連続ページ読み込みエラー(10)および1つ以上の訂正
不可能な連続ページ読み込みエラー(11)を表示するが、その他の周知の表示方法もこ
こで適用してもよい。例えば、非連続ページ読み込みエラー(00)、1つまたは複数の
訂正可能なエラー(01)、1つの訂正不可能な連続ページ読み込みエラー(10)およ
び1つ以上の訂正不可能な連続ページ読み込みエラー(11)を継続して追跡することの
できる2ビットレジスタ等、必要な情報を維持できる適切な種類と容量のレジスタは全て
、上述したCPR不良ブロックレジスタ32とすることができる。ページバッファ38内
の完全なデータページで行ったECC計算が完了した時、誤り訂正回路(図示せず)は、
計算結果を状態レジスタ23のECCビットに書き込む。上述した計算結果は、おそらく
非エラー(00)、訂正可能なエラー(01)または訂正不可能なエラー(10)である
。CPR不良ブロック論理31は、状態レジスタ23内のECCビットをチェックし、C
PR不良ブロックレジスタ32の数値を適切に調整するとともに、ECCビットが1つの
訂正不可能なエラー(10)を示した場合、CPR不良ブロック論理31は、ページアド
レスをCPRアドレスレジスタ24に書き込む。CPR不良ブロック論理31は、続いて
、CPR不良ブロックレジスタ32の数値に基づいて、適切な数値を状態レジスタ23の
ECCビットに書き込み、誤り訂正回路により前に状態レジスタ23のECCビットに書
き込んだ数値に上書きする(overwriting)。CPR不良ブロックレジスタ32は、ユー
ザーによる読み込みが可能であっても、または読み込みが不可能であってもよい。連続読
み込み操作320がこの時に終了すると、ユーザーは、状態レジスタ23を読み込むこと
により、非連続ページ読み込みエラー(00)、1つまたは複数の訂正可能なエラー(0
1)、1つの訂正不可能な連続ページ読み込みエラー(10)および1つ以上の訂正不可
能な連続ページ読み込みエラー(11)が発生したかどうかを理解することができるとと
もに、CPRアドレスレジスタ24を読み込むことにより、不良ブロックを予備的に識別
することもできる。CPRアドレスレジスタ24の容量が1つのブロックアドレスのみを
保留するのに十分な大きさしかない場合、CPRアドレスレジスタ24は、任意の前ブロ
ックアドレスを上書きして、最後の1つの予備的に識別した不良ブロックを含む。CPR
アドレスレジスタ24の容量が複数のブロックアドレスを保留するのに十分な大きさであ
る場合、CPRアドレスレジスタ24は、前ブロックアドレスを上書きしない状況で、レ
ジスタの容量よりも小さい新しい不良ブロックを追加することができる。

不良ブロックマッピングと両立することができ、且つ不良ブロック管理を含むアドレス
指定可能な連続ページ読み込み(addressable continuous page read,ACPR)プロセス3
60は、図6に示した通りである。図5の連続ページ読み込みプロセス320は、上述し
たACPRプロセス360に組み込まれてもよく、上述したACPRプロセス360は、
適切な初期条件を設定した後に繰り返し行われる。アドレス指定可能な連続ページ読み込
みの例において、上述した初期条件は、コマンドに提供された初期アドレスを含む。上述
した初期アドレスは、アドレスレジスタ26に保存され(ステップ362)、図4のステ
ップ304および306等の不良ブロックプロセスに用いられる適切なルックアップテー
ブル手順を利用してデータページをページバッファに読み込む(ステップ364)。続い
て、ページバッファの第1部分でECC計算を行う(ステップ366)。その後、プロセ
スは、図に示した通り、ステップ370、372、374、380、382および390
を繰り返し実行する方法で継続して行われる。上述したステップ370、372、374
、380、382および390は、図5のステップ330、332、334、340、3
42および350に対応する。

図7は、プログラミングプロセスの例を示したものである。まず、ページプログラムコ
マンドを受信する(ステップ400)。ページプログラムコマンドは、ページアドレスフ
ィールドを含み、プログラムしようとするページアドレスは、ページアドレスフィールド
から獲得して、アドレスレジスタ26に設置することができる。続いて、プログラミング
プロセスは、ルックアップテーブルレジスタ27を検索することにより、アドレスレジス
タ26内のアドレスがルックアップテーブルレジスタ27内の論理ブロックアドレスのい
ずれかに符合するかどうかを判断する(ステップ410)。ルックアップテーブルレジス
タ27は高速のSRAMであるため、つまり、制御論理30はローカルアクセスを行うこ
とができるため、プログラム時間に大きな影響を与えずに上述した検索操作を素早く行う
ことができる。符合する検索結果が発見されなかった場合(ステップ410でNoの時)
、論理ブロックアドレスを用いてメモリのページをプログラムする(ステップ430)。
符合する検索結果が発見された場合(ステップ410でYesの時)、不良ブロックを表
示し、且つアドレスレジスタ26内の論理ブロックアドレスを置き換えブロックの物理ブ
ロックアドレスと置き換えることにより(ステップ420)、必要なページをプログラム
する(ステップ430)。一度正確なページアドレスを獲得すると、実際のページプログ
ラミングプロセス(ステップ430)およびプログラムエラーのチェックプロセス(ステ
ップ440)を任意の必要な方法で行うことができる。1つの実行可能なプログラム検証
操作技術を例とすると、一般的に、状態レジスタにパス/フェイルビット(pass/fail bi
t)を設定することができる。プログラムエラーのチェック後、上述したプログラム検証
操作は、必要に応じて不良ブロック管理を行うことができる(ステップ450)(図9を
参照)。一度任意の方法で不良ブロック管理操作が完了すると、残りのメモリ操作が継続
され、プロセス460が行われる。

図8は、消去プロセスの例を示したものである。まず、ブロック消去コマンドを受信す
る(ステップ500)。ブロック消去コマンドは、ブロックアドレスフィールドを含み、
消去しようとするブロックアドレスは、ブロックアドレスフィールドから獲得して、アド
レスレジスタ26に設置することができる。続いて、ブロック消去プロセスは、ルックア
ップテーブルレジスタ27を検索することにより、アドレスレジスタ26内のアドレスが
ルックアップテーブルレジスタ27内の論理ブロックアドレスのいずれかに符合するかど
うかを判断する(ステップ510)。ルックアップテーブルレジスタ27は高速のSRA
Mであるため、つまり、制御論理30はローカルアクセスを行うことができるため、消去
時間に大きな影響を与えずに上述した検索操作を素早く行うことができる。符合する検索
結果が発見されなかった場合(ステップ510でNoの時)、論理ブロックアドレスは、
ブロックの消去に用いることができる(ステップ530)。符合する検索結果が発見され
た場合(ステップ510でYesの時)、不良ブロックを表示し、且つアドレスレジスタ
26内の論理ブロックアドレスを置き換えブロックの物理ブロックアドレスと置き換える
ことにより(ステップ520)、ブロックを消去する(ステップ530)。一度正確なブ
ロックアドレスを獲得すると、実際のブロック消去プロセス(ステップ530)およびブ
ロック消去エラーのチェックプロセス(ステップ540)を任意の必要な方法で行うこと
ができる。1つの実行可能な消去検証操作技術を例とすると、一般的に、状態レジスタに
パス/フェイルビットを設定することができる。消去エラーのチェック後、上述した消去
検証操作は、必要に応じて不良ブロック管理を行うことができる(ステップ550)(図
9を参照)。一度任意の方法で不良ブロック管理操作が完了すると、残りのメモリ操作が
継続され、プロセス560が行われる。

図9は、不良ブロック管理の例を示したものであり、多種の異なる方法を利用して行う
ことができる。例を挙げて説明すると、上述した置き換えブロックを分配するためのプロ
セスは、ホストまたはコントローラによりユーザーが制御する、ホストまたはコントロー
ラにより不良ブロックマーキングに応じて半自動的に制御する、およびNAND型フラッ
シュメモリデバイスの制御論理により自動的に制御することができる。

不良ブロック管理は、不良ブロックを検査し(ステップ610)、不良ブロックを置き
換えるかどうかを決定する(ステップ620)ことにより開始される。ユーザー制御プロ
セスまたは半自動プロセスの例について説明すると、不良ブロックを検査する操作および
不良ブロックを置き換えるかどうかを決定する操作は、いずれもホストまたはコントロー
ラを介してユーザーにより行われる。自動プロセスの例について説明すると、不良ブロッ
クを検査する操作および不良ブロックを置き換えるかどうかを決定する操作は、NAND
型フラッシュメモリデバイスの制御論理により実現される。読み込み操作について説明す
ると、読み込み操作は、状態レジスタ自体の数値に基づいて、ECCビットを読み込む(
ユーザー制御プロセスおよび半自動プロセスの例に対して)、または検査(自動プロセス
の例に対して)する。可能なECCビットの読み込みまたは検査結果は、例えば、エラー
なし、訂正されたエラー、訂正不可能なエラーおよび複数の訂正不可能なエラー(連続ペ
ージ読み込みに対して)を含む。複数のビットの訂正を行う時、可能なECCビットの読
み込みまたは検査結果は、さらに、訂正されたビット数を含むか、あるいは、訂正された
最大ビット数を単に表示することを含む。ECCビットの読み込みまたは検査結果に応じ
て行われる動作は、例えば、結果がエラーなしおよび訂正されたエラーであり、且つ上述
した訂正されたエラーが訂正可能な最大ビット数またはいくつかの副次的なしきい値より
も小さい場合、いかなる動作も行われない。結果が訂正されたエラーであり、且つ訂正さ
れたエラーが訂正可能な最大ビット数またはいくつかの副次的なしきい値である場合、ブ
ロック置き換え操作が行われる。繰り返し読み込みが成功し、ブロック置き換え操作が訂
正不可能なエラーに従って行われた場合、繰り返し読み込みが行われる。ページプログラ
ムおよびブロック消去操作について説明すると、状態レジスタ内の1つまたは複数のパス
/フェイルビットに基づいて、状態レジスタの読み込み(ユーザー制御プロセスおよび半
自動プロセスの例に対して)または検査(自動プロセスの例に対して)を決定する。状態
レジスタの読み込みまたは検査結果に応じて行われる動作は、例えば、状態レジスタが“
パス”を表示した場合、いかなる動作も行われず、状態レジスタが“フェイル”を表示し
た場合、プログラムまたは消去の操作を繰り返す。また、状態レジスタが“フェイル”を
表示した場合、ブロックの置き換えによりプログラムまたは消去の操作を繰り返す。

連続ページ読み込み操作の目的は一般的な状況で大量のページを出力することであるが
、1つの連続ページ読み込み操作期間中に複数の不良ブロックが発見される状況は、比較
的少ない。したがって、連続ページ読み込みCPRビットレジスタ24は、1つのページ
アドレスの容量のみを有していればよいが、必要に応じて複数のページアドレスの容量を
有してもよい。連続ページ読み込み操作については、不良ブロックを検査する操作(ステ
ップ610)および当該不良ブロックを置き換えるかどうかを決定する操作(ステップ6
20)は、ECCビットの検査に関連する。必要であれば、連続ページ読み込み操作は、
置き換えブロックを用いて繰り返してもよい。もし別の不良ブロックが予備的に認識され
た場合、不良ブロック管理を繰り返し行う。

不良ブロックを置き換える場合(ステップ620でYesの時)、置き換えブロックを
選択する(ステップ630)。ユーザー制御プロセスの例について説明すると、ユーザー
は、適切なコマンドを発信して不良ブロックの論理ブロックアドレスを置き換えブロック
の物理ブロックアドレスにマッピングする。アドレスマッピングコマンドは、1つの適切
な種類のコマンドであり、このアドレスマッピングコマンドは、ユーザーがユーザーアド
レス指定可能領域42において置き換えブロックの物理ブロックアドレスを決定し、且つ
不良ブロックの論理ブロックアドレスと選択された置き換えブロックの物理ブロックアド
レスのコマンドを指定するものである。不良ブロックマーキングコマンド自体は、もう1
つの適切な種類のコマンドである。半自動プロセスおよび自動プロセスの例について説明
すると、制御論理は、任意の適切なコマンドに応じて置き換えブロックを選択することが
できる。専用のコマンドを使用して置き換えブロック選択操作を起動することができるが
、置き換えブロック選択操作は、その他の種類のコマンドにより起動してもよい。例えば
、本分野において通常用いられる不良ブロックマーキングコマンドを置き換えブロック選
択の起動に適したコマンドとする。従来の不良ブロックマーキングの要求は既にルックア
ップテーブル情報ブロック46(図1)に取って代わっているが、既存のシステムに上述
した不良ブロックマーキングコマンドを残しても、いかなる損傷も生じない。しかしなが
ら、上述した不良ブロックマーキングコマンドを変更して、追加的に不良ブロックの論理
ブロックアドレスを冗長ブロック領域44の使用可能ブロックにマッピングすることによ
り、ユーザーが冗長ブロック領域44から提供された使用可能ブロックにおいて置き換え
ブロックの論理ブロックアドレスを決定する要求を消去することができる。冗長ブロック
領域44およびユーザーアドレス指定可能領域42は、いずれもNAND型フラッシュメ
モリデバイスの制御論理にアクセスすることができるため、置き換えブロックは、NAN
D型フラッシュアレイ40の冗長ブロック領域44からのみ選択するか、あるいは、NA
ND型フラッシュアレイ40の冗長ブロック領域44とユーザーアドレス指定可能領域4
2のうちの1つから選択してもよい。任意の必要な技術は全て、次の使用可能な置き換え
ブロックの識別に用いることができるため、例えば、置き換えブロックアドレスレジスタ
(図示せず)を用いてもよい。上述した置き換えブロックアドレスレジスタは、次の使用
可能な置き換えブロックの物理ブロックアドレスを含む。製造業者は、最初に、次に使用
可能な置き換えブロックアドレスを生成して、それをルックアップテーブル情報ブロック
46に保存することができる。ルックアップテーブル情報ブロック46は、デバイスの起
動時に置き換えブロックアドレスレジスタ内に読み込んで保存することができ、且つデバ
イス操作中に更新することができる。使用可能な置き換えブロックは、任意の実行可能な
方法により、例えば、冗長ブロック領域44内で低アドレスから高アドレスへ、続いてユ
ーザーアドレス指定可能領域42内で高アドレスから低アドレスへ向けて、使用可能な置
き換えブロックを決定することができる。置き換えブロックの目的のため、ユーザーアド
レス指定可能領域42内のブロックを置き換えブロックとして保留することができ、ある
いは、1つ1つのブロックをチェックして、各ブロックが“使用可能”として選択される
前に使用されないよう確保することができる。

不良ブロックの論理ブロックアドレスおよび置き換えブロックの論理ブロックアドレス
の両方がいずれも既知の状況では、それに基づいて、ルックアップテーブルレジスタ27
およびルックアップテーブル情報ブロック46を更新することができる(ステップ640
)。更新操作は、ユーザー制御プロセスの例において、アドレスマッピングコマンドまた
は不良ブロックマーキングコマンドにより起動することができ、半自動プロセスの例にお
いては、不良ブロックマーキングコマンドにより起動することができ、自動プロセスの例
においては、制御論理により起動することができる。後続のメモリアクセスを正確にする
ため、ルックアップテーブルレジスタ27は、更新を提示しなければならない。既に更新
されたルックアップテーブルが電源中断時に失われないよう、ルックアップテーブル情報
ブロック46も合理的に更新を提示しなければならない。更新操作は、任意の必要な方法
により行うことができ、例えば、個別に更新操作を行っても、あるいは、ルックアップテ
ーブルレジスタ27を更新した後に続いてルックアップテーブルレジスタ27のルックア
ップテーブルをルックアップテーブル情報ブロック46に書き込む方法で更新操作を行っ
てもよい。

続いて、不良ブロックから置き換えブロックにデータを転送する(ステップ650)。
例を挙げて説明すると、ルックアップテーブルレジスタ27において、各置き換えブロッ
クに対して2つのマッピングエントリを設置し、1つ目のマッピングエントリは、ユーザ
ーアドレス指定可能領域における不良ブロック論理ブロックアドレスの有効な置き換えブ
ロックへの経路とすることができ、2つ目のマッピングエントリは、論理ブロックアドレ
スの対応する有効な置き換えブロックから対応する不良ブロックへの経路とすることがで
きる。2つ目のマッピングエントリは、不良ブロックのアクセスを提供して、不良ブロッ
クから有効な置き換えブロックにデータを転送する。ユーザー制御プロセスの例において
、上述した転送操作は、アドレスマッピングコマンドまたは不良ブロックマーキングコマ
ンドにより起動することができ、半自動プロセスの例において、上述した転送操作は、不
良ブロックマーキングコマンドにより起動することができ、自動プロセスの例において、
上述した転送操作は、制御論理により起動することができる。さらに、プロセス660を
継続して行うことができる。ブロック転送操作の後、不良ブロックへのアクセスを回避す
ることができる。

ユーザーアドレス指定可能領域42において置き換えブロックを選択した場合、ユーザ
ーは、読み込み、プログラムまたは消去に用いる置き換えブロックにアクセスしないよう
注意しなければならない。ユーザー制御プロセスの例では、マッピング操作を制御するユ
ーザーが、読み込み、プログラムまたは消去に用いる置き換えブロックにアクセスしない
よう注意しなければならない。ユーザーは、ルックアップテーブルレジスタ27を読み込
むことにより、特定のアクセス操作が置き換えブロックにアクセスする操作であるかどう
かを判断することができる。また、NAND型フラッシュメモリデバイスの制御論理は、
特定のアクセス操作が置き換えブロックへのアクセス操作であるかどうかを自動的に判断
することができる。例を挙げて説明すると、NAND型フラッシュメモリデバイスは、コ
マンドを実行する前に、まず、コマンドにおいて指定された1つまたは複数のアドレスが
ルックアップテーブルレジスタ27内の物理ブロックアドレスに符合するかどうかを検索
する。コマンドにおいて指定されたアドレスがいずれもルックアップテーブルレジスタ2
7内の物理ブロックアドレスに符合しない場合、コマンドを実行できることを示す。コマ
ンドにおいて指定されたアドレスがルックアップテーブルレジスタ27内の物理ブロック
アドレスに符合する場合、ユーザーが直接置き換えブロックにアクセスしようとしている
ことを示すため、コマンドは実行されない。

ECCを利用した連続読み込みおよび不良ブロック管理

“連続読み込み”は、ここでは一種のメモリ読み込み操作を示し、上述した連続読み込
みの目的は、各ページにおいてページ読み込みコマンドを繰り返し送信する必要がなく、
ページ単位(page-by-page)でメモリアレイの一部または全部を読み込めることである。
図1に示したSPIインターフェースを有するNAND型フラッシュメモリ20の例にお
いて、NAND型フラッシュメモリ20は、制御信号の高レベルから低レベルへの遷移に
より起動し、続いて連続ページ読み込みコマンドを送信することができる。本実施形態に
おいて、1つの連続ページ読み込みコマンドの送信は、連続ページを順番に読み込んで、
処理過程が停止するまで出力することができる。連続ページ読み込みは、任意の必要な方
法により停止可能である。例えば、連続ページ読み込みは、クロックの制御信号CLKを
停止してから、制御信号CS/を低レベルから高レベルに遷移する方法により、連続ペー
ジ読み込みをクロックの制御信号CLKに基づいて停止することができる。また、連続ペ
ージ読み込みコマンドは、その他の独立した信号に基づいて、予め設定された、または指
定された数のページを読み込んだ後、あるいは任意の必要な方法により、停止することが
できる。

NAND型フラッシュメモリアレイに用いるページバッファを構成および操作すること
により、連続ページ読み込み中に出力データの隙間および不連続を消去することができる
。上述した連続ページ読み込み中に出力データの隙間および不連続を消去する技術につい
ての説明は、2012年5月4日付でGupta等により出願された米国特許出願第13/4
64,535号(“Method and Apparatus for Reading NAND Flash Memory”)を参照す
ることができ、以上の特許は全文を引用する形で本文に記載する。“アドレス指定可能な
連続ページ読み込み”は、ここではGupta等により出願された特許の“連続ページ読み込
み”に対応し、“高速連続ページ読み込み(fast continuous page read)”は、ここで
はGupta等により出願された特許の“修正連続ページ読み込み(modified continuous pag
e read)”に対応する。

制御論理(例えば、図1の制御論理30)によりローカルアクセスを行うことのできる
オンチップ高速ルックアップテーブルレジスタ(例えば、図1のルックアップテーブルレ
ジスタ27)を追加する利点は、置き換えブロックに直面した時に、ルックアップテーブ
ルレジスタが、明らかなページ読み込み時間の遅延がない状況で、NAND型フラッシュ
メモリから不良ブロック管理を利用して連続ページ読み込みを起動できることであるため
、見開きページやブロック境界の隙間または不連続を回避するのにさらに役立つ。

図10は、ECCを利用して連続ページ読み込み操作を完了するのに適したページバッ
ファの構成および操作のステップフローチャートである。図11に示した異なる連続操作
の概略図は、図10に示した異なるステップに関連する。図11に示した各操作に対応す
る持続時間は単なる例であり、本発明は操作の持続時間を限定しない。

図11は、データバス810、NAND型フラッシュアレイ850およびページバッフ
ァを示したものである。ここで、上述したページバッファは、データレジスタ840を含
む例示的実施形態により実現される。データレジスタ840は、2つの部分からなるデー
タレジスタ部DR‐0およびDR‐1を含む。上述したページバッファは、また、キャッ
シュレジスタ830を含み、キャッシュレジスタ830は、2つの部分からなるキャッシ
ュレジスタ部CR‐0およびCR‐1を含む。したがって、ページバッファは、キャッシ
ュレジスタ部CR‐0およびデータレジスタ部DR‐0を含む第1部分と、キャッシュレ
ジスタ部CR‐1およびデータレジスタ部DR‐1を含む第2部分を有するものとみなす
ことができる。分割されていないページバッファと異なる点は、分割されていないページ
バッファは1組の制御信号しか必要としないが、ページバッファの2つの部分は2組の制
御信号を必要とすることである。また、ページバッファは、ここでは2つの部分で構成さ
れた構造を例として連続読み込み操作をサポートするが、関連する変形形態は、ユーザー
にとって明白(transparent)である。2KBの標準ページ容量に対してプログラミング
操作を完了させることができ、例えば、ページ読み込み操作が完了した後にキャッシュレ
ジスタからページデータを読み込む標準読み込み操作も2KBの標準ページ容量で完了さ
せることができる。このように内部構成が2つの部分に分かれたページバッファは、特に
連続ページ読み込み操作に用いるのに適しており、上述したページバッファの内部分割が
2つの部分に分かれる方法で実現された場合も、ページバッファの内部分割は、ユーザー
にとって明白である。

図11は、また、誤り訂正回路820を例示的に示したものであり、論理上、誤り訂正
回路部ECC‐0およびECC‐1を有するものとみなすことができる。誤り訂正回路部
ECC‐0は、キャッシュレジスタ部CR‐0の内容の誤り訂正を提供し、誤り訂正回路
部ECC‐1は、キャッシュレジスタ部CR‐1の内容の誤り訂正を提供する。説明を簡
潔にするため、2つの異なる誤り訂正回路部ECC‐0およびECC‐1は、それぞれキ
ャッシュレジスタ部CR‐0およびCR‐1と連結するよう示してあるが、単一のECC
ブロックを用いてキャッシュレジスタ部CR‐0およびCR‐1と同時に連結してもよい

高速連続読み込みコマンドは、アドレスフィールドを含まず、アドレスフィールドを含
む前のコマンド、例えば、ページ読み込みコマンドに基づく。図10および図11を参照
すると、ページ読み込みコマンド700は、初期ページ852のアドレスを提供し、初期
ページ852のアドレスは、データレジスタ840内に読み込まれ、保存される(ステッ
プ710)。例を挙げて説明すると、ページ852からデータレジスタDR‐0およびD
R‐1に2KBのデータを転送する。ページ852は、配列のページ‐0とみなすことが
できる。毎回1KBをデータレジスタDR‐0およびDR‐1に転送する操作は、同時に
行っても、あるいは同時に行わなくてもよい。ページ読み込み操作の時間は、例えば、2
0μsである。

続いて、図10および図11に示すように、データレジスタ840のデータをキャッシ
ュレジスタ830に転送し(ステップ720)、キャッシュレジスタ830内のページデ
ータに対してECC計算を行う(ステップ730)。データレジスタ840からキャッシ
ュレジスタ830への転送時間は、設計選択において決まるが、通常、約1μs〜約3μ
sである。誤り訂正回路820の訂正が完了するのに必要な時間は、ECCアルゴリズム
の選択、内部データバス、オンチップタイミング発振器周期およびその他の設計要素によ
って決まる。例を挙げて説明すると、いくつかの物理設計は、キャッシュレジスタ830
の各キャッシュレジスタ部CR‐0およびCR‐1に対して単一のECC回路ブロックを
同時に使用することができ、各キャッシュレジスタ部CR‐0およびCR‐1は、例えば
、18μsの時間を費やして誤り訂正を行うことができるため、誤り訂正回路820は、
約36μsの時間内で訂正を完了することができる。

ページ読み込みは、出力データを計時しない状態で終了し、連続ページ読み込みコマン
ド740を続けて行う。図10および図11に示すように、ここではほぼ同時に複数の操
作を進行することができる。上述したほぼ同時に進行する複数の操作のうちの1つは、キ
ャッシュレジスタ部CR‐0内のページ‐0のデータをデータバス810に送信すること
により、データバス810を介してデータを出力する操作(ステップ750)に関し、ペ
ージ‐0のデータは、既にECC計算が行われたものである。データバス810から出力
ポートへの経路は図示していないが、このような経路は、本分野において通常の知識を有
する者にとって周知である。

上述したほぼ同時に進行する複数の操作のうちのもう1つは、データレジスタDR‐1
内のページデータの一部をキャッシュレジスタ部CR‐1に転送して、キャッシュレジス
タ部CR‐1のページデータの一部に対してECC計算を行う操作(ステップ760)に
関する。データレジスタDR‐1からキャッシュレジスタ部CR‐1への転送時間は、設
計の選択において決まるが、通常、約1μs〜約3μsである。例を挙げて説明すると、
誤り訂正回路部ECC‐1は、約12μs内で訂正を完了することができる。しかしなが
ら、キャッシュレジスタ部CR‐0のデータを送信する時間を20μsと仮定し、且つデ
ータレジスタ部DR‐1からキャッシュレジスタ部CR‐1への転送時間を2μsと仮定
すると、誤り訂正回路部ECC‐0およびECC‐1は、設計により、18μsまたはさ
らに短い時間内に完了することができる。

上述したほぼ同時に進行する複数の操作のうちのさらにもう1つは、NAND型フラッ
シュアレイ850から次の順番のページデータ854(ページ‐1)の2KBページをデ
ータレジスタ部DR‐0およびDR‐1に読み込む操作(ステップ770)に関する。ル
ックアップテーブル置き換えブロックの処理手順は、各アクセス操作において用いても、
あるいは、最初のアクセスおよびブロックを跨ぐ境界においてのみ用いてもよい。大部分
の転送は、ステップ760の操作と同時に進行されるが、データレジスタ部DR‐1のデ
ータをキャッシュレジスタ部CR‐1に転送してから開始される。

図11に示した各操作は、ほぼ同時に進行されるが、全ての操作を同時に進行する必要
は なく、本文で述べた教示に基づいて出力データの隙間およびその他の不連続を回避で
きさえすればよい。

続いて、図10および図11を参照すると、ここではほぼ同時に複数の操作を進行する
ことができる。上述したほぼ同時に進行する複数の操作のうちの1つは、キャッシュレジ
スタ部CR‐1内のページ‐0のデータをデータバス810に送信することにより、デー
タバス810を介してデータを出力する操作(ステップ780)に関し、ページ‐0のデ
ータは、既にECC計算が行われたものである。クロック周波数を100MHzと仮定す
ると、約20μs内でキャッシュレジスタ部CR‐1のデータ(1KB)を送信すること
ができる。

上述したほぼ同時に進行する複数の操作のうちのもう1つは、データレジスタDR‐0
内のページデータの一部をキャッシュレジスタ部CR‐0に転送して、キャッシュレジス
タ部CR‐0のページデータの一部に対してECC計算を行う操作(ステップ790)に
関する。この操作ステップは、実質的に、図11の関連説明と同様に行われる。

連続ページ読み込み操作は、ステップ750に戻って継続して行われ、クロックおよび
制御信号CS/を停止することにより終了することができる。また、連続ページ読み込み
操作は、連続ページ読み込みコマンドを変更することにより、予め設定された数のページ
を読み込んだ後、または設計者が必要とする任意のその他の方法により終了することがで
きる。

連続ページ読み込みコマンドの利点は、ページまたはブロック境界において全てまたは
必要な部分のNAND型フラッシュアレイを読み込んだ時に、隙間または不連続がないこ
とである。この利点は、例えば、キャッシュレジスタ部CR‐0およびCR‐1から交互
にデータを読み出すピンポン方式でデータを読み込むことにより実現される。

図12は、ECCを利用してアドレス指定可能な連続ページ読み出し操作を完了するの
に適したページバッファの構成および操作を示すステップフローチャートである。図12
に示した異なる連続操作の概略図は、図11に示した異なるステップに関連する。

図12に示すように、アドレス指定可能な連続ページ読み出しコマンドにおいて指定さ
れた初期ページ852(ページ‐0)をNAND型フラッシュアレイ1050からデータ
レジスタ850のデータレジスタ部DR‐0およびDR‐1に転送する(ステップ910

続いて、図11および図12を同時に参照すると、データレジスタ840内の一部のペ
ージデータをキャッシュレジスタ830に転送し、キャッシュレジスタ部CR‐0内のペ
ージデータの一部に対してECC計算を行う(ステップ920)。

アドレス指定可能な連続ページ読み出し操作は、基本的に、一般的に図10のステップ
750、760、770、780および790に対応する図12のステップ930、94
0、950、960および970の通りである。ECC計算が完了するまで、データは出
力に送信される準備ができていないため、ステップ910および920の操作は、初期遅
延を考慮する必要がある。この遅延は、約40μsと考えられる。反対に、高速連続ペー
ジ読み出しは、ユーザーがコマンド、アドレスおよび選択可能なダミークロックを提供し
た後すぐにデータを出力することができるため、高速連続ページ読み出しには遅延がない

本発明は既に実施形態により以上のように開示したが、本発明を限定するものではない
。本発明の実施形態において開示した内容に基づく変更および修正は全て可能であり、本
分野において通常の知識を有する者であれば、本特許文献を研究した後に、実施形態中の
各構成要素の置換および均等物を理解できるものとする。また、実施形態において提示し
た特定の数値は全て例であり、必要に応じて変更可能である。本発明の精神および範囲を
逸脱しない範囲では、実施形態中の各構成要素の置換および均等を含むいかなる変動およ
び修飾も全て本発明の範疇を離脱しないものとする。本発明の保護範囲は、後に添付する
特許請求の範囲の限定を基準とする。

20 NAND型フラッシュメモリデバイス
22 出力入力制御
23 状態レジスタ
24 連続ページ読み込みアドレスレジスタ
25 コマンドレジスタ
26 アドレスレジスタ
27 ルックアップテーブルレジスタ
28 マッピング論理
29 アドレスカウンター
30 制御論理
31 CPR不良ブロック論理
32 CPR不良ブロックレジスタ
33 高電圧発生装置
34 行デコーダ
36 列デコーダ
38 ページバッファ
40 NAND型フラッシュアレイ
42 ユーザーアドレス指定可能領域
44 冗長ブロック領域
46 ルックアップテーブル情報ブロック
120 ルックアップテーブル
130 NAND型フラッシュメモリアレイ
200 初期化手順
100、202、204、206、300、302、304、306、308、310
、312、314、320、322、330、332、334、340、342、350
、360、362、364、366、370、372、374、380、382、400
、410、420、430、440、450、460、500、510、520、530
、540、550、560、600、610、620、630、640、650、660
、700、710、720、730、740、750、760、770、780、790
、900、910、920、930、940、950、960、970、 ステップ
700 ページ読み込みコマンド
810 データバス
820 誤り訂正回路
830 キャッシュレジスタ
840 データレジスタ
850 NAND型フラッシュアレイ
852 初期ページ
854 次のページデータ
CR‐0、CR‐1 キャッシュレジスタ部
DR‐0、DR‐1 データレジスタ部
ECC‐0、ECC‐1 誤り訂正回路部

Claims (30)

  1. ユーザーアドレス指定可能領域を有し、且つ一部のNAND型フラッシュメモリアレイ
    の読み込み、プログラムおよび消去に使用されるチップ上で実現される前記NAND型フ
    ラッシュメモリアレイのアクセス方法であって、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ブロックアドレスを
    識別し、前記論理ブロックアドレスが、消去アクセス用に完成され、且つページアドレス
    部を補充して読み込みアクセスおよびプログラムアクセスに使用されることと、
    NAND型フラッシュメモリアレイを有するオンチップ(on-chip)の前記ユーザーア
    ドレス指定可能領域において、前記論理ブロックアドレスの置き換えブロックの物理ブロ
    ックアドレスへのマッピングを獲得することと、
    前記置き換えブロックの物理ブロックアドレスを利用して前記NAND型フラッシュメ
    モリアレイにアクセスすることと
    を含むNAND型フラッシュメモリアレイのアクセス方法。
  2. 前記獲得するステップが、
    前記NAND型フラッシュメモリアレイを有するオンチップでルックアップテーブルレ
    ジスタを維持し、前記ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロ
    ックアドレスおよび前記論理不良ブロックアドレスに対応する少なくとも1つの物理置き
    換えブロックアドレスを保存することと、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレスが符合するかどうかを
    検索することと、
    前記物理置き換えブロックアドレスのうちの1つを前記置き換えブロックの物理ブロッ
    クアドレスとして選択し、前記物理置き換えブロックアドレスのうちの前記1つが、検索
    ステップにおいて前記論理ブロックアドレスに符合する前記論理不良ブロックアドレスの
    うちの前記1つに対応することと
    を含む請求項1に記載のNAND型フラッシュメモリアレイのアクセス方法。
  3. 前記NAND型フラッシュメモリアレイを用いてオンチップの前記ルックアップテーブ
    ルレジスタを維持するステップが、
    ルックアップテーブル情報ブロックからルックアップテーブル情報を読み込み、前記ル
    ックアップテーブル情報ブロックが、前記NAND型フラッシュメモリアレイの前記ユー
    ザーアドレス指定可能領域以外に配置されることと、
    前記ルックアップテーブル情報ブロックからルックアップテーブル情報を読み込むステ
    ップで獲得した前記ルックアップテーブル情報をオンチップの前記ルックアップテーブル
    レジスタに書き込むことと
    を含む請求項2に記載のNAND型フラッシュメモリアレイのアクセス方法。
  4. メモリアクセス中に不良ブロックを識別することをさらに含み、前記NAND型フラッ
    シュメモリアレイを用いてオンチップの前記ルックアップテーブルレジスタを維持する前
    記ステップが、
    使用可能な置き換えブロックの物理ブロックアドレスを識別することと、
    前記不良ブロックの論理ブロックアドレスを前記ルックアップテーブルに追加すること
    によって、別の論理不良ブロックアドレスとすることと、
    前記使用可能な置き換えブロックの物理ブロックアドレスを前記ルックアップテーブル
    に追加することによって、前記不良ブロックの論理ブロックアドレスに対応する別の物理
    置き換えブロックアドレスとすることと
    を含む請求項2に記載のNAND型フラッシュメモリアレイのアクセス方法。
  5. NAND型フラッシュメモリアレイと、データレジスタおよびキャッシュレジスタを含
    むページバッファとを有するNAND型フラッシュメモリチップ上で連続ページ読み込み
    操作を行う方法であって、
    前記NAND型フラッシュメモリを有するオンチップでルックアップテーブルレジスタ
    を維持し、前記ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロックア
    ドレスおよび前記論理不良ブロックアドレスに対応する少なくとも1つの物理置き換えブ
    ロックアドレスを保存することと、
    前記キャッシュレジスタ内の複数のキャッシュレジスタ部から途切れなく連続してデー
    タを出力し、前記データレジスタが、前記キャッシュレジスタの前記複数のキャッシュレ
    ジスタ部に対応する複数のデータレジスタ部から成ることと、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含むことと、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索することと、
    前記複数のキャッシュレジスタ部の第1キャッシュレジスタ部からデータを出力した時
    、前記キャッシュレジスタの対応部分から、前記第1キャッシュレジスタ部と異なる第2
    キャッシュレジスタ部にデータを転送することと、
    前記第1キャッシュレジスタ部がデータを出力し、且つ前記第2キャッシュレジスタ部
    にデータを転送するステップの後、前記第2キャッシュレジスタ部において誤り訂正符号
    計算(error correcting code, ECC)を行うことと、
    前記第1キャッシュレジスタ部がデータを出力し、且つ前記第2キャッシュレジスタ部
    にデータを転送するステップの後、検索ステップにおいて前記論理不良ブロックアドレス
    と前記論理ブロックアドレス部がいずれも符合しない時、前記論理ページアドレスを利用
    して前記NAND型フラッシュメモリアレイから前記データレジスタにデータページを読
    み込むとともに、検索ステップにおいて前記論理不良ブロックアドレスのうちの1つと前
    記論理ブロックアドレス部が符合する時、前記物理置き換えブロックアドレスのうちの1
    つを利用して前記データレジスタに前記データページを読み込み、前記物理置き換えブロ
    ックアドレスのうちの前記1つが、前記論理ブロックアドレス部に符合する前記論理不良
    ブロックアドレスのうちの前記1つに対応することと、
    前記第2キャッシュレジスタ部からデータを出力した時、前記データレジスタの対応部
    分から前記第2キャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部の
    うちの1つにデータを転送するとともに、その他の前記複数のキャッシュレジスタ部のう
    ちの前記1つに対して前記誤り訂正符号計算を行うことと
    を含むNAND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方法。
  6. 前記論理ページアドレスを設定するステップが、1つのページにより前記論理ページア
    ドレスを増やすことを含み、
    ページ境界を跨ぐ時に、前記複数のキャッシュレジスタ部からデータを出力するステッ
    プ、前記論理ページアドレスを設定するステップ、前記第2キャッシュレジスタ部にデー
    タを転送するステップ、前記誤り訂正符号計算を行うステップ、前記データページを前記
    データレジスタ部に読み込むステップ、および前記第2キャッシュレジスタ部以外のその
    他の前記複数のキャッシュレジスタ部のうちの1つにデータを転送し、その他の前記複数
    のキャッシュレジスタ部のうちの前記1つに対して前記誤り訂正符号計算を行うステップ
    を繰り返し行うこと
    をさらに含む請求項5に記載のNAND型フラッシュメモリチップ上で連続ページ読み
    込み操作を行う方法。
  7. 前記論理ページアドレスを設定するステップが、さらに、1つのページにより前記論理
    ページアドレスを増やすことを含み、
    ブロック境界を跨ぐ時に、前記複数のキャッシュレジスタ部からデータを出力するステ
    ップ、前記論理ページアドレスを設定するステップ、前記論理不良ブロックアドレスのう
    ちの1つと前記論理ブロックアドレス部が符合するかどうかを検索するステップ、前記第
    2キャッシュレジスタ部にデータを転送するステップ、前記誤り訂正符号計算を行うステ
    ップ、前記データページを前記データレジスタ部に読み込むステップ、および前記第2キ
    ャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部のうちの1つにデー
    タを転送し、その他の前記複数のキャッシュレジスタ部のうちの前記1つに対して前記誤
    り訂正符号計算を行うステップを繰り返し行うこと
    をさらに含む請求項6に記載のNAND型フラッシュメモリチップ上で連続ページ読み
    込み操作を行う方法。
  8. 前記論理ページアドレスを設定するステップが、さらに、1つのページにより前記論理
    ページアドレスを増やすことを含み、
    ページ境界を跨ぐ時に、前記複数のキャッシュレジスタ部からデータを出力するステッ
    プ、前記論理ページアドレスを設定するステップ、前記論理不良ブロックアドレスのうち
    の1つと前記論理ブロックアドレス部が符合するかどうかを検索するステップ、前記第2
    キャッシュレジスタ部にデータを転送するステップ、前記誤り訂正符号計算を行うステッ
    プ、前記データページを前記データレジスタ部に読み込むステップ、および前記第2キャ
    ッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部のうちの1つにデータ
    を転送し、その他の前記複数のキャッシュレジスタ部のうちの前記1つに対して前記誤り
    訂正符号計算を行うステップを繰り返し行うこと
    をさらに含む請求項5に記載のNAND型フラッシュメモリチップ上で連続ページ読み
    込み操作を行う方法。
  9. 前記論理ページアドレスを設定するステップが、さらに、1つのページにより前記論理
    ページアドレスを増やすことを含み、
    ブロック境界を跨ぐ時に、前記複数のキャッシュレジスタ部からデータを出力するステ
    ップ、前記論理ページアドレスを設定するステップ、前記論理不良ブロックアドレスのう
    ちの1つと前記論理ブロックアドレス部が符合するかどうかを検索するステップ、前記第
    2キャッシュレジスタ部にデータを転送するステップ、前記誤り訂正符号計算を行うステ
    ップ、前記データページを前記データレジスタ部に読み込むステップ、および前記第2キ
    ャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部のうちの1つにデー
    タを転送し、その他の前記複数のキャッシュレジスタ部のうちの前記1つに対して前記誤
    り訂正符号計算を行うステップを繰り返し行うこと
    をさらに含む請求項8に記載のNAND型フラッシュメモリチップ上で連続ページ読み
    込み操作を行う方法。
  10. 前記論理ページアドレスを設定するステップが、さらに、1つのページにより前記論理
    ページアドレスを増やすことを含み、
    ブロック境界を跨ぐ時に、前記複数のキャッシュレジスタ部からデータを出力するステ
    ップ、前記論理ページアドレスを設定するステップ、前記論理不良ブロックアドレスのう
    ちの1つと前記論理ブロックアドレス部が符合するかどうかを検索するステップ、前記第
    2キャッシュレジスタ部にデータを転送するステップ、前記誤り訂正符号計算を行うステ
    ップ、前記データページを前記データレジスタ部に読み込むステップ、および前記第2キ
    ャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部のうちの1つにデー
    タを転送し、その他の前記複数のキャッシュレジスタ部のうちの前記1つに対して前記誤
    り訂正符号計算を行うステップを繰り返し行うこと
    をさらに含む請求項5に記載のNAND型フラッシュメモリチップ上で連続ページ読み
    込み操作を行う方法。
  11. 前記複数のキャッシュレジスタ部からデータを出力するステップが、最初の遅延期間後
    に開始され、前記最初の遅延期間が、前記NAND型フラッシュメモリあれいから前記デ
    ータレジスタに前記データページを読み込む時間を含む請求項5に記載のNAND型フラ
    ッシュメモリチップ上で連続ページ読み込み操作を行う方法。
  12. 前記複数のキャッシュレジスタ部からデータを出力するステップが、最初の遅延期間な
    しで行われる請求項5に記載のNAND型フラッシュメモリチップ上で連続ページ読み込
    み操作を行う方法。
  13. NAND型フラッシュメモリアレイと、データレジスタおよびキャッシュレジスタを含
    むページバッファとを有するNAND型フラッシュメモリチップ上でページ読み込み操作
    を行う方法であって、
    前記NAND型フラッシュメモリを有するオンチップでルックアップテーブルレジスタ
    を維持し、前記ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロックア
    ドレスおよび前記論理不良ブロックアドレスに対応する少なくとも1つの物理置き換えブ
    ロックアドレスを保存することと、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含むことと、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索することと、
    前記物理置き換えブロックアドレスのうちの1つを利用して前記NAND型フラッシュ
    メモリアレイから前記データレジスタにデータページを読み込み、前記物理置き換えブロ
    ックアドレスのうちの前記1つが、前記論理ブロックアドレス部に符合する前記論理不良
    ブロックアドレスのうちの前記1つに対応することと、
    前記ページバッファにおいて誤り訂正符号計算を行うことと
    を含むNAND型フラッシュメモリチップ上でページ読み込み操作を行う方法。
  14. NAND型フラッシュメモリアレイと、データレジスタおよびキャッシュレジスタを含
    むページバッファとを有するNAND型フラッシュメモリチップ上で連続ページ読み込み
    操作を行う方法であって、
    前記NAND型フラッシュメモリを有するオンチップでルックアップテーブルレジスタ
    を維持し、前記ルックアップテーブルレジスタが、少なくとも1つの論理不良ブロックア
    ドレスおよび前記論理不良ブロックアドレスに対応する少なくとも1つの物理置き換えブ
    ロックアドレスを保存することと、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含むことと、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索することと、
    検索ステップにおいて前記論理不良ブロックアドレスと前記論理ブロックアドレス部が
    いずれも符合しない時、前記論理ページアドレスを利用して前記NAND型フラッシュメ
    モリアレイから前記データレジスタにデータページを読み込むとともに、検索ステップに
    おいて前記論理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合
    する時、前記物理置き換えブロックアドレスのうちの1つを利用して前記データレジスタ
    に前記データページを読み込み、前記物理置き換えブロックアドレスのうちの前記1つが
    、前記論理ブロックアドレス部に符合する前記論理不良ブロックアドレスのうちの前記1
    つに対応することと、
    前記ページバッファ内の前記データページに対して誤り訂正符号計算を行うことと、
    前記誤り訂正符号計算が訂正不可能なページ読み込みエラーを示した時、検索ステップ
    において前記論理不良ブロックアドレスと前記論理ブロックアドレス部がいずれも符合し
    ない場合、前記論理ページアドレスを利用して連続ページ読み込み不良ブロックアドレス
    レジスタを更新し、検索ステップにおいて前記論理不良ブロックアドレスのうちの1つと
    前記論理ブロックアドレス部が符合する場合、前記物理置き換えブロックアドレスのうち
    の1つを利用して前記ページ読み込み不良ブロックアドレスレジスタを更新し、前記物理
    置き換えブロックアドレスのうちの前記1つが、論理ブロックアドレス部に符合する前記
    論理不良ブロックアドレスのうちの前記1つに対応することと
    を含むNAND型フラッシュメモリチップ上で連続ページ読み込み操作を行う方法。
  15. NAND型フラッシュメモリアレイと、
    前記NAND型フラッシュメモリアレイに結合された行デコーダと、
    前記NAND型フラッシュメモリアレイに結合されたページバッファと、
    前記ページバッファに結合された列デコーダと、
    前記列デコーダに結合された入力/出力コントローラと、
    前記入力/出力コントローラに結合された状態レジスタと、
    前記入力/出力コントローラに結合された連続ページ読み込み不良ブロックアドレスレ
    ジスタと、
    前記入力/出力コントローラに結合されたコマンドレジスタと、
    前記入力/出力コントローラに結合されたアドレスレジスタと、
    前記入力/出力コントローラに結合されたルックアップテーブルレジスタと、
    前記行デコーダ、前記列デコーダ、前記ページバッファ、前記状態レジスタ、前記連続
    ページ読み込み不良ブロックアドレスレジスタ、前記コマンドレジスタ、前記アドレスレ
    ジスタおよび前記ルックアップテーブルレジスタに結合された制御論理回路と
    を含むNAND型フラッシュメモリチップ。
  16. 前記ページバッファが、
    前記NAND型フラッシュメモリアレイに結合されたデータレジスタと、
    前記データレジスタおよび前記列デコーダに結合されたキャッシュレジスタと
    を含み、
    前記キャッシュレジスタが、複数のキャッシュレジスタ部から成り、且つ前記データレ
    ジスタが、前記キャッシュレジスタの前記複数のキャッシュレジスタ部に対応する複数の
    データレジスタ部から成る請求項15に記載のNAND型フラッシュメモリチップ。
  17. 前記制御論理回路が、複数の論理素子を含み、前記複数の論理素子が、
    前記ルックアップテーブルレジスタを維持し、前記ルックアップテーブルレジスタが、
    少なくとも1つの論理不良ブロックアドレスおよび前記論理不良ブロックアドレスに対応
    する少なくとも1つの物理置き換えブロックアドレスを保存する機能と、
    前記キャッシュレジスタ内の複数のキャッシュレジスタ部から途切れなく連続してデー
    タを出力し、前記データレジスタが、前記キャッシュレジスタの前記複数のキャッシュレ
    ジスタ部に対応する複数のデータレジスタ部から成る機能と、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含む機能と、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索する機能と、
    前記複数のキャッシュレジスタ部の第1キャッシュレジスタ部からデータを出力した時
    、前記キャッシュレジスタの対応部分から、前記第1キャッシュレジスタ部と異なる第2
    キャッシュレジスタ部にデータを転送する機能と、
    前記第1キャッシュレジスタ部がデータを出力し、且つ前記第2キャッシュレジスタ部
    にデータを転送するステップの後、前記第2キャッシュレジスタ部において誤り訂正符号
    計算を行う機能と、
    前記第1キャッシュレジスタ部がデータを出力し、且つ前記第2キャッシュレジスタ部
    にデータを転送するステップの後、検索ステップにおいて前記論理不良ブロックアドレス
    と前記論理ブロックアドレス部がいずれも符合しない時、前記論理ページアドレスを利用
    して前記NAND型フラッシュメモリアレイから前記データレジスタにデータページを読
    み込み、検索ステップにおいて前記論理不良ブロックアドレスのうちの1つと前記論理ブ
    ロックアドレス部が符合する時、前記物理置き換えブロックアドレスのうちの1つを利用
    して前記データレジスタに前記データページを読み込み、前記物理置き換えブロックアド
    レスのうちの前記1つが、前記論理ブロックアドレス部に符合する前記論理不良ブロック
    アドレスのうちの前記1つに対応する機能と、
    前記第2キャッシュレジスタ部からデータを出力した時、前記データレジスタの対応部
    分から前記第2キャッシュレジスタ部以外のその他の前記複数のキャッシュレジスタ部の
    うちの1つにデータを転送するとともに、その他の前記複数のキャッシュレジスタ部のう
    ちの前記1つに対して前記誤り訂正符号計算を行う機能と
    を実行するために使用される請求項16に記載のNAND型フラッシュメモリチップ。
  18. 前記制御論理回路が、複数の論理素子を含み、前記複数の論理素子が、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ブロックアドレスを
    識別し、前記論理ブロックアドレスが、消去アクセス用に完成され、且つページアドレス
    部を補充して読み込みアクセスおよびプログラムアクセスに使用される機能と、
    前記論理ブロックアドレスの置き換えブロックの物理ブロックアドレスへのマッピング
    を獲得する機能と、
    前記置き換えブロックの物理ブロックアドレスを利用して前記NAND型フラッシュメ
    モリアレイにアクセスする機能と
    を実行するために使用される請求項15に記載のNAND型フラッシュメモリチップ。
  19. 前記制御論理回路が、複数の論理素子を含み、前記複数の論理素子が、
    前記ルックアップテーブルレジスタを維持し、前記ルックアップテーブルレジスタが、
    少なくとも1つの論理不良ブロックアドレスおよび前記論理不良ブロックアドレスに対応
    する少なくとも1つの物理置き換えブロックアドレスを保存する機能と、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含む機能と、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索する機能と、
    前記物理置き換えブロックアドレスのうちの1つを利用して前記NAND型フラッシュ
    メモリアレイから前記データレジスタにデータページを読み込み、前記物理置き換えブロ
    ックアドレスのうちの前記1つが、前記論理ブロックアドレス部に符合する前記論理不良
    ブロックアドレスのうちの前記1つに対応する機能と、
    前記ページバッファにおいて誤り訂正符号計算を行う機能と
    を実行するために使用される請求項15に記載のNAND型フラッシュメモリチップ。
  20. 前記制御論理回路が、複数の論理素子を含み、前記複数の論理素子が、
    前記ルックアップテーブルレジスタを維持し、前記ルックアップテーブルレジスタが、
    少なくとも1つの論理不良ブロックアドレスおよび前記論理不良ブロックアドレスに対応
    する少なくとも1つの物理置き換えブロックアドレスを保存する機能と、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ページアドレスを設
    定し、前記論理ページアドレスが、論理ブロックアドレス部を含む機能と、
    前記ルックアップテーブルレジスタの前記論理不良ブロックアドレスにおいて、前記論
    理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合するかどうか
    を検索する機能と、
    検索ステップにおいて前記論理不良ブロックアドレスと前記論理ブロックアドレス部が
    いずれも符合しない時、前記論理ページアドレスを利用して前記NAND型フラッシュメ
    モリアレイから前記データレジスタにデータページを読み込み、検索ステップにおいて前
    記論理不良ブロックアドレスのうちの1つと前記論理ブロックアドレス部が符合する時、
    前記物理置き換えブロックアドレスのうちの1つを利用して前記データレジスタに前記デ
    ータページを読み込み、前記物理置き換えブロックアドレスのうちの前記1つが、前記論
    理ブロックアドレス部に符合する前記論理不良ブロックアドレスのうちの前記1つに対応
    する機能と、
    前記ページバッファ内の前記データページに対して誤り訂正符号計算を行う機能と、
    前記誤り訂正符号計算が訂正不可能なページ読み込みエラーを示した時、検索ステップ
    において前記論理不良ブロックアドレスと前記論理ブロックアドレス部がいずれも符合し
    ない場合、前記論理ページアドレスを利用して連続ページ読み込み不良ブロックアドレス
    レジスタを更新し、検索ステップにおいて前記論理不良ブロックアドレスのうちの1つと
    前記論理ブロックアドレス部が符合する場合、前記物理置き換えブロックアドレスのうち
    の1つを利用して前記ページ読み込み不良ブロックアドレスレジスタを更新し、前記物理
    置き換えブロックアドレスのうちの前記1つが、論理ブロックアドレス部に符合する前記
    論理不良ブロックアドレスのうちの前記1つに対応する機能と
    を実行するために使用される請求項15に記載のNAND型フラッシュメモリチップ。
  21. オンチップで実現されるNAND型フラッシュメモリアレイに用いる不良ブロック管理
    方法であって、
    前記NAND型フラッシュメモリアレイを有するオンチップでルックアップテーブルレ
    ジスタを維持することと、
    第1不良ブロックの論理ブロックアドレスを利用して前記NAND型フラッシュメモリ
    アレイにアクセスするユーザーアクセス期間において、前記第1不良ブロックを検出する
    ことと、
    オンチップの前記ルックアップテーブルレジスタにアクセスして、第1不良ブロックの
    論理ブロックアドレスの第1置き換えブロックの物理ブロックアドレスへのマッピングを
    前記NAND型フラッシュメモリアレイに保存することと
    を含むNAND型フラッシュメモリアレイに用いる不良ブロック管理方法。
  22. 第2不良ブロックの論理ブロックアドレスを利用して前記NAND型フラッシュメモリ
    アレイにアクセスするユーザーアクセス期間において、前記第2不良ブロックを検出する
    ことと、
    オンチップの前記ルックアップテーブルレジスタにアクセスして、第2不良ブロックの
    論理ブロックアドレスの第2置き換えブロックの物理ブロックアドレスへのマッピングを
    前記NAND型フラッシュメモリアレイに保存することと
    をさらに含む請求項21に記載のNAND型フラッシュメモリアレイに用いる不良ブロ
    ック管理方法。
  23. 前記第1置き換えブロックが、前記NAND型フラッシュメモリアレイの冗長ブロック
    領域に配置され、前記第2置き換えブロックが、前記NAND型フラッシュメモリアレイ
    のユーザーアドレス指定可能領域に配置された請求項22に記載のNAND型フラッシュ
    メモリアレイに用いる不良ブロック管理方法。
  24. 前記第1置き換えブロックが、前記NAND型フラッシュメモリアレイのユーザーアド
    レス指定可能領域に配置され、
    ユーザーによりオフチップ(off-chip)で前記マッピングを決定すること
    をさらに含む請求項21に記載のNAND型フラッシュメモリアレイに用いる不良ブロ
    ック管理方法。
  25. 前記第1置き換えブロックが、前記NAND型フラッシュメモリアレイのユーザーアド
    レス指定可能領域に配置され、
    オンチップで前記マッピングを決定すること
    をさらに含む請求項21に記載のNAND型フラッシュメモリアレイに用いる不良ブロ
    ック管理方法。
  26. 前記第1置き換えブロックが、前記NAND型フラッシュメモリアレイの冗長ブロック
    領域に配置され、
    オンチップで前記マッピングを決定すること
    をさらに含む請求項21に記載のNAND型フラッシュメモリアレイに用いる不良ブロ
    ック管理方法。
  27. オンチップの前記ルックアップテーブルレジスタを維持するステップが、
    ルックアップテーブル情報ブロックからルックアップテーブル情報を読み込み、前記ル
    ックアップテーブル情報ブロックが、前記NAND型フラッシュメモリアレイの前記ユー
    ザーアドレス指定可能領域以外に配置されることと、
    前記ルックアップテーブル情報ブロックからルックアップテーブル情報を読み込むステ
    ップで獲得した前記ルックアップテーブル情報をオンチップの前記ルックアップテーブル
    レジスタに書き込むことと
    を含む請求項21に記載のNAND型フラッシュメモリアレイに用いる不良ブロック管
    理方法。
  28. 一部のNAND型フラッシュメモリアレイの読み込み、プログラムおよび消去に使用さ
    れるチップ上で実現されるNAND型フラッシュメモリアレイのアクセス方法であって、
    前記NAND型フラッシュメモリアレイにアクセスするための論理ブロックアドレスを
    識別し、前記論理ブロックアドレスが、消去アクセス用に完成され、且つページアドレス
    部を補充して読み込みアクセスおよびプログラムアクセスに使用されることと、
    NAND型フラッシュメモリアレイを有するオンチップのルックアップテーブルから、
    前記論理ブロックアドレスの置き換えブロックに対応する物理ブロックアドレスへのマッ
    ピングを獲得し、前記NAND型フラッシュメモリアレイが標準の読み込み、プログラム
    および消去操作を行っている時に、前記ルックアップテーブルがユーザーによりアクセス
    可能となり、前記ルックアップテーブルが、不良ブロックの論理ブロックアドレスの置き
    換えブロックの物理ブロックアドレスへのマッピングを保存するために使用されることと

    前記対応する置き換えブロックの物理ブロックアドレスを利用して前記NAND型フラ
    ッシュメモリアレイにアクセスすることと
    を含むNAND型フラッシュメモリアレイのアクセス方法。
  29. 前記NAND型フラッシュメモリアレイが標準の読み込み、プログラムおよび消去操作
    を行っている時に、不良ブロックの論理ブロックアドレスの置き換えブロックの物理ブロ
    ックアドレスへのマッピングを前記NAND型フラッシュメモリアレイのユーザーアクセ
    ス指定可能領域に保存すること
    をさらに含む請求項28に記載のNAND型フラッシュメモリアレイのアクセス方法。
  30. 前記NAND型フラッシュメモリアレイが標準の読み込み、プログラムおよび消去操作
    を行っている時に、不良ブロックの論理ブロックアドレスの置き換えブロックの物理ブロ
    ックアドレスへのマッピングを前記NAND型フラッシュメモリアレイの冗長ブロック領
    域に保存すること
    をさらに含む請求項28に記載のNAND型フラッシュメモリアレイのアクセス方法。
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