JP2003132693A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2003132693A
JP2003132693A JP2001330762A JP2001330762A JP2003132693A JP 2003132693 A JP2003132693 A JP 2003132693A JP 2001330762 A JP2001330762 A JP 2001330762A JP 2001330762 A JP2001330762 A JP 2001330762A JP 2003132693 A JP2003132693 A JP 2003132693A
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Mitsuru Sugita
充 杉田
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  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【課題】 フラッシュＥＥＰＲＯＭは、書換え回数の制
限があり、書換え頻度の高い特定のメモリブロックが早
期に不良となるためかかるメモリブロックを救済するこ
とを目的とする。 【解決手段】 書換え頻度の低い大容量メモリブロック
に不良メモリブロックの不良情報を格納し、格納された
不良情報を参照して、不良メモリブロックが選択された
場合にバックアップメモリブロックを選択するブロック
選択回路を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し特にフラッシュメモリの不良救済に関す
る。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置であるフ
ラッシュメモリが注目されている。このフラッシュメモ
リは、不揮発性メモリであるが書換可能であり、また素
子構造が簡単であるのでＤＲＡＭ（Dynamic Random A
ccess memory）よりチップ面積を小さくでき、集積度
を上げやすい等の利点を持っている。また、フラッシュ
メモリは、不揮発性メモリであるのでバッテリバックア
ップ等のリフレッシュ動作が不要である。したがって、
消費電力も低減することができる。また、チップ面積が
小さいので大量生産に向き安価に製造することができ
る。
【０００３】
【発明が解決しようとする課題】フラッシュメモリにお
けるデータ読出は、ＤＲＡＭと同様にバイトやワード単
位のように小さいデータ単位の読出で行なう事ができ
る。一方、データ書込については、現在のフラッシュメ
モリ素子には構造上から書換回数に制限があるため、書
換単位をブロック単位として書換回数を削減する構成が
一般的である。
【０００４】図１０は、一般的なフラッシュメモリにお
いてメモリブロック毎にアドレス割り付けを行なうメモ
リマップ図である。
【０００５】ここでは、一例としてアドレス０００００
０〜ＦＦＦＦＦＦまでの間に各メモリブロックがそれぞ
れ割り付けられている。
【０００６】しかしながら、たとえばディレクトリ領域
のようなデータファイルの情報を管理する領域は、他の
領域に比べて書換回数が比較的多い。ここで、先頭アド
レスのメモリブロックＭ１がディレクトリ領域に割り付
けられるとするとメモリブロックＭ１のみ書換が頻繁に
起こり、他の領域よりも早くフラッシュメモリの書換回
数が制限値を超えてしまう。書換回数の制限値を超えた
場合には、素子が劣化するなどして不良となり、データ
読出またはデータ書込が正しく実行できなくなることが
ある。したがって、書換頻度の高い特定のメモリブロッ
クのみが不良となったために、不揮発性半導体記憶装置
全体が使用できなくなるという問題が発生する。
【０００７】本発明の目的は、上述の課題を解決しフラ
ッシュメモリに代表される不揮発性半導体記憶装置の寿
命を延ばすことである。
【０００８】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、データの書換え頻度の高いメモリセルを含
む複数の第１のメモリブロックと、データの書換え頻度
の低いメモリセルを含む第２のメモリブロックと、複数
の第１のメモリブロックのうちの不良メモリブロックを
置換するための冗長メモリブロックとを含むメモリアレ
イと、各複数の第１のメモリブロックに対するデータ書
込処理時に、データ書込対象である各複数の第１のメモ
リブロックの不良が生じているかどうかを判定するとと
もに、不良が検出された場合には、不良メモリブロック
を示すための不良情報を第２のメモリブロックの第１の
領域に格納するための制御回路と、第２のメモリブロッ
クの第１の領域に格納された不良情報および各複数の第
１のメモリブロックの選択を示すための選択情報に基い
て、不良メモリブロックの選択に伴い冗長メモリブロッ
クを選択するための選択回路とを備える。
【０００９】好ましくは、第２のメモリブロックは、動
作を停止するリセット状態が解除された後、アクセスの
対象となる情報を有する第２の領域をさらに有し、制御
回路は、動作を停止するリセット状態が解除された後、
第２の領域のアクセスに応じて外部から入力される動作
信号に応じて、第２のメモリブロックの第１の領域に格
納された不良情報を読出し、さらに不良情報を選択回路
に出力する。
【００１０】好ましくは、第２のメモリブロックの第１
の領域に格納された不良情報を受けて選択回路に不良信
号を出力するための判定回路をさらに備え、選択回路
は、判定回路から入力された不良信号および各複数の第
１のメモリブロックを選択する選択情報である選択信号
に基いて、不良メモリブロックの選択に伴い冗長メモリ
ブロックを選択する。
【００１１】特に、判定回路は、制御回路の動作が停止
している間、第２のメモリブロックの第１の領域に格納
された不良情報を読み出し、さらに読み出された不良情
報に応じて不良信号を選択回路に出力し、選択回路は、
制御回路の動作の停止が解除された後、入力された不良
信号および選択信号に応じて、不良メモリブロックの選
択に伴い冗長メモリブロックを選択する。
【００１２】好ましくは、各複数の第１のメモリブロッ
クのデータ記憶容量は、各第２のメモリブロックのデー
タ記憶容量よりも小さい。
【００１３】好ましくは、メモリセルは、電気的に書込
および消去可能なデータを不揮発的に記憶する。
【００１４】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付しその説明は繰返さない。
【００１５】（実施の形態１）図１は、本発明の実施の
形態１に従う不揮発性半導体記憶装置１００の回路構成
図である。
【００１６】不揮発性半導体記憶装置１００は、メモリ
アレイ１０と、ブロック切換回路１４と、ブロック選択
回路２０と、制御回路３０と、判定回路４０と、内部バ
スＢＵＳとを備える。
【００１７】メモリアレイ１０は、書換頻度の多い小容
量メモリブロック１１と、書換頻度の少ない大容量メモ
リブロック１２と、不良メモリブロックを救済するため
に設けられた、小容量メモリブロック１１と同容量のバ
ックアップメモリブロック１３とを含む。
【００１８】一般的に、書換え可能なメモリであって
も、その内容の多くはプログラムを格納しており、シス
テムの動作中に書換えられるデータ量は少ない。
【００１９】したがって、本発明では、設計段階におい
て、書換頻度の少ない情報（データ、プログラム等）を
分割された大容量メモリブロックの領域に記憶する。ま
た、書換頻度の多い情報（データ、プログラム等）を分
割された小容量メモリブロックの領域に記憶する。
【００２０】このような構成とする事により、書換えの
回数の制限値を超えた小容量メモリブロックを救済すれ
ばよいため、バックアップメモリブロック１３のチップ
面積を縮小し、メモリアレイ全体を縮小する事ができ
る。
【００２１】制御回路３０は、内部バスＢＵＳを介して
内部回路全体の制御を行ない、メモリアレイ１０の書
込、読出および消去等の処理を実行する。
【００２２】内部バスＢＵＳは、アドレス情報およびデ
ータ情報等の授受を各内部回路と行なう。
【００２３】図２は、メモリアレイ１０のメモリマップ
図である。図２を参照して、一例として、アドレス００
００００〜ＦＦＦＦＦＦのアドレス領域を用いて書換頻
度の多い小容量メモリブロックＢ０〜Ｂ３および書換頻
度の少ない大容量メモリブロックＬがそれぞれ分割され
て割付けられている。また、バックアップメモリブロッ
クＢＣを、小容量メモリブロックと同容量とすることに
よって、不良でない他の各小容量メモリブロックのアド
レス割付を変更することなく不良である小容量メモリブ
ロックと置換する事ができる。
【００２４】したがって、制御回路３０は、内部バスＢ
ＵＳを介して各小容量メモリブロックのアドレス情報を
参照することにより所定のブロックに対して書込、読出
および消去等の処理を実行することができる。制御回路
３０は、各メモリブロックのアドレス情報からデコード
したブロック選択信号ＢＳをブロック選択回路２０に伝
達する。
【００２５】判定回路４０は、大容量メモリブロックＬ
に格納されている各小容量メモリブロックの不良情報を
読出し、不良か否かを判定する。また、かかる判定結果
からブロック選択回路２０に各小容量メモリブロックの
不良信号ＥＳを伝達する。
【００２６】再び図１を参照して、ブロック選択回路２
０は、不良信号レジスタ２１を含む。不良信号レジスタ
２１は、不良信号ＥＳの保持手段である。ブロック選択
回路２０は、各小容量メモリブロックの不良信号ＥＳと
ブロック選択信号ＢＳとの入力を受けて、メモリアレイ
１０に含まれる選択されたメモリブロックおよびバック
アップメモリブロックＢＣのいずれか一方を選択するブ
ロック選択確定信号ＤＢＳを生成する。
【００２７】ブロック切換回路１４は、ブロック選択確
定信号ＤＢＳに応じてメモリアレイ１０における選択さ
れたメモリブロックに切り替える。
【００２８】図３は、不良信号レジスタ２１を除くブロ
ック選択回路２０の回路構成図である。
【００２９】ここでは、メモリアレイ１０内の小容量メ
モリブロックＢ０〜Ｂ３のいずれか１つを救済してバッ
クアップメモリブロックＢＣと置換する構成について説
明する。ここで、ブロック選択確定信号ＤＢＳ０〜ＤＢ
Ｓ３は、それぞれ小容量メモリブロックＢ０〜Ｂ３を選
択する信号であり、ブロック選択信号ＤＢＳ４は、バッ
クアップメモリブロックＢＣを選択する信号である。上
述したブロック選択確定信号ＤＢＳは、ブロック選択確
定信号ＤＢＳ０〜ＤＢＳ３を総称したものである。ブロ
ック選択確定信号ＤＢＳ０〜ＤＢＳ３が「Ｈ」レベルの
ときそれぞれ小容量メモリブロックＢ０〜Ｂ３の選択を
確定したことを示す。また、「Ｌ」レベルのときそれぞ
れ小容量メモリブロックＢ０〜Ｂ３が非選択が確定した
ことを示す。ブロック選択信号ＤＢＳ４が「Ｈ」レベル
のときバックアップメモリブロックＢＣの選択が確定し
たことを示す。また、「Ｌ」レベルのときバックアップ
メモリブロックＢＣの非選択が確定したことを示す。
【００３０】なお、小容量メモリブロックＢ０〜Ｂ３に
限定する必要はなく、他の小容量メモリブロックや大容
量メモリブロックと置換する構成としてもよい。また、
バックアップメモリブロックＢＣについても１つに限る
必要はなく、複数設けて置換する構成としてもよい。
【００３１】ブロック選択回路２０は、ＡＮＤ回路５１
〜５８と、ＯＲ回路５９と、インバータ６０〜６３とを
含む。
【００３２】インバータ６０は、不良信号ＥＳ０の入力
を受けて反転信号をＡＮＤ回路５５に出力する。ＡＮＤ
回路５５は、インバータ６０からの出力信号とブロック
選択信号ＢＳ０との入力を受けて、ＡＮＤ論理演算結果
をブロック選択確定信号ＤＢＳ０として出力する。イン
バータ６１は、不良信号ＥＳ１の入力を受けて反転信号
をＡＮＤ回路５６に出力する。ＡＮＤ回路５６は、イン
バータ６１からの出力信号とブロック選択信号ＢＳ１と
の入力を受けて、ＡＮＤ論理演算結果をブロック選択確
定信号ＤＢＳ１として出力する。インバータ６２は、不
良信号ＥＳ２の入力を受けて反転信号をＡＮＤ回路５７
に出力する。ＡＮＤ回路５７は、インバータ６２からの
出力信号とブロック選択信号ＢＳ２との入力を受けて、
ＡＮＤ論理演算結果をブロック選択確定信号ＤＢＳ２と
して出力する。
【００３３】インバータ６３は、不良信号ＥＳ３の入力
を受けて反転信号をＡＮＤ回路５８に出力する。ＡＮＤ
回路５８は、インバータ６３からの出力信号とブロック
選択信号ＢＳ３との入力を受けて、ＡＮＤ論理演算結果
をブロック選択確定信号ＤＢＳ３として出力する。ＡＮ
Ｄ回路５１は、不良信号ＥＳ０とブロック選択信号ＢＳ
０との入力を受けて、ＡＮＤ論理演算結果をＯＲ回路５
９に出力する。ＡＮＤ回路５２は、不良信号ＥＳ１とブ
ロック選択信号ＢＳ１との入力を受けて、ＡＮＤ論理演
算結果をＯＲ回路５９に出力する。ＡＮＤ回路５３は、
不良信号ＥＳ２とブロック選択信号ＢＳ２との入力を受
けて、ＡＮＤ論理演算結果をＯＲ回路５９に出力する。
ＡＮＤ回路５４は、不良信号ＥＳ３とブロック選択信号
ＢＳ３との入力を受けてＡＮＤ論理演算結果をＯＲ回路
５９に出力する。ＯＲ回路５９は、ＡＮＤ回路５１〜５
４からの出力信号を受けて、ＯＲ論理演算結果をブロッ
ク選択確定信号ＤＢＳ４として出力する。
【００３４】たとえば、ブロック選択回路２０が小容量
メモリブロックＢ０をバックアップメモリブロックＢＣ
と置換する例について説明する。
【００３５】ブロック選択信号ＢＳ０〜ＢＳ３は、それ
ぞれ対応する小容量メモリブロックＢ０〜Ｂ３を選択す
る信号である。各ブロック選択信号ＢＳ０〜ＢＳ３は、
ブロック選択状態の時「Ｈ」レベルとする。一方、ブロ
ック非選択状態の時「Ｌ」レベルとする。上述したブロ
ック選択信号ＢＳは、各ブロック選択信号ＢＳ０〜ＢＳ
３を総称したものである。また、不良信号ＥＳ０〜ＥＳ
３は、それぞれ対応する小容量メモリブロックＢ０〜Ｂ
３の不良状態を示す信号である。各不良信号ＥＳ０〜Ｅ
Ｓ３は、不良状態の時「Ｈ」レベルとする。一方、正常
状態の時「Ｌ」レベルとする。上述した不良信号ＥＳ
は、各不良信号ＥＳ０〜ＥＳ３を総称したものである。
【００３６】ここで、小容量メモリブロックＢ０が不良
状態である時には、不良信号ＥＳ０は、「Ｌ」レベルで
ある。ブロックＢ０が選択された場合すなわちブロック
選択信号が「Ｈ」レベルの場合、ＡＮＤ回路５５の出力
信号であるのでブロック確定信号ＤＢＳ０は、「Ｌ」レ
ベルとなる。したがって、小容量メモリブロックＢ０
は，不良状態であるので選択されない。一方、ＡＮＤ回
路５１の出力信号は、不良信号ＥＳ０およびブロック選
択信号ＢＳ０が共に「Ｈ」レベルであるので「Ｈ」レベ
ルとなる。したがって、ＯＲ回路５９の出力信号である
ブロック選択確定信号ＤＢＳ４は「Ｈ」レベルとなり、
ブロックＢ０は、バックアップメモリブロックＢＣと置
換される。他の各小容量メモリブロックＢ１〜Ｂ３をバ
ックアップメモリブロックＢＣと置換する場合も同様で
あり、入力される各不良信号ＥＳ１〜ＥＳ３に基いてバ
ックアップメモリブロックＢＣと置換するかどうかが決
定される。回路動作については同様であるのでその詳細
な説明は繰り返さない。
【００３７】ここで、図４に示すように各小容量メモリ
ブロックの不良情報を大容量メモリブロックＬに書込む
方式について説明する。ここで、大容量メモリブロック
Ｌに不良情報を書込むのは、書込み頻度の少ない大容量
メモリブロックに書込むことにより書込み回数の制限値
を越えるフラッシュメモリの問題を回避することができ
るからである。
【００３８】図５は、小容量メモリブロックに対する書
込処理を示すフローチャートである。図５には、一例と
して小容量メモリブロックＢ０に対する書込みが示され
る。
【００３９】制御回路３０が、書込命令を受けると書込
処理が実行される（ステップＳ０）。次に、制御回路３
０は、データを書込む小容量メモリブロックＢ０のアド
レス情報を内部バスを介して取得する（ステップＳ
１）。次に、制御回路３０は、小容量メモリブロックＢ
０にデータ情報を書込む（ステップＳ２）。次に、制御
回路３０は、書込が失敗したかどうかを判断する（ステ
ップＳ３）。ここで、書込が失敗しなければ終了とする
（ステップＳ６）。ステップＳ３において、制御回路３
０は、書込が失敗と判断した場合には不良情報を書込む
大容量メモリブロックＬのアドレス情報を取得する（ス
テップＳ４）。次に、制御回路３０は、内部バスＢＵＳ
を介して大容量メモリブロックＬに小容量メモリブロッ
クＢ０の不良情報を書込み（ステップＳ５）、書込処理
を終了する（ステップＳ６）。
【００４０】本発明の実施の形態１に従う不良メモリブ
ロックを救済する不揮発性半導体記憶装置１００の回路
動作について図１と、図６のフローチャートを用いて説
明する。
【００４１】ここでは、既に不良情報が大容量メモリブ
ロックＬに格納されているものとする。
【００４２】まず、制御回路３０は、不良判定後もしく
は電源投入時にシステム全体がリセットされるシステム
リセット信号ＳＲＴの入力（たとえば、「Ｈ」レベル）
を受ける。（ステップＳ１０）。制御回路３０は、かか
る入力により一時停止する（ステップＳ１１）。次に、
判定回路４０は、不良リセット信号ＦＲＴの入力（たと
えば、「Ｈ」レベル）を受ける（ステップＳ１２）。判
定回路４０は、かかる入力を受けて活性化される（ステ
ップＳ１３）。次に、判定回路は、メモリアレイ１０に
おける大容量メモリブロックＬに記憶された不良情報を
読出す（ステップＳ１４）。次に、判定回路４０は、読
出された不良情報を不良信号ＥＳとしてブロック切換回
路２０の不良信号レジスタ２１に出力する（ステップＳ
１５）。次に、伝達された不良信号ＥＳは、不良信号レ
ジスタ２１にセットされる（ステップＳ１６）。次に、
判定回路４０は、不良リセット信号ＦＲＴの入力（たと
えば、「Ｌ」レベル）を受ける（ステップＳ１７）。判
定回路は、かかる入力により非活性化される（ステップ
Ｓ１８）。次に、制御回路３０は、システムリセット信
号ＳＲＴの入力（たとえば、「Ｌ」レベル）を受ける
（ステップＳ１９）。制御回路は、一時停止が解除され
（ステップＳ２０）、メモリブロックの選択を指示する
ブロック選択信号ＢＳを生成し、不良信号レジスタ２１
に出力する（ステップＳ２１）。
【００４３】これにより、ブロック選択回路２０は、上
述したように不良信号レジスタ２１にセットされた不良
信号ＥＳと入力されるブロック選択信号ＢＳに基いてブ
ロック選択確定信号ＤＢＳを出力する。
【００４４】したがって、不良メモリブロックがアクセ
ス対象となった際には、ブロック選択回路２０がバック
アップメモリブロックＢＣを選択することによって当該
不良メモリブロックを救済することができる。また、不
良判定後および電源投入時等に入力される、システムリ
セット信号ＳＲＴおよび不良リセット信号ＦＲＴの入力
により、システム全体がリセットされる間に不良情報が
読出され不良信号レジスタ２１に不良信号ＥＳがセット
されるためリセットが解除された時には不良メモリブロ
ックとバックアップメモリブロックとを切換るための準
備が整っている。
【００４５】図７は、本発明の構成によりバックアップ
メモリブロックＢＣを不良メモリブロックと置換してア
ドレス割付を行なったメモリマップ図である。
【００４６】図７（Ａ）は、小容量メモリブロックＢ０
の不良情報に応答してバックアップメモリブロックＢＣ
に変更するようにアドレスが割り付けられている。図７
（Ｂ）は、小容量メモリブロックＢ１の不良情報に応答
してバックアップメモリブロックＢＣに変更するように
アドレスが割り付けられている。
【００４７】本発明の構成により、小容量メモリブロッ
クに書込が失敗した場合に書込み頻度の少ない大容量メ
モリブロックＬに不良情報を書込み、かかる情報に基い
て不良メモリブロックをバックアップメモリブロックと
置換することにより、書込み頻度の高い小容量メモリブ
ロックを救済するとともに不揮発性半導体記憶装置の寿
命を延ばすことができる。
【００４８】また、システム全体がリセットされる時
に、各小容量メモリブロックの不良情報に基く不良信号
を不良信号レジスタ２１にセットし、不良メモリブロッ
クを救済する準備を整える事ができるため、特別なプロ
グラムを動作させる必要が無く開発上の効率が向上す
る。
【００４９】（実施の形態２）図８は、本発明の実施の
形態２に従う不良メモリブロックを救済する不揮発性半
導体記憶装置１１０の回路構成図である。
【００５０】不揮発性半導体記憶装置１１０は、不揮発
性半導体記憶装置１００と比較して判定回路４０を具備
せず、さらに制御回路３０が不良信号ＥＳを不良信号レ
ジスタ２１に出力する点が異なる。
【００５１】実施の形態１では、システムリセット信号
ＳＲＴの入力によりシステム全体がリセットされ、解除
されるまでの間に不良信号レジスタ２１に不良信号ＥＳ
をセットする構成について説明した。本実施の形態２で
は、システムリセット信号ＳＲＴの入力によりシステム
全体のリセットが解除された後に、不良信号レジスタ２
１に不良信号ＥＳをセットする構成について説明する。
【００５２】一般的に、システム全体のリセットの解除
直後に小容量メモリブロックを選択する可能性は低い。
システム全体のリセットの解除直後は、一般的にプログ
ラムが格納されている書換え頻度の低い大容量メモリブ
ロックがアクセスされるからである。したがって、不良
となったプログラムの格納されていない小容量メモリブ
ロックをシステム全体のリセットの解除直後にバックア
ップメモリブロックと置換させる必要はない。
【００５３】図９のフローチャートを用いて、不良信号
レジスタ２１に不良信号ＥＳをセットする構成について
説明する。
【００５４】まず、制御回路３０は、不良判定後および
電源投入時等に入力されるシステムリセット信号ＳＲＴ
の入力（ここでは、「Ｈ」レベル）を受ける（ステップ
Ｓ３０）。かかる入力により制御回路３０は、一時停止
する（ステップＳ３１）。
【００５５】次に、制御回路３０は、内部回路の動作を
開始するためのシステムリセット信号ＳＲＴの入力（こ
こでは、「Ｌ」レベル）を受ける（ステップＳ３２）。
制御回路３０は、かかる入力を受けて一時停止を解除す
る（ステップＳ３３）。ここで、図示しないが不揮発性
半導体記憶装置の外部に設けられたシステム全体を管理
するＣＰＵからプログラム情報が不良情報と異なる領域
に格納されている大容量メモリブロックへのアクセスが
なされる（ステップＳ３４）。また、このアクセスに伴
い不良信号レジスタセット信号ＲＥがＣＰＵから制御回
路３０に内部バスＢＵＳを介して入力される（ステップ
Ｓ３５）。次に、制御回路３０は、不良信号レジスタセ
ット信号ＲＥの入力を受けて不良情報を大容量メモリブ
ロックＬから読み出す（ステップＳ３６）。次に、制御
回路３０は、読み出した各小容量メモリブロックの不良
情報から不良を判定し、不良信号ＥＳを不良信号レジス
タ２１に出力する（ステップＳ３７）。不良信号レジス
タ２１は、入力された不良信号ＥＳをセットする（ステ
ップＳ３８）。
【００５６】通常、制御回路３０は、システム全体のリ
セット解除後に、プログラム情報が格納された大容量メ
モリブロックをアクセスする。したがって、制御回路３
０がかかるアクセスに伴って入力される不良信号レジス
タセット信号ＲＥを受けてから不良信号ＥＳを不良信号
レジスタ２１にセットしても動作上問題となる可能性は
低い。
【００５７】また、次に小容量メモリブロックをアクセ
スする際には、不良信号ＥＳが不良信号レジスタ２１に
セットされているためバックアップメモリブロックと不
良メモリブロックとを切換える準備が整っている。
【００５８】かかる構成とする事により、判定回路４０
を設けずに実施の形態１と同様の効果を得る事が可能で
ある。
【００５９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６０】
【発明の効果】請求項１および３記載の不揮発性半導体
記憶装置によれば、第２のメモリブロックに複数の第１
のメモリブロックの不良情報を格納し、この格納された
不良情報に基づく判定回路からの不良信号と選択信号に
応じて不良メモリブロックの選択に伴いと冗長メモリブ
ロックを選択することにより不良メモリブロックを救済
する事ができる。
【００６１】請求項２記載の不揮発性半導体記憶装置に
よれば、制御回路は、リセット状態の解除後に、外部か
らの動作信号に応じて不良情報を第２のメモリブロック
から読出し、選択回路に出力するため動作命令信号のタ
イミング調整のみにより簡易に制御することが可能とな
る。
【００６２】請求項４記載の不揮発性半導体記憶装置に
よれば、制御回路が動作を停止している間に選択回路に
不良情報を伝達する事ができるため、制御回路が動作開
始後に不良情報を読み出す必要は無く、開発上の効率が
改善する。
【００６３】請求項５記載の不揮発性半導体記憶装置に
よれば、各複数の第１のメモリブロックのデータ記憶容
量は、第２のメモリブロックのデータ記憶容量よりも小
さいので、複数の第１のメモリブロックの各々と置換可
能な冗長メモリブロックの占める領域を縮小することで
き、メモリアレイ全体のチップを占める割合を縮小する
事ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に従う不揮発性半導体
記憶装置１００の回路構成図である。
【図２】 メモリアレイ１０のメモリマップ図である。
【図３】 小容量メモリブロックの不良情報を格納して
いる大容量メモリブロックＬを示す図である。
【図４】 各小容量メモリブロックの不良情報が書込ま
れる大容量メモリブロックＬを示す図である。
【図５】 小容量メモリブロックに対する書込処理を示
すフローチャートである。
【図６】 本発明の実施の形態１に従う不良メモリブロ
ックを救済する不揮発性半導体記憶装置１００の回路動
作のフローチャートを示す図である。
【図７】 本発明の構成によりバックアップメモリブロ
ックＢＣを不良メモリブロックと置換してアドレス割付
を行なったメモリマップ図である。
【図８】 本発明の実施の形態２に従う不良メモリブロ
ックを救済する不揮発性半導体記憶装置１１０の回路構
成図である。
【図９】 不良信号レジスタ２１に不良信号ＥＳをセッ
トするフローチャートを示す図である。
【図１０】 一般的なフラッシュメモリにおいてメモリ
ブロック毎にアドレス割り付けを行なうメモリマップ図
である。
【符号の説明】
１００，１１０ 不揮発性半導体記憶措置、１０ メモ
リアレイ、１１ 小容量メモリブロック、１２ 大容量
メモリブロック、１３ バックアップメモリブロック、
１４ ブロック切換回路、２０ ブロック選択回路、２
１ 不良信号レジスタ、３０ 制御回路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 17/00 ６３９Ｚ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 データの書換え頻度の高いメモリセルを
    含む複数の第１のメモリブロックと、データの書換え頻
    度の低いメモリセルを含む第２のメモリブロックと、前
    記複数の第１のメモリブロックのうちの不良メモリブロ
    ックを置換するための冗長メモリブロックとを含むメモ
    リアレイと、 各前記複数の第１のメモリブロックに対するデータ書込
    処理時に、データ書込対象である各前記複数の第１のメ
    モリブロックの不良が生じているかどうかを判定すると
    ともに、不良が検出された場合には、前記不良メモリブ
    ロックを示すための不良情報を前記第２のメモリブロッ
    クの第１の領域に格納するための制御回路と、 前記第２のメモリブロックの前記第１の領域に格納され
    た前記不良情報および各前記複数の第１のメモリブロッ
    クの選択を示すための選択情報に基いて、前記不良メモ
    リブロックの選択に伴い前記冗長メモリブロックを選択
    するための選択回路とを備える、不揮発性半導体記憶装
    置。
  2. 【請求項２】 前記第２のメモリブロックは、動作を停
    止するリセット状態が解除された後、アクセスの対象と
    なる情報を有する第２の領域をさらに有し、前記制御回
    路は、動作を停止するリセット状態が解除された後、前
    記第２の領域のアクセスに応じて外部から入力される動
    作信号に応じて、前記第２のメモリブロックの前記第１
    の領域に格納された前記不良情報を読出し、さらに前記
    不良情報を前記選択回路に出力する、請求項１記載の不
    揮発性半導体記憶装置。
  3. 【請求項３】 前記第２のメモリブロックの前記第１の
    領域に格納された前記不良情報を受けて前記選択回路に
    不良信号を出力するための判定回路をさらに備え、 前記選択回路は、前記判定回路から入力された前記不良
    信号および各前記複数の第１のメモリブロックを選択す
    る選択情報である選択信号に基いて、前記不良メモリブ
    ロックの選択に伴い前記冗長メモリブロックを選択す
    る、請求項１記載の不揮発性半導体記憶装置。
  4. 【請求項４】 前記判定回路は、前記制御回路の動作が
    停止している間、前記第２のメモリブロックの前記第１
    の領域に格納された前記不良情報を読み出し、さらに読
    み出された前記不良情報に応じて前記不良信号を前記選
    択回路に出力し、 前記選択回路は、前記制御回路の動作の停止が解除され
    た後、入力された前記不良信号および前記選択信号に応
    じて、前記不良メモリブロックの選択に伴い前記冗長メ
    モリブロックを選択する、請求項３記載の不揮発性半導
    体記憶装置。
  5. 【請求項５】 各前記複数の第１のメモリブロックのデ
    ータ記憶容量は、各前記第２のメモリブロックのデータ
    記憶容量よりも小さい、請求項１記載の不揮発性半導体
    記憶装置。
  6. 【請求項６】 前記メモリセルは、電気的に書込および
    消去可能なデータを不揮発的に記憶する、請求項１記載
    の不揮発性半導体記憶装置。
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