CN110176270B - 存储器装置 - Google Patents

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Abstract

一种存储器装置包括：多个存储器芯片，其响应于控制命令和地址命令存储和输出数据；至少一个错误检查和校正(ECC)存储器芯片，其对所述多个存储器芯片存储和输出的数据提供ECC功能；以及控制器，其将所述多个存储器芯片中的其中检测到有缺陷的存储器单元的存储器芯片标记为有缺陷的存储器芯片，被构造为将有缺陷的存储器芯片的数据存储在ECC存储器芯片中，并且被构造为控制有缺陷的存储器芯片执行后封装修复(PPR)。

Description

存储器装置
相关申请的交叉引用
本专利申请要求于2018年2月20日在韩国知识产权局提交的韩国专利申请No.10-2018-0019706的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种存储器装置。
背景技术
存储器装置包括能够存储数据和提供数据作为输出的多个存储器芯片，并且应用于诸如个人计算机、移动电子装置、服务器、数据库等的各个领域。
近来，随着包括在存储器装置中的存储器芯片的数据量增加，存储器单元的集成度增加。已经研发了用于处理在存储器单元中可出现的缺陷和数据错误的各种技术。
发明内容
本发明构思的一些实施例提供了一种存储器装置，其在进行存储和/或输出数据的操作的同时可同时执行处理有缺陷的存储器单元的操作。
根据本发明构思的一些实施例，一种存储器装置包括：多个存储器芯片，其被构造为响应于控制命令和地址命令存储和输出数据；至少一个错误检查和校正(ECC)存储器芯片，其被构造为对所述多个存储器芯片存储的数据提供ECC功能；以及控制器，其被构造为将所述多个存储器芯片中的其中检测到有缺陷的存储器单元的存储器芯片标记为有缺陷的存储器芯片，被构造为将有缺陷的存储器芯片的数据存储在ECC存储器芯片中，并且被构造为控制有缺陷的存储器芯片执行后封装修复(PPR)。
根据本发明构思的一些实施例的一种存储器装置包括：多个存储器芯片，所述多个存储器芯片中的存储器芯片包括连接至多条行线和多条列线的多个存储器单元以及连接至多条冗余线的多个冗余存储器单元；以及ECC存储器芯片，其被构造为存储所述多个存储器芯片存储和/或输出的数据的奇偶校验位和CRC码中的至少一者。在所述多个存储器芯片中的包括有缺陷的存储器单元的有缺陷的存储器芯片中存储的数据被移动至ECC存储器芯片，并且连接至有缺陷的存储器单元的有缺陷的行线的地址被所述多条冗余线中的第一冗余线的地址替代。
根据本发明构思的一些实施例的一种存储器装置包括：多个存储器芯片；ECC存储器芯片，其被构造为存储与所述多个存储器芯片中的至少一个存储的数据关联的奇偶校验信息；以及控制器，当在所述多个存储器芯片中检测到包括有缺陷的存储器单元的有缺陷的存储器芯片时，控制器被构造将有缺陷的存储器芯片的数据复制至ECC存储器芯片，被构造为将传递命令和地址命令从有缺陷的存储器芯片发送至ECC存储器芯片，并且被构造为对有缺陷的存储器芯片提供后封装修复命令。
附图说明
本公开的以上和其它方面、特征和优点将从下面结合附图的详细描述中被更加清楚地理解，其中：
图1和图2是根据本发明构思的示例实施例的存储器装置的图；
图3是根据本发明构思的示例实施例的存储器芯片的示意性框图；
图4是包括在根据本发明构思的示例实施例的存储器芯片中的分块(bank)阵列的示图；
图5是包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片的结构的示意图；
图6是设为示出根据本发明构思的示例实施例的存储器装置的操作的流程图；
图7A、图7B、图7C和图7D是设为示出根据本发明构思的示例实施例的存储器装置的操作的图；
图8是设为示出在包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片中执行的后封装修复(post package repair)操作的流程图；
图9和图10是设为示出在包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片中执行的后封装修复操作的图；
图11是设为示出根据本发明构思的示例实施例的存储器装置的操作的流程图；
图12、图13A、图13B、图13C和图13D是设为示出根据本发明构思的示例实施例的存储器装置的操作的图；
图14是根据本发明构思的示例实施例的堆叠的存储器封装件的示意图；以及
图15是包括根据本发明构思的示例实施例的存储器装置的电子装置的示意性框图。
具体实施方式
应该注意，尽管未具体描述，但是可在不同的实施例中包括参照一个实施例描述的本发明构思的各方面。也就是说，所有实施例和/或任何实施例的特征可按照任何方式和/或组合方式进行组合。在下面阐述的说明书中详细解释本发明构思的这些和其它目的和/或方面。如本文所用，术语“和/或”包括相关所列项中的一个或多个的任何和所有组合。
下文中，将参照附图描述本发明构思的示例实施例。
图1和图2是根据本发明构思的示例实施例的存储器装置的图。
参照图1，根据本发明构思的示例实施例的存储器装置1可包括安装在衬底2上的多个存储器芯片3、对所述多个存储器芯片存储和输出的数据提供错误检查和校正(ECC)功能的错误检查和校正(ECC)存储器芯片4等。根据示例实施例，存储器装置1还可包括将控制命令、地址命令等发送至所述多个存储器芯片3和ECC存储器芯片4的控制器7以及布置在衬底2的边缘上的输入/输出焊盘8。
输入/输出焊盘8可分别连接至所述多个存储器芯片3和ECC存储器芯片4的数据输入/输出(DQ)路径。在示例实施例中，控制器7可包括寄存器时钟驱动器(RCD)。
ECC存储器芯片4可提供检测或校正多个存储器芯片3中的数据中的错误的功能、存储和输出数据；并且可包括奇偶校验存储器芯片5和循环冗余校验(CRC)存储器芯片6。奇偶校验存储器芯片5可存储例如奇偶校验位的奇偶校验信息。奇偶校验位可有关于针对所述多个存储器芯片3存储和/或输出的数据确定的奇偶性。同时，CRC存储器芯片6可存储所述多个存储器芯片3存储和/或输出的数据的循环冗余校验(CRC)码。
在图1所示的示例实施例中，存储器装置1示为包括16个存储器芯片3。然而，存储器芯片3的数量可改变存储器装置1提供的数据存储能力，和/或可改变存储器芯片3的各自的数据存储能力。另一方面，ECC存储器芯片4的构造可根据包括在存储器装置1中的存储器芯片3的数量和/或存储器芯片3中的每一个的容量而改变。
在图2所示的示例实施例中，存储器装置1A可包括8个存储器芯片3A和ECC存储器芯片4A。当图1所示的存储器装置1和图2所示的存储器装置1A具有相同容量时，图2所示的存储器芯片3A的各自的容量可为图1所示的存储器芯片3的各自的容量的两倍。另外，在示例实施例中，由于存储器芯片的数量减少，连接至图2所示的存储器芯片3A中的每一个的数据输入/输出路径的数量也可为连接至图1所示的存储器芯片3中的每一个的数据输入/输出路径的数量的两倍。
在图2所示的示例实施例中，ECC存储器芯片4A可包括多个存储器区域5A和6A。作为示例，存储器区域5A可执行与根据图1所示的示例实施例的奇偶校验存储器芯片5相同或相似的功能。存储器区域6A可执行与根据图1所示的示例实施例的CRC存储器芯片6相同或相似的功能。存储器区域5A和6A中的每一个可通过不同的数据输入/输出路径存储和/或输出数据。
图3是根据本发明构思的示例实施例的存储器芯片的示意性框图。
图3可为包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片10的内部结构的示意性框图。可选择根据本发明构思的示例实施例的存储器芯片10作为包括在图1和图2所示的存储器装置1和/或1A中的多个存储器芯片3和/或3A。参照图3，根据本发明构思的示例实施例的存储器芯片10可包括控制器20和分块阵列30。在示例实施例中，控制器20可包括控制逻辑21、行驱动器22和列驱动器23，并且分块阵列30可包括多个存储器单元40。
在示例实施例中，行驱动器22可通过一条或多条字线WL连接至存储器单元40，并且列驱动器23可通过一条或多条位线BL连接至存储器单元40。在示例实施例中，行驱动器22可写数据或选择待从中读取数据的存储器单元MC，并且列驱动器23可将数据写至存储器单元MC，或者包括从存储器单元MC中读数据的读/写电路。行驱动器22和列驱动器23的操作可由控制逻辑21控制。
图4是包括在根据本发明构思的示例实施例的存储器芯片中的分块阵列的图。
参照图4，根据本发明构思的示例实施例的分块阵列30可包括多个存储器单元40。可将存储器单元40设置在一个或多个字线WL与位线BL交叉的点处。例如，存储器单元40中的每一个可连接至一条字线WL和一条位线BL。
存储器单元40中的每一个可包括开关元件SW和信息存储电容器CC。在一个示例实施例中，开关元件SW可包括晶体管。晶体管的栅极端子可连接至字线WL，并且/或者晶体管的漏极端子和源极端子可分别连接至位线BL和信息存储电容器CC。
在存储器芯片中包括的控制器可利用用于寻址的字线WL和位线BL通过在所述多个存储器单元40中的每一个中包括的信息存储电容器CC中存储电荷来写或擦除数据。当不再需要存储数据时，存储在信息存储电容器CC中的电荷可放电。此外，控制器可通过读信息存储电容器CC的电压而从所述多个存储器单元中的每一个中读数据。在示例实施例中，控制器可执行用于将数据再写至所述多个存储器单元40的刷新操作，以使得存储在自然放电的信息存储电容器CC中的电荷被刷新，从而不丢失数据。
图5是包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片的结构的示意图。
参照图5，根据本发明构思的示例实施例的存储器芯片50可包括多个存储器分块60和逻辑电路70。所述多个存储器分块60中的每一个可包括具有多个存储器单元的分块阵列61(诸如图4的分块阵列30)、行解码器62、列解码器63和读出放大器(SA)64。在示例实施例中，所述多个存储器分块60中的一些可成组。在图5所示的示例实施例中，可将第一存储器分块至第四存储器分块包括在第一分块组BG1中，并且可将第五存储器分块至第八存储器分块包括在第二分块组BG2中。应该理解，虽然本文中可使用术语第一、第二、第三等来描述各种元件，但是元件不应被这些术语限制；相反，这些术语仅用于将一个元件与另一元件进行区分。因此，下面讨论的第一元件可被称作第二元件，而不脱离本发明构思的范围。包括在存储器芯片50中的所述多个存储器分块60可共享逻辑电路70。逻辑电路70可从分块阵列61中读数据、指明用于将数据存储在分块阵列61中的地址和/或确定存储器芯片50的操作模式。逻辑电路70可包括用于传输将被存储在所述多个存储器分块60中的数据和从所述多个存储器分块60输出的数据的输入/输出焊盘。
在示例实施例中，所述多个存储器分块60中的每一个可包括用于执行诸如存储和/或输出数据的一般操作的多个存储器单元。存储器分块60可包括多个冗余存储器单元。冗余存储器单元可为设为替换在所述多个存储器单元的一部分中出现的有缺陷的存储器单元的存储器单元。换句话说，存储器单元的组中的个别的有缺陷的存储器单元可在通过逻辑电路检测到缺陷时由冗余存储器单元替代。
例如，当出现有缺陷的存储器单元时，逻辑电路可根据输入至存储器芯片50的命令对有缺陷的存储器单元执行修复操作。作为一个非限制性示例，修复操作可为后封装修复(PPR)操作，并且修复操作可用冗余存储器单元替代存储器单元。此时，连接至有缺陷的存储器单元的行线或列线可由连接至冗余存储器单元中的一个或多个的至少一部分的冗余行线或冗余列线替代。
修复操作可花费相对长的时间。因此，当在安装有存储器芯片50的系统的操作系统OS启动之后对有缺陷的存储器单元执行修复操作时，整个系统可需要停止修复操作所需的时间。本发明构思的示例实施例提出了一种存储器装置和一种能够对有缺陷的存储器单元执行修复操作的存储器装置，即使系统的操作系统启动之后也不用停止系统操作。修复和/或替换有缺陷的存储器单元而不暂停或停止系统可有利于提高系统的可用性和/或性能。
图6是设为示出根据本发明构思的示例实施例的存储器装置的操作的流程图。
参照图6，可通过在S10中启动安装有存储器装置的系统，开始根据本发明构思的示例实施例的存储器装置的操作。在示例实施例中，系统可包括安装有存储器装置的服务器、数据库、移动电子装置和/或计算机。可通过在S10处启动系统来执行安装在系统中的操作系统(OS)。
当系统启动时，可在S11中由存储器装置检测有缺陷的存储器单元。存储器芯片可包括多个存储器单元。存储器装置的逻辑电路的系统可检测所述多个存储器芯片中的一个或多个中的有缺陷的存储器单元。在示例实施例中，可通过包括在存储器装置中的控制器或通过安装有存储器装置的系统直接检测有缺陷的存储器单元。
例如，当在S12中确定包括在存储器装置中的多个存储器芯片中存在具有有缺陷的存储器单元的有缺陷的存储器芯片时，在S13中，响应于从控制器或系统发送的命令，存储器装置可将有缺陷的存储器芯片的数据存储在ECC存储器芯片中。ECC存储器芯片可为设为将晶片与多个存储器芯片分离的存储器芯片。作为一个示例，ECC存储器芯片可存储数据的奇偶校验位和/或循环冗余校验(CRC)码。奇偶校验位和CRC码可分离地存储在在物理上分离的芯片或在逻辑上分离的存储区域中。
将具有有缺陷的存储器单元的有缺陷的存储器芯片的数据转移至ECC存储器芯片，并且在S14中，有缺陷的存储器芯片的操作由ECC存储器芯片替代。例如，存储器装置可通过将有缺陷的存储器芯片排除在操作之外而用ECC存储器芯片替代有缺陷的存储器芯片的操作来保持正常操作。当存储器位置未被访问时，在操作过程中进行由ECC存储器芯片替代操作。因此，ECC存储器芯片可在系统的正常操作期间“热插拔”，而不用中断、暂停或停止系统。
在S15中，在ECC存储器芯片替代有缺陷的存储器芯片的操作时,存储器装置可响应于存储器装置的控制器或安装有存储器装置的系统的命令在有缺陷的存储器芯片中执行后封装修复。如上所述，后封装修复可为用于修复有缺陷的存储器芯片中存在的有缺陷的存储器单元的操作。例如，通过后封装修复操作，有缺陷的存储器单元连接的行线或列线可由包括在有缺陷的存储器芯片中的多条冗余线中的任一条替代。
当后封装修复完成时，在S16中，可将存储在ECC存储器芯片中的数据转移至有缺陷的存储器芯片。可释放有缺陷的存储器芯片的有缺陷的标记，以使得在S17中有缺陷的存储器芯片可接收和执行控制命令和/或地址命令。另外，在S18中，ECC存储器芯片可对所述多个存储器芯片存储和/或输出的数据提供ECC功能。
通过由ECC存储器芯片转移和存储所述多个存储器芯片中的其中检测到有缺陷的存储器单元的有缺陷的存储器芯片上的数据，根据本发明构思的示例实施例的存储器装置可用ECC存储器芯片替代有缺陷的存储器芯片。因此，即使出现有缺陷的存储器单元，可保持存储器装置的正常操作，而不丢失数据。
另外，在ECC存储器芯片替代有缺陷的存储器芯片的操作的同时，在有缺陷的存储器芯片中出现的有缺陷的存储器单元的问题可通过在有缺陷的存储器芯片中执行后封装修复来解决。然后，存储在ECC存储器芯片中的数据可转移和存储在完成了后封装修复的有缺陷的存储器芯片中，并且在控制有缺陷的存储器芯片再次执行正常操作的同时可恢复ECC存储器芯片的ECC功能。因此，可恢复存储器装置中的有缺陷的存储器单元，而不减小存储器容量或失去ECC功能，并且可在系统启动和操作的同时恢复有缺陷的存储器单元而不用中断系统。
图7A、图7B、图7C和图7D是设为示出根据本发明构思的示例实施例的存储器装置的操作的图。
在图7A至图7D所示的示例实施例中，存储器装置100可包括安装在衬底110上的多个存储器芯片120和ECC存储器芯片130。ECC存储器芯片130可包括奇偶校验存储器芯片131和CRC存储器芯片132。奇偶校验存储器芯片131可存储由存储器装置100存储和/或输出的数据的奇偶校验位，并且CRC存储器芯片132可存储数据的CRC码。
用于传输数据的输入/输出焊盘150可设置在衬底110的一侧上。另外，存储器装置100可包括用于控制所述多个存储器芯片120和ECC存储器芯片130的操作的控制器140。控制器140可产生控制命令和/或地址命令。在一些实施例中，控制器140可从外部主机接收控制命令和/或地址命令，并且将合适的控制命令和/或地址命令发送至存储器芯片120和ECC存储器芯片130中的一个或多个。在一个示例中，控制器140可包括用于在控制器与各种存储器芯片之间同步命令和/或数据转移的寄存器时钟驱动器(RCD)。
参照图7A，可检测多个存储器芯片120中的其中出现有缺陷的存储器单元的有缺陷的存储器芯片125。有缺陷的存储器芯片125可包括多个分块阵列，并且所述多个分块阵列中的每一个可包括多个存储器单元。在有缺陷的存储器芯片125中分块阵列可具有一个或多个有缺陷的存储器单元。当检测到有缺陷的存储器单元时，存储器装置100可将存储在有缺陷的存储器芯片125中的数据转移至奇偶校验存储器芯片131，并且存储来自有缺陷的存储器芯片的数据，如图7B所示。在该示例中，可将存储在未检测到有缺陷的存储器单元的分块阵列中的全部数据转移至奇偶校验存储器芯片131。奇偶校验存储器芯片131可为ECC存储器芯片130的一部分。例如，可将存储在有缺陷的存储器芯片125中的所有数据存储在奇偶校验存储器芯片131中，并且可将有缺陷的存储器芯片125标记为有缺陷。
在将有缺陷的存储器芯片125标记为有缺陷的同时，可通过奇偶校验存储器芯片131接管有缺陷的存储器芯片125的操作。例如，响应于旨在用于有缺陷的存储器芯片125的数据存储和/或输出命令，替代地，奇偶校验存储器芯片131可存储或输出数据。
存储器装置100可响应于来自外部主机或控制器140的命令在有缺陷的存储器芯片125中执行后封装修复。后封装修复可包括用于用包括在有缺陷的存储器芯片125中的多个冗余存储器单元替代有缺陷的存储器单元和目标存储器单元的操作,所述目标存储器单元与有缺陷的存储器单元共享行线和列线中的任一者。
在示例实施例中，可通过将连接至有缺陷的存储器单元的行线和/或列线的地址映射至连接至所述多个冗余存储器单元的多条冗余线之一来执行后封装修复。因此，响应于旨在用于有缺陷的存储器单元的数据存储和/或输出命令，冗余存储器单元可存储和/或输出数据。当完成后封装修复时，存储器装置可去除有缺陷的存储器芯片125上的有缺陷的标记，如图7C所示。
参照图7D，在去除有缺陷的存储器芯片125上的有缺陷的标记之后，存储器装置100可将存储在奇偶校验存储器芯片131中的数据转移和/或存储至有缺陷的存储器芯片125。另外，存储器装置100可设置奇偶校验存储器芯片131，以再次执行存储奇偶校验位的功能。
根据图7A至图7D中的示例实施例，对于所述多个存储器芯片120中的其中检测到有缺陷的存储器单元的有缺陷的存储器芯片125，可将数据转移至奇偶校验存储器芯片131。奇偶校验存储器芯片131可被构造为执行有缺陷的存储器芯片125的操作。另外，在奇偶校验存储器芯片131执行有缺陷的存储器芯片125的操作的同时，通过在有缺陷的存储器芯片125中执行后封装修复，有缺陷的存储器单元可由冗余存储器单元替代。当完成后封装修复时，存储在奇偶校验存储器芯片中的数据可存储在有缺陷的存储器芯片125中，并且奇偶校验存储器芯片131可设为提供ECC功能。
因此，即使安装有存储器装置100的系统被启动并且操作，可在存储器装置100中执行用于修复有缺陷的存储器单元的后封装修复，而不用中断系统。此外，在完成后封装修复之后，ECC存储器芯片130可再次提供ECC功能，从而存储器装置100的缺陷率可降低，并且操作性能和稳定性可极大提高。
图8是设为示出在包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片中执行的后封装修复的操作的流程图。
参照图8，根据本发明构思的示例实施例的后封装修复的操作可始于S20中的具有有缺陷的存储器单元的存储器芯片进入后封装修复模式。作为示例，具有有缺陷的存储器单元的有缺陷的存储器芯片可从安装在存储器装置上的控制器接收进入后封装修复模式的控制命令。控制器可直接产生进入后封装修复模式的控制命令，或者可从安装有存储器装置的系统接收控制命令。
在S21-S23中，已进入后封装修复模式的有缺陷的存储器芯片可通过从控制器接收地址命令来选择具有有缺陷的存储器单元的分块组、具有有缺陷的存储器单元的分块阵列和/或连接至有缺陷的存储器单元的行线。有缺陷的存储器芯片可包括多个分块阵列，并且分块阵列可分为两个或更多个组。有缺陷的存储器芯片可基于从控制器输入的地址命令指明其中存在有缺陷的存储器单元的分块组和分块阵列的地址以及有缺陷的存储器单元中的行线。在一个示例实施例中，在S23中，有缺陷的存储器芯片可选择连接至有缺陷的存储器单元的除行线之外的列线。
在S24中，有缺陷的存储器芯片可用多条冗余线之一替代连接至有缺陷的存储器单元的行线。在S24中，有缺陷的存储器芯片可将指示连接至有缺陷的存储器单元的行线的行地址映射至所述多条冗余线之一。因此，当存储器装置接收指示有缺陷的存储器单元的地址命令时，可通过地址命令选择实际上不是有缺陷的存储器单元的冗余存储器单元。然后，在S25中，有缺陷的存储器芯片可从控制器接收用于退出后封装修复模式的控制命令，并且后封装修复模式可响应于控制命令停止或终止。
图9和图10是设为示出在包括在根据本发明构思的示例实施例的存储器装置中的存储器芯片中执行的后封装修复的操作的图。
参照图9，存储器芯片200可包括多个分块阵列210-230。例如，第一分块阵列210包括：存储器区域211，其包括多个存储器单元NC；以及冗余区域212，其设置用于在所述多个存储器单元NC中产生有缺陷的存储器单元FC时修复有缺陷的存储器单元FC。冗余区域212可包括多个冗余存储器单元RC。其它分块阵列220和230可具有与第一分块阵列210相似的结构。现在将参照第一分块阵列210描述存储器芯片200的后封装修复操作，并且可将描述相似地应用于第二分块阵列220和第三分块阵列230。
例如，当在存储器装置中检测到有缺陷的存储器单元时，存储器芯片200可输出存储在分块阵列210-230中的数据。存储在分块阵列210-230中的数据可被存储在包括在存储器装置中的ECC存储器芯片中。当数据输出完成时，存储器芯片200可执行后封装修复操作。
存储器芯片200基于指示具有有缺陷的存储器单元FC的第一分块阵列210的分块地址和指示连接至有缺陷的存储器单元FC的行线RL3的行地址连接至有缺陷的存储器单元FC，可指定FC位置。当指定了有缺陷的存储器单元FC的位置时，存储器装置可将连接至有缺陷的存储器单元FC的行线RL3的地址映射至冗余线RDL之一。
例如，在图9所示的一些示例实施例中，可将连接至有缺陷的存储器单元FC的第四行线RL3映射至第一冗余线RDL0。因此，当完成后封装修复操作的存储器芯片200接收指示有缺陷的存储器单元FC的地址命令时，可选择连接至第一冗余线RDL0的冗余存储器单元RC而不是有缺陷的存储器单元FC。
可通过从包括存储器芯片200的存储器装置的控制器发送的控制命令和地址命令执行参照图9描述的后封装修复操作。可从根据示例实施例的存储器装置的控制器直接产生控制命令和地址命令，或者从安装有存储器装置的主机接收到控制命令和地址命令，并且将其发送至存储器芯片200。
图10可为设为示出在根据本发明构思的示例实施例的存储器芯片中执行的后封装修复操作的时序图。参照图10，在第一时间点T1，用于进入后封装修复模式的地址信号(例如，A13地址信号)以及模式寄存器设置命令MRS4可输入至存储器芯片。在示例实施例中，随着A13地址信号输入至高逻辑值‘1’，存储器芯片可进入后封装修复模式。
在从第一时间点T1过去时间tMOD的第二时间点T2处，存储器芯片可接收来自指示有缺陷的存储器单元的位置的分块组地址BG_f、分块阵列地址BA_f、以及激活命令ACT的输入。同时，在第一时间点T1与第二时间点T2之间的时间tMOD，存储器芯片可执行GUARD KEY操作，以确定是否真正进入后封装修复模式。在示例实施例中，可按照存储器芯片的标准将时间tMOD设为模式寄存器设置命令与除模式寄存器设置命令之外的命令之间所需的时间的最小量。
存储器芯片在第二时间点T2接收到的分块组地址BG_f、分块阵列地址BA_f和行地址RA_f可限定用于指明有缺陷的存储器单元的位置的故障地址FA。当到达第三时间点T3时，当限定了故障地址，并且过去了RAS至CAS延迟时间tRCD时，存储器芯片可接收来自分块组地址BG_f、分块阵列地址BA_f、以及写命令WRA、和/或有效地址Valid的输入。
在第四时间点T4处，存储器芯片可确定数据输入/输出(DQ)路径的逻辑值是否为低逻辑值。低逻辑值可表示数据输入/输出(DQ)路径的激活状态。当数据输入/输出(DQ)路径具有低逻辑值时，可确定存储器芯片为执行后封装修复的目标。当数据输入/输出(DQ)路径具有高逻辑值时，可确定存储器芯片不是执行后封装修复的目标。在示例实施例中，第三时间点T3与第四时间点T4之间的时间可为对应于写延迟的时间。
如图10所示，在第四时间点T4处，当存储器芯片确认该存储器芯片是执行后封装修复的目标时，存储器芯片可将故障地址FA与在第二时间点T2处出现的激活命令ACT一起存储。故障地址FA可分离地存储在存储器芯片中的存储元件中。时间tPGM可为故障地址FA存储在存储元件中所需的编程时间。
在完成故障地址FA的存储的第五时间点T5处，存储器芯片可接收预充电命令PRE，并且响应于此，激活状态可被去除。在第六时间点T6，存储器芯片可接收用于终止后封装修复模式的A13地址信号以及模式寄存器设置命令MRS4。在第六时间点T6输入的A13地址信号可具有低逻辑值‘0’。另一方面，第五时间点T5与第六时间点T6之间的时间tPGM EXIT可对应于终止后封装修复模式所需的最少时间。
当从第六时间点T6过去设置新地址所需的时间tPGMPST之后，到达第七时间点T7时，存储器芯片可通过从控制器接收有效控制命令和地址命令来进行操作。在后封装修复操作完成时的第六时间点T6之后，由故障地址FA指示的行可由包括在存储器芯片中的任何冗余线替代。例如，当输入用于故障地址FA的读和/或写命令时，可提供用于连接至冗余线的冗余存储器单元的读和/或写命令以指示替代由故障地址FA指示的行。此时，为了解决由在冗余存储器单元中具有未知数据导致的问题，可对连接至将被替代的冗余线的冗余存储器单元执行诸如行复制操作的写操作。
在参照图10描述的示例实施例中，将故障地址FA存储在存储器芯片中所需的时间tPGM可为约几百毫秒或几秒的量级。该时间tPGM可导致违反结合存储器装置操作的系统的操作系统指定的超时规范，从而系统可被后封装修复操作中断。
在本发明构思的示例实施例中，可通过在开始后封装修复操作之前将其中找到有缺陷的存储器单元的存储器芯片的功能设置为由ECC存储器芯片执行来解决以上问题。详细地说，ECC存储器芯片可接收和存储其中找到有缺陷的存储器单元的存储器装置中存储的数据。在这种情况下，ECC存储器芯片可对其中找到有缺陷的存储器单元的存储器芯片执行写和/或读命令。因此，即使执行后封装修复操作所需的时间加长，连接至存储器装置的系统也可正常操作，而不会中断系统。
图11是设为示出根据本发明构思的示例实施例的存储器装置的操作的流程图。在参照图11描述的存储器装置的操作的示例实施例中，包括在存储器装置中的多个存储器芯片中的每一个可连接至包括在存储器装置中的不同的数据输入/输出路径。多个存储器区域可在逻辑上彼此区分。
参照图11，根据本发明构思的示例实施例的存储器装置的操作可始于S30的启动和操作安装有存储器装置的系统。所述系统可包括计算机、服务器、数据库和/或移动装置。可通过在S30中启动所述系统来执行安装在系统中的操作系统OS。
当启动系统时，在S31中存储器装置可将存储器芯片中的每一个区分或划分为多个存储器区域。在一些示例实施例中，包括在存储器装置中的存储器芯片中的每一个可区分或划分为2N个存储器区域，其中“N”是整数。在存储器芯片中的每一个中被逻辑上分离的存储器区域的数量可彼此相等。
当存储器装置划分为多个存储器区域时，存储器区域中的每一个可连接至不同的数据输入/输出(DQ)路径。例如，当一个存储器装置连接至八个输入/输出(DQ)路径时，第一输入/输出(DQ)路径至第四输入/输出(DQ)路径可连接至第一存储器区域，并且第五输入/输出(DQ)路径至第八输入/输出(DQ)路径可连接至第二存储器区域。例如，第一存储器区域和第二存储器区域可不彼此共享输入/输出(DQ)路径。因此，存储器装置可将第一存储器区域和第二存储器区域作为独立存储器装置控制。
在S32中，存储器装置可确定是否存在有缺陷的存储器单元。当在S32中检测到存在有缺陷的存储器单元时，在S33中，存储器装置可在ECC存储器芯片的奇偶校验存储器区域中存储关于具有有缺陷的存储器单元的存储器区域的数据。存储器装置可在逻辑上将ECC存储器芯片划分为奇偶校验存储器区域和CRC存储器区域，并且可将具有有缺陷的存储器单元的存储器区域中的数据转移至奇偶校验存储器区域。
在S34中，存储器装置控制针对具有有缺陷的存储器单元的存储器区域的操作，以替代性地在奇偶校验存储器区域上执行。在S35中，在具有有缺陷的存储器单元的存储器区域中执行后封装修复。如上所述，后封装修复所需的时间可违反系统的操作系统指定的超时规范。根据相对于图10示出的示例实施例，由于在进行后封装修复的同时具有有缺陷的存储器单元的存储器区域的操作被奇偶校验存储器区域替代，因此可在系统不中断的情况下执行后封装修复。将针对有缺陷的存储器单元的另外的操作重新分配给奇偶校验存储器区域，因此系统的正常操作能够继续而不中断。
当完成后封装修复时，在S36，存储器装置将来自奇偶校验存储器区域的数据存储在完成了后封装修复的存储器区域中。在S37中，存储器装置控制存储器区域接收控制命令和地址命令，并且正常操作。同时，在S38中，存储器装置可设置奇偶校验存储器区域，以提供ECC功能。例如，奇偶校验存储器区域可在完成后封装修复之后根据ECC操作存储奇偶校验位。
图12、图13A、图13B、图13C和图13D是设为示出根据本发明构思的示例实施例的存储器装置的操作的图。
参照图12，根据本发明构思的示例实施例的存储器装置300可包括统称为存储器芯片310的多个存储器芯片311-318、ECC存储器芯片320和控制器330。控制器330可控制所述多个存储器芯片310和ECC存储器芯片320的操作。在示例实施例中，控制器330可包括寄存器时钟驱动器。
存储器芯片310中的一个或多个可存储和/或输出数据，并且ECC存储器芯片320可验证数据中的错误。所述多个存储器芯片310中的每一个可包括多个存储器区域311A-318A、311B-318B。在图12所示的示例实施例中，假设存储器芯片中的每一个包括第一存储器区域311A-318A和第二存储器区域311B-318B。然而，本发明构思不限于此。同时，ECC存储器芯片320可包括用于存储数据的奇偶校验位的奇偶校验存储器区域320A和用于存储数据的CRC码的CRC存储器区域320B。
控制器330将控制命令CMD和地址命令ADD发送至所述多个存储器芯片310和ECC存储器芯片320，并且可控制ECC存储器芯片320和所述多个存储器芯片310。另外，控制器330可通过第一数据输入/输出路径组DQG1和第二数据输入/输出路径组DQG2将数据存储在所述多个存储器芯片310中的至少一个中，或者可从所述多个存储器芯片310中的至少一个中读数据。在图12所示的示例实施例中，第一存储器区域311A-318A中的每一个和奇偶校验存储器区域320A可连接至第一数据输入/输出路径组DQG1，并且第二存储器区域311B-318B中的每一个和CRC存储器区域320B可连接至第二数据输入/输出路径组DQG2。因此，第一存储器区域311A-318A和第二存储器区域311B-318B可在所述多个存储器芯片310中的每一个中独立地操作。并且奇偶校验存储器区域320A和CRC存储器区域320B也可在ECC存储器芯片320中独立地操作。当诸如“中的至少一个”的表达位于一列元素之后时，其修饰整列元素而不是修饰该列中的单独元素。
作为示例，当存储器装置300具有64GB的存储空间时，所述多个存储器芯片310中的每一个可具有8GB的存储空间，并且ECC存储器芯片320也可具有8GB的存储空间。第一存储器区域311A-318A和第二存储器区域311B-318B中的每一个可具有4GB的存储空间，奇偶校验存储器区域320A和CRC存储器区域320B中的每一个也可具有4GB的存储空间。第一数据输入/输出路径组DQG1和第二数据输入/输出路径组DQG2可具有相同数量的数据输入/输出路径。例如，当存储器装置在x8模式下操作时，组DQG1和组DQG2中的每一个可包括四个数据输入/输出路径。
当所述多个存储器芯片310中的至少一个中出现有缺陷的存储器单元时，存储器装置300用奇偶校验存储器区域320A替代其中出现有缺陷的存储器单元的存储器区域的功能，并且有缺陷的存储器单元上的后封装修复可启动。因此，在进行后封装修复的同时，存储器装置300能够正常操作。
作为一个示例，当在第二存储器芯片312的第二存储器区域312B中出现有缺陷的存储器单元时，控制器330将存储在第二存储器区域312B中的数据存储在奇偶校验存储器区域320A中，并且可用奇偶校验存储器区域320A替代第二存储器区域312B的功能。通过将控制命令CMD和地址命令ADD的功能发送至奇偶校验存储器区域320A(代替被确定为有缺陷的第二存储器区域312B)，控制器330可用奇偶校验存储器区域320A替代第二存储器区域312B的功能。同时，控制器330可控制第二存储器芯片312的第二存储器区域312B执行后封装修复。
如上所述，包括在所述多个存储器芯片310中的每一个中的第一存储器区域311A-318A和第二存储器区域311B-318B可与奇偶校验存储器区域320A具有相同或相似的存储空间量。因此，奇偶校验存储器区域320A可替代第二存储器芯片312的第二存储器区域312B的功能，并且存储器装置300可在第二存储器区域312B中执行后封装修复的同时正常操作。主机340可与控制器330通信，并且提供接口，以引导控制器330的操作。主机340可为应用处理器(AP)、中央处理单元(CPU)、片上系统(SoC)等。
接着，参照图13A至图13D，存储器装置400可包括安装在衬底410上的多个存储器芯片420和ECC存储器芯片430。所述多个存储器芯片420中的每一个和ECC存储器芯片430可提供至一个芯片，并且可分别包括连接至不同数据输入/输出(DQ)路径的多个存储器区域421、422或存储器区域431、432。
在一些示例实施例中，所述多个存储器芯片420中的每一个可包括第一存储器区域421和第二存储器区域422。另外，ECC存储器芯片430可包括奇偶校验存储器区域431和CRC存储器区域432。第一存储器区域421和第二存储器区域422可为在所述多个存储器芯片420中的每一个中通过控制器440在逻辑上分离的区域，并且奇偶校验存储器区域431和CRC存储器区域也可为通过控制器440在逻辑上分离的区域。
参照图13A，可在包括在所述多个存储器芯片420中的第一存储器区域421和第二存储器区域422中的至少一个中出现有缺陷的存储器单元。控制器440将其中出现有缺陷的存储器单元的存储器区域标记为有缺陷的存储器区域425，并且可将存储在有缺陷的存储器区域中的数据转移和存储在ECC存储器芯片430中。作为示例，如图13B所示，可将存储在有缺陷的存储器区域425中的数据存储在奇偶校验存储器区域431中。
在将有缺陷的存储器区域425标记为有缺陷的同时，可通过奇偶校验存储器区域431来执行有缺陷的存储器区域425的操作。例如，响应于数据存储和/或输出命令，奇偶校验存储器区域431可替代有缺陷的存储器区域425存储或输出数据。可由控制器440引导有缺陷的存储器区域的操作的替代性控制。
存储器装置400可响应于来自控制器440或外部主机的命令控制有缺陷的存储器区域425来执行后封装修复。在一个示例实施例中，可通过将连接至有缺陷的存储器单元的行线或列线的地址映射至连接至所述多个冗余存储器单元的多条冗余线中的任一条来执行后封装修复。因此，响应于用于有缺陷的存储器单元的数据存储和/或输出命令，冗余存储器单元可实际存储和/或输出数据。当后封装修复完成时，存储器装置400可去除有缺陷的存储器区域425的有缺陷的标记，如图13C所示。
参照图13D，在去除有缺陷的存储器区域425上的有缺陷的标记之后，存储器装置400可将存储在奇偶校验存储器区域431中的数据转移和存储到去除了有缺陷的标记的存储器区域425中。另外，存储器装置400可控制奇偶校验存储器区域431来再一次执行存储奇偶校验位的功能。换句话说，当奇偶校验存储器区域431重新设置为存储原本旨在用于有缺陷的存储器区域425的数据时，可暂时停止奇偶校验功能。
根据图13A至图13D所示的示例实施例，即使安装有存储器装置400的系统被启动并且操作，也可在存储器装置400中执行用于修复有缺陷的存储器单元的后封装修复而不中断系统。具体地说，在有缺陷的存储器区域425中执行后封装修复的同时，由于奇偶校验存储器区域431执行有缺陷的存储器区域425的功能，因此存储器装置400可正常操作。另外，在完成后封装修复之后，由于ECC存储器芯片可再次提供ECC功能，因此存储器装置400的缺陷率可降低，并且操作性能和稳定性可提高。
图14是根据本发明构思的示例实施例的堆叠的存储器封装件的示意图。
参照图14，根据本发明构思的示例实施例的堆叠的存储器封装件500可包括在堆叠的存储器封装件500中竖直地堆叠的多个存储器芯片510。所述多个存储器芯片510可包括多个存储器分块520，并且通过一个或多个硅通孔(TSV)530连接。
所述多个存储器芯片510中的每一个可根据上面参照图1至图13所述的各个示例实施例实施。例如，当在包括在所述多个存储器芯片510中的每一个中的所述多个存储器分块520中的至少一个中出现有缺陷的存储器单元时，关于其中出现有缺陷的存储器单元的存储器芯片的数据转移至ECC存储器芯片。可在其中出现有缺陷的存储器单元的存储器芯片上执行后封装修复。当完成后封装修复时，存储在ECC存储器芯片中的数据可转移至完成了后封装修复的存储器芯片。因此，即使启动和操作安装有堆叠的存储器封装件的系统，也可经后封装修复来修复有缺陷的存储器单元而不中断系统，从而提高系统的稳定性。
图15是包括根据本发明构思的示例实施例的存储器装置的电子装置的示意性框图。
根据图15所示的示例实施例的电子装置1000可包括显示器1010、通信单元1020、存储器1030、处理器1400和输入/输出单元1050。诸如显示器1010、通信单元1020、存储器1030、处理器1040和/或输入/输出单元1050的组件可经总线1060彼此通信。除示出的组件之外，电子装置1000还可包括电源、一个或多个端口等。
处理器1040可执行特定操作、命令、任务等。处理器1040可为中央处理单元CPU、微处理器单元MCU、应用处理器AP等，并且可通过总线1060与诸如显示器1010、通信单元1020、存储器1030和输入/输出单元1050的其它组件通信。
包括在图15所示的电子装置1000中的存储器1030可包括根据本发明构思的示例实施例的存储器装置。作为一个示例，存储器1030可根据参照图1至图14所述的各个示例实施例操作。存储器1030可响应于从处理器1040发送的命令存储、输出或删除数据。另外，存储器1030可在启动和操作电子装置1000的同时响应于从处理器1040发送的命令在其中出现有缺陷的存储器单元的存储器装置中执行后封装修复。
本发明构思不限于上述示例实施例和附图，而是由所附权利要求限制。因此，本领域普通技术人员在本发明构思的所附权利要求中描述的技术思想范围内作出的各种替代、修改和改变都是可能的。并且，其还包括在本发明构思的范围内。
如上所述，根据本发明构思的示例实施例，即使启动和操作安装有存储器装置的系统，包括在存储器装置中的存储器芯片也可对有缺陷的存储器单元执行后封装修复操作。因此，存储器装置的缺陷率可明显减少，并且可在存储器芯片执行后封装修复操作的同时防止系统性能下降的问题。
虽然上面示出并描述了示例实施例，但是本领域技术人员应该清楚，可在不脱离所附权利要求限定的本发明构思的范围的情况下，作出修改和改变。

Claims (20)

1.一种存储器装置，包括：
多个存储器芯片，其被构造为响应于控制命令和地址命令存储和输出数据；
至少一个错误检查和校正存储器芯片，其被构造为对所述多个存储器芯片存储的所述数据提供错误检查和校正功能；以及
控制器，其被构造为将所述多个存储器芯片中的其中检测到有缺陷的存储器单元的存储器芯片标记为有缺陷的存储器芯片，被构造为将来自所述有缺陷的存储器芯片的数据存储在所述错误检查和校正存储器芯片中，并且被构造为控制所述有缺陷的存储器芯片执行后封装修复。
2.根据权利要求1所述的存储器装置，其中，所述多个存储器芯片中的每一个包括多个存储器单元和多个冗余存储器单元。
3.根据权利要求2所述的存储器装置，其中，在执行所述后封装修复期间，所述有缺陷的存储器芯片被构造为用所述多个冗余存储器单元替代所述有缺陷的存储器单元和与所述有缺陷的存储器单元共享行线的多个目标存储器单元。
4.根据权利要求3所述的存储器装置，其中，替代所述多个目标存储器单元的所述多个冗余存储器单元连接至所述行线。
5.根据权利要求2所述的存储器装置，其中，在执行所述后封装修复期间，所述有缺陷的存储器芯片被构造为用所述多个冗余存储器单元替代所述有缺陷的存储器单元和与所述有缺陷的存储器单元共享列线的多个目标存储器单元。
6.根据权利要求5所述的存储器装置，其中，替代所述多个目标存储器单元的所述多个冗余存储器单元连接至所述列线。
7.根据权利要求1所述的存储器装置，其中，当完成所述后封装修复时，所述控制器被构造为执行包括以下的操作：
将存储在所述错误检查和校正存储器芯片中的数据移动至所述有缺陷的存储器芯片；
去除与所述有缺陷的存储器芯片关联的有缺陷的标记，以及
对所述错误检查和校正存储器芯片进行设置以提供所述错误检查和校正功能。
8.根据权利要求1所述的存储器装置，其中，在执行所述后封装修复期间，所述错误检查和校正存储器芯片和所述多个存储器芯片中的除所述有缺陷的存储器芯片之外的其余存储器芯片基于所述控制命令和所述地址命令操作。
9.根据权利要求8所述的存储器装置，其中，在执行所述后封装修复期间，所述控制器将与所述有缺陷的存储器芯片关联的所述控制命令和所述地址命令发送至所述错误检查和校正存储器芯片。
10.根据权利要求1所述的存储器装置，其中，所述错误检查和校正存储器芯片包括存储所述数据的奇偶校验位的奇偶校验存储器芯片和存储所述数据的循环冗余校验码的循环冗余校验存储器芯片。
11.根据权利要求10所述的存储器装置，
其中，所述控制器被构造为将与所述有缺陷的存储器芯片关联的所述数据存储在所述奇偶校验存储器芯片中，并且
其中，所述控制器被构造为响应于检测到所述有缺陷的存储器单元，将读操作和/或写操作从所述有缺陷的存储器芯片重新分配至所述奇偶校验存储器芯片。
12.根据权利要求1所述的存储器装置，其中，所述多个存储器芯片中的每一个和所述至少一个错误检查和校正存储器芯片设置在单个晶片上，并且所述单个晶片包括连接至不同的数据输入和/或输出路径的多个存储器区域。
13.根据权利要求12所述的存储器装置，其中，包括在所述至少一个错误检查和校正存储器芯片中的所述多个存储器区域之一被构造为存储数据的奇偶校验位的奇偶校验存储器区域，并且包括在所述错误检查和校正存储器芯片中的所述多个存储器区域中的剩下的存储器区域被构造为存储数据的循环冗余校验码的循环冗余校验存储器区域。
14.根据权利要求13所述的存储器装置，其中，所述多个存储器区域中的包括所述有缺陷的存储器单元并且被包括在所述有缺陷的存储器芯片中的存储器区域被标记为有缺陷的存储器区域，并且
其中，存储在所述有缺陷的存储器区域中的所述数据被移动至并且存储在所述奇偶校验存储器区域中。
15.根据权利要求14所述的存储器装置，其中，在所述有缺陷的存储器区域中执行后封装修复操作。
16.根据权利要求12所述的存储器装置，其中，所述多个存储器区域在所述多个存储器芯片中的存储器芯片和所述错误检查和校正存储器芯片中共享所述控制命令和所述地址命令的传输路径。
17.一种存储器装置，包括；
多个存储器芯片，所述多个存储器芯片中的存储器芯片包括多个存储器单元和多个冗余存储器单元，所述多个存储器单元连接至多条行线和多条列线，所述多个冗余存储器单元连接至多条冗余线；以及
错误检查和校正存储器芯片，其被构造为存储所述多个存储器芯片存储和/或输出的数据的奇偶校验位和循环冗余校验码中的至少一者，
其中，在所述多个存储器芯片中的包括有缺陷的存储器单元的有缺陷的存储器芯片中存储的数据被移动至所述错误检查和校正存储器芯片，并且
其中，连接至所述有缺陷的存储器单元的有缺陷的行线的地址被所述多条冗余线中的第一冗余线的地址替代。
18.根据权利要求17所述的存储器装置，
其中，连接至所述有缺陷的行线的存储器单元上的第一操作被连接至所述第一冗余线的第一冗余存储器单元上的第二操作替代，并且
其中，所述第一操作对应于所述第二操作。
19.根据权利要求18所述的存储器装置，其中，在对所述有缺陷的行线的地址编程和将其替代为所述第一冗余线的地址的同时，所述错误检查和校正存储器芯片对所述有缺陷的存储器芯片执行与所述第一操作和所述第二操作不同的第三操作。
20.一种存储器装置，包括：
多个存储器芯片；
错误检查和校正存储器芯片，其被构造为存储与所述多个存储器芯片中的至少一个存储的数据关联的奇偶校验信息；以及
控制器，当在所述多个存储器芯片中检测到包括有缺陷的存储器单元的有缺陷的存储器芯片时，所述控制器被构造为将所述有缺陷的存储器芯片的数据复制至所述错误检查和校正存储器芯片，被构造为将传递命令和地址命令从所述有缺陷的存储器芯片发送至所述错误检查和校正存储器芯片，并且被构造为对所述有缺陷的存储器芯片提供后封装修复命令。
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