KR20030023763A - 메모리 에러 복구 방법 및 회로 장치 - Google Patents

메모리 에러 복구 방법 및 회로 장치 Download PDF

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KR20030023763A KR10-2003-7002457A KR20037002457A KR20030023763A KR 20030023763 A KR20030023763 A KR 20030023763A KR 20037002457 A KR20037002457 A KR 20037002457A KR 20030023763 A KR20030023763 A KR 20030023763A
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Abstract

본 발명은 적어도 두 개의 분리된 메모리를 포함하는 메모리 장치에서 에러 복구를 수행하기 위한 방법 및 회로 장치에 관한 것이다. 메모리 장치는 적어도 두 개의 분리된 메모리의 고장 어드레스 정보를 자장하기 위한 중앙 저장 장치를 포함한다. 각각의 메모리는 자체 로컬 어드레스 비교 유닛 및 어드레스를 위한 로컬 휘발성 메모리를 갖는다. 고장 어드레스 정보는 중앙 저장 장치로부터 리던던시 시스템의 어드레스 비교를 위해 로컬 휘발성 메모리로 전송된다. 따라서, 오버헤드 및 복잡도가 감소될 수 있으며, 구성의 유연성이 개선된다.

Description

메모리 에러 복구 방법 및 회로 장치{METHOD AND CIRCUIT ARRANGEMENT FOR MEMORY ERROR RECOVERY}
메모리 개발의 초기 단계로부터, 설계자들은 어떠한 종류의 온칩 에러 복구 회로에 대한 필요성을 인식하고 있었다. 즉, 메모리 칩을 만드는데 많은 수의 처리 단계들이 필요하고, 많은 수의 분리된 메모리 셀이 제조되면, 필연적으로 적어도 몇몇 메모리 셀은 적절하게 기능하지 못하게 된다.
산업에 이용된 첫 번째 온칩 에러 복구 기술들 가운데 하나는 일반적인 리던던시(redundancy) 개념이었다. 리던던시에서는, 하나 이상의 여분의 셀의 라인이 칩에 추가된다. 이들은 여분의 워드 라인 또는 여분의 비트 라인일 수 있다. 통상적으로, 각각의 리던던트 라인을 위해 표준 어드레스 디코더가 제공된다. 메모리 칩이 제조된 후, 고장난 메모리 셀의 어드레스를 판정하기 위해 테스트가 실시된다. 이들 어드레스는 임의의 유형의 비휘발성 메모리를 이용하여, 리던던트 라인들을 위한 어드레스 디코더로 프로그램된다. 외부 어드레스가 고장난 셀이 위치하고 있는 라인을 위해 메모리 칩에 공급되면, 리던던트 라인을 위한 어드레스 디코더는 고장난 메모리 셀을 포함하는 라인 대신에 리던던트 라인을 활성화시킨다. 이런 방식으로, 메모리 칩 내의 분리된 셀이 동작하지 않으면, 리던던트 셀이 그들을 대신할 수 있다. 그러한 리던던시 시스템은 US-A-3 753 244 및 US-A-3 755 791에 개시되어 있다.
대형의 VLSI(Very Large Scale Integration) 칩은 통상 하나 이상의 메모리, 즉, 다수 또는 복수의 소형 메모리를 포함한다. 전술한 리던던시 시스템과 같은 고장의 허용범위 설계 기술은 고밀도의 깊은 서브마이크론 프로세스에서 점점 더 보편화되고 있기 때문에, 대형 칩의 메모리에서 리던던시를 실시할 필요가 있다. 그러나, 칩 상에 제공된 모든 메모리에 리던던시를 부가하면, 구성이 복잡해져 여러모로 비효율적으로 될 수 있다. 또한, 고객이 하나의 소형 메모리를 필요로 하면 리던던시가 필요 없지만, 많은 수의 소형 메모리 또는 대형 메모리를 필요로 하면 장래의 프로세스를 위해 리던던시가 필요하므로, 자원에 대한 요구가 증가할 것이다. 따라서, 모든 메모리 구조, 즉, 리던던시가 있는 경우와 없는 경우의 메모리 구조에 대해 두 개의 상이한 설계가 요구된다.
US-A-6 011 733은 적어도 두 개의 별개의 메모리를 포함하는 메모리 장치에서 메모리 에러 복구를 위한 방법 및 회로 장치를 개시하고 있는데, 여기서 결함이 있거나 또는 불연속적으로 어드레스 가능한 회로를 대체할 여분의 어드레스 가능한회로를 테스트하고, 분석하고 재할당하는데 온칩 프로세서가 사용된다. 어드레스 가능한 회로의 리던던시 모듈은 온칩 프로세서와 어드레스 가능한 회로 사이의 데이터 경로를 가로채서, 필요하다면 결함이 있는 어드레스를 재할당하여 여분의 어드레스 가능한 회로 뱅크를 이용한다.
본 발명은 적어도 두 개의 별개의 메모리와, 예를 들어 용장 시스템을 제공하기 위한 적어도 두 개의 대응하는 구획 유닛을 포함하는 메모리 장치 내에서 에러 복구를 수행하는 방법 및 회로 장치에 관한 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 리던던시 시스템을 갖는 회로 장치의 개략적인 블록도,
도 2는 메모리 장치를 테스트한 후의 비휘발성 메모리의 초기 설정의 개략적인 흐름도,
도 3은 바람직한 실시예에 따른 메모리 에러 처리 방법의 개략적인 흐름도.
본 발명의 목적은 메모리 에러 복구를 위한 방법 및 회로 장치를 제공하는 것으로서, 이에 따라 효과적이고 유연한 칩 구조를 얻을 수 있다.
상기 목적은 청구항 1에 규정된 방법 및 청구항 7에 규정된 회로 장치에 의해 달성된다.
이에 따르면, 고장 어드레스(faulty-address) 정보는 중심에 위치한 장소에 저장되고, 따라서 시스템 칩 상에 존재하는 모든 메모리의 모든 고장 어드레스는 단일 저장 장소에 저장된다. 따라서, 리던던시 요건(redundancy requirement)으로 대처하는데 필요한 비트 수에 달할 때까지 중앙 저장 장소가 쉽게 확장될 수 있기 때문에, 유연한 방법이 제공되는 것이다.
잘못된 메모리 위치 또는 셀의 고장 어드레스를 중앙에 저장하면, 오버헤드를 감소시킨다. 그렇지 않으면, 제조하는 동안에 퓨즈를 용이하게 끊는데 필요한 모든 각각의 메모리에 대하여 사전 정의된 퓨즈 장치 또는 플래시 메모리에 오버헤드가 요구될 것이다.
바람직하게는, 메모리 장치의 전원을 켠 후, 고장 어드레스 정보는 판독되어각각의 비교 유닛의 휘발성 메모리 내에 저장된다.
또한, 메모리 장치의 중앙 위치에서의 사전 결정된 메모리 셀이 적어도 두 개의 분리된 메모리 각각에 할당될 수도 있다.
중앙 저장 수단은 바람직하게는 퓨즈 또는 플래시 메모리를 포함하는 비휘발성 메모리일 수도 있다. 중앙 저장 수단은 적어도 두 개의 메모리 각각을 위한 사전 결정된 할당된 메모리 셀을 포함할 수도 있다.
공급 수단은 적어도 두 개의 메모리에 할당된 시프트 레지스터 수단을 포함할 수도 있다. 특히, 적어도 두 개의 메모리 중 할당된 하나의 메모리의 복구 가능한 어드레스의 수에 대응하는 폭을 갖는 적어도 두 개의 개별적인 시프트 레지스터는 시프트 레지스터 수단 내에 포함될 수도 있다. 따라서, 어드레스는 모든 분리된 메모리를 따라 진행하도록 시프트 레지스터 수단을 통해 전송될 수 있다.
다음의 본 발명의 바람직한 실시예는 첨부한 도면을 참조하여 보다 상세히 설명된다.
이하, 도 1에 도시된 바와 같이 메모리 칩 상에 네 개의 내장된 메모리를 포함하는 메모리 장치에 대한 리던던시 시스템의 에러 복구 회로 장치에 기초하여 바람직한 실시예를 설명한다.
도 1에 따르면, 퓨즈 또는 플래시 메모리로 이루어질 수도 있는 중앙에 위치한 비휘발성 저장 요소(non-volatile storing elements(NVE))(10)가 제공되어 있다. 시스템 칩 상에 배치된 네 개의 내장된 메모리 모두의 모든 고장 어드레스는 이 NVE(10)에 저장된다. 도 1에 도시된 바람직한 실시예에서, NVE(10)는 159 비트의 메모리 용량을 갖도록 배치된다. 번호 0 내지 31의 비트는 제 1 메모리 0에 할당되고, 32 내지 63의 비트는 제 2 메모리 1에 할당되며, 64 내지 127의 비트는 제 3 메모리 2에 할당되고, 128 내지 159의 비트는 제 4 메모리 3에 할당된다. 8 비트의 어드레스 폭을 상정하면, 4 개의 리던던트 어드레스가 제 1, 제 2 및 제 4 메모리 0, 1, 3에 저장될 수 있고, 8 개의 리던던트 어드레스는 제 3 메모리 2에 저장될 수 있다. 따라서, 4 개의 고장 메모리 셀은 제 1, 제 2 및 제 4 메모리 0, 1, 3 각각에 대해 복구되거나 수리될 수 있으며, 8 개의 고장 메모리 셀은 제 3 메모리 2에 대해 복구되거나 수리될 수 있다.
동작 모드 동안에, 고장 어드레스 정보를 판독하여 휘발성 저장 및 비교 유닛(VSC0 내지 VSC3)(14-1 내지 14-4)에 저장하는데 초기화 주기가 사용될 수도 있다. VSC(14-1 내지 14-4)는 래치, 플립플롭 또는 SRAM(Static Random Access Memory)을 포함할 수도 있다. 따라서, 고장 어드레스 정보는 항상 이용가능하며외부적으로 인가된 어드레스와 비교될 수 있다. 여러가지 이유로 NVE(10)로부터 VSC(14-1 내지 14-4)로의 고장 어드레스 정보의 전송이 행해진다. 한편으로는, 모든 어드레싱에서 NVE(10)를 판독하고, 그 다음에 외부적으로 인가된 어드레스와 고장 어드레스 정보를 비교하는 것은 시간 소모적이다. 다른 한편으로는, NVE(10)에 사용될 수도 있는 저항성 퓨즈 등에 필요한 높은 판독 전류로 인해 전력 소비가 증가할 수도 있다. 일반적으로, 외부 어드레스는 VSC(14-1 내지 14-4)에서 휘발성 메모리를 사용하여 얻어질 수 있는 아주 신속한 절차에 의해 고장 어드레스 정보와 비교되는 것이 바람직하다.
NVE(10)에 저장된 정보는 직렬 방식으로, VSC(14-1 내지 14-2) 각각과 병렬로 접속되는 각각의 시프트 레지스터(12-1 내지 12-4)에 공급될 수 있다. VSC(14-1 내지 14-4)에서, NVE(10)에 저장되어 시프트 레지스터(12-1 내지 12-4)로 공급된 고장 어드레스 정보는 각각의 개별적인 메모리의 인가된 외부 어드레스가 고장 메모리 셀을 어드레스하는지 검사하여 리던던트 메모리 영역이 어드레스되도록 하기 위해 대응하는 외부 어드레스(Aext0내지 Aext3)와 비교될 수 있다. NVE(10)로부터 VSC(14-1 내지 14-4)의 휘발성 메모리로의 고장 어드레스 정보의 공급은 시스템 칩에 전력을 공급한 후에 수행하는 것이 바람직하다. 도 1로부터 알 수 있듯이, VSC2(14-3)는 고장 셀의 8 개의 어드레스가 인가되어 8 비트의 외부 어드레스(Aext2)와 비교될 수 있는 64 개의 입력 단자를 포함하고, 나머지 비트(VSC0, VSC3)는 고장 셀의 단지 4 개의 어드레스만이 인가될 수 있는 32개의 입력 단자를 포함한다.
도 1에 도시된 회로 장치는, 요청된 리던던시로 대처하는데 필요한 어드레스 비트의 수에 도달할 때까지 NVE(10)가 쉽게 확장될 수도 있기 때문에, 유연한 실시를 가능하게 한다. 이는 휘발성 저장 및 비교 유닛(VSC0 내지 VSC3)(14-1 내지 14-4)으로 달성될 수 있다. 따라서, 유연하고 효과적인 회로 장치가 얻어진다.
도 2는 비휘발성 NVE(10)를 설정하기 위한 초기 절차의 개략적인 흐름도이다. 단계 S101에서, 예를 들어 고장 메모리 셀을 판정하기 위해 칩 제조 후에 초기 메모리 테스팅이 수행된다. 단계 S101에서 메모리 테스팅에 의해 얻어진 개별적인 메모리 0 내지 메모리 3의 대응하는 고장 어드레스 정보는 단계 S102에서 판독된다. 그 다음에, 고장 어드레스 정보는 단계 S103에서 NVE(10)의 할당된 메모리 영역 내에 저장된다. 따라서, NVE(10)는 네 개의 내장 메모리 0 내지 메모리 3의 각각의 고장 메모리 셀의 어드레스를 포함한다.
도 3은 바람직한 실시예에 따른 리던던시 시스템의 내장 메모리 0 내지 메모리 3 중 하나를 어드레싱하기 위한 어드레싱 절차의 개략적인 흐름도이다. 시스템 칩에 전력을 공급하는 동안 수행될 수도 있는 최초의 초기화 단계 S201에서, 부호화된 고장 어드레스 정보가 NVE(10)로부터 판독되어, 고장 셀의 각각의 어드레스가 각각의 VSC에 할당된 시프트 레지스터 내에 위치하거나 저장될 때까지, 연속적으로 시프트 레지스터(12-1 내지 12-4)로 공급된다. NVE(10)로부터 시프트 레지스터(12-1 내지 12-4)로 고장 어드레스 정보의 공급은 병렬 방식으로 수행될 수도 있음에 주의하라.
그 다음에, 외부 어드레스가 메모리 0 내지 메모리 3 중 하나에 수신되거나인가되었는지의 여부가 단계 S202에서 검사된다. 만약 수신되지 않았다면, 외부 어드레스가 수신될 때까지 이 절차는 단계 S202를 반복한다. 만약 외부 어드레스가 수신되었다면, 단계 S203에서 고장 어드레스 정보는 각각의 VSC에서 각각의 외부 어드레스와 비교된다. 만약 고장 어드레스 정보의 어드레스 섹션들 중 하나와의 어드레스 매칭이 단계 S204에서 검출되지 않으면, 단계 S205에서 외부 어드레스가 어드레스된 삽입형 메모리의 어드레스 디코더로 공급된다. 반면에, 어드레스 매칭이 단계 S204에서 검출되면, 대응하는 신호의 발행에 의해 어드레스 디코더는 선택되지 않거나 비활성으로 되며, 각각의 리던던트 메모리 셀 또는 각각의 리던던트 메모리 셀은 단계 S206에서 활성화된다. 마지막으로, 메모리 액세스 동작이 상기 어드레싱에 기초하여 시작된다(단계 S207). 그 다음에, 예를 들어 단계 S202로 돌아가서 새로운 어드레싱 동작이 시작될 수 있다.
따라서, 본 발명에 따르면, 메모리 장치의 오버헤드 및 복잡성이 감소될 수 있으며 유연성이 증가될 수 있다. 많은 삽입형 메모리를 갖는 집적 시스템 칩은 모든 삽입형 메모리를 위한 중앙 고장 어드레스 저장 장치를 구비한다. 각각의 메모리는 자체 로컬 어드레스 비교 유닛 및 어드레스를 위한 로컬 휘발성 메모리를 갖는다. 전력 공급시, 리던던시 시스템의 검사 동작을 수행하기 위해, 어드레스는 중앙 고장 어드레스 저장 장치로부터 로컬 휘발성 메모리로 전송된다.
본 발명은 RAM 및 비휘발성 메모리와 같은 모든 유형의 메모리에 적용될 수 있음에 주의하라. 특히, 본 발명은 상기 실시예에 한정되지 않고 중앙 NVE(10)로부터 개개의 VSC로 고장 어드레스 정보를 공급하는 다양한 공급 구조가 이용될 수있다. 본 발명은 첨부한 청구범위의 범주 내에서의 어떠한 변형도 커버한다.

Claims (10)

  1. 적어도 두 개의 분리된 메모리와 적어도 두 개의 대응하는 비교 유닛(14-1 내지 14-4)을 포함하는 메모리 장치 내에서 에러 복구를 수행하기 위한 방법에 있어서,
    a) 상기 적어도 두 개의 분리된 메모리 중 하나의 메모리의 고장 메모리 셀의 어드레스를 나타내는 고장 어드레스 정보를 결정하는 단계와,
    b) 상기 적어도 두 개의 분리된 메모리의 상기 결정된 고장 어드레스 정보를 상기 메모리 장치의 중앙 위치에 저장하는 단계와,
    c) 상기 고장 어드레스 정보를 상기 각각의 분리된 메모리를 어드레스하는데 사용된 어드레스 정보와 비교하기 위해, 상기 중앙에 저장된 고장 어드레스 정보를 상기 각각의 분리된 메모리의 상기 각각의 비교 유닛에 공급하는 단계를 포함하는 에러 복구 방법.
  2. 제 1 항에 있어서,
    상기 고장 어드레스 정보를 판독하는 단계와, 메모리 장치에 전력을 공급한 후에 상기 판독된 정보를 상기 각각의 비교 유닛의 휘발성 메모리에 저장하는 단계를 더 포함하는 에러 복구 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 메모리 장치의 상기 중앙 위치에 있는 사전결정된 메모리 셀을 상기 적어도 두 개의 분리된 메모리 각각에 할당하는 단계를 더 포함하는 에러 복구 방법.
  4. 적어도 두 개의 분리된 메모리를 포함하는 메모리 장치에서 에러 복구를 수행하는 회로 장치에 있어서,
    a) 상기 적어도 두 개의 분리된 메모리 중 어느 하나의 메모리의 고장 메모리 셀의 어드레스를 나타내는 결정된 고장 어드레스 정보를 저장하는 중앙 저장 수단(10)과,
    b) 상기 고장 어드레스 정보를 상기 적어도 두 개의 메모리 중 대응하는 하나의 메모리를 어드레싱하는데 사용된 어드레스 정보와 비교하는 적어도 두 개의 비교 수단(14-1 내지 14-4)과,
    c) 상기 고장 어드레스 정보를 상기 중앙 저장 수단(10)으로부터 상기 적어도 두 개의 비교 수단(14-1 내지 14-4) 중 대응하는 하나로 공급하는 공급 수단(12-1 내지 12-4)을 포함하는 에러 복구 회로 장치.
  5. 제 4 항에 있어서,
    상기 중앙 저장 수단은 비휘발성 메모리(10)인 에러 복구 회로 장치.
  6. 제 5 항에 있어서,
    상기 비휘발성 메모리는 퓨즈 또는 플래시 메모리를 포함하는 에러 복구 회로 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 중앙 저장 수단(10)은 상기 적어도 두 개의 메모리 각각에 대해 사전 결정된 할당된 메모리 셀을 포함하는 에러 복구 회로 장치.
  8. 제 4 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 공급 수단은 상기 적어도 두 개의 메모리에 할당된 시프트 레지스터 수단(12-1 내지 12-4)을 포함하는 에러 복구 회로 장치.
  9. 제 8 항에 있어서,
    상기 시프트 레지스터 수단은 상기 적어도 두 개의 메모리 중 상기 할당된하나의 메모리의 복구 가능한 어드레스의 수에 대응하는 폭을 갖는 적어도 두 개의 각각의 시프트 레지스터(12-1 내지 12-4)를 포함하는 에러 복구 회로 장치.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 메모리 장치는 단일 칩 상에 제공되는 에러 복구 회로 장치.
KR10-2003-7002457A 2001-06-21 2002-06-18 메모리 에러 복구 방법 및 회로 장치 KR20030023763A (ko)

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US5999463A (en) * 1997-07-21 1999-12-07 Samsung Electronics Co., Ltd. Redundancy fuse box and semiconductor device including column redundancy fuse box shared by a plurality of memory blocks
JP2002025292A (ja) * 2000-07-11 2002-01-25 Hitachi Ltd 半導体集積回路
US6577156B2 (en) * 2000-12-05 2003-06-10 International Business Machines Corporation Method and apparatus for initializing an integrated circuit using compressed data from a remote fusebox

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