KR20080028441A - 반도체 메모리를 리페어하기 위한 장치 및 방법 - Google Patents

반도체 메모리를 리페어하기 위한 장치 및 방법 Download PDF

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Abstract

반도체 메모리 디바이스를 리페어하기 위한 장치 및 방법은 제1 메모리 셀 어레이, 제1 여분 셀어레이, 및 제1 메모리 셀 어레이에서의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 리페어 회로를 포함한다. 제1 휘발성 캐시는 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장한다. 리페어 회로는 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 제1 휘발성 캐시에 분배한다. 정합 회로는, 제1 메모리 액세스가 제1 캐시된 어드레스에 대응될 때, 제1 메모리 셀 어레이에서의 적어도 하나의 결함 메모리 셀을 제1 여분 셀어레이로부터의 적어도 하나의 여분의 메모리 셀로 대체한다.
Figure P1020087001686
반도체 메모리 디바이스, 결함 메모리 셀, 리페어 회로, 캐시된 어드레스, 셀 대체

Description

반도체 메모리를 리페어하기 위한 장치 및 방법{APPARATUS AND METHOD FOR REPAIRING A SEMICONDUCTOR MEMORY}
본 발명은 일반적으로 반도체 메모리에 관한 것으로서, 좀더 구체적으로는, 메모리 블록을 테스트하고 결함 메모리 블록(failed memory blocks)을 미할당 예비 메모리 블록(unassigned spare memory blocks)으로써 재매핑(remapping)하는 것에 의해, 반도체 메모리에서의 결함을 동적으로 검출하고 리페어하는 것에 관한 것이다.
반도체 메모리는 일반적으로 행과 열로 정렬된 다수 메모리 셀을 포함한다. 메모리 셀 각각은 디지털 정보를 "1" 또는 "0" 비트의 형태로 저장하도록 구성된다. 메모리 셀에 비트를 기입(즉, 저장)하기 위해서는, 셀의 행("행 어드레스")과 열("열 어드레스")을 식별하는 부분을 갖춘 2진 메모리 어드레스가 반도체 메모리의 어드레싱 회로에 제공되어 셀을 활성화한 다음, 셀에 비트가 공급된다. 마찬가지로, 메모리 셀로부터 비트를 판독(즉, 검색)하기 위해서는, 셀의 메모리 어드레스를 사용해 셀이 다시 활성화된 다음, 셀로부터 비트가 출력된다.
반도체 메모리는 통상적으로, 반도체 메모리가 가공된 후에, 반도체 메모리가 임의의 결함 메모리 셀(즉, 비트가 신뢰할 수 있게 기입될 수 없거나 비트가 신 뢰할 수 있게 판독될 수 없는 셀)을 포함하는지를 판정하기 위해 테스트된다. 일반적으로, 반도체 메모리가 결함 메모리 셀을 포함하는 것으로 밝혀지는 경우, 메모리의 여분 행 또는 열(redundant row or column)에 제공되는 여분의 메모리 셀로써 결함 메모리 셀을 대체하는 것에 의해, 메모리를 리페어하기 위한 시도가 이루어진다.
전통적으로, 결함 메모리 셀을 포함하는 반도체 메모리를 리페어하는데 여분 행이 사용되는 경우, 결함 셀의 행 어드레스는, 칩의 비휘발성 소자(예를 들어, 퓨즈, 안티퓨즈, 또는 플래시 메모리 셀의 그룹)를 프로그래밍하는 것에 의해, 반도체 메모리가 가공되는 칩에 (통상적으로 프리디코딩된(predecoded) 형태로) 영구 저장된다. 그 다음, 반도체 메모리의 정규 동작 동안, 메모리의 어드레싱 회로가, 칩에 저장된 행 어드레스에 대응하는 행 어드레스를 포함하는 메모리 어드레스를 수신하면, 메모리의 여분 회로는, 수신된 메모리 어드레스에 의해 식별되는 메모리 셀 대신에, 여분 행에서의 여분의 메모리 셀이 액세스되게 한다. 결함 셀의 행에서의 모든 메모리 셀은 동일한 행 어드레스를 가지므로, 결함 셀의 행에서의 모든 셀은, 동작하는 셀이든 결함이 있는 셀이든, 여분 행에서의 여분의 메모리 셀로써 대체된다.
마찬가지로, 반도체 메모리를 리페어하는데 여분 열이 사용되는 경우, 결함 셀의 열 어드레스는, 칩의 비휘발성 소자를 프로그래밍하는 것에 의해, 칩에 (통상적으로 프리디코딩된 형태로) 영구 저장된다. 그 다음, 반도체 메모리의 정규 동작 동안, 메모리의 어드레싱 회로가, 칩에 저장된 열 어드레스에 대응하는 열 어드 레스를 포함하는 메모리 어드레스를 수신하면, 메모리의 여분 회로는, 수신된 메모리 어드레스에 의해 식별되는 메모리 셀 대신에, 여분 열에서의 여분의 메모리 셀이 액세스되게 한다. 결함 셀의 열에서의 모든 메모리 셀은 동일한 열 어드레스를 가지므로, 결함 셀의 열에서의 모든 셀은, 동작하는 셀이든 결함이 있는 셀이든, 여분 열에서의 여분의 메모리 셀로써 대체된다.
여분의 행과 열을 사용해 반도체 메모리를 리페어하기 위한 전술한 프로세스는 업계에 널리 공지되어 있고, 미국특허 제4,459,685호; 제4,598,388호; 제4,601,019호; 제5,031,151호; 제5,257,229호; 제5,268,866호; 제5,270,976호; 제5,287,310호; 제5,355,340호; 제5,396,124호; 제5,422,850호; 제5,471,426호; 제5,502,674호; 제5,511,028호; 제5,544,106호; 제5,572,470호; 제5,572,471호; 제5,583,463호 및 제6,199,177호에서 다양한 형태로 설명된다. 미국특허 제6,125,067호 및 제6,005,813호는 여분의 보조 어레이(redundant subarrays)를 사용해 반도체 메모리를 리페어하는 것을 개시한다.
행, 열, 보조 행 및 보조 열과 같은 여분의 메모리 소자를 이용해 반도체 메모리를 리페어하는 것에 의해 발생하는 한가지 문제점은, 그러한 리페어가 통상적으로 가공 및 테스트 프로세스의 소정 시점에서 이루어진다는 것이다. 이것은 통상적으로, 비휘발성 소자(예를 들어, 퓨즈, 안티퓨즈, 또는 플래시 메모리 셀의 그룹)를 프로그래밍하는 것에 의해 여분의 예비 메모리 소자가 결함 메모리 소자를 대체하도록 재매핑하는 것에 의해 수행된다.
이러한 비휘발성 소자를 프로그래밍하기 위해서는, 통상적으로, 정규(예를 들어, 동작) 전압보다 좀더 높은 전압이 요구된다. 따라서, 퓨즈 또는 안티퓨즈를 "끊거나" 또는 플래시 메모리 셀을 프로그래밍하기 위해, 비교적 높은 전압이 선택적으로 인가될 수 있다. 비교적 높은 이 전압으로 인해, 통상적으로 비휘발성 소자는, 그처럼 과도한 전압 및/또는 전류에 의해 영구적으로 손상될 수 있는 민감한 소자로부터 안전한 거리에 배치될 것이 요구된다. 일반적으로, 이러한 비휘발성 소자는 최소의 피처 치수(feature dimensions)를 사용해 형성되지 않으므로, 다음 세대의 메모리 셀(successive generation memory cells)에서 나타나는 것과 같은 치수 감소에는 적합하지 않다. 메모리 셀 액세스 시간이 증가함에 따라, 어드레스들의 진행 시간 및 비교를 위한 데이터 값이 결정적이 된다. 따라서, 여분의 메모리 리페어 블록에 대한 메모리 액세스 시간을 감소시키기 위해, 비휘발적으로 저장된 메모리 리페어 정보가 메모리 어드레싱 회로에 좀더 신속하게 이용가능하게 하는 방법 및 시스템을 제공하는 것이 바람직할 것이다.
반도체 메모리를 리페어하기 위한 장치 및 방법이 제공된다. 본 발명의 일 실시예에서, 메모리 디바이스의 메모리 셀의 시퀀스를 리페어하는 방법은 메모리 디바이스 상에 프로그래밍가능한 소자의 그룹을 비휘발적으로 프로그래밍하여 메모리 셀의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 저장하는 단계를 포함한다. 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스는 제1 캐시된 어드레스(first cached address)로서 휘발성 있게 저장된다. 제1 메모리 액세스가 제1 캐시된 어드레스에 대응될 때, 적어도 하나의 여분의 메모리 셀이 적어도 하나의 결함 메모리 셀을 대체한다.
본 발명의 다른 실시예에서는, 메모리 디바이스 리페어 회로가 제공된다. 리페어 회로는 복수의 안티퓨즈 및, 메모리 디바이스 상의 메모리 셀의 시퀀스를 리페어하는 것에 대응되는 프로그래밍 데이터에 응답하여 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도록 구성된 프로그래밍 로직을 포함한다. 리페어 회로는 메모리 셀의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직을 더 포함하는데, 이 경우, 제1 안티퓨즈 로직은 또한 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 구성된다.
본 발명의 또 다른 실시예에서는, 메모리 디바이스가 제공된다. 메모리 디바이스는 제1 메모리 셀 어레이 및 제1 여분 셀어레이를 포함한다. 리페어 회로는 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된다. 제1 휘발성 캐시는 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장하도록 구성된다. 리페어 회로는 또한, 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 메모리 디바이스의 제1 휘발성 캐시에 분배하도록 구성된다. 메모리 디바이스는 또한, 제1 메모리 액세스가 제1 캐시된 어드레스에 대응될 때, 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 제1 여분 셀어레이로부터의 적어도 하나의 여분의 메모리 셀로 대체하도록 구성된 정합 회로(match circuit)를 더 포함한다.
본 발명의 다른 실시예에서는, 그 위에 메모리 디바이스가 가공되어 있는 반도체 기판이 제공된다. 반도체 기판은 제1 메모리 셀 어레이, 제1 여분 셀어레이 및 제1 메모리 셀 어레이에서의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 리페어 회로를 구비하는 메모리 디바이스를 포함한다. 제1 휘발성 캐시는 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장하고, 리페어 회로는 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 메모리 디바이스의 제1 휘발성 캐시에 분배한다. 정합 회로는, 제1 메모리 액세스가 제1 캐시된 어드레스에 대응될 때, 제1 여분 셀어레이로부터의 적어도 하나의 여분의 메모리 셀로 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 대체한다.
본 발명의 또 다른 추가 실시예에서는, 전자 시스템이 제공된다. 전자 시스템은 입력 디바이스, 출력 디바이스, 메모리 디바이스, 그리고 입력, 출력, 및 메모리 디바이스에 연결된 프로세서 디바이스를 포함하는데, 이 경우, 입력, 출력, 메모리, 및 프로세서 디바이스 중 하나 이상은 메모리 디바이스를 포함한다.
본 발명을 수행하기에 현재 최선의 모드라고 생각되는 것을 예시하는 도면에서,
도 1은 본 발명의 실시예에 따른 메모리 디바이스의 블록도.
도 2는 본 발명의 실시예에 따른 메모리 디바이스의 메모리 블록의 블록도.
도 3은 본 발명의 실시예에 따른 리페어 로직 회로의 블록도.
도 4는 본 발명의 실시예에 따른 안티퓨즈 로직 및 원격 안티퓨즈 캐시의 논리도(logic diagram).
도 5는 본 발명의 실시예에 따라 구성된 안티퓨즈 로직의 회로도.
도 6은 본 발명의 실시예에 따른 원격 안티퓨즈 캐시를 위한 캐시 래치(cache latch)의 회로도.
도 7은 본 발명의 실시예에 따라 구성된 메모리 디바이스를 포함하는 반도체 웨이퍼를 예시하는 도면.
도 8은 본 발명의 실시예에 따른 메모리 디바이스를 포함하는 전자 시스템의 블록도.
본 발명에 대한 다음의 상세한 설명에서는, 본 명세서의 일부를 형성하고 본 발명이 실시될 수 있는 구체적 실시예가, 예시로써 도시되어 있는 첨부 도면에 대한 참조가 이루어진다. 실시예는 본 발명의 양태를, 당업자가 본 발명을 실시하는 것이 가능하도록 충분히 상세하게 설명하도록 의도된다. 본 발명의 범위를 벗어나지 않으면서, 다른 실시예가 이용될 수도 있고 변경이 이루어질 수도 있다. 다음의 상세한 설명이 제한적인 의미로 받아들여져서는 안되고, 본 발명의 범위는 첨부된 특허청구범위에 의해서만 규정된다.
도 1은 본 발명의 실시예에 따른 메모리 디바이스의 블록도이다. 메모리 디바이스(100)의 다양한 양태는 종래의 메모리 디바이스와 유사하고, 그에 따라, 본 발명을 불명료하게 하는 것을 방지하기 위해, 종래의 소자는 도시되어 있지 않다. 메모리 디바이스(100)는, 메모리 어레이(도 2), 및 메모리 어레이의 결함 메모리 셀을 대체하는데 이용되는 여분의 셀 어레이(도 2)를 각각 포함하는 메모리 블록(101)을 포함한다. 결함 메모리 셀의 여분의 메모리 어레이로의 재매핑은, 안티퓨즈(도 3)와 같은 프로그래밍가능한 디바이스를 프로그래밍하는 것에 의해 리페어 회로(103)에서 실현된다.
본 발명의 일 실시예에서, 메모리 디바이스(100)는, 메모리 어레이 내의 결함 메모리 셀을 판정하기 위해 미리 관리된 테스팅 프로세스에서 판정된 프로그래밍 데이터(107)를 수신하도록 구성된 중앙 집중식(centralized) 리페어 회로(103)를 포함한다. 결함 메모리 셀을 판정하기 위한 테스팅 프로세스의 명세는 당업자에 의해 공지되어 있으므로 본 명세서에서는 추가적으로 논의되지 않는다. 리페어 회로(103)는 메모리 디바이스(100) 내의 메모리 어레이 각각에 대해 결함 메모리 셀의 위치를 식별하는 저장되거나 프로그래밍된 정보를 포함한다. 리페어 회로(103) 내의 안티퓨즈는 개개의 메모리 블록을 고유하게 식별하도록 그룹화될 수 있다.
본 발명의 예시적 실시예에서, 메모리 디바이스(100)는 별도 영역 또는 메모리 블록(101)으로 분할되는 저장 용량(storage capacity)을 포함한다. 본 예시는 4개의 별도 메모리 블록(101A-101D)을 나타내지만, 그러한 수량은 단지 예시일 뿐이고 본 발명의 범위를 제한하는 것으로 생각되어서는 안 된다. 메모리 디바이스(100) 내의 메모리 블록(101)을 분할하는 것과 양립하여, 메모리 블록(101A-101D) 각각은, 개개의 안티퓨즈 캐시(131A-131D)로서 예시되어 있는 전형적 안티퓨 즈 캐시(131)를 포함한다.
리페어 회로(103)는 프로그래밍가능한 디바이스이고 메모리 디바이스(100)의 메모리 블록(101A-101D) 각각에 대한 결함 메모리 디바이스의 비휘발적으로 프로그래밍된 식별 정보를 포함하지만, 메모리 블록-특정의 결함 메모리 셀 재매핑 정보는 국지적 휘발성 캐싱(local volatile caching)을 위해 개개의 직렬 데이터 버스(133A-133D)를 통해 개개의 메모리 블록(101A-101D)으로 송신된다.
메모리 디바이스(100)는, 한정이 아닌 일례로써, SDRAM(synchronous dynamic random access memory) 디바이스를 포함한다. 도 1의 메모리 디바이스는, 도 2와 관련하여 상술되는 하나 이상의 메모리 블록(101)을 포함한다. 도 2는 본 발명에 따른 메모리 블록(101)의 일 실시예의 블록도이다. 도 2에 도시된 바와 같이, 메모리 블록(101)은 메모리 어레이(102)를 포함한다. 메모리 어레이(102)는 통상적으로 DRAM(dynamic random access memory) 디바이스를 포함하는데, DRAM 디바이스는 하나 이상의 메모리 뱅크로 더욱 세그먼트화될 수 있다. 각각의 메모리 어레이(102)는 저장 셀 어레이(104)로서 예시된, 복수의 저장 셀의 형태로 행과 열로 배열된, 메모리 셀, 및 본 명세서에 여분의 셀 어레이(106)로서 예시된 하나 이상의 여분 셀을 포함한다. 행 디코더(108) 및 열 디코더(110)는 어드레스 버스(112)(ADDRESS) 상에 제공되는 어드레스에 응답하여 메모리 어레이(102)의 행과 열에 액세스한다. 입/출력 버퍼(114)가, 메모리 어레이(102)와의 양방향 데이터 통신을 위해 데이터 버스(116)(DATA)에 접속된다. 메모리 제어 회로(118)는 제어 회선(120)(CONTROL)을 통해 제공되는 입력 클록 신호(CLK) 및 제어 신호에 응답하 는 것에 의해 메모리 블록(101)과 외부 디바이스 사이의 데이터 통신을 제어한다. 제어 신호는 CS*(Chip Select), RAS*(Row Access Strobe), CAS*(Column Access Strobe), 및 WE*(Write Enable)를 포함하지만, 이에 제한되는 것은 아니다.
메모리 블록(101)은 복수의 디지트 라인(digit lines; DO-DN)을 통해 저장 셀에 접속된 그리고 열 선택 라인(column select lines)(127)을 통해 열 디코더(110)에 접속된 판독/기입 회로(122)를 더 포함한다. 판독/기입 회로(122)는 (도시되어 있지 않은) 판독 및 기입 레지스터를 통해 입/출력 버퍼(114)에도 접속된다. 복수의 쌍을 이루고 있는(paired) 여분의 디지트 라인(DRO-DRX)을 통해 여분 셀에 접속되는 여분의 판독/기입 회로(124)가 제공된다.
또한, 메모리 블록(101)은 어드레스 버스(112)로부터 현재 어드레스를 수신하고, 그 어드레스를 메모리 어레이의 선행 테스트를 통해 결함 메모리 셀을 포함하는 것으로 공지되어 있는 어드레스에 대하여 비교하는 여분의 어드레스 정합 회로(130)를 포함한다. 결함 메모리 셀의 어드레스를 식별하는 정보는 메모리 블록(101) 내의 안티퓨즈 캐시(131)에 국지적으로 저장되거나 캐시된다. 현재 어드레스와 안티퓨즈 캐시(131)에 저장된 값 사이에 정합이 발생할 때, 정합 회로(130)는 현재 어드레스의 저장 셀의 열 내의 불량 비트를 가리키는 정합 신호를 발생시킨다. 본 예시는 열에서의 결함 메모리 셀과 여분의 대체를 확인하지만, 당업자라면 열을 행으로, 그리고 행을 열로 상호교환할 수 있음을 이해할 수 있고 그러한 상호교환성은 본 발명의 범위 내인 것으로 고려된다.
판독 동작시에, 제어 회로(118)는 라인(120) 상의 제어 신호와 어드레스 버 스(112) 상의 현재 어드레스의 조합을 디코딩하여 판독 동작을 개시한다. 열 선택 라인(127) 중 하나는, 저장 셀 어레이(104)의 저장 셀의 열에 액세스하기 위해, 어드레스 버스(112)에 응답하여 소정 열 선택(Col Sel X)을 활성화한다. 저장 셀의 액세스된 데이터 또는 비트는 디지트 라인(DO-DN)을 통해 판독/기입 회로(122)로 전송된다. 동시에, 제어 회로(118)는 여분의 어드레스 정합 회로(130)를 활성화하여 현재의 열 어드레스를, 안티퓨즈 캐시(131)에서 식별되는 바와 같이, 불량 저장 셀을 가진 프로그래밍된 열 어드레스와 비교한다. 현재의 열 어드레스와 안티퓨즈 캐시(131)에 저장되어 있는 프로그래밍된 열 어드레스 사이에 정합이 존재하지 않으면, 저장 셀의 데이터는 데이터 판독 레지스터(도시되지 않음)로 출력되고, 후속하여 입/출력 버퍼(114) 및 데이터 버스(116)로 출력된다.
그러나, 정합 회로(130)에서 식별되는 현재의 열 어드레스 사이의 정합은, 액세스되고 있는 열이 불량 비트를 가진다는 것을 나타낸다. 이 경우, 여분의 어드레스 정합 회로(130)는 여분의 열 선택 신호를 활성화하고, 여분의 셀 어레이(106)로부터의 여분 셀을, 여분의 디지트 라인(DRO-DRX) 중 하나를 통해 여분의 판독/기입 회로(124)에 접속시킨 다음, 저장 셀 어레이(104)로부터의 결함 메모리 셀의 대체를 위해 판독/기입 회로(122)에 접속시킨다. 저장 셀 어레이(104)의 비결함 메모리 셀로부터의 데이터 및 여분의 셀 어레이(106)로부터의 대체 또는 여분 메모리 셀로부터의 데이터는 데이터 판독 레지스터(도시되지 않음)로 출력되고, 후속하여 입/출력 버퍼(114) 및 데이터 버스(116)로 출력된다.
기입 동작시에, 데이터는 반대 경로로 저장 셀 또는 여분 셀에 기입된다. 데이터 버스(116)에서의 데이터 또는 비트는 입/출력 버퍼(114)로 전송된 다음 데이터 기입 레지스터(도시되지 않음)로 전송된다. 데이터 기입 레지스터로부터, 데이터는 판독/기입 회로(122)로 전송된다. 현재의 열 어드레스와 안티퓨즈 캐시(131)에 저장되어 있는 프로그래밍된 어드레스 사이에 정합이 존재하지 않으면, 데이터는 디지트 라인(DO-DN)으로 그리고 저장 셀 어레이(104)로 전송된다.
그러나, 정합 회로(130)에서 식별되는 현재의 열 어드레스 사이의 정합은, 액세스되고 있는 열이 불량 비트를 가진다는 것을 나타낸다. 이 경우, 여분의 어드레스 정합 회로(130)는 여분의 열 선택 신호를 활성화하여, 여분의 셀 어레이(106)로부터의 여분 셀을, 여분의 디지트 라인(DRO-DRX) 중 하나를 통해 여분의 판독/기입 회로(124)에 접속시킨 다음, 저장 셀 어레이(104)로부터의 결함 메모리 셀의 대체를 위해, 판독/기입 회로(122)에 접속시킨다. 비트(또는 비트들)는 후속하여 여분의 셀 또는 여분의 셀 어레이(106) 중 하나에 기입된다.
도 3은, 본 발명의 실시예에 따른, 결함 메모리 셀의 리페어 회로 및 방법을 예시한다. 여분의 메모리 셀 사용을 통해 결함 메모리 어레이를 리페어하는 것에 대한 본 발명의 다양한 실시예가 도시된다. 본 리페어 방법은, 메모리 디바이스의 다양한 메모리 어레이를 테스트하고 결함 메모리 셀을 식별하는 것에 의해, 메모리 디바이스의 메모리 셀의 시퀀스를 리페어한다. 메모리 디바이스는 어드레스 또는 결함 메모리 셀의 어드레스를 식별하는데 사용될 수 있는 다른 지시자를 저장할 수 있는 비휘발적으로 프로그래밍가능한 소자를 포함한다. 일 실시예에서, 프로그래밍가능한 소자는 안티퓨즈로서 구성되는데, 안티퓨즈의 구체적 가공 및 기능은 당 업자에게 공지되어 있다.
본 리페어 방법은, 결함 메모리 셀을 식별하는 다양한 메모리 블록 정보를 수신하고, 보유하며, 이용가능하게 하기 위한 리페어 회로(103)를 이용한다. 본 발명의 일 실시예에서, 리페어 회로(103)는 집합적이고 심지어 중앙에 배치될 수도 있다. 기술적 진보로 인해 메모리 셀 치수 및 필수 지원 회로(예를 들어, 감지 증폭기)의 치수 감소뿐만 아니라 동작 전압 및 전류 감소 또한 가능하게 되었다는 것이 널리 공지되어 있다. 추가적으로, 기술적 진보는 메모리 블록의 다양한 소자에 대한 치수 감소도 가능하게 한다. 그러나, 안티퓨즈와 같은, 프로그래밍가능한 소자의 프로그래밍은, 저장 소자가 프로그래밍된 상태를 보유하게 하도록 저장 소자를 효과적으로 변경하기 위해, 좀더 큰 전압 및/또는 전류의 사용을 필요로 한다는 것도 널리 공지되어 있다. 프로그래밍가능한 소자가 감소된 전압 및/또는 전류를 요구하는 기술적으로 좀더 작은 치수로 진화할 수도 있지만, 높은 전위를 민감한 메모리 블록 컴포넌트에 인접하게 배치하는 것은 바람직하지 못하다.
도 3을 참조하면, 리페어 회로(103)는 본 명세서에서 안티퓨즈로서 설명된 하나 이상의 프로그래밍가능한 소자를 각각 포함하고 있는 하나 이상의 안티퓨즈 로직 블록(109)을 포함한다. 프로그래밍가능한 소자를 프로그래밍하기 위해, 프로그래밍 안티퓨즈 로직(105)은 결함 메모리 셀의 어드레스를 식별하는 프로그래밍 데이터(107)를 수신한다. 프로그래밍 안티퓨즈 로직(105)은 안티퓨즈 로직 블록(109)에 연결되고 결함 메모리 셀 어드레스를 개개의 프로그래밍가능한 소자쪽으로 프로그래밍한다. 프로그래밍 안티퓨즈 로직(105)은 개개의 안티퓨즈 로직 블 록(109) 각각에 연결하는 직렬-로드, 병렬-출력 레지스터(serial-load, parallel-output register)로서 구성될 수도 있다.
본 발명의 결함 메모리 셀 리페어 방법은 안티퓨즈 로직 블록 각각의 안티퓨즈 데이터를, 개개의 메모리 블록 및 데이터가 적용되는 해당 메모리 어레이로 분배 또는 전송 하는 것을 더 포함한다. 따라서, 각각의 안티퓨즈 로직 블록(109)은, 일 실시예에서, clock_1(111A) 및/또는 clock_2(111B)에 따라 동기적으로 전송되는 개개의 안티퓨즈 데이터를 가진 직렬 데이터 버스(133)에 의해, 개개의 안티퓨즈 캐시(131)에 연결된다. 도 3의 예시적 도시에 따르면, 예시적 수량인 4개의 안티퓨즈 로직 블록(109A-109D)이 개개의 직렬 데이터 버스(133A-133D)를 통해 안티퓨즈 캐시(131A-131D)에 연결하는 것으로 예시된다.
메모리 디바이스 상의 이용가능한 면적을 효율적으로 이용하는 것에 상당한 인센티브가 존재한다는 것을 알 수 있을 것이다. 따라서, 본 발명의 일 실시예는, 안티퓨즈 로직 블록의 각각에 저장된 안티퓨즈 데이터가 병렬 저장 포맷에서 직렬 출력 포맷으로 변환되는 직렬 분배 라인으로서 직렬 데이터 버스(133)를 구현한다. 리페어 회로(103)에 비휘발적으로 상주하는 안티퓨즈 데이터의 분배는, 메모리 디바이스의 전원 인가 이후와 같은, 메모리 디바이스의 시동 단계 동안, 개개의 휘발성 안티퓨즈 캐시(131)에 분배될 수도 있다.
도 4는 본 발명의 실시예에 따른 안티퓨즈 로직 블록 및 안티퓨즈 캐시의 블록도를 예시한다. 안티퓨즈 로직 블록(109)의 각각은 프로그램 안티퓨즈 로직(105)(도 3)의 적어도 일부(105')의 프로그램 인터페이스(119-1 내지 119-X)를 통해 비휘발적으로 프로그래밍된다. 당업자라면, 안티퓨즈와 같은 프로그래밍가능한 소자의 프로그래밍이, 메모리 디바이스의 전통적인 데이터 저장 및 검색 기능 동안 이용되는 것보다 훨씬 높은 전압 및/또는 전류를 이용한다는 것을 알 수 있을 것이다.
따라서, 안티퓨즈(113-1 내지 113-X)는 일반적으로, 메모리 디바이스의 전통적인 메모리 소자에 대한 좀더 높은 전압 및/또는 좀더 높은 전류로부터의 해로운 영향을 최소화하고 방지하는 위치에 배열될 수도 있다. 따라서, 본 발명의 안티퓨즈 로직 블록(109)은, 개개의 로직 상태를 비휘발적으로 저장하기 위한 그리고 저장 소자로부터 개개의 로직 상태를 검색하기 위한 회로 및 로직으로써 구성되는 안티퓨즈(113)를 포함한다. 안티퓨즈(113)는 또한, 로직 상태를 검색하고 병렬-직렬 전송 방법에 따라 로직 상태를 전달하도록 구성된다. 구체적으로, clock_1(111)은, 안티퓨즈 로직 블록(109)에 저장된 로직 상태 각각이 안티퓨즈 로직 블록(109)으로부터 직렬 데이터 버스(133)를 가로질러 개개의 안티퓨즈 캐시(131)로 직렬 전달될 때까지, 안티퓨즈(113-1 내지 113-N) 각각을 동기적으로 클로킹한다.
안티퓨즈 캐시(131)는, 일반적으로 메모리 어레이 각각의 정합 회로(130)에 인접하며 액세스 가능한 위치에, 저장된 값의 국지적 캐싱(local caching)을 제공하도록 구성된다. 안티퓨즈 캐시 X(131)가 높은 안티퓨즈 프로그래밍 전압 및/또는 전류를 수용하지 않아도 되기 때문에, 안티퓨즈 캐시(131)는 주위 메모리 블록(101) 컴포넌트의 면적 치수와 유사한 면적 치수로써 가공되는 메모리 저장 소자로서 구현될 수도 있다. 추가적으로, 안티퓨즈 캐시(131)는 주위 메모리 블록 회 로의 피처 사이즈 및 치수의 회로 및 로직 소자를 포함하므로, 안티퓨즈 캐시(131)는 또한 프로세스 피처 사이즈 감소 및 관련된 메모리 셀 어레이와의 집적을 겪을 수 있다.
본 발명의 안티퓨즈 캐시(131)는 캐시 latch_1 내지 캐시 latch_N으로서 배열된 일련의 저장 소자를 포함하도록 구성될 수 있다. 도 4의 특정 예시에는, 임의 수량인 5개의 latch_X가 도시되어 있고, 안티퓨즈(113)의 개개의 수량에 대응된다. 그러한 예시 수량이 제한적인 것으로 생각되어서는 안 된다. 계속해서 도 4를 참조하면, 캐시 래치(115-1) 내지 캐시 래치(115-5)는 비휘발성 안티퓨즈 로직 블록(109)으로부터 직렬 데이터 버스(133)를 통해 수신되는 안티퓨즈 데이터로써 연속으로 로드되도록 구성된다. 일 실시예에서, 안티퓨즈 데이터는 안티퓨즈 데이터를 개개의 래치까지 일정한 순서로 배열하는 clock_2(117)에 의해 직렬 로드된다. 안티퓨즈 데이터가 안티퓨즈 캐시(131)의 개개의 캐시 래치(115)에 캐시되고 나면, 캐시 래치 출력(125-1 내지 125-5)에 대한 어드레스 비교를 위해, 정합 회로(130)에 데이터가 이용될 수 있다.
도 5는 본 발명의 실시예에 따른 안티퓨즈를 예시한다. 기술된 바와 같이, 안티퓨즈(113)는 검출된 결함 메모리 셀에 대응되는 어드레스 부분의 프로그래밍 상태를 비휘발적으로 보유하게 프로그래밍되도록 구성된다. 또한, 안티퓨즈(113)는 저장된 로직 상태를 직렬 버스 상에 로드하고 안티퓨즈(113)를 통해 직렬 버스를 따라 다른 스테이지의 데이터를 직렬 전달하도록 더 구성된다. 구체적으로, 안티퓨즈(113)는 프로그램 안티퓨즈 로직 부분(105')으로부터의 프로그래밍 신 호(119)를 통해 비휘발적으로 프로그래밍되는 안티퓨즈 저장 소자(200)를 포함한다. 한정이 아닌 일례로써, 안티퓨즈 저장 소자(200)는 안티퓨즈 커패시터로서 예시되지만, 당업자에 의해 공지되어 있는 바와 같이, 임의의 수의 프로그래밍가능한 디바이스로서 구성될 수도 있다.
일단 비휘발적으로 프로그래밍되면, 예를 들어, 메모리 디바이스 전원 인가 상태(memory device power-up state)에 대한 로드 신호(202)는 안티퓨즈 저장 소자(200)의 임피던스를, 일 실시예에서, 프리차지 디바이스(precharge device)(204)에 의해 끌어 올려지는, 직렬 신호 라인(121)으로 전환한다. 직렬 신호 라인(121)의 결과적 로직 레벨이 제1 래치(206)로 입력되고 clock_1(111)에 의해 클로킹되어 제1 패스 게이트(210)에 제2 래치(208)로 입력된다. 일단 안티퓨즈 저장 소자(200)의 로직값이 제1 패스 게이트(210)와 제2 패스 게이트(212) 사이에 "포획"되면, 로드 신호(202)는 안티퓨즈 저장 소자(200)의 임피던스를 직렬 신호 라인(121)으로부터 차단시켜, 제1 래치(206)를 통한 선행 안티퓨즈(N-1)(113) 로직 레벨의 clock_1(111)의 다른 위상으로의 직렬 전파를 수용한다. clock_1(111)의 후속 위상 또한, 제2 래치(208)에 보유된 로직 레벨을 진행시켜 후속 안티퓨즈(N+1)(113)로 통과시킨다. clock_1(111)은 안티퓨즈 로직 블록(109)(도 4)을 통해 안티퓨즈 데이터 각각을 순차적으로 배열하는데 필요한 횟수만큼 순환한다.
도 6은 본 발명의 실시예에 따른 캐시 래치를 예시한다. 기술된 바와 같이, 캐시 래치(115)는 검출된 결함 메모리 셀에 대응되는 어드레스 부분의 프로그래밍 상태를 휘발성 있게 보유하도록 구성된다. 또한, 캐시 래치(115)는, 저장된 로직 상태를 직렬 버스로부터 수신하고 캐시 래치(115)를 통해 캐시 래치의 연속적인 직렬 스테이지를 따라 안티퓨즈 데이터를 직렬 전달하도록 구성된다.
구체적으로, 캐시 래치(115)는 직렬 신호 라인(135)으로부터 안티퓨즈 데이터를 수신하기 위한 제1 래치(220)를 포함한다. 직렬 신호 라인(135)의 결과적 로직 레벨이 제1 래치(220)로 입력되고 clock_2(117)에 의해 클로킹되어 제1 패스 게이트(224)에 의해 제2 래치(222)로 입력된다. 일단 안티퓨즈 데이터의 로직 레벨이 제1 패스 게이트(224)와 제2 패스 게이트(226) 사이에 "포획"되면, 로직 레벨은 보유되어 안티퓨즈 캐시 데이터로서 캐시 래치 출력(125)을 통해 출력되거나, 안티퓨즈 데이터의 직렬 시퀀스 전체가 안티퓨즈 캐시(131)(도 4) 내에 완전하게 로드되지 않았다면, 로직 레벨은 clock_2(117)의 후속 위상 상에서 후속 캐시 래치(N+1)(115)로 포워딩된다. clock_2(117)는 안티퓨즈 캐시(131)(도 4)를 통해 안티퓨즈 데이터 각각을 순차적으로 배열하는데 필요한 횟수만큼 순환한다. 일단 안티퓨즈 데이터의 전체 시퀀스가 안티퓨즈 캐시(131)의 캐시 래치(115-1 내지 115-5)에 로드되면, 클로킹은 중단되고 캐시 래치 출력(125-1 내지 125-5)을 통해 안티퓨즈 데이터가 정합 회로(130)에 이용가능하다.
도 7에 도시된 바와 같이, 전술한 메모리 디바이스(100)가 반도체 웨이퍼(250) 상에 가공된다. 메모리 디바이스(100)가 또한 매우 다양한 다른 반도체 기판 상에 가공될 수 있다는 것이 이해되어야 한다. 본 명세서에서 설명된 바와 같이, 메모리 디바이스(100)는 적어도 하나의 메모리 블록(101) 및 리페어 회로(103)를 더 포함한다.
도 8에 도시된 바와 같이, 전자 시스템(260)은 입력 디바이스(262), 출력 디바이스(264), 프로세서 디바이스(266) 및, 본 발명의 하나 이상의 실시예와 관련하여 설명된 바와 같이, 메모리 디바이스(100)를 통합하는 메모리 디바이스(268)를 포함한다. 또한, 메모리 디바이스(100)가 입력, 출력, 및 프로세서 디바이스(262, 264, 및 266) 중의 임의의 하나에 통합될 수 있다는 것에 주의해야 한다.
특정 실시예를 참조하여 본 발명이 설명되었지만, 설명된 이들 실시예로 본 발명이 제한되는 것은 아니다. 오히려, 본 발명은, 그 범위 내에, 설명된 바와 같이 본 발명의 원리에 따라 동작하는 모든 등가의 디바이스 또는 방법을 포함하는 첨부된 특허청구범위에 의해서만 제한된다.

Claims (27)

  1. 복수의 메모리 블록을 포함하는 메모리 디바이스 상에서 메모리 셀들의 시퀀스를 리페어하는 방법으로서,
    상기 복수의 메모리 블록 중 제1 메모리 블록의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 저장하기 위하여, 프로그래밍가능한 소자들의 그룹을 상기 메모리 디바이스 상에서 비휘발적으로 중앙 집중식으로 프로그래밍하는 단계;
    상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스에 대응되는 제1 캐시된 어드레스를 상기 복수의 메모리 블록 중 상기 제1 메모리 블록에 휘발성 있게 저장하는 단계; 및
    제1 메모리 액세스가 상기 제1 캐시된 어드레스에 대응될 때, 상기 적어도 하나의 결함 메모리 셀을 상기 복수의 메모리 블록 중 상기 제1 메모리 블록의 적어도 하나의 여분의 메모리 셀로 대체하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 비휘발적으로 프로그래밍하는 단계는 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 저장하기 위하여 안티퓨즈들(antifuses)을 프로그래밍하는 단계를 포함하는 방법.
  3. 제1항에 있어서,
    상기 제1 캐시된 어드레스를 휘발성 있게 저장하는 단계는 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하는 단계를 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 어드레스를 분배하는 단계는 상기 제1 어드레스를 상기 제1 휘발성 캐시로 연속으로 포워딩하는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 복수의 메모리 블록 중 제2 메모리 블록의 적어도 다른 하나의 결함 메모리 셀을 가리키는 제2 어드레스를 저장하기 위하여, 프로그래밍가능한 소자들의 상기 그룹을 상기 메모리 디바이스 상에서 비휘발적으로 중앙 집중식으로 프로그래밍하는 단계;
    상기 적어도 다른 하나의 결함 메모리 셀을 가리키는 상기 제2 어드레스에 대응되는 제2 캐시된 어드레스를 상기 복수의 메모리 블록 중 상기 제2 메모리 블록에 휘발성 있게 저장하는 단계; 및
    제2 메모리 액세스가 상기 제2 캐시된 어드레스에 대응될 때, 상기 적어도 다른 하나의 결함 메모리 셀을 상기 적어도 다른 하나의 여분의 메모리 셀로 대체 하는 단계
    를 더 포함하는 방법.
  6. 제5항에 있어서,
    상기 제1 캐시된 어드레스를 저장하는 단계 및 상기 제2 캐시된 어드레스를 저장하는 단계는, 상기 제1 및 제2 캐시된 어드레스들을 상기 복수의 메모리 블록 중 상기 제1 메모리 블록 및 제2 메모리 블록의 각각의 부근에 저장하는 단계를 포함하는 방법.
  7. 제1항에 있어서,
    상기 제1 캐시된 어드레스를 휘발성 있게 저장하는 단계는 상기 메모리 디바이스의 시동(startup) 중에 발생하는 방법.
  8. 제5항에 있어서,
    상기 제1 및 제2 어드레스들을 비휘발적으로 중앙 집중식으로 저장하는 단계; 및
    상기 제1 및 제2 캐시된 어드레스들을 공간적으로 휘발성 있게 저장하는 단계
    를 더 포함하는 방법.
  9. 복수의 안티퓨즈;
    메모리 디바이스 상의 메모리 셀들의 시퀀스를 리페어하는 것에 대응되는 프로그램 데이터에 응답하여, 상기 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도록 구성된 프로그래밍 로직; 및
    메모리 셀들의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직 - 상기 제1 안티퓨즈 로직은 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 더 구성되고, 상기 제1 안티퓨즈 로직은 상기 제1 어드레스를 상기 제1 휘발성 캐시에 연속으로 분배하도록 구성된 병렬-직렬 회로를 더 포함함 -
    을 포함하는 메모리 디바이스 리페어 회로.
  10. 복수의 안티퓨즈;
    메모리 디바이스 상의 메모리 셀들의 시퀀스를 리페어하는 것에 대응되는 프로그램 데이터에 응답하여, 상기 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도록 구성된 프로그래밍 로직;
    메모리 셀들의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직 - 상기 제1 안티퓨즈 로직은 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 더 구성됨 -; 및
    메모리 셀들의 제2 어레이의 적어도 다른 하나의 결함 메모리 셀을 가리키는 제2 어드레스를 비휘발적으로 저장하도록 구성된 제2 안티퓨즈 로직 - 상기 제2 안티퓨즈 로직은 상기 적어도 다른 하나의 결함 메모리 셀을 가리키는 상기 제2 어드레스를 상기 메모리 디바이스 상의 제2 휘발성 캐시에 분배하도록 더 구성되고, 상기 제1 및 제2 안티퓨즈 로직들은, 상기 제1 어드레스 및 제2 어드레스들을 상기 메모리 셀들의 제1 및 제2 어레이들의 각각의 부근에 있는 상기 제1 및 제2 휘발성 캐시들에 각각 분배하도록 구성됨 -
    을 포함하는 메모리 디바이스 리페어 회로.
  11. 제9항에 있어서,
    상기 제1 안티퓨즈 로직은 상기 메모리 디바이스의 시동 중에 상기 제1 어드레스를 상기 제1 휘발성 캐시에 분배하도록 더 구성되는 메모리 디바이스 리페어 회로.
  12. 복수의 안티퓨즈;
    메모리 디바이스 상의 메모리 셀들의 시퀀스를 리페어하는 것에 대응되는 프로그램 데이터에 응답하여, 상기 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도록 구성된 프로그래밍 로직;
    메모리 셀들의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직 - 상기 제1 안티퓨 즈 로직은 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 더 구성됨 -; 및
    메모리 셀들의 제2 어레이의 적어도 다른 하나의 결함 메모리 셀을 가리키는 제2 어드레스를 비휘발적으로 저장하도록 구성된 제2 안티퓨즈 로직 - 상기 제2 안티퓨즈 로직은 상기 적어도 다른 하나의 결함 메모리 셀을 가리키는 상기 제2 어드레스를 상기 메모리 디바이스의 제2 휘발성 캐시에 분배하도록 더 구성되고, 상기 제1 및 제2 안티퓨즈 로직들은 중앙 집중식으로 배열되며, 상기 제1 및 제2 어드레스들은 상기 제1 및 제2 휘발성 캐시들에 공간적으로 분배됨 -
    을 포함하는 메모리 디바이스 리페어 회로.
  13. 제1 메모리 셀 어레이 및 제1 여분 셀 어레이를 포함하는 제1 메모리 블록;
    상기 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 중앙 집중식으로 저장하도록 구성된 리페어 회로
    - 상기 제1 메모리 블록은 상기 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장하도록 구성된 제1 휘발성 캐시를 더 포함하고, 상기 리페어 회로는 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 상기 제1 휘발성 캐시에 분배하도록 더 구성됨 -; 및
    제1 메모리 액세스가 상기 제1 캐시된 어드레스에 대응될 때, 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 상기 제1 여분 셀 어레이로 부터의 적어도 하나의 여분의 메모리 셀로 대체하도록 구성된 정합 회로
    를 포함하는 메모리 디바이스.
  14. 제13항에 있어서,
    상기 리페어 회로는,
    복수의 안티퓨즈;
    메모리 디바이스 상의 메모리 셀들의 시퀀스를 리페어하는 것에 대응되는 프로그램 데이터에 응답하여, 상기 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도록 구성된 프로그래밍 로직; 및
    메모리 셀들의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직 - 상기 제1 안티퓨즈 로직은 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 더 구성됨 -
    을 포함하는 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 안티퓨즈 로직은 상기 제1 어드레스를 상기 제1 휘발성 캐시에 연속으로 분배하도록 구성되는 병렬-직렬 회로를 더 포함하는 메모리 디바이스.
  16. 제14항에 있어서,
    메모리 셀들의 제2 어레이를 포함하는 제2 메모리 블록의 적어도 다른 하나의 결함 메모리 셀을 가리키는 제2 어드레스를 비휘발적으로 저장하도록 구성되는 제2 안티퓨즈 로직을 더 포함하며, 상기 제2 안티퓨즈 로직은 상기 적어도 다른 하나의 결함 메모리 셀을 가리키는 상기 제2 어드레스를 상기 메모리 디바이스 상의 상기 제2 메모리 블록의 제2 휘발성 캐시에 분배하도록 더 구성되는 메모리 디바이스.
  17. 제16항에 있어서,
    상기 제1 및 제2 안티퓨즈 로직들은, 상기 제1 및 제2 어드레스들을 메모리 셀들의 상기 제1 및 제2 어레이들의 각각의 부근에 있는 상기 제1 및 제2 휘발성 캐시들에 각각 분배하도록 구성되는 메모리 디바이스.
  18. 제14항에 있어서,
    상기 제1 안티퓨즈 로직은 상기 메모리 디바이스의 시동 중에 상기 제1 어드레스를 상기 제1 휘발성 캐시에 분배하도록 더 구성되는 메모리 디바이스.
  19. 제16항에 있어서,
    상기 제1 및 제2 안티퓨즈 로직들은 중앙 집중식으로 배열되고, 상기 제1 및 제2 어드레스들은 상기 제1 및 제2 휘발성 캐시들에 공간적으로 분배되는 메모리 디바이스.
  20. 반도체 메모리 디바이스가 가공되는 반도체 기판으로서,
    제1 메모리 셀 어레이 및 제1 여분 셀 어레이를 포함하는 제1 메모리 블록;
    상기 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 중앙 집중식으로 저장하도록 구성된 리페어 회로
    - 상기 제1 메모리 블록은 상기 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장하도록 구성된 제1 휘발성 캐시를 더 포함하고, 상기 리페어 회로는 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 상기 제1 휘발성 캐시에 분배하도록 더 구성됨 -; 및
    제1 메모리 액세스가 상기 제1 캐시된 어드레스에 대응될 때, 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 상기 제1 여분 셀 어레이로부터의 적어도 하나의 여분의 메모리 셀로 대체하도록 구성된 정합 회로
    를 포함하는 반도체 기판.
  21. 제20항에 있어서,
    상기 리페어 회로는,
    복수의 안티퓨즈;
    메모리 디바이스 상의 메모리 셀들의 시퀀스를 리페어하는 것에 대응되는 프로그램 데이터에 응답하여, 상기 복수의 안티퓨즈를 비휘발적으로 프로그래밍하도 록 구성된 프로그래밍 로직; 및
    메모리 셀들의 제1 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 저장하도록 구성된 제1 안티퓨즈 로직 - 상기 제1 안티퓨즈 로직은 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 제1 휘발성 캐시에 분배하도록 더 구성됨 -
    을 포함하는 반도체 기판.
  22. 제20항에 있어서,
    상기 제1 안티퓨즈 로직은 상기 제1 어드레스를 상기 제1 휘발성 캐시에 연속으로 분배하도록 구성되는 병렬-직렬 회로를 더 포함하는 반도체 기판.
  23. 제21항에 있어서,
    메모리 셀들의 제2 어레이를 포함하는 제2 메모리 블록의 적어도 다른 하나의 결함 메모리 셀을 가리키는 제2 어드레스를 비휘발적으로 저장하도록 구성되는 제2 안티퓨즈 로직을 더 포함하며, 상기 제2 안티퓨즈 로직은 상기 적어도 다른 하나의 결함 메모리 셀을 가리키는 상기 제2 어드레스를 상기 메모리 디바이스 상의 제2 휘발성 캐시에 분배하도록 더 구성되는 반도체 기판.
  24. 제22항에 있어서,
    상기 제1 및 제2 안티퓨즈 로직들은, 상기 제1 및 제2 어드레스들을 상기 메 모리 셀들의 제1 및 제2 어레이들의 각각의 부근에 있는 상기 제1 및 제2 휘발성 캐시들에 각각 분배하도록 구성되는 반도체 기판.
  25. 제20항에 있어서,
    상기 제1 안티퓨즈 로직은 상기 메모리 디바이스의 시동 중에 상기 제1 어드레스를 상기 제1 휘발성 캐시에 분배하도록 더 구성되는 반도체 기판.
  26. 제22항에 있어서,
    상기 제1 및 제2 안티퓨즈 로직들은 중앙 집중식으로 배열되고, 상기 제1 및 제2 어드레스들은 상기 제1 및 제2 휘발성 캐시들에 공간적으로 분배되는 반도체 기판.
  27. 입력 디바이스, 출력 디바이스, 메모리 디바이스, 및 상기 입력 디바이스, 출력 디바이스, 및 메모리 디바이스에 연결된 프로세서 디바이스를 구비하는 전자 시스템으로서 - 상기 입력 디바이스, 출력 디바이스, 메모리 디바이스, 및 프로세서 디바이스 중 적어도 하나는 메모리 디바이스를 포함함 -,
    제1 메모리 셀 어레이 및 제1 여분 셀 어레이를 포함하는 제1 메모리 블록;
    상기 제1 메모리 셀 어레이의 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스를 비휘발적으로 중앙 집중식으로 저장하도록 구성된 리페어 회로;
    - 상기 제1 메모리 블록은 상기 적어도 하나의 결함 메모리 셀을 가리키는 제1 어드레스에 대응되는 제1 캐시된 어드레스를 저장하도록 구성된 제1 휘발성 캐시를 더 포함하고, 상기 리페어 회로는 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 가리키는 상기 제1 어드레스를 상기 메모리 디바이스 상의 상기 제1 휘발성 캐시에 분배하도록 더 구성됨 -; 및
    제1 메모리 액세스가 상기 제1 캐시된 어드레스에 대응될 때, 상기 제1 메모리 셀 어레이의 상기 적어도 하나의 결함 메모리 셀을 상기 제1 여분 셀 어레이로부터의 적어도 하나의 여분의 메모리 셀로 대체하도록 구성된 정합 회로
    를 포함하는 전자 시스템.
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