KR102252376B1 - 셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치 - Google Patents

셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치 Download PDF

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Abstract

본 발명은 셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치에 대하여 개시된다. 메모리 장치는 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 위크 셀 플래그 또는 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 스트롱 셀 플래그를 리프레쉬 로우 어드레스에 대응하여 저장하는 플래그 저장부를 포함할 수 있다. 메모리 장치는 위크 셀 로우를 리프레쉬 주기 보다 짧은 주기로 리프레쉬하고, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬하고, 메모리 셀 로우들 중 위크 셀 로우 및 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬할 수 있다.

Description

셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치 {Memory device for controlling refresh operation with cell characteristic flag}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 셀 특성 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치 및 그 리프레쉬 방법에 관한 것이다.
DRAM 과 같은 휘발성 메모리 장치는 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. DRAM 메모리 셀이 표준에서 정의된 리프레쉬 주기 보다 짧은 데이터 보유 시간(data retention time)을 가지는 경우, 이러한 위크 셀을 구제하기 위하여 위크 셀의 리프레쉬 주기를 조절하는 리프레쉬 레버리징(Refresh Leveraging)을 수행한다. 리프레쉬 레버리징 동작이 수행되는 위크 셀에 대한 정보는 안티-퓨즈 어레이와 같은 저장 공간에 저장된다. 이러한 저장 공간이 차지하는 면적은 메모리 장치의 칩 사이즈 오버헤드 문제가 된다.
본 발명의 일 목적은 칩 사이즈 오버헤드 및 전력 소모를 줄이기 위하여 셀 특성에 따른 플래그를 이용하여 리프레쉬 동작을 제어하는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 칩 사이즈 오버헤드 및 전력 소모를 줄이기 위하여 셀 특성에 따른 플래그를 이용하는 메모리 장치의 리프레쉬 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치는 복수개의 메모리 셀 로우들을 포함하는 메모리 셀 어레이와 리프레쉬 어드레스 발생부를 포함한다. 리프레쉬 어드레스 발생부는 메모리 셀 로우들 각각에 대응되는 플래그를 저장하고, 카운트 동작을 수행하여 메모리 셀 로우에 상응하는 리프레쉬 로우 어드레스를 생성하고, 플래그에 따라 리프레쉬 로우 어드레스에 상응하는 메모리 셀 로우의 리프레쉬 주기를 변경하도록 구성된다.
본 발명의 실시예들에 따라, 리프레쉬 어드레스 발생부는 플래그의 적어도 하나의 비트에 따라 해당 메모리 셀 로우를 노멀 셀 로우 또는 위크 셀 로우로 구분할 수 있다. 노멀 셀 로우는 리프레쉬 주기로 리프레쉬되고, 위크 셀 로우는 리프레쉬 주기 보다 짧게 리프레쉬될 수 있다.
본 발명의 실시예들에 따라, 리프레쉬 어드레스 발생부는 플래그의 적어도 하나의 비트에 따라 해당 메모리 셀 로우를 노멀 셀 로우 또는 스트롱 셀 로우로 구분할 수 있다. 노멀 셀 로우는 리프레쉬 주기로 리프레쉬되고, 스트롱 셀 로우는 리프레쉬 주기 보다 길게 리프레쉬될 수 있다.
본 발명의 실시예들에 따라, 리프레쉬 어드레스 발생부는 플래그의 적어도 2개의 비트들에 따라 해당 메모리 셀 로우를 노멀 셀 로우, 위크 셀 로우 또는 스트롱 셀 로우로 구분할 수 있다. 노멀 셀 로우는 리프레쉬 주기로 리프레쉬되고, 위크 셀 로우는 리프레쉬 주기 보다 짧게 리프레쉬되고, 스트롱 셀 로우는 리프레쉬 주기 보다 길게 리프레쉬될 수 있다.
본 발명의 실시예들에 따라, 리프레쉬 어드레스 발생부는 카운트 동작을 수행하여 메모리 셀 로우에 상응하는 노멀 셀 로우 어드레스를 생성하는 카운터, 메모리 셀 로우들 각각에 대응하는 플래그를 각각 저장하는 저장셀들을 포함하는 저장부, 리프레쉬 로우 어드레스에 기초하여 저장셀들을 어드레싱하는 디코더, 저장부에서 출력되는 플래그에 대응되는 노멀 로우 어드레스를 위크 셀 로우 어드레스 또는 스트롱 셀 로우 어드레스로 저장하는 래치부, 그리고 변경되는 리프레쉬 주기에 따라 위크 셀 로우 어드레스, 스트롱 셀 로우 어드레스 또는 위크 셀 로우 어드레스와 스트롱 셀 로우 어드레스를 제외한 노멀 셀 로우 어드레스를 리프레쉬 로우 어드레스로서 출력하는 선택부를 포함할 수 있다.
본 발명의 실시예들에 따라, 저장셀들 각각은 플래그를 하나의 비트 정보로 저장할 수 있다.
본 발명의 실시예들에 따라, 저장셀들 각각은 플래그 신호를 2 비트 정보로 저장할 수 있다.
본 발명의 실시예들에 따라, 저장셀들 각각은 메모리 장치의 패키징 전에 또는 패키징 후에 플래그를 저장할 수 있다.
본 발명의 실시예들에 따라, 저장셀들은 전기적 프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 원-타임 프로그래머블 메모리, 플래쉬 메모리와 같은 불휘발성 메모리 중 어느 하나로 구현될 수 있다.
본 발명의 실시예들에 따라, 리프레쉬 어드레스 발생부는 저장부에서 출력되는 플래그를 감지 증폭하는 센스 앰프를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 방법은, 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계, 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 플래그를 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계, 위크 셀 로우를 리프레쉬 주기 보다 짧은 주기로 리프레쉬하는 단계, 그리고 복수의 메모리 셀 로우들 중 위크 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬하는 단계를 포함한다.
본 발명의 실시예들에 따라, 카운트 동작을 수행하는 단계는 리프레쉬 로우 어드레스를 초기화하는 단계, 리프레쉬 로우 어드레스를 점진적으로 증가시키는 단계, 리프레쉬 로우 어드레스에 대응하는 플래그를 모니터링하는 단계, 그리고 증가된 리프레쉬 로우 어드레스가 최대 로우 어드레스보다 큰 경우 리프레쉬 로우 어드레스를 초기화하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따라, 플래그를 저장하는 단계는 플래그를 하나의 비트로서 리프레쉬 로우 어드레스 각각에 대응하는 저장셀에 저장할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 방법은, 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계, 리프레쉬 주기보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 플래그를 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬하는 단계, 그리고 복수의 메모리 셀 로우들 중 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 메모리 장치의 리프레쉬 방법은, 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계, 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 제1 플래그 또는 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 제2 플래그를 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계, 위크 셀 로우를 리프레쉬 주기 보다 짧은 제1 주기로 리프레쉬하는 단계, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 제2 주기로 리프레쉬하는 단계, 그리고 복수의 메모리 셀 로우들 중 위크 셀 로우 및 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬하는 단계를 포함한다.
본 발명의 실시예들에 따른 메모리 장치 및 그 리프레쉬 방법은, 위크 셀 어드레스 비트들을 저장하는 저장 공간을 구비할 필요 없이 위크 셀 플래그를 이용하여 위크 셀 로우를 리프레쉬함으로써, 칩 사이즈 오버헤드를 줄일 수 있다.
또한, 본 발명의 실시예들에 따른 메모리 장치 및 그 리프레쉬 방법은, 스트롱 셀 플래그를 이용하여 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬함으로써, 전력 소모 및 칩사이즈 오버헤드를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 위크 셀 플래그를 이용하여 리프레쉬 동작을 수행하는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 리프레쉬 어드레스 발생부의 동작을 설명하기 위한 도면이다.
도 3은 도 2의 플래그 저장부를 설명하기 위한 도면이다.
도 4는 도 1의 리프레쉬 어드레스 발생부를 설명하는 블락 다이어그램이다.
도 5는 도 4의 리프레쉬 카운터를 설명하는 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 7은 도 6의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 일 예의 타이밍도이다.
도 8은 도 6의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 다른 예의 타이밍도이다.
도 9는 본 발명의 다른 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 10은 도 9의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 타이밍도이다.
도 11는 본 발명의 또 다른 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 12는 도 11의 메모리 장치의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 타이밍도이다.
도 13 및 도 14는 본 발명의 실시예들에 따른 리프레쉬 어드레스 발생부의 동작을 설명하기 위한 도면들이다.
도 15는 본 발명의 다른 실시예에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 설명하는 도면이다.
도 16은 본 발명의 실시예들에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치, 예컨대 DRAM (Dynamic Random Access Memory)은 유한 데이터 리텐션(finite data retention) 특성을 갖는 메모리 장치이다. DRAM의 공정 스케일링이 지속됨에 따라 셀 커패시터의 커패시턴스 값이 작아지고 있다. 이에 따라, 비트 에러율 (BER: Bit Error Rate)이 증가함으로써, 메모리 셀에 저장된 데이터의 신뢰성이 저하될 수 있다. 이를 방지하기 위하여, DRAM은 메모리 셀에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다.
메모리 셀들 중 DRAM 표준에 규정된 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 메모리 셀들의 수가 증가하고 있다. 이러한 위크 셀들을 구제하기 위하여 리프레쉬 레버리징 동작이 수행될 수 있다. 리프레쉬 레버리징 동작은, 메모리 셀 로우들을 리프레쉬 주기로 리프레쉬하는 노멀 리프레쉬 동작 중간에, 위크 셀 로우들을 리프레쉬하도록 설정될 수 있다. 리프레쉬 주기 동안, 노멀 리프레쉬 동작은 메모리 셀 로우들 각각을 순차적으로 한번씩 리프레쉬하는 동작이고, 리프레쉬 레버리징 동작은 위크 셀 로우들을 적어도 한번 이상 리프레쉬하는 동작이다.
위크 셀 로우들에 대한 어드레스 정보는 안티-퓨즈 어레이와 같은 비휘발성 메모리로 구현되는 어드레스 저장부에 저장될 수 있다. 어드레스 저장부는 위크 셀 로우 어드레스 비트 각각이 하나의 안티-퓨즈에 대응되고, 대응되는 안티-퓨즈를 오픈 또는 단락하는 방식으로 위크 셀 로우 어드레스 비트를 저장하도록 구현될 수 있다. 이러한 어드레스 저장부는 위크 셀 로우 어드레스 비트들 모두를 저장하기 위하여 많은 안티-퓨즈 어레이를 필요로 할 수 있다. 게다가, 위크 셀 로우들의 개수가 많을 경우 더욱 많은 안티-퓨즈 어레이를 필요로 하기 때문에, 어드레스 저장부가 차지하는 면적은 DRAM 칩 사이즈에 상당한 부담으로 작용할 수 있다. 본 발명의 실시예들에서는 위크 셀 로우 어드레스를 저장하는 저장 공간에 따른 칩 사이즈 부담을 줄이면서 리프레쉬 동작을 제어하는 메모리 장치를 제안한다.
도 1은 본 발명의 일 실시예에 따른 위크 셀 플래그를 이용하여 리프레쉬 동작을 수행하는 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(120), 어드레스 레지스터(130), 로우 어드레스 멀티플렉서(140), 로우 디코더(150) 그리고 리프레쉬 어드레스 발생부(200)를 포함한다.
메모리 셀 어레이(110)는 행들 및 열들로 배열되는 복수개의 메모리 셀들(MCs)을 포함할 수 있다. 행 방향의 워드라인(WL)과 열 방향의 비트라인(BL)은 복수개로서 서로 직교로 배치되어 매트릭스 구조를 이루고 있다. 메모리 셀들(MCs)은 매트릭스의 각 교차점에 하나씩 인터섹트된 배열 구조를 이룬다. 메모리 셀(MC)은, 하나의 억세스 트랜지스터(101)와 하나의 스토리지 커패시터(103)로 구성될 수 있다. 억세스 트랜지스터(101)의 게이트는 워드라인(WL)에 연결되고, 억세스 트랜지스터(101)의 드레인은 비트라인(BL)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수개의 메모리 셀 로우들(NRAs)을 포함할 수 있다. 메모리 셀 로우(NRA)는 하나의 워드라인(WL)에 연결된 메모리 셀들(MCs)의 로우를 말한다. 설명의 편의를 위하여, 메모리 셀 어레이(110)는, 예를 들어 NRA0-NRA255 메모리 셀 로우들에 상응하는 256개 워드라인들(WLs)로 구성되는 것으로 설명된다. 메모리 셀 어레이(110)에서 최소 메모리 셀 로우를 "NRA0"이라 칭하고, 리프레쉬 카운터에 의해 "1" 증가된 메모리 셀 로우를 "NRA1" 이라 칭하고, 최대 메모리 셀 로우를 "NRA255"라고 칭하자. 리프레쉬 동작은 NRA0, NRA1, NRA2, … , NRA253, NRA254 메모리 셀 로우를 순차적으로 리프레쉬하고, 마지막으로 최대 메모리 셀 로우 NRA255를 리프레쉬 하도록 수행되고, NRA0 ~ NRA255 메모리 셀 로우들은 소정의 리프레쉬 주기로 리프레쉬되는 것으로 설정될 수 있다.
커맨드 디코더(120)는 메모리 콘트롤러로부터 커맨드(CMD)를 수신하고 디코딩할 수 있다. 커맨드 디코더(120)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드 디코더(120)는 리프레쉬 커맨드(REF_CMD)에 응답하여 리프레쉬 어드레스 발생부(200)가 리프레쉬를 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성하도록 하는 리프레쉬 요청 신호(REF_REQ)를 생성할 수 있다. 리프레쉬 요청 신호(REF_REQ)는 리프레쉬 커맨드(REF_CMD)에 응답하여 리프레쉬 시간 간격(tRFC)을 갖는 소정의 펄스들로 생성되고, 그 펄스 구간 동안 리프레쉬 어드레스 발생부(200)의 카운트 동작이 수행될 수 있다.
어드레스 레지스터(130)는 메모리 콘트롤러로부터 로우 어드레스 및 칼럼 어드레스를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(130)는 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(140)로 제공하고, 수신된 칼럼 어드레스를 칼럼 디코더로 제공할 수 있다. 칼럼 디코더는 칼럼 어드레스에 상응하는 센스 앰프를 활성화시킬 수 있다. 메모리 셀 어레이(110)에서 독출되는 데이터는 센스 앰프에 의해 감지 증폭되고, 데이터 입출력 버퍼를 통하여 메모리 콘트롤러로 제공될 수 있다.
로우 어드레스 멀티플렉서(140)는 어드레스 레지스터(130)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(200)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(140)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 리프레쉬 로우 어드레스(REF_ADDR)를 선택하여 출력할 수 있다. 로우 어드레스 멀티플렉서(140)에서 출력되는 로우 어드레스는 로우 디코더(150)로 제공될 수 있다.
로우 디코더(150)는 로우 어드레스 멀티플렉서(140)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 메모리 셀 로우(NRA0-NRA255)를 활성화시킬 수 있다. 본 실시예에서, 로우 디코더(150)는 리프레쉬 동작을 수행하기 위하여 리프레쉬 로우 어드레스(REF_ADDR)를 디코딩하여 메모리 셀 로우(NRA0-NRA255) 각각을 리프레쉬하도록 할 수 있다. 실시예에 따라, 로우 디코더(150)는 독출 또는 기입 동작을 수행하기 위하여 로우 어드레스(ROW_ADDR)를 디코딩하여 메모리 셀 로우(NRA0-NRA255)를 선택적으로 활성화시켜 독출 또는 기입 동작을 하도록 할 수 있다.
메모리 셀 어레이(110)에서, NRA0 ~ NRA255 메모리 셀 로우들 중 적어도 하나의 위크 셀을 포함하는 위크 셀 로우를 NRA1, NRA254 메모리 셀 로우라고 가정하자. NRA1 메모리 셀 로우는 제1 위크 셀 로우(WRA0)라고 칭하고, NRA254 메모리 셀 로우는 제2 위크 셀 로우(WRA1)라고 칭하자. 그리고, NRA0 ~ NRA255 메모리 셀 로우들은 위크 셀 로우(WRA)에 대항하여 노멀 셀 로우들로 칭하도록 하자. 본 실시예에서는 메모리 셀 어레이(110)에 2개의 위크 셀 로우들(WRA0, WRA1)을 포함하는 것으로 설명하고 있지만, 실시예에 따라 다양한 수의 위크 셀 로우들을 포함할 수 있다.
메모리 장치(100)는 메모리 셀(MC)에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 리프레쉬 어드레스 발생부(200)는 노멀 셀 로우들(NRA0-NRA255)에 연결되는 메모리 셀들(MCs)은 리프레쉬 주기(tRP)로 리프레쉬되고, 위크 셀 로우들(WRA0, WRA1)에 연결되는 메모리 셀들(MCs)은 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬되도록 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
리프레쉬 어드레스 발생부(200)는 메모리 셀 로우(NRA0-NRA255) 각각에 대하여 해당 메모리 셀 로우가 위크 셀 로우인지를 나타내는 위크 셀 플래그를 저장하는 플래그 저장부(320)를 포함할 수 있다. 플래그 저장부(320)는 메모리 셀 로우(NRA0-NRA255) 각각에 대응하여 위크 셀 플래그를 저장하는 저장셀들(storage cells)을 포함할 수 있다. 플래그 저장부(320)의 저장셀들은 메모리 셀 로우(NRA0-NRA255)의 개수만큼 구비되므로, 본 실시예에서 플래그 저장부(320)는 256개의 저장셀들을 포함할 수 있다.
플래그 저장부(320)의 저장셀 각각은 하나의 비트로 구성되는 위크 셀 플래그를 저장할 수 있다. 메모리 셀 로우들(NRA0-NRA255) 중 NRA0, NRA255 메모리 셀 로우들은 위크 셀 로우들(WRA0, WRA1)이므로, NRA0, NRA255 메모리 셀 로우 각각에 대응하는 저장셀은 1 비트의 위크 셀 플래그를 저장할 수 있다. 위크 셀 플래그와 매칭되는 NRA0, NRA255 메모리 셀 로우들, 즉 위크 셀 로우들(WRA0, WRA1)은 리프레쉬 주기 보다 짧은 주기로 리프레쉬되도록 제어될 수 있다.
실시예에 따라, 플래그 저장부(320)의 저장셀들은 메모리 셀 로우 각각에 대응하여 스트롱 셀 플래그를 저장하는 하나의 비트로 구성되는 저장셀들을 포함할 수 있다. 메모리 셀 로우들 중 스트롱 셀 플래그와 매칭되는 메모리 셀 로우들은 스트롱 셀 로우들로서, 리프레쉬 주기보다 긴 주기로 리프레쉬되도록 제어될 수 있다.
실시예에 따라, 플래그 저장부(320)의 저장셀들은 메모리 셀 로우 각각에 대응하여 위크 셀 플래그 또는 스트롱 셀 플래그를 저장하는 2개의 비트들로 구성되는 저장셀들을 포함할 수 있다. 메모리 셀 로우들 중 위크 셀 플래그에 대응되는 위크 셀 로우들은 리프레쉬 주기보다 짧은 주기로 리프레쉬되고, 스트롱 셀 플래그에 대응되는 스트롱 셀 로우들은 리프레쉬 주기보다 긴 주기로 리프레쉬되도록 제어될 수 있다.
리프레쉬 어드레스 발생부(200)는 리프레쉬 요청 신호(REF_REQ)에 따라 카운트 동작을 수행하여 메모리 셀 로우(NRA0-NRA255)에 상응하는 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(200)는 카운트 동작 마다 출력되는 리프레쉬 로우 어드레스(REF_ADDR)와 이에 대응하는 플래그 저장부(320)에 저장된 위크 셀 플래그를 모니터링할 수 있다.
모니터링 결과, 해당 리프레쉬 로우 어드레스(REF_ADDR)가 위크 셀 플래그와 매칭될 때, 리프레쉬 어드레스 발생부(200)는 해당 리프레쉬 로우 어드레스(REF_ADDR)를 위크 셀 로우 어드레스로 저장할 수 있다. 리프레쉬 어드레스 발생부(200)에서, 카운트 동작 마다 출력되는 리프레쉬 로우 어드레스(REF_ADDR)는 위크 셀 로우 어드레스에 대항하여 노멀 셀 로우 어드레스라고 칭할 수 있다.
리프레쉬 어드레스 발생부(200)는 노멀 셀 로우 어드레스에 의해 어드레싱되는 노멀 셀 로우들(NRA0-NRA255)에 연결되는 메모리 셀들(MCs)을 리프레쉬 주기(tRP)로 리프레쉬할 수 있다. 리프레쉬 어드레스 발생부(200)는 위크 셀 로우 어드레스에 의해 어드레싱되는 위크 셀 로우들(WRA0, WRA1)에 연결되는 메모리 셀들(MCs)을 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬할 수 있다.
도 2는 도 1의 리프레쉬 어드레스 발생부의 동작을 설명하기 위한 도면이다.
도 1과 연계하여 도 2를 참조하면, 리프레쉬 어드레스 발생부(200)는 리프레쉬 카운터(310)와 플래그 저장부(320)를 포함할 수 있다. 리프레쉬 카운터(310)는 리프레쉬 요청 신호(REF-REQ)에 응답하여 카운트 동작을 수행하고 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 플래그 저장부(320)는 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 위크 셀 플래그를 저장할 수 있다.
리프레쉬 카운터(310)는 카운트 출력 값을 초기화하여 리프레쉬 로우 어드레스(REF_ADDR)를 초기화할 수 있다. 리프레쉬 카운터(310)는 카운트 동작을 수행하여 점진적으로 증가하는 리프레쉬 로우 어드레스(REF_ADDR)를 출력하고, 출력되는 리프레쉬 로우 어드레스(REF_ADDR)는 메모리 셀 어레이(110)의 NRA0-NRA255 메모리 셀 로우에 상응할 수 있다. 리프레쉬 카운터(310)는 출력된 리프레쉬 로우 어드레스(REF_ADDR)가 최대 메모리 셀 로우(NRA255)의 어드레스보다 큰 경우 리프레쉬 로우 어드레스(REF_ADDR)를 초기화할 수 있다.
리프레쉬 카운터(310)의 리프레쉬 로우 어드레스(REF_ADDR)는 플래그 저장부(320)의 저장셀(322)에 대응될 수 있다. 메모리 장치(100)의 제조 공정의 일부로서의 테스트 과정 동안 위크 셀 로우가 검색되면, 위크 셀 로우로 판정된 메모리 셀 로우의 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 플래그 저장부(320)의 저장셀(322)에 위크 셀 플래그를 저장할 수 있다. 본 실시예에서는 메모리 셀 어레이(110)의 NRA1, NRA255 메모리 셀 로우들 대응하는 저장셀들(322, 새도우 표시)에 위크 셀 플래그가 저장될 수 있다.
실시예에 따라, 플래그 저장부(320)의 저장셀(322)은 제조 공정의 일부로서의 테스트 과정 동안 스트롱 셀 로우가 검색되면, 스트롱 셀 로우로 판정된 메모리 셀 로우의 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 플래그 저장부(320)의 저장셀(322)에 스트롱 셀 플래그를 저장할 수 있다.
플래그 저장부(320)는 예시적으로, 16행들과 16열들로 배열되는 저장셀들(322)을 포함할 수 있다. 플래그 저장부(320)는 전기적 프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 원-타임 프로그래머블 메모리, 플래쉬 메모리 등과 같은 다양한 종류의 불휘발성 메모리들로 구현될 수 있다. 플래그 저장부(320)가 안티-퓨즈 메모리로 구현되는 경우, 도 3에 도시된 바와 같이, 플래그 저장부(320)의 제1 행의 저장셀들(322)은 안티-퓨즈 어레이로 구성될 수 있다.
도 3에서, 저장셀(322)을 구성하는 안티-퓨즈(302)는 퓨즈 소자와 반대되는 전기적 특성을 갖는 것으로서, 프로그램 되지 않은 상태에서는 높은 저항 값을 갖는 반면 프로그램 된 상태에서는 낮은 저항 값을 갖는 저항성 퓨즈 소자이다. 안티-퓨즈(302)는 일반적으로 도전체 사이에 유전체가 삽입되어 있는 형태로 구성되며, 안티-퓨즈(302) 양단의 도전체를 통해 고전압을 인가하여 양 도전체 사이의 유전체를 파괴함으로써 안티-퓨즈(302)를 프로그램한다. 프로그램의 결과, 안티-퓨즈(302)의 양 단의 도전체가 단락되어 낮은 저항 값을 가질 수 있다.
안티-퓨즈(302)는 소스(4)와 드레인(5)이 연결된 디플리션 타입의 MOS 트랜지스터로 구성될 수 있다. 초기 상태에서, 게이트 전극(3)에 연결된 제1 노드(6)와 소스(4)와 드레인(5)에 공통으로 연결된 제2 노드(7) 사이의 저항은, 이들 사이가 게이트 산화막에 의해 분리되어 있기 때문에, 매우 크다. 이에 따라, 제1 노드(6)와 제2 노드(7) 사이는 비도통 상태이다. 예컨대, 이 상태를 프로그램 되지 않은 상태인 로직 `로우`로 설정할 수 있다.
안티 퓨즈(302)는, 제1 노드(6)와 제2 노드(7) 사이에 브레이크다운 전압을 인가함으로써 게이트 산화막을 파괴시켜, 비도통 상태에서 도통 상태로 불개변성으로(irreversibly) 바뀌어질 수 있다. 게이트 산화막이 파괴되면, 제1 노드(6)와 제2 노드(7) 사이의 저항은 낮아진다. 이 상태를 프로그램 된 상태인 로직 `하이`라고 설정할 수 있다. 안티 퓨즈(302)의 로직 `하이`는 위크 셀 플래그로 설정될 수 있다. 메모리 셀 어레이(110)에서 제1 위크 셀 로우(WRA0)인 NRA1 메모리 셀 로우에 대응하는 저장셀의 안티-퓨즈는 프로그램되어 위크 셀 플래그를 저장할 수 있다.
도 2에서, 플래그 저장부(320)는 위크 셀 로우들(WRA0, WRA1)인 NRA0, NRA255 메모리 셀 로우들에 대응하는 저장셀의 안티-퓨즈들을 프로그램하여 위크 셀 플래그를 저장할 수 있다. 위크 셀 플래그는 메모리 장치의 패키징 전에 어드레스 플래그 저장부(320)에 저장될 수 있다. 또한, 위크 셀 플래그는 메모리 장치의 패키킹 후에 플래그 저장부(320)에 저장될 수 있다.
실시예에 따라, 플래그 저장부(320)는 스트롱 셀 로우들인 메모리 셀 로우들에 대응하는 저장셀의 안티-퓨즈들을 프로그램하여 스트롱 셀 플래그를 저장할 수 있다.
도 4는 도 1의 리프레쉬 어드레스 발생부를 설명하는 블락 다이어그램이다.
도 1과 연계하여 도 4를 참조하면, 리프레쉬 어드레스 발생부(200)는 리프레쉬 카운터(310), 플래그 저장부(320), 로우 디코더(330), 칼럼 디코더(340), 센스 앰프(350), 래치부(360) 그리고 선택부(370)를 포함할 수 있다.
리프레쉬 카운터(310)는 도 2에서 설명한 바대로, 리프레쉬 요청 신호(REF_REQ)에 응답하여 카운트 동작을 수행하고, 카운트 출력 값을 노멀 셀 로우 어드레스(NRA_ADDR)로 출력할 수 있다. 노멀 셀 로우 어드레스(NRA_ADDR)는 메모리 셀 로우들(NRA0-NRA255)을 어드레싱할 수 있다. 플래그 저장부(320)는 노멀 셀 로우 어드레스(NRA_ADDR)에 대응하여 위크 셀 플래그를 저장하는 저장셀들(322)을 포함할 수 있다. 위크 셀 로우들(WRA0, WRA1)인 NRA0, NRA255 메모리 셀 로우들을 어드레싱하는 노멀 셀 로우 어드레스(NRA_ADDR)에 대응하는 저장셀(322)은 위크 셀 플래그를 저장할 수 있다.
플래그 저장부(320)의 저장셀들(322)은 로우 디코더(330)와 칼럼 디코더(340)에 의해 어드레싱될 수 있다. 로우 디코더(330)는 노멀 셀 로우 어드레스(NRA_ADDR)의 제1 그룹의 비트들을 저장셀들(322)의 로우 어드레스로서 수신하고, 이들을 디코딩하여 저장셀 로우를 어드레싱할 수 있다. 칼럼 디코더(340)는 노멀 셀 로우 어드레스(NRA_ADDR)의 제2 그룹의 비트들을 저장셀들(322)의 칼럼 어드레스로서 수신하고, 이들을 디코딩하여 저장셀 칼럼들을 어드레싱할 수 있다.
센스 앰프(350)는 노멀 셀 로우 어드레스(NRA_ADDR)의 제3 그룹의 비트들을 수신하고, 이들에 응답하여 칼럼 셀 디코더(340)에 의해 활성화된 저장셀 칼럼들 중 어느 하나를 선택할 수 있다. 노멀 셀 로우 어드레스(NRA_ADDR)의 비트들 중 제1, 제2 및 제3 그룹의 비트들은 서로 다른 비트들로 구성될 수 있다. 센스 앰프(350)는 로우 디코더(330)에 의해 활성화된 저장셀 로우와 선택된 저장셀 칼럼에 해당하는 저장셀에 저장된 플래그를 감지 증폭할 수 있다. 센스 앰프(350)는 감지 증폭된 저장셀의 플래그가 로직 `하이`의 위크 셀 플래그일 때, 래치부(360)를 활성화시키는 플래그 히트 신호(HIT)를 발생할 수 있다.
래치부(360)는 플래그 히트 신호(HIT)에 응답하여 위크 셀 플래그에 대응되는 노멀 셀 로우 어드레스(NRA_ADDR)를 위크 셀 로우 어드레스(WRA_ADDR)로서 저장할 수 있다.
선택부(370)는 리프레쉬 카운터(310)로부터 노멀 셀 로우 어드레스(NRA_ADDR)를 수신하고, 래치부(360)로부터 위크 셀 로우 어드레스(WRA_ADDR)를 수신할 수 있다. 선택부(370)는 리프레쉬 카운터(310)의 카운트 출력 값을 참고하여 노멀 셀 로우 어드레스(NRA_ADDR)와 위크 셀 로우 어드레스(WRA_ADDR) 중 어느 하나를 선택하여 리프레쉬 로우 어드레스(REF_REF)로서 출력할 수 있다.
선택부(370)는 리프레쉬 카운터(310)의 카운트 출력 값이 전체 노멀 셀 로우 어드레스들(NRA_ADDRs)의 1/2을 카운트한 때 위크 셀 로우 어드레스(WRA_ADDR)를 선택하여 리프레쉬 로우 어드레스(REF_REF)로서 출력할 수 있다. 실시예에 따라, 선택부(370)는 리프레쉬 카운터(310)의 카운트 출력 값이 전체 노멀 셀 로우 어드레스들(NRA_ADDRs)의 1/4을 카운트한 때 위크 셀 로우 어드레스(WRA_ADDR)를 선택하여 리프레쉬 로우 어드레스(REF_REF)로서 출력할 수 있다.
선택부(370)는 노멀 셀 로우 어드레스(NRA_ADDR)를 리프레쉬 주기로 리프레쉬하고, 위크 셀 로우 어드레스(WRA_ADDR)는 리프레쉬 주기보다 짧은 주기로 리프레쉬하도록 제어할 수 있다. 예를 들어, 위크 셀 로우 어드레스(WRA_ADDR)는 전체 노멀 셀 로우 어드레스들(NRA_ADDRs)의 1/2을 리프레쉬한 후, 리프레쉬되도록 설정될 수 있다. 실시예에 따라, 전체 노멀 셀 로우 어드레스들(NRA_ADDRs)의 1/4을 리프레쉬한 때마다 위크 셀 로우 어드레스(WRA_ADDR)가 리프레쉬되도록 설정될 수 있다.
도 5는 도 4의 리프레쉬 카운터를 설명하는 도면이다.
도 5를 참조하면, 리프레쉬 카운터(310)는 직렬 연결된 제1 내지 제N 카운터들(421, 423, 425, 427, 429)을 포함할 수 있다. 제1 카운터(421)는 제1 리프레쉬 신호(NREF)에 응답하여 제1 비트(CNT[0])를 생성하고, 제2 카운터(423)는 제1 비트(CNT[0])에 응답하여 제2 비트(CNT[1])를 생성하고, 제N-2 카운터(425)는 제N-3 비트에 응답하여 제N-2 비트(CNT[N-2])를 생성하고, 제N-1 카운터(427)는 제N-2 비트(CNT[N-2])에 응답하여 제N-1 비트(CNT[N-1])를 생성하고, 제N 카운터(429)는 제N-1 비트(CNT[N-1])에 응답하여 제N 비트(CNT[N])를 생성할 수 있다.
제1 내지 제N 카운터들(421, 423, 425, 427, 429)에 의해 생성된 제1 내지 제N 비트들(CNT[0], CNT[1], … , CNT[N-2], CNT[N-1], CNT[N])은 노멀 셀 로우 어드레스(NRA_ADDR)로 출력될 수 있다. 노멀 셀 로우 어드레스(NRA_ADDR)는 메모리 셀 로우들(NRA0-NRA255, 도 1)을 리프레쉬할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 1 및 도 4와 연계하여 도 6을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110)의 메모리 셀 로우들(NRA0-NRA255) 각각에 대하여 해당 메모리 셀 로우가 위크 셀 로우인지를 나타내는 위크 셀 플래그를 플래그 저장부(320)에 저장할 수 있다. 플래그 저장부(320)의 저장셀(322)에는 해당 메모리 셀 로우(NRA0-NRA255) 각각에 대응하는 1 비트의 위크 셀 플래그를 저장할 수 있다.
메모리 장치(100)는 리프레쉬 커맨드(REF_CMD)를 수신할 수 있다(S610). 커맨드 디코더(120)는 리프레쉬 커맨드(REF_CMD)에 응답하여 리프레쉬 요청 신호(REF_REQ)를 생성할 수 있다.
리프레쉬 어드레스 발생부(200)는 리프레쉬 요청 신호(REF_REQ)에 따라 카운트 동작을 수행할 수 있다(S620). 리프레쉬 카운터(310)의 카운트 동작에 동기되어 플래그 저장부(320)의 저장셀들(322)이 카운트될 수 있다(S630). 리프레쉬 카운터(310)의 카운트 출력 값에 대응적으로 저장셀(322)이 카운트될 수 있다. 카운트된 저장셀(322)은 위크 셀 플래그인지 모니터링될 수 있다(S640).
리프레쉬 카운터(310)에서 출력되는 카운트 값은 메모리 셀 로우(NRA0-NRA255)에 상응하는 노멀 셀 로우 어드레스(NRA_ADDR)로 출력될 수 있다(S650). 노멀 셀 로우 어드레스(NRA_ADDR)는 메모리 셀 로우(NRA0-NRA255)를 리프레쉬 주기인 제1 주기로 리프레쉬할 수 있다(S652)
모니터링 결과(S640), 저장셀(322)이 위크 셀 플래그인 경우, 래치부(360)는 해당 리프레쉬 카운터(310)의 카운트 출력 값을 위크 셀 로우 어드레스(WRA_ADDR)로서 저장할 수 있다(S670). 위크 셀 로우 어드레스(WRA_ADDR)는 NRA0, NRA255 메모리 셀 로우, 즉 위크 셀 로우(WRA0, WRA1)를 리프레쉬 주기보다 짧은 제2 주기로 리프레쉬 할 수 있다(S672).
상술한 메모리 장치의 리프레쉬 방법은, 리프레쉬 카운터(310)의 카운트 출력 값에 대응되는 저장셀(322)에 위크 셀 플래그를 저장하고, 위크 셀 플래그에 대응되는 카운트 출력 값을 위크 셀 로우 어드레스로서 리프레쉬 주기보다 짧은 주기로 리프레쉬할 수 있다. 이에 따라, 메모리 장치는 위크 셀 로우 어드레스 저장부를 구비할 필요없이 위크 셀 로우들의 리프레쉬 주기를 감소시키므로, 메모리 장치의 칩 사이즈 부담을 줄일 수 있다.
도 7은 도 6의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 일 예의 타이밍도이다.
도 7을 참조하면, 노멀 메모리 셀 로우들(NRA0-NRA255)은 리프레쉬 주기(tRP)로 리프레쉬되고, 위크 셀 로우들(WRA0, WRA1)은 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬될 수 있다. 예시적으로, 위크 셀 로우들(WRA0, WRA1)은 거의 리프레쉬 주기(tRP)의 반에 해당하는 주기로 리프레쉬될 수 있다.
노멀 셀 로우들(NRA0-NRA255) 중 반에 해당하는 NRA0-NRA127 노멀 셀 로우들이 순차적으로 리프레쉬되고, 제1 위크 셀 로우(WRA0)가 리프레쉬될 수 있다. 제1 위크 셀 로우(WRA0)는 NRA1 노멀 셀 로우와 동일한 것으로 설정될 수 있다. NRA1 노멀 셀 로우는 1차적으로 리프레쉬되고 난 후, R1 시간 후에 제1 위크 셀 로우(WRA0)로서 2차적으로 리프레쉬될 수 있다. R1 시간은 리프레쉬 주기(tRP)의 반에 해당하는 시간 보다 짧을 수 있다. 제1 위크 셀 로우(WRA0)는 거의 리프레쉬 주기(tRP)의 반에 해당하는 주기로 리프레쉬됨을 보여준다.
이 후, 나머지 반에 해당하는 NRA128-NRA255 노멀 셀 로우들이 순차적으로 리프레쉬되고, 제2 위크 셀 로우(WRA1)가 리프레쉬될 수 있다. 제2 위크 셀 로우(WRA1)는 NRA254 노멀 셀 로우와 동일한 것으로 설정될 수 있다. NRA254 노멀 셀 로우는 1차적으로 리프레쉬되고 닌 후, R2 시간 후에 제2 위크 셀 로우(WRA1)로서 2차적으로 리프레쉬될 수 있다. R2 시간은 리프레쉬 주기(tRP)의 반에 해당하는 시간 보다 짧을 수 있다. 제2 위크 셀 로우(WRA1)는 거의 리프레쉬 주기(tRP)의 반에 해당하는 주기로 리프레쉬됨을 보여준다.
도 8은 도 6의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 다른 예의 타이밍도이다.
도 8을 참조하면, 노멀 셀 로우들(NRA0-NRAm)은 리프레쉬 주기(tRP)로 리프레쉬되고, 위크 셀 로우들(WRAa, WRAb, WRAc, WRAd)은 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬될 수 있다. 예시적으로, 위크 셀 로우들(WRAa, WRAb, WRAc, WRAd)은 거의 리프레쉬 주기(tRP)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
WRAa 위크 셀 로우는 리프레쉬 주기(tRP)의 1/4에 해당하는 시간(Ra) 동안 리프레쉬되는 노멀 셀 로우들(NRA0-NRAm/4) 중 어느 하나가 제1 위크 셀 로우인 것으로 설정될 수 있다. Ra 시간 동안, WRAa 위크 셀 로우에 대응되는 노멀 셀 로우가 1차적으로 리프레쉬되고 난 후, WRAa 위크 셀 로우가 2차적으로 리프레쉬될 수 있다. 이에 따라, WRAa 위크 셀 로우는 거의 리프레쉬 주기(tRP)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
WRAb 위크 셀 로우는 리프레쉬 주기(tRP)의 1/4에 해당하는 시간(Rb) 동안 리프레쉬되는 노멀 셀 로우들(NRAm/4+1-NRAm/2) 중 어느 하나가 제2 위크 셀 로우인 것으로 설정될 수 있다. Rb 시간 동안, WRAb 위크 셀 로우에 대응되는 노멀 셀 로우가 1차적으로 리프레쉬되고 난 후, WRAb 위크 셀 로우가 2차적으로 리프레쉬될 수 있다. 이에 따라, WRAb 위크 셀 로우는 거의 리프레쉬 주기(tRP)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
이와 마찬가지로, WRAc 위크 셀 로우는 노멀 셀 로우들(NRAm/2+1-NRAm3/4) 중 어느 하나가 제3 위크 셀 로우인 것으로 설정될 수 있다. Rc 시간 동안, WRAc 위크 셀 로우에 대응되는 노멀 셀 로우가 1차적으로 리프레쉬되고 난 후, WRAc 위크 셀 로우가 2차적으로 리프레쉬되므로, WRAc 위크 셀 로우는 거의 리프레쉬 주기(tRP)의 1/4에 해당하는 주기로 리프레쉬될 수 있다. WRAd 위크 셀 로우는 노멀 셀 로우들(NRAm3/4+1-NRAm) 중 어느 하나가 제4 위크 셀 로우인 것으로 설정될 수 있다. Rd 시간 동안, WRAd 위크 셀 로우에 대응되는 노멀 셀 로우가 1차적으로 리프레쉬되고, WRAd 위크 셀 로우가 2차적으로 리프레쉬되므로, WRAd 위크 셀 로우는 거의 리프레쉬 주기(tRP)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 9를 참조하면, 메모리 장치는 메모리 셀 어레이의 메모리 셀 로우들 각각에 대하여 해당 메모리 셀 로우가 스트롱 셀 로우인지를 나타내는 스트롱 셀 플래그를 플래그 저장부에 저장할 수 있다. 플래그 저장부의 저장셀에는 해당 메모리 셀 로우 각각에 대응하는 1 비트의 스트롱 셀 플래그를 저장할 수 있다.
메모리 장치는 리프레쉬 커맨드를 수신하고(S910), 리프레쉬 커맨드에 응답하여 리프레쉬 요청 신호를 생성할 수 있다. 리프레쉬 어드레스 발생부는 리프레쉬 요청 신호에 따라 카운트 동작을 수행할 수 있다(S920). 리프레쉬 카운터의 카운트 동작에 동기되어 플래그 저장부의 저장셀들이 카운트될 수 있다(S930). 리프레쉬 카운터의 카운트 출력 값에 대응적으로 저장셀이 카운트될 수 있다. 카운트된 저장셀은 스트롱 셀 플래그인지 모니터링될 수 있다(S940).
모니터링 결과(S940), 저장셀이 스트롱 셀 플래그가 아닌 경우, 해당 리프레쉬 카운터의 카운트 출력 값은 메모리 셀 로우에 상응하는 노멀 셀 로우 어드레스로 출력될 수 있다(S950). 노멀 셀 로우 어드레스는 리프레쉬 주기인 제1 주기로 리프레쉬될 수 있다(S952)
모니터링 결과(S940), 저장셀이 스트롱 셀 플래그인 경우, 해당 리프레쉬 카운터(310)의 카운트 출력 값은 스트롱 셀 로우 어드레스로서 저장할 수 있다(S970). 스트롱 셀 로우 어드레스는 리프레쉬 주기보다 긴 제3 주기로 리프레쉬될 수 있다(S972).
상술한 메모리 장치의 리프레쉬 방법은, 리프레쉬 카운터의 카운트 출력 값에 대응되는 저장셀에 스트롱 셀 플래그를 저장하고, 스트롱 셀 플래그에 대응되는 카운트 출력 값을 스트롱 셀 로우 어드레스로서 리프레쉬 주기보다 긴 주기로 리프레쉬할 수 있다. 이에 따라, 메모리 장치는 스트롱 셀 로우 어드레스 저장부를 구비할 필요없이 스트롱 셀 로우들의 리프레쉬 주기를 길게 함으로써, 메모리 장치의 칩 사이즈 부담과 전력 소모를 줄일 수 있다.
도 10은 도 9의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 타이밍도이다.
도 10을 참조하면, 리프레쉬 주기(tRP) 보다 긴 최소 데이터 보유 시간을 가지는 메모리 셀 로우들은 스트롱 셀 로우들로 설정될 수 있다. 스트롱 셀 로우들은 리프레쉬 주기(tRP) 보다 긴 주기로 리프레쉬되더라도 데이터를 보유할 수 있으므로, 스트롱 셀 로우에 대한 리프레쉬(1030)가 예컨대 리프레쉬 주기(tRP)의 두 배에 해당하는 주기로 수행될 수 있다.
메모리 셀 로우들 중 스트롱 셀 로우들(1030)을 제외한 메모리 셀 로우들은 노멀 셀 로우들로서 리프레쉬 주기(tRP)로 리프레쉬될 수 있다. 리프레쉬 카운터에 의해 각 메모리 셀 로우에 대한 리프레쉬 로우 어드레스가 생성될 때 스트롱 셀 로우들을 제외한 메모리 셀 로우에 대한 리프레쉬(1020)가 리프레쉬 주기(tRP)로 수행될 수 있다.
도 11는 본 발명의 또 다른 실시예에 따른 메모리 장치의 리프레쉬 방법을 설명하는 도면이다.
도 11을 참조하면, 메모리 장치는 메모리 셀 어레이의 메모리 셀 로우들 각각에 대하여 해당 메모리 셀 로우가 위크 셀 로우인지 아니면 스트롱 셀 로우인지를 나타내는 플래그를 플래그 저장부에 저장할 수 있다. 플래그 저장부의 저장셀에는 해당 메모리 셀 로우 각각에 대응하는 2 비트의 플래그를 저장할 수 있다.
메모리 장치는 리프레쉬 커맨드를 수신하고(S1110), 리프레쉬 커맨드에 응답하여 리프레쉬 요청 신호를 생성할 수 있다. 리프레쉬 어드레스 발생부는 리프레쉬 요청 신호에 따라 카운트 동작을 수행할 수 있다(S1120). 리프레쉬 카운터의 카운트 동작에 동기되어 플래그 저장부의 저장셀들이 카운트될 수 있다(S1130). 리프레쉬 카운터의 카운트 출력 값에 대응적으로 저장셀이 카운트될 수 있다. 카운트된 저장셀에 저장된 플래그는 모니터링될 수 있다(S1140).
모니터링 결과(S1140), 저장셀이 위크 셀 플래그인 경우, 해당 리프레쉬 카운터의 카운트 출력 값은 위크 셀 로우 어드레스로서 저장할 수 있다(S1150). 위크 셀 로우 어드레스는 리프레쉬 주기(tRP) 보다 짧은 제2 주기로 리프레쉬될 수 있다(S1152)
모니터링 결과(S1140), 저장셀이 스트롱 셀 플래그인 경우, 해당 리프레쉬 카운터의 카운트 출력 값은 스트롱 셀 로우 어드레스로서 저장할 수 있다(S1160). 스트롱 셀 로우 어드레스는 리프레쉬 주기(tRP)보다 긴 제3 주기로 리프레쉬될 수 있다(S1162).
모니터링 결과(S1140), 저장셀이 위크 셀 플래그도 스트롱 셀 플래그도 아닌 노멀 셀 플래그인 경우, 해당 리프레쉬 카운터의 카운트 출력 값은 노멀 셀 로우 어드레스로 출력될 수 있다(S1170). 노멀 셀 로우 어드레스는 리프레쉬 주기(tRP)인 제1 주기로 리프레쉬될 수 있다(S1172).
상술한 메모리 장치의 리프레쉬 방법은, 리프레쉬 카운터의 카운트 출력 값에 대응되는 저장셀에 위크 셀 플래그 또는 스트롱 셀 플래그를 저장할 수 있다. 위크 셀 플래그에 대응되는 카운트 출력 값을 위크 셀 로우 어드레스로서 리프레쉬 주기보다 짧은 주기로 리프레쉬하고, 스트롱 셀 플래그에 대응되는 카운트 출력 값을 스트롱 셀 로우 어드레스로서 리프레쉬 주기보다 긴 주기로 리프레쉬할 수 있다. 이에 따라, 메모리 장치는 위크 셀 로우 어드레스 저장부 및 스트롱 셀 로우 어드레스 저장부를 구비할 필요없이 위크 셀 로우들의 리프레쉬 주기를 짧게 그리고 스트롱 셀 로우들의 리프레쉬 주기를 길게 수행함으로써, 메모리 장치의 칩 사이즈 부담과 전력 소모를 줄일 수 있다.
도 12는 도 11의 리프레쉬 방법에 따라 수행되는 메모리 셀 로우들의 리프레쉬를 설명하는 타이밍도이다.
도 12를 참조하면, 리프레쉬 주기(tRP) 보다 짧은 최소 데이터 보유 시간을 가지는 메모리 셀 로우들은 위크 셀 로우들로 설정될 수 있다. 위크 셀 로우들은 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬될 수 있다. 위크 셀 로우에 대한 리프레쉬(1210)가 예컨대 리프레쉬 주기(tRP)의 반에 해당하는 주기(P1)로 수행될 수 있다.
리프레쉬 주기(tRP) 보다 긴 최소 데이터 보유 시간을 가지는 메모리 셀 로우들은 스트롱 셀 로우들로 설정될 수 있다. 스트롱 셀 로우들은 리프레쉬 주기(tRP) 보다 긴 주기로 리프레쉬되더라도 데이터를 보유할 수 있으므로, 스트롱 셀 로우에 대한 리프레쉬(1230)가 예컨대 리프레쉬 주기(tRP)의 두 배에 해당하는 주기(P2)로 수행될 수 있다.
메모리 셀 로우들 중 위크 셀 로우들(1210)과 스트롱 셀 로우들(1230)을 제외한 메모리 셀 로우들은 노멀 셀 로우들로서 리프레쉬 주기(tRP)로 리프레쉬될 수 있다. 리프레쉬 카운터에 의해 각 메모리 셀 로우에 대한 리프레쉬 로우 어드레스가 생성될 때 위크 셀 로우와 스트롱 셀 로우들을 제외한 메모리 셀 로우에 대한 리프레쉬(1220)가 리프레쉬 주기(tRP)로 수행될 수 있다.
도 13 및 도 14는 본 발명의 실시예들에 따른 리프레쉬 어드레스 발생부의 동작을 설명하기 위한 도면들이다. 도 13은 DRAM 표준에서 8K개의 메모리 셀 로우들을 64ms 동안 리프레쉬하는 리프레쉬 동작을 수행하기 위한 리프레쉬 어드레스 발생부를 보여주고, 도 14는 DRAM 표준에서 4K개의 메모리 셀 로우들을 32ms 동안 리프레쉬하는 리프레쉬 동작을 수행하기 위한 리프레쉬 어드레스 발생부를 보여준다.
도 13을 참조하면, 리프레쉬 어드레스 발생부(1300)는 8K 메모리 셀 로우들에 상응하는 리프레쉬 로우 어드레스(REF_ADDR)를 발생하는 리프레쉬 카운터(1310)와 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 플래그를 저장하는 플래그 저장부(1320)를 포함할 수 있다. 플래그 저장부(1320)는 위크 셀 로우로 판정된 메모리 셀 로우의 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 저장셀에 위크 셀 플래그를 저장하거나 스트롱 셀 로우로 판정된 메모리 셀 로우의 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 저장셀에 스트롱 셀 플래그를 저장할 수 있다.
플래그 저장부(1320)의 저장셀이 위크 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 위크 셀 로우 어드레스로서 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬될 수 있다. 플래그 저장부(1320)의 저장셀이 스트롱 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 스트롱 셀 로우 어드레스로서 리프레쉬 주기(tRP)보다 긴 주기로 리프레쉬될 수 있다. 플래그 저장부(1320)의 저장셀이 위크 셀 플래그도 스트롱 셀 플래그도 아닌 노멀 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 노멀 셀 로우 어드레스로서 리프레쉬 주기(tRP)로 리프레쉬될 수 있다.
도 14를 참조하면, 리프레쉬 어드레스 발생부(1400)는 4K 메모리 셀 로우들에 상응하는 리프레쉬 로우 어드레스(REF_ADDR)를 발생하는 리프레쉬 카운터(1410)와 리프레쉬 로우 어드레스(REF_ADDR)에 대응하는 플래그를 저장하는 플래그 저장부(1420)를 포함할 수 있다. 플래그 저장부(1420)는 위크 셀 플래그 또는 스트롱 셀 플래그를 저장하는 저장셀들을 포함할 수 있다. 플래그 저장부(1420)의 저장셀이 위크 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 위크 셀 로우 어드레스로서 리프레쉬 주기(tRP) 보다 짧은 주기로 리프레쉬될 수 있다. 플래그 저장부(1420)의 저장셀이 스트롱 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 스트롱 셀 로우 어드레스로서 리프레쉬 주기(tRP)보다 긴 주기로 리프레쉬될 수 있다. 플래그 저장부(1420)의 저장셀이 위크 셀 플래그도 스트롱 셀 플래그도 아닌 노멀 셀 플래그인 경우, 해당 리프레쉬 로우 어드레스(REF_ADDR)는 노멀 셀 로우 어드레스로서 리프레쉬 주기(tRP)로 리프레쉬될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 설명하는 도면이다.
도 15를 참조하면, 메모리 장치(1800)는 제어 로직(1810), 리프레쉬 어드레스 발생부(1815), 어드레스 버퍼(1820), 뱅크 제어 로직(1830), 로우 어드레스 멀티플렉서(1840), 칼럼 어드레스 래치(1850), 로우 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(1890), 그리고 데이터 입출력 버퍼(1895)를 포함할 수 있다.
메모리 셀 영역은 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이(1880a, 1880b, 1880c, 1880d) 각각은 복수개의 메모리 셀 로우들 (또는 페이지들)을 포함하고, 메모리 셀 로우 각각에 연결되는 메모리 셀들을 감지 증폭하는 센스 앰프들(1885a, 1885b, 1885c, 1885d)을 포함할 수 있다.
로우 디코더는 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d)을 포함할 수 있다. 칼럼 디코더는 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 각각 연결된 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d), 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 및 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)은 제1 내지 제4 메모리 뱅크들을 각각 구성할 수 있다. 도 15에는 4개의 메모리 뱅크들을 포함하는 메모리 장치(1800)의 예가 도시되어 있으나, 실시예에 따라, 메모리 장치(1800)는 임의의 수의 메모리 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 메모리 장치(1800)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory: DRAM)와 같은 메모리 장치일 수 있다.
제어 로직(1810)은 메모리 장치(1800)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(1810)은 메모리 장치(1800)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(1810)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(1811)와 메모리 장치(1800)의 동작 모드를 설정하기 위한 모드 레지스터(1813)를 포함할 수 있다. 모드 레지스터(1813)는 메모리 장치(1800)의 복수개 동작 옵션들을 제공하고, 메모리 장치(1800)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다.
커맨드 디코더(1811)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드(CMD)에는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차아지 커맨드 등을 포함할 수 있다.
제어 로직(1810)은 동기 방식으로 메모리 장치(1800)을 구동하기 위한 차동 클럭들(CLK_t/CLK_c) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 메모리 장치(1800)의 데이터는 더블 데이터 레이트로 동작할 수 있다. 클럭 인에이블 신호(CKE)는 클럭(CLK_t)의 상승 에지에서 캡쳐될 수 있다.
제어 로직(1810)은 리프레쉬 커맨드(REF_CMD)에 응답하여 리프레쉬 어드레스 발생부(1815)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드에 응답하여 리프레쉬 어드레스 발생부(1815)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
리프레쉬 어드레스 발생부(1815)는 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(1815)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기로 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
리프레쉬 어드레스 발생부(1815)는 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d) 내 메모리 셀 로우들에 대하여 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 위크 셀 플래그 또는 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 스트롱 셀 플래그를 리프레쉬 로우 어드레스에 대응하여 저장하는 플래그 저장부(1816)를 포함할 수 있다.
리프레쉬 어드레스 발생부(1815)는 위크 셀 로우를 리프레쉬 주기 보다 짧은 주기로 리프레쉬하고, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬하고, 메모리 셀 로우들 중 위크 셀 로우 및 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬할 수 있다.
어드레스 버퍼(1820)는 메모리 콘트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 버퍼(1820)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(1830)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(1840)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(1850)에 제공할 수 있다.
뱅크 제어 로직(1830)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
뱅크 제어 로직(1830)은 뱅크 그룹을 결정하는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 그룹 제어 신호들을 생성할 수 있다. 뱅크 그룹 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 로우 디코더들이 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 칼럼 디코더들이 활성화될 수 있다.
로우 어드레스 멀티플렉서(1840)는 어드레스 버퍼(1820)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(1815)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(1840)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(1840)에서 출력되는 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(1860a, 1860b, 1860c, 1860d) 중 뱅크 제어 로직(1830)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(1840)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(1850)는 어드레스 버퍼(1820)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(1850)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(1850)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 칼럼 디코더들(1870a, 1870b, 1870c, 1870d) 중 뱅크 제어 로직(1830)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(1890)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(1890)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1880a, 1880b, 1880c, 1880d) 중 하나의 뱅크 어레이의 메모리 셀 어레이에 기입될 기입 데이터는 메모리 콘트롤러로부터 메모리 버퍼를 통해 데이터 입출력 버퍼(1895)로 제공될 수 있다. 데이터 입출력 버퍼(1895)에 제공된 데이터는 기입 드라이버를 통하여 하나의 뱅크 어레이에 기입될 수 있다.
도 16은 본 발명의 실시예들에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 16을 참조하면, 모바일 시스템(1900)은 버스(1902)를 통하여 서로 연결되는 어플리케이션 프로세서(1910), 통신(Connectivity)부(1920), 제1 메모리 장치(1930), 제2 메모리 장치(1940), 사용자 인터페이스(1950) 및 파워 서플라이(1960)를 포함할 수 있다. 제1 메모리 장치(1930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1940)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(1900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1930)는 어플리케이션 프로세서(1910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1930)는 복수개의 메모리 셀 로우들을 포함하고, 메모리 셀 로우들에 대하여 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 위크 셀 플래그 또는 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 스트롱 셀 플래그를 리프레쉬 로우 어드레스에 대응하여 저장하는 플래그 저장부(1931)를 포함할 수 있다. 제1 메모리 장치(1930)는 위크 셀 로우를 리프레쉬 주기 보다 짧은 주기로 리프레쉬하고, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬하고, 메모리 셀 로우들 중 위크 셀 로우 및 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1940)는 모바일 시스템(1900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 17은 본 발명의 실시예들에 따른 셀 특성 플래그를 이용하여 리프레쉬 동작을 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 컴퓨터 시스템(2000)은 프로세서(2010), 입출력 허브(2020), 입출력 컨트롤러 허브(2030), 메모리 장치(2040) 및 그래픽 카드(2050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(2010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 17에는 하나의 프로세서(2010)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2010)는 내부 또는 외부네 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2010)는 메모리 장치(2040)의 동작을 제어하는 메모리 콘트롤러(2011)를 포함할 수 있다. 프로세서(2010)에 포함된 메모리 콘트롤러(2011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(2011)는 입출력 허브(2020) 내에 위치할 수 있다. 메모리 콘트롤러(2011)를 포함하는 입출력 허브(2020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(2040)는 복수개의 메모리 셀 로우들을 포함하고, 메모리 셀 로우들에 대하여 리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 위크 셀 플래그 또는 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 스트롱 셀 플래그를 리프레쉬 로우 어드레스에 대응하여 저장하는 플래그 저장부(2041)를 포함할 수 있다. 제1 메모리 장치(2040)는 위크 셀 로우를 리프레쉬 주기 보다 짧은 주기로 리프레쉬하고, 스트롱 셀 로우를 리프레쉬 주기 보다 긴 주기로 리프레쉬하고, 메모리 셀 로우들 중 위크 셀 로우 및 스트롱 셀 로우를 제외한 노멀 셀 로우들을 리프레쉬 주기로 리프레쉬할 수 있다.
입출력 허브(2020)는 그래픽 카드(2050)와 같은 장치들과 프로세서(2010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2020)는 다양한 방식의 인터페이스를 통하여 프로세서(2010)에 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 프로세서(2010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 20에는 하나의 입출력 허브(2020)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2050)는 AGP 또는 PCIe를 통하여 입출력 허브(2020)와 연결될 수 있다. 그래픽 카드(2050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2020)는, 입출력 허브(2020)의 외부에 위치한 그래픽 카드(2050)와 함께, 또는 그래픽 카드(2050) 대신에 입출력 허브(2020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2030)는 내부 버스를 통하여 입출력 허브(2020)와 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 입출력 컨트롤러 허브(2030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2010), 입출력 허브(2020) 또는 입출력 컨트롤러 허브(2030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 복수개의 메모리 셀 로우들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 로우들 각각에 대응되는 플래그를 저장하고, 카운트 동작을 수행하여 메모리 셀 로우에 상응하는 리프레쉬 로우 어드레스를 생성하고, 상기 플래그에 따라 상기 리프레쉬 로우 어드레스에 상응하는 상기 메모리 셀 로우의 리프레쉬 주기를 변경하도록 구성되는 리프레쉬 어드레스 발생부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    상기 플래그의 적어도 하나의 비트에 따라 해당 메모리 셀 로우를 노멀 셀 로우 또는 위크 셀 로우로 구분하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 노멀 셀 로우는 상기 리프레쉬 주기로 리프레쉬되고, 상기 위크 셀 로우는 상기 리프레쉬 주기 보다 짧게 리프레쉬되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    상기 플래그의 적어도 하나의 비트에 따라 해당 메모리 셀 로우를 노멀 셀 로우 또는 스트롱 셀 로우로 구분하는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 노멀 셀 로우는 상기 리프레쉬 주기로 리프레쉬되고, 상기 스트롱 셀 로우는 상기 리프레쉬 주기 보다 길게 리프레쉬되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    상기 플래그의 적어도 2개의 비트들에 따라 해당 메모리 셀 로우를 노멀 셀 로우, 위크 셀 로우 또는 스트롱 셀 로우로 구분하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서,
    상기 노멀 셀 로우는 상기 리프레쉬 주기로 리프레쉬되고, 상기 위크 셀 로우는 상기 리프레쉬 주기 보다 짧게 리프레쉬되고, 상기 스트롱 셀 로우는 상기 리프레쉬 주기 보다 길게 리프레쉬되는 것을 특징으로 하는 메모리 장치.
  8. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    카운트 동작을 수행하여 상기 메모리 셀 로우에 상응하는 노멀 셀 로우 어드레스를 생성하는 카운터;
    상기 메모리 셀 로우들 각각에 대응하는 상기 플래그를 저장하는 저장셀들을 포함하는 저장부;
    상기 리프레쉬 로우 어드레스에 기초하여 상기 저장셀들을 어드레싱하는 디코더;
    상기 저장부에서 출력되는 상기 플래그에 대응되는 상기 노멀 셀 로우 어드레스를 위크 셀 로우 어드레스 또는 스트롱 셀 로우 어드레스로 저장하는 래치부; 및
    변경되는 리프레쉬 주기에 따라 상기 위크 셀 로우 어드레스, 상기 스트롱 셀 로우 어드레스 또는 상기 위크 셀 로우 어드레스와 상기 스트롱 셀 로우 어드레스를 제외한 상기 노멀 셀 로우 어드레스를 리프레쉬 로우 어드레스로서 출력하는 선택부를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 저장셀들 각각은 상기 플래그를 하나의 비트 정보로 저장하는 것을 특징으로 하는 메모리 장치.
  10. 제8항에 있어서,
    상기 저장셀들 각각은 상기 플래그를 2개의 비트 정보로 저장하는 것을 특징으로 하는 메모리 장치.
  11. 제8항에 있어서,
    상기 저장셀들 각각은 상기 메모리 장치의 패키징 전에 상기 플래그를 저장하는 것을 특징으로 하는 메모리 장치.
  12. 제8항에 있어서,
    상기 저장셀들 각각은 상기 메모리 장치의 패키징 후에 상기 플래그를 저장하는 것을 특징으로 하는 메모리 장치.
  13. 제8항에 있어서,
    상기 저장셀들은 전기적 프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 원-타임 프로그래머블 메모리, 플래쉬 메모리와 같은 불휘발성 메모리 중 어느 하나로 구현되는 것을 특징으로 하는 메모리 장치.
  14. 제8항에 있어서, 상기 리프레쉬 어드레스 발생부는
    상기 저장부에서 출력되는 상기 플래그를 감지 증폭하는 센스 앰프를 더 구비하는 것을 특징으로 하는 메모리 장치.
  15. 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계;
    리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 플래그를 상기 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계;
    상기 위크 셀 로우를 상기 리프레쉬 주기 보다 짧은 주기로 리프레쉬하는 단계; 및
    상기 복수의 메모리 셀 로우들 중 상기 위크 셀 로우를 제외한 노멀 셀 로우들을 상기 리프레쉬 주기로 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  16. 제15항에 있어서, 상기 카운트 동작을 수행하는 단계는
    상기 리프레쉬 로우 어드레스를 초기화하는 단계;
    상기 리프레쉬 로우 어드레스를 점진적으로 증가시키는 단계;
    상기 리프레쉬 로우 어드레스에 대응하는 상기 플래그를 모니터링하는 단계; 및
    증가된 리프레쉬 로우 어드레스가 최대 로우 어드레스보다 큰 경우 상기 리프레쉬 로우 어드레스를 초기화하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  17. 제15항에 있어서, 상기 플래그를 저장하는 단계는
    상기 플래그를 하나의 비트로서 상기 리프레쉬 로우 어드레스 각각에 대응하는 저장셀에 저장하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  18. 제17항에 있어서, 상기 저장셀은
    프로그래머블 퓨즈 메모리, 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 원-타임 프로그래머블 메모리, 플래쉬 메모리와 같은 불휘발성 메모리 중 어느 하나로 구현되는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  19. 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계;
    리프레쉬 주기보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 플래그를 상기 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계;
    상기 스트롱 셀 로우를 상기 리프레쉬 주기 보다 긴 주기로 리프레쉬하는 단계; 및
    상기 복수의 메모리 셀 로우들 중 상기 스트롱 셀 로우를 제외한 노멀 셀 로우들을 상기 리프레쉬 주기로 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
  20. 복수개의 메모리 셀 로우들 각각에 대응하는 리프레쉬 로우 어드레스를 생성하도록 카운트 동작을 수행하는 단계;
    리프레쉬 주기보다 짧은 데이터 보유 시간을 가지는 적어도 하나의 메모리 셀을 포함하는 위크 셀 로우를 나타내는 제1 플래그 또는 상기 리프레쉬 주기 보다 긴 데이터 보유 시간을 가지는 메모리 셀들만을 포함하는 스트롱 셀 로우를 나타내는 제2 플래그를 상기 리프레쉬 로우 어드레스에 대응하도록 저장하는 단계;
    상기 위크 셀 로우를 상기 리프레쉬 주기 보다 짧은 제1 주기로 리프레쉬하는 단계;
    상기 스트롱 셀 로우를 상기 리프레쉬 주기 보다 긴 제2 주기로 리프레쉬하는 단계; 및
    상기 복수의 메모리 셀 로우들 중 상기 위크 셀 로우 및 상기 스트롱 셀 로우를 제외한 노멀 셀 로우들을 상기 리프레쉬 주기로 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 리프레쉬 방법.
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