KR20180129233A - 리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템 - Google Patents

리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템 Download PDF

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KR20180129233A
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진영재
김준우
송영욱
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에스케이하이닉스 주식회사
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Abstract

본 기술에 의한 반도체 장치는 메모리 장치에서 읽은 데이터에 대해서 에러 탐지 및 정정 동작을 수행하는 ECC 회로; ECC 회로에서 출력되는 정정 데이터를 참조하여 메모리 장치에 대하여 스크러빙 동작을 수행하는 스크러빙 회로; 스크러빙 회로에서 출력된 에러 발생 주소를 참조하여 메모리 장치를 다수의 영역으로 구분하여 에러 발생 정보를 관리하고, 에러 발생 정보로부터 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 에러 발생 정보를 참조하여 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 위크 탐지부; 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 메모리 장치에 출력하고, 제 2 리프레시 요청과 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 메모리 장치에 출력하는 리프레시 제어부를 포함한다.

Description

리프레시 동작을 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템{SEMICONDUCTOR DEVICE CONTROLLING REFRESH OPERATION AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 리프레시를 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것으로서 보다 구체적으로는 리프레시를 동적으로 제어하는 반도체 장치 및 이를 포함하는 메모리 시스템에 관한 것이다.
디램과 같은 메모리 장치는 리프레시를 통해 저장된 데이터가 손실되지 않도록 한다.
디램에서 평균적인 셀은 데이터 유지 시간(retention time)이 충분히 길지만 경계에 위치한 셀들은 데이터 유지 시간이 짧게 된다.
종래의 디램은 데이터 유지 시간이 짧은 셀을 기준으로 리프레시를 수행하여 전체적인 데이터를 안정적으로 유지한다.
그러나 평균적인 셀을 기준으로 보면 리프레시가 불필요하게 자주 수행되는 셈이어서 불필요한 전력 소모가 발생하는 것이다.
또한 메모리 컨트롤러에서 오토 리프레시 명령이 메모리 장치에 제공되는 경우 오토 리프레시 명령이 명령 버스를 점유하는 시간이 증가하므로 데이터 버스 활용도가 낮아진다.
아울러 종래의 메모리 장치에서는 메모리 장치의 사용 도중에 리프레시 주기가 고정되어 메모리 장치의 사용 도중에 셀의 데이터 유지 특성이 악화되면 리프레시 동작에도 불구하고 데이터 페일을 피할 수 없다.
I. Bhati, Z. Chishti, S.-L. Lu, and B. Jacob, "Flexible auto-refresh: Enabling scalable and energy-efficient DRAM refresh reductions," in Computer Architecture (ISCA), 2015 ACM/IEEE 42nd Annual International Symposium on, June 2015, pp. 235-246.
본 기술은 메모리 장치의 사용 도중에 리프레시 주기를 가변적으로 제어할 수 있는 반도체 장치를 제공한다.
본 기술은 메모리 장치의 사용 도중에 메모리 장치의 구성 단위, 예를 들어 랭크,별로 리프레시 주기를 가변적으로 제어할 수 있는 반도체 장치를 제공한다.
본 기술은 메모리 장치의 사용 도중에 메모리 장치의 특정 주소에 대해서 의사 리프레시 동작을 수행하여 메모리 장치의 주소 별로 리프레시 주기를 제어할 수 있는 반도체 장치를 제공한다.
본 발명의 일 실시예에 의한 반도체 장치는 메모리 장치에서 읽은 데이터에 대해서 에러 탐지 및 정정 동작을 수행하는 ECC 회로; ECC 회로에서 출력되는 정정 데이터를 참조하여 메모리 장치에 대하여 스크러빙 동작을 수행하는 스크러빙 회로; 스크러빙 회로에서 출력된 에러 발생 주소를 참조하여 메모리 장치를 다수의 영역으로 구분하여 에러 발생 정보를 관리하고, 에러 발생 정보로부터 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 에러 발생 정보를 참조하여 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 위크 탐지부; 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 메모리 장치에 출력하고, 제 2 리프레시 요청과 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 메모리 장치에 출력하는 리프레시 제어부를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 장치와 반도체 장치를 포함하되 반도체 장치는 메모리 장치에서 읽은 데이터에 대해서 에러 탐지 및 정정 동작을 수행하는 ECC 회로; ECC 회로에서 출력되는 정정 데이터를 참조하여 메모리 장치에 대하여 스크러빙 동작을 수행하는 스크러빙 회로; 스크러빙 회로에서 출력된 에러 발생 주소를 참조하여 메모리 장치를 다수의 영역으로 구분하여 에러 발생 정보를 관리하고, 에러 발생 정보로부터 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 에러 발생 정보를 참조하여 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 위크 탐지부; 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 메모리 장치에 출력하고, 제 2 리프레시 요청과 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 메모리 장치에 출력하는 리프레시 제어부를 포함한다.
본 기술에 의한 반도체 장치는 메모리 장치의 사용 도중에 리프레시 주기를 가변적으로 제어할 수 있다.
본 기술에 의한 반도체 장치는 메모리 장치의 구성 단위, 예를 들어 랭크, 별로 리프레시 주기를 다르게 제어할 수 있다.
본 기술에 의한 반도체 장치는 메모리 장치의 특정 주소에 대해서 의사 리프레시 동작을 추가적으로 수행하여 특정 셀의 데이터 유지 특성이 변경되는 경우에 능동적으로 대처할 수 있다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 메모리 시스템의 블록도.
도 2는 도 1의 위크 탐지부의 상세 블록도.
도 3은 도 2의 제 1 레지스터의 구조를 나타낸 블록도.
도 4는 본 발명의 일 실시예에 의한 제 2 리프레시 주기의 조정 방법을 나타낸 도면.
도 5는 도 2의 제 1 카운터 어레이의 구조를 나타낸 블록도.
도 6은 도 1의 리프레시 제어부를 나타낸 블록도.
도 7은 도 6의 리프레시 주소 레지스터의 구조를 나타낸 블록도.
도 8 내지 도 14는 본 발명의 동작을 설명하는 상태 다이어그램.
도 15는 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 메모리 모듈.
도 16은 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 적층형 메모리 장치.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.
도 1은 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 시스템의 블록도이다.
본 발명의 일 실시예에 의한 반도체 장치(100)는 ECC 회로(110), 스크러빙 회로(120), 위크 탐지부(130) 및 리프레시 제어부(140)를 포함한다.
ECC 회로(110)는 메모리 장치(10)에서 출력된 데이터에서 에러 여부를 판정한다.
ECC 회로(110)는 에러 비트 개수를 위크 탐지부(130)에 제공하고, 정정된 데이터를 스크러빙 회로(120)에 제공한다.
ECC 회로(110)에서 정정할 수 있는 최대 에러 비트의 개수는 위크 탐지부(130)에 미리 제공될 수 있다.
스크러빙 회로(120)는 메모리 장치(10)를 다수의 영역으로 구분하여 스크러빙 동작을 수행한다.
본 실시예에서 하나의 영역은 하나의 랭크에 대응하는 것으로 가정하며 이에 따라 랭크 단위로 스크러빙 동작이 수행되는 것으로 가정한다.
다른 실시예에서는 채널, 뱅크 등과 같은 다양한 단위의 영역으로 메모리 장치(10)를 구분할 수 있다.
스크러빙 회로(120)는 랭크에 포함된 주소들에 대해서 순차적으로 또는 임의의 순서로 스크러빙 동작을 수행한다.
본 실시예에서 스크러빙 회로(120)는 랭크의 첫 주소부터 마지막 주소까지 메모리 장치(10)에 읽기 명령을 제공하고 ECC 회로(110)에서 판정한 결과 메모리 장치(10)에서 읽은 데이터에 에러가 있는 경우 ECC 회로(110)에서 제공된 정정 데이터를 에러가 발생한 주소에 쓰는 명령을 제공한다.
스크러빙 동작 시 스크러빙 회로(120)는 에러가 발생한 주소를 위크 탐지부(130)에 제공한다.
랭크의 모든 주소에 대해서 스크러빙 동작을 완료되면 스크러빙 회로(120)는 패트롤 완료 신호를 위크 탐지부(130)에 제공한다.
위크 탐지부(130)는 랭크 별로 에러 발생 정보를 관리한다.
에러 발생 정보는 에러가 발생한 주소, 에러가 발생한 회수, 정정 불가능한 에러가 발생했는지 여부 등을 포함할 수 있다.
위크 탐지부(130)는 스크러빙 회로(120)에서 패트롤 완료 신호가 출력되는 경우 에러 발생 정보를 참조하여 해당 랭크에 대해서 제 1 리프레시 주기를 제어한다.
패트롤 완료 신호는 랭크 내의 모든 주소에 대해서 적어도 한 번 스크러빙 동작이 수행된 경우에 활성화 된다.
이때 제 1 리프레시는 랭크 단위로 수행되는 오토 리프레시를 지칭할 수 있다.
위크 탐지부(130)는 에러 발생 정보를 참조하여 특정 주소에 대해서 제 2 리프레시 요청을 지시할 수 있다.
이때 제 2 리프레시는 특정 워드라인에 대해서 액티브 동작을 수행하여 대응하는 주소에 대해서 리프레시 동작을 수행한 것과 유사한 효과를 나타내는 리프레시로서 의사 리프레시(pseudo refresh)로 지칭할 수 있다.
위크 탐지부(130)는 에러 발생 정보에 따라 제 2 리프레시 요청의 생성 시점을 조절할 수 있다.
위크 탐지부(130)는 랭크 별로 제 1 리프레시 주기와 제 2 리프레시 요청을 리프레시 제어부(140)에 제공한다.
리프레시 제어부(140)는 위크 탐지부(130)에서 제공된 제 1 리프레시 주기에 따라 해당 랭크에 대한 제 1 리프레시 명령을 메모리 장치(10)에 제공한다.
리프레시 제어부(140)는 위크 탐지부(130)에서 제공된 제 2 리프레시 요청과 제 2 리프레시 주소에 따라 메모리 장치(10)에 제 2 리프레시 명령과 주소를 제공한다.
메모리 장치(10)는 제 1 리프레시 명령에 따라 제 1 리프레시 동작 즉 오토 리프레시 동작을 수행한다.
메모리 장치(10)는 제 1 리프레시 주소 정보를 관리하며 제 1 리프레시 명령이 인가되는 경우 자동으로 최근에 리프레시를 수행한 주소의 다음 주소에 대해서 오토 리프레시를 수행할 수 있다.
메모리 장치(10)는 제 2 리프레시 명령 및 주소에 따라 해당 주소에 액티브 동작을 수행하는 의사 리프레시 동작을 수행한다.
메모리 장치(10)는 저전력 상태에서 반도체 장치(100)의 지시 없이 스스로 제 3 리프레시 동작을 수행할 수 있으며 이를 셀프 리프레시로 지칭할 수 있다.
메모리 장치(10)는 마지막으로 제 3 리프레시가 수행된 주소를 리프레시 제어부(140)에 제공할 수 있다.
리프레시 제어부(140)는 메모리 장치(10)에서 제공된 최종 제 3 리프레시 주소를 이용하여 리프레시 주소에 대한 정보를 메모리 장치(10)와 동기화한다.
이에 따라 리프레시 제어부(140)와 메모리 장치(10)는 가장 최근에 리프레시된 주소를 동기화하여 저장한다.
리프레시 제어부(140)는 제 1 리프레시 명령을 출력하는 경우 제 1 리프레시 동작이 수행될 주소 즉 제 1 리프레시 주소를 위크 탐지부(130)에 제공한다.
위크 탐지부(130)는 제 1 리프레시 주소를 참조하여 해당 주소에 대한 제 2 리프레시 요청의 생성 타이밍을 제어할 수 있다.
도 2는 도 1의 위크 탐지부(130)의 구체적인 구성을 나타내는 블록도이다.
위크 탐지부(130)는 판정부(131), 주소 디코더(132), 탐지부(133)를 포함한다.
판정부(131)는 에러 비트 개수를 보고 현재 주소에서 에러가 발생했는지 여 부, 발생한 에러가 정정 가능한 지 여부 등을 판단할 수 있다.
에러 비트 개수가 0인 경우 에러가 발생하지 않은 것으로 판단하고, 1 이상인 경우 에러가 발생한 것으로 판단할 수 있다.
또한 에러 비트 개수가 ECC 회로(110)에서 정정할 수 있는 최대 에러 비트의 개수를 비교하여 에러가 정정 가능한 지 판단할 수 있다.
정정할 수 없다고 판단되는 경우 해당 주소에 대해서는 페일 처리를 하고 리던던시 회로를 이용하여 구제 동작을 수행하는 것이 바람직하다.
메모리 장치(10)의 구제 동작을 위한 구성은 본 발명의 권리범위를 벗어난 것이고, 메모리 장치의 구제 동작에 관한 내용은 종래에 알려진 것으로서 이에 대해서는 구체적인 설명을 생략한다.
위크 탐지부(130)는 구제 동작을 수행할 주소 정보를 반도체 장치(100)의 내부 또는 외부에 제공하여 메모리 장치(10)에 대하여 구제 동작을 수행하도록 할 수 있다.
에러가 발생한 주소와 에러 비트 개수는 탐지부(133)에 제공된다.
주소 디코더(132)는 에러가 발행한 주소가 속하는 랭크를 식별한다.
탐지부(133)는 다수의 하위 탐지부(133-1, ..., 133-M)를 포함한다.
다수의 하위 탐지부들의 구성은 실질적으로 동일하며 각각은 대응하는 랭크에 대해서 위크 탐지 동작을 수행한다.
하위 탐지부(133-1)는 제어부(1331), 제 1 레지스터(1332)를 포함하고, 제 1 카운터 어레이(1333)를 더 포함할 수 있다.
도 3은 제 1 레지스터(1332)의 구조를 나타낸 블록도이다.
제 1 레지스터(1332)는 주소 필드, 에러 회수 필드, 플래그 필드, 제 2 리프레시 주기 필드를 포함한다.
본 실시예에서 제 1 레지스터(1332)는 N(N은 자연수)개의 엔트리를 갖는 것으로 가정한다.
주소 필드는 에러가 발생한 주소를 나타낸다. 주소 필드에 저장되는 주소는 랭크 주소를 제외한 나머지 부분을 포함할 수 있다.
주소 필드에 저장되는 주소의 종류는 실시예에 따라 다양하게 설정될 수 있다.
예를 들어 주소 필드에 저장되는 주소는 뱅크 그룹 주소, 뱅크 주소, 로우 주소 또는 셀 주소일 수 있다.
이하에서 주소 필드에 저장되는 주소는 로우 주소인 것으로 가정한다.
에러 회수 필드는 주소 필드에서 발행한 에러의 회수를 누적하여 저장한다.
주소 필드에 로우 주소가 저장되는 경우 에러가 발생한 주소에서 로우 주소를 추출하고 추출된 로우 주소를 포함하는 엔트리의 에러 회수 필드에서 에러 회수를 누적한다.
추출된 로우 주소가 엔트리에 없는 경우 빈 엔트리에 로우 주소와 에러 회수를 추가한다.
비어 있는 엔트리가 없는 경우 제 1 레지스터(133)는 오버 플로우 신호를 출력할 수 있다.
플래그 필드는 주소 필드의 주소가 구제된 주소인지 나타내는 정보를 저장한다.
전술한 바와 같이 정정 불가능한 에러가 발생한 경우에 플래그 정보를 활성화할 수 있다.
정정 불가능한 에러가 발생하지 않았더라도 에러가 자주 발생하는 주소에 대해서는 리던던시 회로를 통해 구제하는 것이 바람직할 수 있다. 이에 따라 에러 발생 회수가 일정한 값 이상이 되면 플래그 정보를 활성화할 수 있다.
제 2 리프레시 주기 필드는 에러가 발생한 주소에 대해서 수행할 제 2 리프레시의 주기를 저장한다.
이때 제 2 리프레시 주기는 대응하는 카운터값으로 저장될 수 있다.
본 실시예에서 제 2 리프레시 주기는 에러 발생 회수와 제 1 리프레시 주기(tREF)를 이용하여 결정될 수 있다.
도 4는 본 실시예에서 사용하는 에러 회수, 플래그, 제 2 리프레시 주기의 관계를 나타낸다. 도 4의 구체적인 내용은 실시예에 따라 다양하게 변경될 수 있다.
에러 회수가 1회 이하인 경우 제 2 리프레시 주기는 0으로 설정된다. 본 실시예에서 0은 제 2 리프레시 동작을 수행하지 않음을 나타낸다.
에러 회수가 2인 경우 제 2 리프레시 주기는 제 1 리프레시 주기(tREF)의 1/2에 대응한다.
예를 들어 제 1 리프레시 주기(tREF)에 대응하는 카운터 값이 10000인 경우 제 2 리프레시 주기에 5000이 저장될 수 있다.
이는 에러가 발생한 주소에 대해서 오토 리프레시 즉 제 1 리프레시 동작이 수행되는 중간에 1회의 제 2 리프레시 동작이 수행됨을 의미한다.
에러 회수가 3인 경우 제 2 리프레시 주기는 제 1 리프레시 주기(tREF)의 1/4로 설정된다.
예를 들어 제 1 리프레시 주기(tREF)에 대응하는 카운터 값이 10000인 경우 제 2 리프레시 주기에 2500이 저장될 수 있다.
이는 에러가 발생한 주소에 대해서 오토 리프레시 즉 제 1 리프레시 동작이 수행되는 중간에 3회의 제 2 리프레시 동작이 수행됨을 의미한다.
에러 회수가 4인 경우 제 2 리프레시 주기는 제 1 리프레시 주기(tREF)의 1/8로 설정된다.
이는 에러가 발생한 주소에 대해서 오토 리프레시 즉 제 1 리프레시 동작이 수행되는 중간에 7회의 제 2 리프레시 동작이 수행됨을 의미한다.
예를 들어 제 1 리프레시 주기(tREF)에 대응하는 카운터 값이 10000인 경우 제 2 리프레시 주기에 1250이 저장될 수 있다.
에러 회수가 5 이상인 경우에는 플래그가 활성화되어 해당 주소가 리던던시 회로에 의하여 구제되도록 한다.
제어부(1331)는 스크러빙 회로(120)로부터 랭크에 대한 패트롤 완료 신호를 수신하면 제 1 레지스터(1332)를 참조하여 제 1 리프레시 주기(tREF)를 조절한다.
제 1 리프레시 주기(tREF)가 조절되는 경우 이에 따라 제 1 레지스터(1332)의 제 2 리프레시 주기의 값이 함께 갱신될 수 있다.
예를 들어 제 1 레지스터(1332)에서 데이터가 저장된 엔트리 개수가 제 1 값 이상인 경우 제어부(1331)는 해당 랭크의 보유 시간(tRET) 특성이 열화된 것으로 간주하여 해당 랭크에 대한 제 1 리프레시 주기(tREF)를 기존의 주기보다 더 작은 값으로 수정할 수 있다.
예를 들어 제 1 레지스터(1332)에서 데이터가 저장된 엔트리의 개수가 제 1 값보다 작은 제 2 값 이하인 경우 제어부(1331)는 해당 랭크의 보유 시간(tRET) 특성이 우수한 것으로 간주하여 해당 랭크에 대한 제 1 리프레시 주기(tREF)를 기존의 주기보다 더 큰 값으로 수정할 수 있다.
제 1 레지스터(1332)에서 데이터가 저장된 엔트리의 개수가 제 1 값과 제 2 값 사이에 있는 경우 제어부(1331)는 제 1 리프레시 주기를 기존값으로 유지할 수 있다.
제 1 리프레시 주기의 변경 방식은 실시예에 따라 다양하게 변경될 수 있다. 예를 들어 랭크에서 발생한 전체 에러 발생 회수를 고려하여 제 1 리프레시 주기를 조절할 수도 있을 것이다.
또 다른 예에서는 온도나 전압 등과 같은 메모리 장치의 동작 환경을 고려하여 제 1 리프레시 주기를 조절할 수도 있을 것이다.
통상의 기술자라면 본 개시를 참조하여 제 1 리프레시 주기의 변경 방법에 대한 다양한 설계 변경이 가능할 것이다.
도 5는 도 2의 제 1 카운터 어레이(1333)를 나타내는 블록도이다.
제 1 카운터 어레이(1333)는 제 2 리프레시 카운터(13331)를 포함한다.
제 2 리프레시 카운터(13331)는 제 1 레지스터(1332)의 엔트리 개수와 동일한 개수가 포함될 수 있으며 이 경우 각각은 제 1 레지스터(1332)의 엔트리와 1:1로 대응한다.
제 2 리프레시 카운터(13331)는 대응하는 엔트리의 제 2 리프레시 주기로 설정된 값만큼 카운팅하고 카운트가 완료되면 카운트 완료 신호를 출력할 수 있다.
카운트 완료 신호가 출력되면 위크 탐지부(130)는 해당 엔트리의 주소에 대하여 제 2 리프레시 요청을 리프레시 제어부(140)에 출력한다.
리프레시 제어부(140)는 제 1 리프레시 명령을 메모리 장치(10)에 출력하는 경우 이에 대응하는 제 1 리프레시 주소를 위크 탐지부(130)에 제공한다.
이에 대하여 위크 탐지부(130)는 제 1 리프레시 주소에 대응하는 엔트리를 제 1 레지스터(1332)에서 찾는다.
만일 제 1 리프레시 주소에 대응하는 엔트리를 발견한 경우 해당 엔트리에 대응하는 제 2 리프레시 카운터(13331)를 초기화한다.
이에 따라 제 1 리프레시 동작이 수행된 주소에 대해서 제 2 리프레시 동작이 중복하여 수행되지 않도록 할 수 있다.
제 1 카운터 어레이(1333)는 에러 카운터(13332)를 더 포함할 수 있다.
에러 카운터(13332)는 제 1 레지스터(1332)의 엔트리 개수와 동일한 개수가 포함될 수 있으며 이 경우 각각은 제 1 레지스터(1332)의 엔트리와 1:1로 대응한다.
에러 발생 시 에러 카운터(13332)는 제 1 레지스터(1332)의 대응하는 엔트리에 존재하는 에러 회수의 현재 값을 증가시킬 수 있다.
제 1 레지스터(1332)의 에러 회수 필드는 대응하는 에러 카운터(13332)에서 증가시킨 값으로 갱신될 수 있다.
도 6은 도 2의 리프레시 제어부(140)의 상세 블록도이다.
리프레시 제어부(140)는 다수의 하위 리프레시 제어부(140-1, ... , 140-M)를 포함한다.
다수의 하위 리프레시 제어부들은 실질적으로 동일한 구성을 가지며 각각은 대응하는 랭크에 대해서 리프레시 제어 동작을 수행한다.
하위 리프레시 제어부(140-1)는 제 1 리프레시 주기 카운터(141), 제 2 레지스터(142), 제 1 리프레시 명령 생성부(143), 제 2 리프레시 명령 생성부(144)를 포함한다.
제 1 리프레시 주기 카운터(141)는 위크 탐지부(130)에서 출력된 제 1 리프레시 주기(tREF)로부터 제 1 리프레시 명령이 출력되는 주기에 대응하는 카운터 값을 카운트한다.
예를 들어 제 1 리프레시 주기(tREF)를 랭크에 포함된 로우 주소 개수로 나눈 값인 단위 리프레시 주기(tREFI)에 대응하는 값만큼 제 1 리프레시 주기 카운터(141)가 카운트하면 제 1 리프레시 명령 생성부(143)는 제 1 리프레시 명령을 출력한다.
제 2 레지스터(142)는 최근에 리프레시된 주소를 저장하며 제 1 리프레시 명령 생성부(143)에서 제 1 리프레시 명령을 출력한 이후 제 2 레지스터(142)의 값을 기존 주소의 다음 주소로 갱신한다.
메모리 장치(10)도 최근에 리프레시 된 주소를 저장하고 있으므로 메모리 장치(10)는 제 1 리프레시 명령을 수신하면 다음 주소에 대한 제 1 리프레시 동작을 수행하고 최근에 리프레시된 주소의 정보를 갱신한다.
전술한 바와 같이 메모리 장치(10)는 저전력 상태에서 스스로 셀프 리프레시(제 3 리프레시) 동작을 수행할 수 있다.
셀프 리프레시 동작을 종료하는 경우 메모리 장치(10)는 최종적으로 리프레시된 주소(최종 제 3 리프레시 주소)를 저장하고 이를 리프레시 제어부(140)에 출력한다.
리프레시 제어부(140)는 최종 제 3 리프레시 주소로 제 2 레지스터(142)의 값을 갱신한다.
이에 따라 제 2 레지스터(142)와 메모리 장치(10)는 최종적으로 리프레시된 주소를 동기화하여 저장한다.
제 1 리프레시 명령 생성부(143)에서 제 1 리프레시 명령을 출력한 경우 이에 대응하는 제 1 리프레시 주소는 위크 탐지부(130)에 출력된다.
전술한 바와 같이 위크 탐지부(130)는 제 1 리프레시 주소를 수신하는 경우 제 1 레지스터(1332)에 대응하는 엔트리가 존재하는지 판단하고 대응하는 엔트리가 존재하면 이에 대응하는 제 2 리프레시 카운터(13331)를 초기화한다.
이에 따라 제 1 리프레시 명령이 수행된 주소에 대해서 제 2 리프레시 명령이 중복하여 수행되지 않을 수 있다.
제 2 리프레시 명령 생성부(144)는 위크 탐지부(130)에서 출력된 제 2 리프레시 요청, 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 메모리 장치(10)에 출력한다.
제 2 리프레시 명령은 순차적으로 제공되는 액티브 명령과 프리차지 명령을 포함할 수 있다.
도 7은 도 6의 제 2 레지스터(142)의 상세 블록도이다.
제 2 레지스터(142)는 뱅크 그룹 레지스터(1421), 뱅크 주소 레지스터(1422), 로우 주소 레지스터(1423)를 포함할 수 있다.
제 2 레지스터(142)는 최종 리프레시 주소로부터 뱅크 그룹, 뱅크 주소, 로우 주소를 추출하여 뱅크 그룹 레지스터(1421), 뱅크 주소(1422), 로우 주소 레지스터(1423)에 저장할 수 있다.
도 8 내지 도 14는 본 발명의 동작을 설명하는 상태 다이어그램이다.
도 8은 ECC 회로(110), 스크러빙 회로(120), 및 위크 탐지부(130)의 동작과 연관된다.
단계(S110)에서 에러가 발생하는지 판단하고, 에러가 발생하지 않는 이상 대기 상태(S100)에서 대기한다.
에러가 발생한 경우 단계(S120)에서 ECC 회로(110)는 에러를 정정하고 스크러빙 회로(120)는 정정된 에러를 기록한다(S120).
위크 탐지부(130)는 에러가 발생한 주소에 대응하는 제 1 레지스터(1332)를 갱신한다(S130).
단계(S140)에서 패트롤 완료 여부를 판단한다.
패트롤이 완료된 경우 해당 랭크에 대해서 제 1 리프레시 주기를 조정한다(S150).
이후 제 1 레지스터에서 제 2 리프레시 주기를 조정하고(S160) 대기 상태로 돌아간다.
단계(S140)에서 패트롤이 완료되지 않은 경우 제 2 리프레시 주기를 조정하고(S160) 대기 상태로 돌아간다.
제 2 리프레시 주기의 조정 방법은 도 4와 연관된다.
도 9는 위크 탐지부(130)의 제 2 리프레시 요청 생성에 연관된 다이어그램이다.
단계(S210)에서 제 2 리프레시 카운터가 카운트를 완료하는지 판단하고, 카운트가 완료되지 않는 이상 대기 상태(S200)에서 대기한다.
제 2 리프레시 카운터가 카운트를 완료한 경우 대응하는 제 2 리프레시 카운터 주기가 0인지 판단한다(S220).
대응하는 제 2 리프레시 주기 카운터의 값이 0인 경우 제 2 리프레시 대상이 아니므로 제 2 리프레시 카운터를 리셋(S240)하고 대기 상태(S200)로 돌아간다.
제 2 리프레시 주기 카운터의 값이 0이 아닌 경우 대응하는 제 2 리프레시 주소에 대한 제 2 리프레시 요청을 리프레시 제어부(140)에 출력한다.
이후 제 2 리프레시 카운터를 리셋(S240)하고 대기 상태(S200)로 돌아간다.
도 10은 최근 수행된 리프레시 주소를 입력받는 경우의 위크 탐지부(130)의 동작에 연관된다.
단계(S310)에서 최근 리프레시가 수행된 주소가 입력되었는지 판단하고, 입력되지 않는 이상 대기 상태(S300)에서 대기한다.
최근 리프레시가 수행된 주소가 입력된 경우 대응하는 제 2 리프레시 카운터가 존재하는지 판단한다(S320).
대응하는 제 2 리프레시 카운터가 존재하면 제 2 리프레시 카운터를 리셋하고(S330) 대기 상태로 돌아간다(S300).
이를 통해 최근에 리프레시가 수행된 주소에 대해서는 다시 제 2 리프레시 요청을 수행하지 않게 된다.
도 11은 제 1 리프레시 주기의 조정시 리프레시 제어부(140)의 동작에 연관된다.
단계(S410)에서 위크 탐지부(130)로부터 제 1 리프레시 주기 조정이 있는지 확인하고 없는 이상 대기 상태(S400)에서 대기한다.
위크 탐지부(130)로부터 제 1 리프레시 주기 조정 요청이 있는 경우 리프레시 제어부(140)는 제 1 리프레시 카운터가 카운트할 단위 리프레시 주기 값을 갱신한다(S420).
단위 리프레시 주기 값은 제 1 리프레시 주기값을 랭크에 포함된 로우 주소 개수로 나눈 값에 대응할 수 있다.
도 12는 리프레시 제어부(140)에서 제 1 리프레시 명령을 출력하는 동작과 연관된다.
단계(S510)에서 제 1 리프레시 카운터가 카운트를 완료했는지 확인하고 완료하지 않은 이상 대기 상태(S500)에서 대기한다.
카운트를 완료한 경우 메모리 장치에 제 1 리프레시 명령을 출력한다(S520).
제 1 리프레시 명령이 출력되는 경우 최근 리프레시된 주소의 다음 주소에 대해서 자동으로 리프레시가 수행된다.
이후 제 1 리프레시 주소를 위크 탐지부(130)에 출력한다(S530). 이때 위크 탐지부(130)는 도 10의 동작을 수행할 수 있다.
이후 리프레시 제어부(140)는 최근 리프레시 주소를 갱신하고(S540), 제 1 리프레시 카운터를 리셋한다(S550).
도 13은 리프레시 제어부(140)가 메모리 장치로부터 셀프 리프레시 주소를 입력받는 동작과 연관된다.
단계(S610)에서 셀프 리프레시 주소가 입력되었는지 확인하고 입력되지 않은 이상 대기 상태(S600)에서 대기한다.
셀프 리프레시 주소가 입력된 경우 최근 리프레시 주소를 갱신한다(S620).
이후 셀프 리프레시 주소를 위크 탐지부(130)에 출력한다(S630). 이때 위크 탐지부(130)는 도 10의 동작을 수행할 수 있다.
도 14는 리프레시 제어부(140)가 위크 탐지부(130)로부터 제 2 리프레시 주소와 제 2 리프레시 요청을 입력받는 동작과 연관된다.
단계(S710)에서 제 2 리프레시 요청이 입력되었는지 확인하고 입력되지 않은 이상 대기 상태(S700)에서 대기한다.
제 2 리프레시 요청이 입력된 경우 메모리 장치에 제 2 리프레시 명령을 출력한다(S720).
도 15는 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 메모리 모듈을 나타낸다.
도 1 등을 참조하여 개시한 본 발명의 일 실시예에 의한 반도체 장치(100)는 메모리 모듈(1000) 내에 메모리 장치(10-1 ~10-16)와 함께 장착될 수 있다.
반도체 장치(100)의 구체적인 구성과 기능은 도 1 등을 참조하여 개시한 바와 실질적으로 동일한 것으로 이해할 수 있다.
도 16은 본 발명의 일 실시예에 의한 반도체 장치를 포함하는 적층형 메모리 장치를 나타낸다.
도 1 등을 참조하여 개시한 본 발명의 일 실시예에 의한 반도체 장치(100)는 적층형 메모리 장치(2000) 내에 다수의 메모리 장치(10)와 함께 적층될 수 있다.
메모리 장치(10)와 반도체 장치(100)는 TSV를 통해 연결될 수 있다.
반도체 장치(100)의 구체적인 구성과 기능은 도 1 등을 참조하여 개시한 바와 실질적으로 동일한 것으로 이해할 수 있다.
이상은 본 발명의 개시를 위한 것으로서 본 발명의 권리범위가 이상의 개시에 의해 한정되는 것은 아니다. 본 발명의 권리범위는 특허청구범위에 문언적으로 기재된 범위와 그 균등범위로 정해질 수 있다.
10: 메모리 장치
100: 반도체 장치
110: ECC 회로
120: 스크러빙 회로
130: 위크 탐지부
131: 판정부
132: 주소 디코더
133: 탐지부
133-1 ~ 133-M : 하위 탐지부
1331: 제어부
1332: 제 2 레지스터
1333: 제 1 카운터 어레이
13331: 제 2 리프레시 카운터
13332: 에러 카운터
140: 리프레시 제어부
140-1 ~ 140-M: 하위 리프레시 제어부
141: 제 1 리프레시 주기 카운터
142: 제 2 레지스터
143: 제 1 리프레시 명령 생성부
144: 제 2 리프레시 명령 생성부
1000: 메모리 모듈
2000: 적층형 메모리 장치.

Claims (28)

  1. 메모리 장치에서 읽은 데이터에 대해서 에러 탐지 및 정정 동작을 수행하는 ECC 회로;
    상기 ECC 회로에서 출력되는 정정 데이터를 참조하여 상기 메모리 장치에 대하여 스크러빙 동작을 수행하는 스크러빙 회로;
    상기 스크러빙 회로에서 출력된 에러 발생 주소를 참조하여 상기 메모리 장치를 다수의 영역으로 구분하여 에러 발생 정보를 관리하고, 상기 에러 발생 정보로부터 상기 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 상기 에러 발생 정보를 참조하여 상기 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 위크 탐지부;
    상기 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 상기 메모리 장치에 출력하고, 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 상기 메모리 장치에 출력하는 리프레시 제어부
    를 포함하는 반도체 장치.
  2. 청구항 1에 있어서, 상기 위크 탐지부는 상기 다수의 영역에 대응하는 다수의 하위 탐지부를 포함하는 탐지부를 포함하되, 상기 하위 탐지부는
    대응하는 영역에서의 에러 발생 정보를 관리하는 제 1 레지스터; 및
    상기 제 1 레지스터를 참조하여 상기 대응하는 영역에 대한 제 1 리프레시 주기를 제어하고, 상기 대응하는 영역에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 제어부
    를 포함하는 반도체 장치.
  3. 청구항 2에 있어서, 상기 제 1 레지스터는 다수의 엔트리를 포함하고, 다수의 엔트리 각각은 에러 발생 주소 필드, 에러 회수 필드, 제 2 리프레시 주기 필드를 포함하는 반도체 장치.
  4. 청구항 3에 있어서, 상기 제어부는 상기 대응하는 영역에 대한 스크러빙 동작이 완료되는 경우 상기 제 1 레지스터를 참조하여 상기 대응하는 영역에서의 상기 제 1 리프레시 주기를 변경하는 반도체 장치.
  5. 청구항 4에 있어서, 상기 제어부는 상기 제 1 레지스터의 엔트리 개수에 따라 상기 제 1 리프레시 주기를 조절하는 반도체 장치.
  6. 청구항 3에 있어서, 상기 제어부는 상기 에러 개수 필드의 값과 상기 제 1 리프레시 주기에 따라 상기 제 2 리프레시 주기 필드의 값을 조절하는 반도체 장치.
  7. 청구항 6에 있어서, 상기 제어부는 상기 에러 회수 필드의 값이 0이거나 소정의 임계점을 초과하는 엔트리에 포함된 에러 발생 주소에 대해서는 상기 제 2 리프레시 요청을 생성하지 않는 반도체 장치.
  8. 청구항 3에 있어서, 상기 하위 탐지부는 제 1 카운터 어레이를 더 포함하되, 상기 제 1 카운터 어레이는 상기 다수의 엔트리에 대응하는 다수의 제 2 리프레시 카운터를 포함하고, 상기 다수의 제 2 리프레시 카운터 각각은 대응하는 엔트리에 포함된 상기 제 2 리프레시 주기 필드의 값을 카운팅하는 반도체 장치.
  9. 청구항 8에 있어서, 상기 리프레시 제어부는 상기 제 1 리프레시 명령에 대응하는 제 1 리프레시 주소를 상기 위크 탐지부에 제공하고, 상기 제어부는 상기 제 1 리프레시 주소를 포함하는 엔트리가 존재하는 경우 상기 엔트리에 대응하는 제 2 리프레시 카운터를 리셋하는 반도체 장치.
  10. 청구항 2에 있어서, 상기 위크 탐지부는 상기 다수의 영역 중 입력된 주소에 대응하는 영역을 식별하는 주소 디코더를 더 포함하는 반도체 장치.
  11. 청구항 3에 있어서, 상기 다수의 엔트리 각각은 플래그 필드를 더 포함하고, 상기 제어부는 에러 발생 주소에서 정정 불가능한 에러가 발생하거나 상기 에러 발생 주소에서 발생한 에러 개수가 소정의 값 이상이면 상기 플래그 필드를 활성화하는 반도체 장치.
  12. 청구항 1에 있어서, 상기 리프레시 제어부는 상기 다수의 영역에 대응하는 하위 리프레시 제어부를 다수 개 포함하되, 상기 하위 리프레시 제어부는
    상기 위크 탐지부에서 입력된 대응하는 영역에서의 제 1 리프레시 주기에 따라 설정되는 소정의 카운트 값을 카운트하는 제 1 리프레시 주기 카운터; 및
    상기 대응하는 영역에서 가장 최근에 리프레시된 주소를 저장하는 제 2 레지스터;
    상기 제 1 리프레시 주기 카운터의 카운트 결과에 따라 상기 제 1 리프레시 명령을 생성하는 제 1 리프레시 명령 생성부; 및
    상기 위크 탐지부에서 입력된 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 상기 제 2 리프레시 명령과 상기 제 2 리프레시 주소를 생성하는 제 2 리프레시 명령 생성부
    를 포함하는 반도체 장치.
  13. 청구항 12에 있어서, 상기 소정의 카운트 값은 상기 제 1 리프레시 주기를 상기 대응하는 영역에 포함된 로우 주소 개수로 나눈 값에 대응하는 반도체 장치.
  14. 청구항 12에 있어서, 상기 리프레시 제어부는 상기 제 1 리프레시 명령을 출력하는 경우 상기 제 2 레지스터의 값을 갱신하고 상기 갱신된 값을 상기 위크 탐지부에 출력하는 반도체 장치.
  15. 청구항 12에 있어서, 상기 리프레시 제어부는 상기 메모리 장치에서 수행된 셀프 리프레시 주소를 이용하여 상기 제 2 레지스터의 값을 갱신하는 반도체 장치.
  16. 청구항 1에 있어서, 상기 다수의 영역 각각은 상기 메모리 장치의 랭크에 대응하는 반도체 장치.
  17. 메모리 장치 및 반도체 장치를 포함하는 메모리 시스템으로서
    상기 반도체 장치는
    상기 메모리 장치에서 읽은 데이터에 대해서 에러 탐지 및 정정 동작을 수행하는 ECC 회로;
    상기 ECC 회로에서 출력되는 정정 데이터를 참조하여 상기 메모리 장치에 대하여 스크러빙 동작을 수행하는 스크러빙 회로;
    상기 스크러빙 회로에서 출력된 에러 발생 주소를 참조하여 상기 메모리 장치를 다수의 영역으로 구분하여 에러 발생 정보를 관리하고, 상기 에러 발생 정보로부터 상기 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 상기 에러 발생 정보를 참조하여 상기 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 위크 탐지부;
    상기 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 상기 메모리 장치에 출력하고, 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 상기 메모리 장치에 출력하는 리프레시 제어부
    를 포함하는 메모리 시스템.
  18. 청구항 17에 있어서, 상기 위크 탐지부는 상기 다수의 영역에 대응하는 다수의 하위 탐지부를 포함하는 탐지부를 포함하되, 상기 하위 탐지부는
    대응하는 영역에서의 에러 발생 정보를 관리하는 제 1 레지스터; 및
    상기 제 1 레지스터를 참조하여 상기 대응하는 영역에 대한 제 1 리프레시 주기를 제어하고, 상기 대응하는 영역에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 제어부
    를 포함하는 메모리 시스템.
  19. 청구항 17에 있어서, 상기 리프레시 제어부는 상기 다수의 영역에 대응하는 하위 리프레시 제어부를 다수 개 포함하되, 상기 하위 리프레시 제어부는
    상기 위크 탐지부에서 입력된 대응하는 영역에서의 제 1 리프레시 주기에 따라 설정되는 소정의 카운트 값을 카운트하는 제 1 리프레시 주기 카운터; 및
    상기 대응하는 영역에서 가장 최근에 리프레시된 주소를 저장하는 제 2 레지스터;
    상기 제 1 리프레시 주기 카운터의 카운트 결과에 따라 상기 제 1 리프레시 명령을 생성하는 제 1 리프레시 명령 생성부; 및
    상기 위크 탐지부에서 입력된 상기 제 1 리프레시 요청과 상기 제 1 리프레시 주소에 따라 상기 제 2 리프레시 명령과 상기 제 2 리프레시 주소를 생성하는 제 2 리프레시 명령 생성부
    를 포함하는 메모리 시스템.
  20. 청구항 19에 있어서, 상기 메모리 장치는 셀프 리프레시 동작을 완료하는 경우 마지막으로 수행된 최종 셀프 리프레시 주소를 상기 리프레시 제어부에 제공하고, 상기 리프레시 제어부는 상기 최종 셀프 리프레시 주소를 이용하여 상기 제 2 레지스터의 값을 갱신하는 메모리 시스템.
  21. 메모리 장치를 다수의 영역으로 구분하고 상기 다수의 영역 각각에 대해서 제 1 리프레시 주기를 제어하고 상기 다수의 영역 각각에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하고, 상기 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 상기 메모리 장치에 출력하고, 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 상기 메모리 장치에 출력하는 반도체 장치.
  22. 청구항 21에 있어서, 상기 반도체 장치는
    상기 다수의 영역 각각에 대해서 상기 제 1 리프레시 주기를 제어하고 상기 제 2 리프레시 주소에 대해서 상기 제 2 리프레시 요청을 생성하는 위크 탐지부 및
    상기 제 1 리프레시 주기에 따라 제 1 리프레시 명령을 생성하여 상기 메모리 장치에 출력하고, 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 제 2 리프레시 명령과 제 2 리프레시 주소를 상기 메모리 장치에 출력하는 리프레시 제어부
    를 포함하는 반도체 장치.
  23. 청구항 22에 있어서, 상기 리프레시 제어부는 상기 다수의 영역에 대응하는 하위 리프레시 제어부를 다수 개 포함하되, 상기 하위 리프레시 제어부는
    상기 위크 탐지부에서 입력된 대응하는 영역에서의 제 1 리프레시 주기에 따라 설정되는 소정의 카운트 값을 카운트하는 제 1 리프레시 주기 카운터; 및
    상기 대응하는 영역에서 가장 최근에 리프레시된 주소를 저장하는 제 2 레지스터;
    상기 제 1 리프레시 주기 카운터의 카운트 결과에 따라 상기 제 1 리프레시 명령을 생성하는 제 1 리프레시 명령 생성부; 및
    상기 위크 탐지부에서 입력된 상기 제 2 리프레시 요청과 상기 제 2 리프레시 주소에 따라 상기 제 2 리프레시 명령과 상기 제 2 리프레시 주소를 생성하는 제 2 리프레시 명령 생성부
    를 포함하는 반도체 장치.
  24. 청구항 23에 있어서, 상기 리프레시 제어부는 상기 제 1 리프레시 명령을 출력하는 경우 상기 제 2 레지스터의 값을 갱신하고 상기 갱신된 값을 상기 위크 탐지부에 출력하는 반도체 장치.
  25. 청구항 23에 있어서, 상기 리프레시 제어부는 상기 메모리 장치에서 수행된 셀프 리프레시 주소를 이용하여 상기 제 2 레지스터의 값을 갱신하는 반도체 장치.
  26. 청구항 22에 있어서, 상기 반도체 장치는 상기 다수의 영역 각각에 대한 스크러빙 동작이 완료되는 경우 해당 영역에서의 상기 제 1 리프레시 주기를 변경하는 반도체 장치.
  27. 청구항 26에 있어서, 상기 위크 탐지부는 상기 다수의 영역에 대응하는 다수의 하위 탐지부를 포함하는 탐지부를 포함하되, 상기 하위 탐지부는
    대응하는 영역에서의 에러 발생 정보를 관리하는 제 1 레지스터; 및
    상기 제 1 레지스터를 참조하여 상기 대응하는 영역에 대한 제 1 리프레시 주기를 제어하고, 상기 대응하는 영역에 포함된 제 2 리프레시 주소에 대해서 제 2 리프레시 요청을 생성하는 제어부
    를 포함하는 반도체 장치.
  28. 청구항 27에 있어서, 상기 제어부는 상기 대응하는 영역에 대한 스크러빙 동작이 완료되는 경우 상기 제 1 레지스터를 참조하여 상기 대응하는 영역에서의 상기 제 1 리프레시 주기를 변경하는 반도체 장치.
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