JPH1069768A - ダイナミック・メモリ素子 - Google Patents
ダイナミック・メモリ素子Info
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- JPH1069768A JPH1069768A JP9202436A JP20243697A JPH1069768A JP H1069768 A JPH1069768 A JP H1069768A JP 9202436 A JP9202436 A JP 9202436A JP 20243697 A JP20243697 A JP 20243697A JP H1069768 A JPH1069768 A JP H1069768A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40622—Partial refresh of memory arrays
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- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 消費電力低減を図ったリフレッシュ回路（２
３０）およびダイナミック・メモリ素子（２０１）のリ
フレッシュ方法を提供する。 【解決手段】 リフレッシュすべき行は、論理関数およ
び基準アドレス（２２３）によって決定する。デコーダ
（２１４）の出力において、ある行にリフレッシュ信号
（２１５）を供給するか否かは、制御ロジック（２２
４）によって判定される。制御ロジック（２２４）は、
アドレス発生器（２１２）および基準アドレス（２２
３）を格納する基準レジスタ（２２２）に接続されてい
る。基準アドレス（２２３）をリフレッシュ回路（２３
０）に供給することによって、どの行をリフレッシュす
べきかを判定することができる。ダイナミック・メモリ
素子（２０１）のメモリ・アレイ（２１０）は、部分的
にリフレッシュすることができ、リフレッシュのための
エネルギ消費低減が可能となる。
３０）およびダイナミック・メモリ素子（２０１）のリ
フレッシュ方法を提供する。 【解決手段】 リフレッシュすべき行は、論理関数およ
び基準アドレス（２２３）によって決定する。デコーダ
（２１４）の出力において、ある行にリフレッシュ信号
（２１５）を供給するか否かは、制御ロジック（２２
４）によって判定される。制御ロジック（２２４）は、
アドレス発生器（２１２）および基準アドレス（２２
３）を格納する基準レジスタ（２２２）に接続されてい
る。基準アドレス（２２３）をリフレッシュ回路（２３
０）に供給することによって、どの行をリフレッシュす
べきかを判定することができる。ダイナミック・メモリ
素子（２０１）のメモリ・アレイ（２１０）は、部分的
にリフレッシュすることができ、リフレッシュのための
エネルギ消費低減が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダイナミック・メ
モリ素子、および、例えば、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ:Dynamic Random Access M
emory)のようなダイナミック・メモリ素子のリフレッシ
ュ方法に関するものである。尚、ダイナミック・メモリ
素子は、ダイナミック・ランダム・アクセス・メモリに
限定される訳ではないことを付記しておく。
モリ素子、および、例えば、ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ:Dynamic Random Access M
emory)のようなダイナミック・メモリ素子のリフレッシ
ュ方法に関するものである。尚、ダイナミック・メモリ
素子は、ダイナミック・ランダム・アクセス・メモリに
限定される訳ではないことを付記しておく。
【０００２】
【従来の技術】ＤＲＡＭのようなダイナミック・メモリ
素子は、リフレッシュする必要がある。これはエネルギ
を消費する。多くのシステムにおいて、エネルギの消費
は性動作能に対して非常に重大であり、リフレッシュに
使用される電力は低減すべきである。
素子は、リフレッシュする必要がある。これはエネルギ
を消費する。多くのシステムにおいて、エネルギの消費
は性動作能に対して非常に重大であり、リフレッシュに
使用される電力は低減すべきである。
【０００３】エネルギ消費の低減は、ＤＲＡＭのみでな
く、消費電力の少ないスタティック・メモリ（ＳＲＡ
Ｍ）も使用することによって可能である。スタンバイ・
モードの間、重要なデータはＳＲＡＭに格納し、ＤＲＡ
Ｍはオフに切り替えて、リフレッシュを行わなければよ
い。しかしながら、ＳＲＡＭを設けることによって、追
加のコストおよび空間が必要となる。更に、２つの異な
るメモリ・アクセス・サイクルが必要となる。
く、消費電力の少ないスタティック・メモリ（ＳＲＡ
Ｍ）も使用することによって可能である。スタンバイ・
モードの間、重要なデータはＳＲＡＭに格納し、ＤＲＡ
Ｍはオフに切り替えて、リフレッシュを行わなければよ
い。しかしながら、ＳＲＡＭを設けることによって、追
加のコストおよび空間が必要となる。更に、２つの異な
るメモリ・アクセス・サイクルが必要となる。
【０００４】米国特許番号第５，３３１，６０１号は、
入力リフレッシュ・アドレスを変更してアクセスするメ
モリ・セルを減らすことによって電力を節約し、あるい
はアドレスするメモリ・セルを増やすことによってリフ
レッシュ時間を短縮するメモリ素子について記載してい
る。回路は、単純なトランジスタ構成から成り、あるア
ドレス・ビットを遮断し、次いで、その位置にあるアク
ティブ・ビットを交換してアドレス・デコーダに向け
る。また、この回路は、メモリ素子がリフレッシュ・モ
ードに入ったことに応答するコントローラも含む。この
素子をリフレッシュ・モードで使用する場合、アドレス
・ビットは、遮断されずにアドレス・デコーダに渡さ
れ、完全なユーザ制御が可能となる。
入力リフレッシュ・アドレスを変更してアクセスするメ
モリ・セルを減らすことによって電力を節約し、あるい
はアドレスするメモリ・セルを増やすことによってリフ
レッシュ時間を短縮するメモリ素子について記載してい
る。回路は、単純なトランジスタ構成から成り、あるア
ドレス・ビットを遮断し、次いで、その位置にあるアク
ティブ・ビットを交換してアドレス・デコーダに向け
る。また、この回路は、メモリ素子がリフレッシュ・モ
ードに入ったことに応答するコントローラも含む。この
素子をリフレッシュ・モードで使用する場合、アドレス
・ビットは、遮断されずにアドレス・デコーダに渡さ
れ、完全なユーザ制御が可能となる。
【０００５】他の従来技術の引用例として、ヨーロッパ
特許出願番号４４８５９３号は、電力供給が停止した場
合のリフレッシュの安定性に関するものである。
特許出願番号４４８５９３号は、電力供給が停止した場
合のリフレッシュの安定性に関するものである。
【０００６】図１は、従来技術のダイナミック・メモリ
素子１０１のブロック構成図を示す。
素子１０１のブロック構成図を示す。
【０００７】ダイナミック・メモリ素子１０１は、メモ
リ・アレイ１１０，アドレス発生器１１２およびデコー
ダ１１４を備えている。アドレス発生器１１２およびデ
コーダ１１４の組み合わせのことを、リフレッシュ回路
１３０と呼ぶことにする。図１に示すように、ダイナミ
ック・メモリ素子１０１は、データ端子１２０およびオ
プション端子１１６も含む。メモリ・アレイ１１０は、
多数の記憶素子１１１およびデータ・アクセス手段１１
８から成る。データ・アクセス手段１１８は、記憶素子
１１１に格納するデータの書き込み，ならびに記憶素子
１１１内のデータの読み出しおよび更新を行うために設
けたものである。データ・アクセス手段１１８は、記憶
素子１１１およびデータ端子１２０に接続されている。
リ・アレイ１１０，アドレス発生器１１２およびデコー
ダ１１４を備えている。アドレス発生器１１２およびデ
コーダ１１４の組み合わせのことを、リフレッシュ回路
１３０と呼ぶことにする。図１に示すように、ダイナミ
ック・メモリ素子１０１は、データ端子１２０およびオ
プション端子１１６も含む。メモリ・アレイ１１０は、
多数の記憶素子１１１およびデータ・アクセス手段１１
８から成る。データ・アクセス手段１１８は、記憶素子
１１１に格納するデータの書き込み，ならびに記憶素子
１１１内のデータの読み出しおよび更新を行うために設
けたものである。データ・アクセス手段１１８は、記憶
素子１１１およびデータ端子１２０に接続されている。
【０００８】メモリ・アレイ１１０内の記憶素子１１１
の物理群の１つをブロック１１３と呼ぶことにする。ブ
ロック１１３は、論理的に、Ａ1 ，Ａi ．．．Ａn で示
されている。メモリ・アレイ１１０では、ブロック１１
３の数はｎである。論理的に、ブロック・アドレスａ
1 ，ａi ．．．ａn が、ブロックＡ1 ，Ａi ．．．Ａn
に割り当てられている。１つのブロックＡi に対して、
１つのブロック・アドレスａi がある。
の物理群の１つをブロック１１３と呼ぶことにする。ブ
ロック１１３は、論理的に、Ａ1 ，Ａi ．．．Ａn で示
されている。メモリ・アレイ１１０では、ブロック１１
３の数はｎである。論理的に、ブロック・アドレスａ
1 ，ａi ．．．ａn が、ブロックＡ1 ，Ａi ．．．Ａn
に割り当てられている。１つのブロックＡi に対して、
１つのブロック・アドレスａi がある。
【０００９】デコーダ１１４の出力１１７は、対応する
ブロック１１３の記憶素子１１１に接続されている。ア
ドレス発生器１１２がデコーダ１１４に接続され、ブロ
ック１１３（Ａ1 ，Ａi ．．．Ａn ）に対応するブロッ
ク・アドレス１１９（ａ1 ，ａi ．．．ａn ）を発生す
る。
ブロック１１３の記憶素子１１１に接続されている。ア
ドレス発生器１１２がデコーダ１１４に接続され、ブロ
ック１１３（Ａ1 ，Ａi ．．．Ａn ）に対応するブロッ
ク・アドレス１１９（ａ1 ，ａi ．．．ａn ）を発生す
る。
【００１０】ダイナミック・メモリ素子１０１は、デー
タ端子１２０またはオプション端子１１６を介して、他
の素子にも接続可能である。オプション端子１１６は、
アドレス発生器１１２に制御信号１２１を供給する。例
えば、制御信号１２１は、クロック信号とすることがで
きる。
タ端子１２０またはオプション端子１１６を介して、他
の素子にも接続可能である。オプション端子１１６は、
アドレス発生器１１２に制御信号１２１を供給する。例
えば、制御信号１２１は、クロック信号とすることがで
きる。
【００１１】１リフレッシュ・サイクルにおいて、アド
レス発生器１１２は、メモリ・アレイ１１０の全てのブ
ロック１１３（Ａ1 ，Ａi ．．．Ａn ）に対して、ブロ
ック・アドレス１１９（ａ1 ，ａi ．．．ａn ）を発生
する。ブロック・アドレスａ1 ，ａi ．．．ａn は、例
えば、昇順値(ascending value) または降順値(descend
ing value)を有する。また、ブロック・アドレスａ1 ，
ａi ．．．ａn はデコーダ１１４に供給される。デコー
ダ１１４は、メモリ・アレイ１１０上の対応するブロッ
ク１１３に、リフレッシュ信号１１５を送出する。リフ
レッシュ信号１１５を受信すると、１ブロック１１３の
全記憶素子１１１の内容が、データ・アクセス手段１１
８によって更新され、こうして各ブロック１１３のリフ
レッシュが行われる。各リフレッシュ・サイクルの終了
時に、アドレス発生器１１２は自動的にリセットし、ク
ロック信号が使用可能となったとき、サイクルは再び開
始可能となる。クロック信号は、制御信号１２１とし
て、オプション端子１１６を介して供給することができ
る。また、アドレス発生器１１２自体がそれを発生する
ことも可能である。
レス発生器１１２は、メモリ・アレイ１１０の全てのブ
ロック１１３（Ａ1 ，Ａi ．．．Ａn ）に対して、ブロ
ック・アドレス１１９（ａ1 ，ａi ．．．ａn ）を発生
する。ブロック・アドレスａ1 ，ａi ．．．ａn は、例
えば、昇順値(ascending value) または降順値(descend
ing value)を有する。また、ブロック・アドレスａ1 ，
ａi ．．．ａn はデコーダ１１４に供給される。デコー
ダ１１４は、メモリ・アレイ１１０上の対応するブロッ
ク１１３に、リフレッシュ信号１１５を送出する。リフ
レッシュ信号１１５を受信すると、１ブロック１１３の
全記憶素子１１１の内容が、データ・アクセス手段１１
８によって更新され、こうして各ブロック１１３のリフ
レッシュが行われる。各リフレッシュ・サイクルの終了
時に、アドレス発生器１１２は自動的にリセットし、ク
ロック信号が使用可能となったとき、サイクルは再び開
始可能となる。クロック信号は、制御信号１２１とし
て、オプション端子１１６を介して供給することができ
る。また、アドレス発生器１１２自体がそれを発生する
ことも可能である。
【００１２】ＤＲＡＭの場合、例えば、行状に配列され
ているメモリ・アレイから成るアレイにデータを格納す
る場合が頻繁にある。このような場合、メモリ・セルが
記憶素子１１１に対応し、行がブロック１１３に対応
し，カウンタがアドレス発生器１１２に対応し、行デコ
ーダがデコーダ１１４に対応し、データアクセス手段１
１８は情報を読み出すためのチャージ検出回路から成
る。行アドレスはカウンタ内で発生され、行デコーダに
供給される。行デコーダは、出力１１７を介して、各行
に接続されている。行デコーダの出力における信号は、
上述のリフレッシュ信号１１５である。リフレッシュ信
号１１５が特定の行に印加されると、この特定の行の各
単一メモリ・セルの情報が読み出され、必要であれば、
メモリ・セルのコンデンサが再充電され、こうしてこの
行はリフレッシュされる。
ているメモリ・アレイから成るアレイにデータを格納す
る場合が頻繁にある。このような場合、メモリ・セルが
記憶素子１１１に対応し、行がブロック１１３に対応
し，カウンタがアドレス発生器１１２に対応し、行デコ
ーダがデコーダ１１４に対応し、データアクセス手段１
１８は情報を読み出すためのチャージ検出回路から成
る。行アドレスはカウンタ内で発生され、行デコーダに
供給される。行デコーダは、出力１１７を介して、各行
に接続されている。行デコーダの出力における信号は、
上述のリフレッシュ信号１１５である。リフレッシュ信
号１１５が特定の行に印加されると、この特定の行の各
単一メモリ・セルの情報が読み出され、必要であれば、
メモリ・セルのコンデンサが再充電され、こうしてこの
行はリフレッシュされる。
【００１３】説明の都合上、限定を意図せずに、以下の
例を与える。
例を与える。
【００１４】１Ｍビットのデータを格納するための１０
２４ｘ１０２４個のメモリ・セルのアレイを有するＤＲ
ＡＭでは、メモリ・セルは、Ａ1 ．．．Ａ1024として表
わす１０２４行に配列されている。行デコーダは各行に
接続され、上述のリフレッシュ信号１１５をこれらの行
に供給する。カウンタは、増加するアドレスａi を生成
する。このアドレスａi は、ａ1 ＝１からａ1024＝１０
２４までの整数である。例えば、アドレスａ256 ＝２５
６が行デコーダの入力に供給されると、行Ａ256 の１０
２４個のメモリ・セル全てが次々にリフレッシュされ
る。各メモリ・セルの電荷は、データ・アクセス手段１
１８の一部である、電荷検出回路によって検出される。
メモリ・セルが充電されている場合、それは再充電され
る。これが意味するのは、充電されているコンデンサ
（例えば、ビット「１」を表わす）を有するメモリ・セ
ルは全て再充電され、充電されていないコンデンサ（例
えば、ビット「０」を表わす）を有するメモリ・セルは
再充電されないということである。
２４ｘ１０２４個のメモリ・セルのアレイを有するＤＲ
ＡＭでは、メモリ・セルは、Ａ1 ．．．Ａ1024として表
わす１０２４行に配列されている。行デコーダは各行に
接続され、上述のリフレッシュ信号１１５をこれらの行
に供給する。カウンタは、増加するアドレスａi を生成
する。このアドレスａi は、ａ1 ＝１からａ1024＝１０
２４までの整数である。例えば、アドレスａ256 ＝２５
６が行デコーダの入力に供給されると、行Ａ256 の１０
２４個のメモリ・セル全てが次々にリフレッシュされ
る。各メモリ・セルの電荷は、データ・アクセス手段１
１８の一部である、電荷検出回路によって検出される。
メモリ・セルが充電されている場合、それは再充電され
る。これが意味するのは、充電されているコンデンサ
（例えば、ビット「１」を表わす）を有するメモリ・セ
ルは全て再充電され、充電されていないコンデンサ（例
えば、ビット「０」を表わす）を有するメモリ・セルは
再充電されないということである。
【００１５】また、ＤＲＡＭは通常各メモリ・セルの情
報を読み出すために、データ・アクセス手段１１８を含
む。各メモリ・セルにアクセスするためには、例えば、
列アドレスのような追加のアドレスが必要である。この
追加のアドレスは、データ端子１２０を介して供給する
ことができる。
報を読み出すために、データ・アクセス手段１１８を含
む。各メモリ・セルにアクセスするためには、例えば、
列アドレスのような追加のアドレスが必要である。この
追加のアドレスは、データ端子１２０を介して供給する
ことができる。
【００１６】
【発明が解決しようとする課題】図１のダイナミック・
メモリ素子１０１では、メモリ・アレイ１１０の全ブロ
ック１１３が各リフレッシュ・サイクル毎にリフレッシ
ュされ、このためにエネルギが消費される。
メモリ素子１０１では、メモリ・アレイ１１０の全ブロ
ック１１３が各リフレッシュ・サイクル毎にリフレッシ
ュされ、このためにエネルギが消費される。
【００１７】本発明は、ダイナミック・メモリ素子のた
めの改良されたリフレッシュ回路、およびかかる素子に
おける従来技術の上述の問題を低減または克服する、リ
フレッシュ方法を提供するものである。
めの改良されたリフレッシュ回路、およびかかる素子に
おける従来技術の上述の問題を低減または克服する、リ
フレッシュ方法を提供するものである。
【００１８】
【課題を解決するための手段】本発明のリフレッシュ回
路およびダイナミック・メモリ素子においては、リフレ
ッシュすべき行は、論理関数および基準アドレスによっ
て決定する。デコーダの出力において、ある行にリフレ
ッシュ信号（を供給するか否かは、制御ロジックによっ
て判定される。制御ロジックは、アドレス発生器および
基準アドレスを格納する基準レジスタに接続されてい
る。基準アドレスをリフレッシュ回路に供給することに
よって、どの行をリフレッシュすべきかを判定すること
ができる。ダイナミック・メモリ素子のメモリ・アレイ
は、部分的にリフレッシュすることができ、リフレッシ
ュのためのエネルギ消費低減が可能となる。
路およびダイナミック・メモリ素子においては、リフレ
ッシュすべき行は、論理関数および基準アドレスによっ
て決定する。デコーダの出力において、ある行にリフレ
ッシュ信号（を供給するか否かは、制御ロジックによっ
て判定される。制御ロジックは、アドレス発生器および
基準アドレスを格納する基準レジスタに接続されてい
る。基準アドレスをリフレッシュ回路に供給することに
よって、どの行をリフレッシュすべきかを判定すること
ができる。ダイナミック・メモリ素子のメモリ・アレイ
は、部分的にリフレッシュすることができ、リフレッシ
ュのためのエネルギ消費低減が可能となる。
【００１９】
【発明の実施の形態】図２は、本発明の好適実施例によ
る、改良されたリフレッシュ回路２３０を有するダイナ
ミック・メモリ素子２０１の構成図を示す。
る、改良されたリフレッシュ回路２３０を有するダイナ
ミック・メモリ素子２０１の構成図を示す。
【００２０】従来技術と同様、ダイナミック・メモリ素
子２０１は、メモリ・アレイ２１０，アドレス発生器２
１２およびデコーダ２１４を備えている。加えて、ダイ
ナミック・メモリ素子２０１は、基準レジスタ２２２ま
たはその他の記憶手段、および制御ロジック２２４も備
えている。また、ダイナミック・メモリ素子２０１は、
データ端子２２０およびオプション端末２１６，２２
６，２３６も備えている。
子２０１は、メモリ・アレイ２１０，アドレス発生器２
１２およびデコーダ２１４を備えている。加えて、ダイ
ナミック・メモリ素子２０１は、基準レジスタ２２２ま
たはその他の記憶手段、および制御ロジック２２４も備
えている。また、ダイナミック・メモリ素子２０１は、
データ端子２２０およびオプション端末２１６，２２
６，２３６も備えている。
【００２１】アドレス発生器２１２およびデコーダ２１
４の組み合わせのことを、信号供給源２６０と呼ぶこと
にする。また、基準レジスタ２２２および制御ロジック
２２４の組み合わせのことを、信号制御部２７０と呼ぶ
ことにする。信号供給源２６０および信号制御部２７０
は、リフレッシュ回路２３０を形成する。
４の組み合わせのことを、信号供給源２６０と呼ぶこと
にする。また、基準レジスタ２２２および制御ロジック
２２４の組み合わせのことを、信号制御部２７０と呼ぶ
ことにする。信号供給源２６０および信号制御部２７０
は、リフレッシュ回路２３０を形成する。
【００２２】従来技術におけると同様、メモリ・アレイ
２１０は、多数の記憶素子２１１およびデータ・アクセ
ス手段２１８から成る。データ・アクセス手段２１８
は、データの書き込み、ならびに記憶素子２１１に格納
されているデータの読み出しおよび更新を行うために設
けられたものである。データ・アクセス手段２１８は、
記憶素子２１１およびデータ端子２２０に接続されてい
る。オプション端子２１６は、アドレス発生器２１２の
ために、制御信号２２１を供給することができる。例え
ば、制御信号２２１はクロック信号とすることができ
る。
２１０は、多数の記憶素子２１１およびデータ・アクセ
ス手段２１８から成る。データ・アクセス手段２１８
は、データの書き込み、ならびに記憶素子２１１に格納
されているデータの読み出しおよび更新を行うために設
けられたものである。データ・アクセス手段２１８は、
記憶素子２１１およびデータ端子２２０に接続されてい
る。オプション端子２１６は、アドレス発生器２１２の
ために、制御信号２２１を供給することができる。例え
ば、制御信号２２１はクロック信号とすることができ
る。
【００２３】メモリ・アレイ２１０内の記憶素子２１１
の１物理群のことをブロック２１３と呼ぶことにする。
各ブロック２１３は、論理的に、Ａ1 ，Ａi ．．．Ａn
で示されている。メモリ・アレイ２１０においては、ブ
ロック２１３の数はｎである。ブロック・アドレスａ
1 ，ａi ．．．ａn が、ブロックＡ1 ，Ａi ．．．Ａn
に論理的に割り当てられている。１つのブロックＡi に
対して、１つのアドレスａi がある。デコーダ２１４の
出力２１７は、対応するブロック２１３の記憶素子２１
１に接続されている。
の１物理群のことをブロック２１３と呼ぶことにする。
各ブロック２１３は、論理的に、Ａ1 ，Ａi ．．．Ａn
で示されている。メモリ・アレイ２１０においては、ブ
ロック２１３の数はｎである。ブロック・アドレスａ
1 ，ａi ．．．ａn が、ブロックＡ1 ，Ａi ．．．Ａn
に論理的に割り当てられている。１つのブロックＡi に
対して、１つのアドレスａi がある。デコーダ２１４の
出力２１７は、対応するブロック２１３の記憶素子２１
１に接続されている。
【００２４】図１および図２において、リフレッシュ番
号１０１／２０１，１１０／２１０，１１１／２１１，
１１２／２１２，１１３／２１３，１１４／２１４，１
１５／２１５，１１６／２１６，１１７／２１７，１１
８／２１８，１１９／２１９，１２０／２２０，１２１
／２２１，１３０／２３０は、同等な素子または信号を
表わす。しかしながら、それらの動作または機能は、実
施例の結果として異なるものとなる。これについては、
図２を参照しながら詳しく説明する。
号１０１／２０１，１１０／２１０，１１１／２１１，
１１２／２１２，１１３／２１３，１１４／２１４，１
１５／２１５，１１６／２１６，１１７／２１７，１１
８／２１８，１１９／２１９，１２０／２２０，１２１
／２２１，１３０／２３０は、同等な素子または信号を
表わす。しかしながら、それらの動作または機能は、実
施例の結果として異なるものとなる。これについては、
図２を参照しながら詳しく説明する。
【００２５】基準レジスタ２２２は、基準アドレスａr
を格納するために用いられる。図２において、基準アド
レスａr は番号２２３で示されている。基準アドレスａ
r は、オプション端子２２６によって、基準レジスタ２
２２に供給することができる。制御ロジック２２４が、
アドレス発生器２１２への入力２２７、および基準レジ
スタ２２２への入力２２９に接続されている。デコーダ
２１４には、制御ロジック２２４の出力２２５に接続さ
れたＥＮＡＢＬＥ−入力２３４が設けられている。メモ
リ・アレイ２１０および基準レジスタ２２２間には、オ
プションのリンク２５０を設けることができる。オプシ
ョン端子２３６は、制御ロジック２２４に信号を供給す
るために用いることができる。
を格納するために用いられる。図２において、基準アド
レスａr は番号２２３で示されている。基準アドレスａ
r は、オプション端子２２６によって、基準レジスタ２
２２に供給することができる。制御ロジック２２４が、
アドレス発生器２１２への入力２２７、および基準レジ
スタ２２２への入力２２９に接続されている。デコーダ
２１４には、制御ロジック２２４の出力２２５に接続さ
れたＥＮＡＢＬＥ−入力２３４が設けられている。メモ
リ・アレイ２１０および基準レジスタ２２２間には、オ
プションのリンク２５０を設けることができる。オプシ
ョン端子２３６は、制御ロジック２２４に信号を供給す
るために用いることができる。
【００２６】アドレス発生器２１２は、連続的にブロッ
ク・アドレス（ａ1 ，ａi ．．．ａn ）をデコーダ２１
４に供給する。
ク・アドレス（ａ1 ，ａi ．．．ａn ）をデコーダ２１
４に供給する。
【００２７】一定の基準アドレスａr が制御ロジック２
２４の入力２２９に現れる。制御ロジック２２４の入力
には、アドレス発生器２１２からの変化するアドレスａ
1 ，ａi ．．．ａn のアドレスａi がある。制御ロジッ
ク２２４は、このアドレスａi を基準アドレスａr と比
較し、制御ロジック２２４において実施される論理関数
ｆ（ａi ，ａr ）に応じて、デコーダ２１４をＯＮおよ
びＯＦＦに切り替える。論理関数ｆ（ａi ，ａr ）は、
大小比較，偶数奇数，モジュロ等のような関係で表わす
ことができる。このように、デコーダ２１４は、制御ロ
ジック２２４によってそのＥＮＡＢＬＥ−入力２３４が
イネーブルされたときのみ、リフレッシュ信号２１５を
メモリ・アレイ２１０に送出する。
２４の入力２２９に現れる。制御ロジック２２４の入力
には、アドレス発生器２１２からの変化するアドレスａ
1 ，ａi ．．．ａn のアドレスａi がある。制御ロジッ
ク２２４は、このアドレスａi を基準アドレスａr と比
較し、制御ロジック２２４において実施される論理関数
ｆ（ａi ，ａr ）に応じて、デコーダ２１４をＯＮおよ
びＯＦＦに切り替える。論理関数ｆ（ａi ，ａr ）は、
大小比較，偶数奇数，モジュロ等のような関係で表わす
ことができる。このように、デコーダ２１４は、制御ロ
ジック２２４によってそのＥＮＡＢＬＥ−入力２３４が
イネーブルされたときのみ、リフレッシュ信号２１５を
メモリ・アレイ２１０に送出する。
【００２８】リフレッシュ・アドレスａr またはそれを
生成する情報は、オプション端子２２６を介して基準レ
ジスタ２２２に供給することができ、あるいは内部でそ
れを格納することも可能である。制御ロジック２２４に
おいて論理関数を実施することができるが、制御ロジッ
ク２２４に論理関数ｆ（ａi ，ａr ）を供給するいずれ
かの手段を使用することも可能である。例えば、論理関
数ｆ（ａi ，ａr ）は、オプション端末２３６を介して
制御ロジック２２４に供給することができ、あるいはオ
プション端子２２６またはオプション端子２１６または
それらの組み合わせを介して供給することができ、さら
にまた、ダイナミック・メモリ素子２１０内に格納する
こともできる。
生成する情報は、オプション端子２２６を介して基準レ
ジスタ２２２に供給することができ、あるいは内部でそ
れを格納することも可能である。制御ロジック２２４に
おいて論理関数を実施することができるが、制御ロジッ
ク２２４に論理関数ｆ（ａi ，ａr ）を供給するいずれ
かの手段を使用することも可能である。例えば、論理関
数ｆ（ａi ，ａr ）は、オプション端末２３６を介して
制御ロジック２２４に供給することができ、あるいはオ
プション端子２２６またはオプション端子２１６または
それらの組み合わせを介して供給することができ、さら
にまた、ダイナミック・メモリ素子２１０内に格納する
こともできる。
【００２９】ＤＲＡＭの好適実施例では、制御ロジック
２２４は比較器である。例えば、制御ロジック２２４
は、ａi ＜ａr およびａi ＝ａr の場合に、デコーダ２
１４をイネーブルする。そして、ａi ＞ａr の場合にデ
コーダ２１４をディゼーブルする。例えば、Ａ1 からＡ
1024までｎ＝１０２４の行があり、ａ1 ＝１からａ1024
＝１０２４までのアドレスを有し、基準レジスタ２２２
はａr ＝ａ512 ＝５１２の値を有すると仮定する。アド
レス発生器２１２はアドレスａi を発生する。本例で
は、このアドレスａi は、１から１０２４までであり、
再び１に戻る。これらのアドレスが５１２以下の場合、
デコーダ２１４はイネーブルされ、行Ａ1 ないしＡ512
はリフレッシュされる。次に、アドレス発生器２１２は
更に５１３から１０２４までカウントするが、デコーダ
２１４はディゼーブルされ、行Ａ513，Ａ514 ．．．Ａ
1024はリフレッシュされない。この例では、リフレッシ
ュされた行Ａ1 ，Ａ2 ．．．Ａ512 は連続である。これ
は好都合であるが必須ではない。リフレッシュされない
行Ａ513 ，Ａ514 ．．．Ａ1024も連続とすることができ
る。
２２４は比較器である。例えば、制御ロジック２２４
は、ａi ＜ａr およびａi ＝ａr の場合に、デコーダ２
１４をイネーブルする。そして、ａi ＞ａr の場合にデ
コーダ２１４をディゼーブルする。例えば、Ａ1 からＡ
1024までｎ＝１０２４の行があり、ａ1 ＝１からａ1024
＝１０２４までのアドレスを有し、基準レジスタ２２２
はａr ＝ａ512 ＝５１２の値を有すると仮定する。アド
レス発生器２１２はアドレスａi を発生する。本例で
は、このアドレスａi は、１から１０２４までであり、
再び１に戻る。これらのアドレスが５１２以下の場合、
デコーダ２１４はイネーブルされ、行Ａ1 ないしＡ512
はリフレッシュされる。次に、アドレス発生器２１２は
更に５１３から１０２４までカウントするが、デコーダ
２１４はディゼーブルされ、行Ａ513，Ａ514 ．．．Ａ
1024はリフレッシュされない。この例では、リフレッシ
ュされた行Ａ1 ，Ａ2 ．．．Ａ512 は連続である。これ
は好都合であるが必須ではない。リフレッシュされない
行Ａ513 ，Ａ514 ．．．Ａ1024も連続とすることができ
る。
【００３０】ＤＲＡＭの別の例では、制御ロジック２２
４は異なる論理関数ｆ（ａi ，ａr）を有する。例え
ば、ａr ＝１のとき、制御ロジック２２４は、偶数のブ
ロック・アドレスａi に対してデコーダ２１４をイネー
ブルし、基数のブロック・アドレスａi に対してデコー
ダ２１４をディゼーブルすることができる。また、ａr
＝０のとき、制御ロジック２２４は、ブロック・アドレ
スａi が偶数か基数かには無関係に、デコーダ２１４を
常にイネーブルすることができる。この場合、ａr は１
ビットのみを有すればよい。
４は異なる論理関数ｆ（ａi ，ａr）を有する。例え
ば、ａr ＝１のとき、制御ロジック２２４は、偶数のブ
ロック・アドレスａi に対してデコーダ２１４をイネー
ブルし、基数のブロック・アドレスａi に対してデコー
ダ２１４をディゼーブルすることができる。また、ａr
＝０のとき、制御ロジック２２４は、ブロック・アドレ
スａi が偶数か基数かには無関係に、デコーダ２１４を
常にイネーブルすることができる。この場合、ａr は１
ビットのみを有すればよい。
【００３１】全ての場合において、１サイクルにおいて
全ブロック・アドレスａ1 ，ａi ．．．ａn の発生を行
うアドレス発生器２１２の動作は、従来技術の場合と同
一とすることができる。アドレス発生器２１２および基
準レジスタ２２２は独立している。リフレッシュすべき
メモリ・アレイ２１０内のブロック２１３の数は、基準
レジスタ２２２の基準アドレスａr および制御ロジック
２２４が命令する論理関数ｆ（ａi ，ａr ）のみに依存
する。
全ブロック・アドレスａ1 ，ａi ．．．ａn の発生を行
うアドレス発生器２１２の動作は、従来技術の場合と同
一とすることができる。アドレス発生器２１２および基
準レジスタ２２２は独立している。リフレッシュすべき
メモリ・アレイ２１０内のブロック２１３の数は、基準
レジスタ２２２の基準アドレスａr および制御ロジック
２２４が命令する論理関数ｆ（ａi ，ａr ）のみに依存
する。
【００３２】全ブロック１１３、したがって全記憶素子
１１１がリフレッシュされる従来技術と比較して、図２
の本発明は、記憶素子２１１の全数を２つの集合に分割
することができる。即ち、記憶素子２１１の第１集合を
リフレッシュし、記憶素子２１１の第２集合をリフレッ
シュしない。「集合」という用語はブロック２１３にも
適用可能である。即ち、ブロック２１３の第１集合の記
憶素子２１１はリフレッシュされ、ブロック２１３の第
２集合の記憶素子２１１はリフレッシュされない。言い
換えれば、従来技術のリフレッシュ回路１３０は、アレ
イ全体のリフレッシュしかできず、一方、本発明のリフ
レッシュ回路２３０は、記憶素子のメモリ・アレイ全体
のリフレッシュだけでなく、その部分的なリフレッシュ
も可能とする。また、本発明には、基準アドレスａr お
よび論理関数ｆ（ａi ，ａr ）は、ダイナミック・メモ
リ素子２０１の外部からの供給が可能であることも含ま
れる。
１１１がリフレッシュされる従来技術と比較して、図２
の本発明は、記憶素子２１１の全数を２つの集合に分割
することができる。即ち、記憶素子２１１の第１集合を
リフレッシュし、記憶素子２１１の第２集合をリフレッ
シュしない。「集合」という用語はブロック２１３にも
適用可能である。即ち、ブロック２１３の第１集合の記
憶素子２１１はリフレッシュされ、ブロック２１３の第
２集合の記憶素子２１１はリフレッシュされない。言い
換えれば、従来技術のリフレッシュ回路１３０は、アレ
イ全体のリフレッシュしかできず、一方、本発明のリフ
レッシュ回路２３０は、記憶素子のメモリ・アレイ全体
のリフレッシュだけでなく、その部分的なリフレッシュ
も可能とする。また、本発明には、基準アドレスａr お
よび論理関数ｆ（ａi ，ａr ）は、ダイナミック・メモ
リ素子２０１の外部からの供給が可能であることも含ま
れる。
【００３３】ダイナミック・メモリ素子２０１を用いる
システムが最大のメモリ容量を必要とする場合、基準レ
ジスタ２２２をある値ａr0にセットすることができる。
この値ａr0は、好ましくは、アドレス発生器２１２の最
小アドレスａ1 または最大アドレスａn と等しいが、こ
れを除外しない。こうすると、メモリ・アレイ２１０
は、各リフレッシュ・サイクル毎に完全にリフレッシュ
されるので、最大のデータ量を格納することが可能とな
る。上述の第１集合はブロック２１３全てを含み、第２
集合は空となる。
システムが最大のメモリ容量を必要とする場合、基準レ
ジスタ２２２をある値ａr0にセットすることができる。
この値ａr0は、好ましくは、アドレス発生器２１２の最
小アドレスａ1 または最大アドレスａn と等しいが、こ
れを除外しない。こうすると、メモリ・アレイ２１０
は、各リフレッシュ・サイクル毎に完全にリフレッシュ
されるので、最大のデータ量を格納することが可能とな
る。上述の第１集合はブロック２１３全てを含み、第２
集合は空となる。
【００３４】尚、本発明は、１つのアドレス発生器２１
２，基準レジスタ２２２または制御ロジック２２４の使
用のみに限定されるものではない。追加のユニットを使
用し、リフレッシュすべきブロック２１３をより柔軟に
指定するように組み合わせることも可能である。これ
は、ダイナミック・メモリ素子２０１が連想記憶装置(C
ontent Addressable Memory)であり、ダイナミック・メ
モリ素子２０１が用いられているシステムによって、リ
フレッシュすべきブロックを制御する必要がある場合
に、特に重要となる。
２，基準レジスタ２２２または制御ロジック２２４の使
用のみに限定されるものではない。追加のユニットを使
用し、リフレッシュすべきブロック２１３をより柔軟に
指定するように組み合わせることも可能である。これ
は、ダイナミック・メモリ素子２０１が連想記憶装置(C
ontent Addressable Memory)であり、ダイナミック・メ
モリ素子２０１が用いられているシステムによって、リ
フレッシュすべきブロックを制御する必要がある場合
に、特に重要となる。
【００３５】リフレッシュ回路２３０を最適化すること
により、基準レジスタ２２２に障害が発生しても、重要
なデータが格納されていることを保証することができ
る。メモリ・アレイ２１０は完全にリフレッシュされ、
基準レジスタ２２２の障害は電力消費に影響を及ぼすの
みであり、データの安全性には無関係であるので、フェ
ール・セーフ動作(fail-safe operation) を提供するこ
とができる。
により、基準レジスタ２２２に障害が発生しても、重要
なデータが格納されていることを保証することができ
る。メモリ・アレイ２１０は完全にリフレッシュされ、
基準レジスタ２２２の障害は電力消費に影響を及ぼすの
みであり、データの安全性には無関係であるので、フェ
ール・セーフ動作(fail-safe operation) を提供するこ
とができる。
【００３６】基準アドレスａr および論理関数ｆ（ａ
i ，ａr ）、したがってリフレッシュすべきブロック２
１３は、ソフトウエアによって決定し、システムおよび
各用途の要件に合わせて調節することができる。
i ，ａr ）、したがってリフレッシュすべきブロック２
１３は、ソフトウエアによって決定し、システムおよび
各用途の要件に合わせて調節することができる。
【００３７】本発明の更に別の実施例では、基準レジス
タ２２２は、ある値ａrfixにセットすることができる。
この値は、ダイナミック・メモリ素子２０１の外部から
は変更することはできない。かかる構成では、制御信号
２３７をオプション端子２３６に供給すする。制御信号
２３７に応じて、メモリ・アレイ２１０に、完全なリフ
レッシュまたは部分的のみのリフレッシュを行う。
タ２２２は、ある値ａrfixにセットすることができる。
この値は、ダイナミック・メモリ素子２０１の外部から
は変更することはできない。かかる構成では、制御信号
２３７をオプション端子２３６に供給すする。制御信号
２３７に応じて、メモリ・アレイ２１０に、完全なリフ
レッシュまたは部分的のみのリフレッシュを行う。
【００３８】本発明の更に別の実施例では、基準レジス
タ２２２は、オプション・リンク２５０によって直接デ
ータ・アクセス手段２１８に結合される。基準アドレス
ａrは、ＤＲＡＭに格納されるデータの一部となる。
タ２２２は、オプション・リンク２５０によって直接デ
ータ・アクセス手段２１８に結合される。基準アドレス
ａrは、ＤＲＡＭに格納されるデータの一部となる。
【００３９】本発明の応用は、例えば、ラップ・トップ
・コンピュータ，携帯コンピュータ・ゲーム，セルラ電
話機，ページャ，補聴器(hearng aides)等、広範囲にお
よぶ電池給電式の携帯システムに見出すことができる。
・コンピュータ，携帯コンピュータ・ゲーム，セルラ電
話機，ページャ，補聴器(hearng aides)等、広範囲にお
よぶ電池給電式の携帯システムに見出すことができる。
【００４０】上述の通信システムおよびその他のシステ
ムは、かなりの時間、ある一部のデータ量のみを格納す
ればよいスタンバイ・モードで動作することが多い。全
体動作に活性化された場合、システムは、非常に短時間
だけメモリ容量全てが使用可能としなければならない。
本発明は、かかる動作を、スタティック・メモリを使用
せずに、可能とする。
ムは、かなりの時間、ある一部のデータ量のみを格納す
ればよいスタンバイ・モードで動作することが多い。全
体動作に活性化された場合、システムは、非常に短時間
だけメモリ容量全てが使用可能としなければならない。
本発明は、かかる動作を、スタティック・メモリを使用
せずに、可能とする。
【００４１】本発明の応用はかかるシステムに限定され
る訳ではない。例えば、太陽熱または風力発電送信機，
遠隔地にある地震または温度センサ，緊急用ビーコン，
および衛星における場合のように、電源の維持が困難な
場合、あるいは電源の交換が不可能な場合において、多
くのその他の固定システムおよび遠隔システムにも応用
が可能である。例えば、埋め込み型医療装置の小型化お
よび電力消費低減は、患者にとっては賞賛すべき利点で
ある。なぜなら、電池の交換頻度が少なくなるか、ある
いは電池の交換が全く不要になるからである。エネルギ
消費を更に減らすことにより、これまでは除外されてい
た用途にも、ダイナミック・メモリ素子が使用可能とな
る。
る訳ではない。例えば、太陽熱または風力発電送信機，
遠隔地にある地震または温度センサ，緊急用ビーコン，
および衛星における場合のように、電源の維持が困難な
場合、あるいは電源の交換が不可能な場合において、多
くのその他の固定システムおよび遠隔システムにも応用
が可能である。例えば、埋め込み型医療装置の小型化お
よび電力消費低減は、患者にとっては賞賛すべき利点で
ある。なぜなら、電池の交換頻度が少なくなるか、ある
いは電池の交換が全く不要になるからである。エネルギ
消費を更に減らすことにより、これまでは除外されてい
た用途にも、ダイナミック・メモリ素子が使用可能とな
る。
【００４２】以上、本発明の一特定実施例についてのみ
詳細に説明したが、本発明の範囲から逸脱することな
く、この教示に基づいて、様々な修正や変更が当業者に
は可能であることは認められよう。
詳細に説明したが、本発明の範囲から逸脱することな
く、この教示に基づいて、様々な修正や変更が当業者に
は可能であることは認められよう。
【００４３】本発明のリフレッシュ回路のハードウエア
が必要とする空間は、他の素子と比較すると非常に小さ
い。この改良されたハードウエアは既存のソフトウエア
と互換性があるので、本発明を導入するのと同時にソフ
トウエアを変更する必要はない。スタティック素子およ
びダイナミック素子を組み合わせる従来技術の解決案と
比較すると、スタティック・メモリ素子用ハードウエア
のような高価なハードウエアの使用は、大幅に減少また
は回避することができるので、信頼性向上およびコスト
の節約が得られる。
が必要とする空間は、他の素子と比較すると非常に小さ
い。この改良されたハードウエアは既存のソフトウエア
と互換性があるので、本発明を導入するのと同時にソフ
トウエアを変更する必要はない。スタティック素子およ
びダイナミック素子を組み合わせる従来技術の解決案と
比較すると、スタティック・メモリ素子用ハードウエア
のような高価なハードウエアの使用は、大幅に減少また
は回避することができるので、信頼性向上およびコスト
の節約が得られる。
【図１】従来技術において既知のダイナミック・メモリ
素子の構成図。
素子の構成図。
【図２】本発明の好適実施例による改良されたリフレッ
シュ回路を有するダイナミック・メモリ素子の構成図。
シュ回路を有するダイナミック・メモリ素子の構成図。
２０１ ダイナミック・メモリ素子 ２１０ メモリ・アレイ ２１１ 記憶素子 ２１２ アドレス発生器 ２１３ ブロック ２１４ デコーダ ２１６，２２６，２３６ オプション端末 ２１８ データ・アクセス手段 ２２２ 基準レジスタ ２２４ 制御ロジック ２３０ リフレッシュ回路 ２３４ ＥＮＡＢＬＥ−入力 ２５０ リンク ２６０ 信号供給源 ２７０ 信号制御部
Claims (5)
- 【請求項１】ダイナミック・メモリ素子（２０１）であ
って： （ａ）複数の記憶素子（２１１）； （ｂ）前記記憶素子（２１１）にリフレッシュ信号（２
１５）を送出する信号供給源（２６０）；および （ｃ）前記信号供給源（２６０）に結合され、前記信号
供給源（２６０）を制御し、特定のリフレッシュ・サイ
クルの間、記憶素子（２１１）の第１部分のみをリフレ
ッシュし、記憶素子（２１１）の第２部分をリフレッシ
ュしないプログラム可能信号制御部（２７０）；から成
ることを特徴とするダイナミック・メモリ素子（２０
１）。 - 【請求項２】前記信号供給源（２６０）は： ａ）前記記憶素子（２１１）にアドレス（２１９）を供
給するアドレス発生器（２１２）；および ｂ）前記アドレス発生器（２１２）から前記アドレス
（２１９）を受信し、前記信号制御部（２７０）から受
信した制御信号に応答して、前記記憶素子（２１１）の
前記第１部分にはリフレッシュ信号（２１５）を送出す
るが、前記記憶素子（２１１）の前記第２部分には送出
しないデコーダ（２１４）；から成ることを特徴とする
請求項１記載のダイナミック・メモリ素子（２０１）。 - 【請求項３】前記信号制御部（２７０）は：基準アドレ
ス（２２３）を格納する基準レジスタ（２２２）；およ
び前記基準レジスタ（２２２），前記アドレス発生器
（２１２），および前記デコーダ（２１４）に結合され
た制御ロジック（２２４）から構成され、前記制御ロジ
ックは、前記アドレス発生器（２１２）が発生した前記
アドレス（２１９）および前記基準アドレス（２２３）
を使用して、どの記憶素子（２１１）が前記第１部分に
属し、どの記憶素子（２１１）が前記第２部分に属する
のかを判定することを特徴とする請求項２記載のダイナ
ミック・メモリ素子（２０１）。 - 【請求項４】前記制御ロジック（２２４）は、外部端子
（２３６）に印加される信号（２３７）によって制御可
能であることを特徴とする請求項３記載のダイナミック
・メモリ素子（２０１）。 - 【請求項５】複数の記憶素子（２１１）を有するダイナ
ミック・メモリ素子（２０１）のリフレッシュ方法であ
って：ａ）前記記憶素子（２１１）に対してアドレス
（２１９）を発生して基準アドレス（２２３）を格納す
る段階、または、基準アドレス（２２３）を格納して前
記記憶素子（２１１）に対するアドレス（２１９）を発
生する段階；ｂ）論理関数によって前記記憶素子のアド
レス（２１９）および前記基準アドレス（２２３）を関
係付けることによって、個々の記憶素子のアドレス（２
１９）が、前記記憶素子アドレス（２１９）の第１部分
または第２部分のどちらに属するのかを判定する段階；
およびｃ）前記記憶素子のアドレス（２１９）が前記第
１部分に属する場合のみ、前記記憶素子にリフレッシュ
信号（２１５）を送出する段階；から成ることを特徴と
する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68364296A | 1996-07-15 | 1996-07-15 | |
| US683642 | 1996-07-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1069768A true JPH1069768A (ja) | 1998-03-10 |
Family
ID=24744893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9202436A Pending JPH1069768A (ja) | 1996-07-15 | 1997-07-11 | ダイナミック・メモリ素子 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5875143A (ja) |
| EP (1) | EP0820065A3 (ja) |
| JP (1) | JPH1069768A (ja) |
| KR (1) | KR980011482A (ja) |
| IL (1) | IL121044A (ja) |
| SG (1) | SG53006A1 (ja) |
| TW (1) | TW331644B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6657920B2 (en) | 2001-09-20 | 2003-12-02 | Hynix Semiconductor Inc. | Circuit for generating internal address in semiconductor memory device |
| KR100535071B1 (ko) * | 2002-11-07 | 2005-12-07 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 장치 |
| JP2009295274A (ja) * | 2009-09-16 | 2009-12-17 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257233A (en) * | 1990-10-31 | 1993-10-26 | Micron Technology, Inc. | Low power memory module using restricted RAM activation |
| KR100253276B1 (ko) * | 1997-02-18 | 2000-05-01 | 김영환 | 메모리 소자의 셀 리프레쉬 회로 |
| KR100363108B1 (ko) * | 1998-12-30 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 메모리장치와 그 장치의 리프레쉬주기 조절방법 |
| US6167484A (en) * | 1998-05-12 | 2000-12-26 | Motorola, Inc. | Method and apparatus for leveraging history bits to optimize memory refresh performance |
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