KR100253276B1 - 메모리 소자의 셀 리프레쉬 회로 - Google Patents

메모리 소자의 셀 리프레쉬 회로 Download PDF

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Abstract

본 발명은 메모리 소자의 셀 리프레쉬 회로에 관한 것으로서 특히, 한 번 프로그램된 이피롬의 데이터를 소정 시간이 경과할 때마다 재프로그램을 실시하여 프로그램된 데이터의 손실분을 보상하도록 창안한 것이다. 이러한 본 발명은 전원 전압(Vdd), 펌핑 전압(Vpp') 및 프로그램 전압(Vpp)을 공급하는 전원 공급부(200)와, 프로그램 모드시 프로그램 전압(Vpp)을 선택하고 재프로그램 모드시 펌핑 전압(Vpp')을 선택하여 메모리 블록(220)에 인가하는 전원 스위칭부(210)와, 프로그램 모드신호(WEPRM) 또는 라이트 신호(WR)를 상기 전원 스위칭부(210)에 전원선택 제어신호(Vcon)로 출력하는 전원선택 제어부(290)와, 계수 인에이블신호(CNTEN')에 따라 씨피유 어드레스(UAO.. UAn) 또는 클럭(CLK)을 계수함에 의한 어드레스(CAO..CAn)중 하나를 선택하여 상기 메모리 블록(220)에 입력시키는 어드레스 선택부(260)와, 사용자 모드신호(UMB)에 의해 클럭(CCK)을 상기 어드레스 선택부(260)에 출력하는 클럭 공급부(270)와, 사용자 모드신호(UMB)가 인에이블인 경우 소정 시간마다 계수 인에이블신호(CNTEN')를 출력하는 계수 제어부(280)와, 롬 쓰기신호(RWR) 또는 라이트 신호(WR)를 롬 쓰기 제어신호(WROM)로 센스 앰프(230)에 입력시키는 쓰기 제어부(240)와, 롬 읽기신호(RRD) 또는 라이트 신호(WR)를 롬 읽기제어신호(RROM)로 상기 센스 앰프(230)에 입력시키는 읽기 제어부(250)로 구성한다.

Description

메모리 소자의 셀 리프레쉬 회로
본 발명은 메모리 소자에 관한 것으로 특히, 이피롬(EPROM)에서 데이터의 리프레쉬를 가능하도록 한 메모리 소자의 셀 리프레쉬 회로에 관한 것이다.
도1은 종래 이피롬의 블록도로서 이에 도시된 바와 같이, 실행 프로그램을 저장하는 메모리 블록(120)과, 프로그램 모드 신호(WERPM)에 의해 프로그램 모드이면 프로그램 전압(Vpp)을 선택하고 정상 동작 모드이면 전원 전압(Vdd)을 선택하여 상기 메모리 블록(120)에 출력하는 전원 스위칭부(110)와, 프로그램 모드시 롬 쓰기 신호(RWR)가 인에이블되면 데이터 버스(DB)의 데이터를 상기 메모리 블록(120)에 출력하고 정상 동작 모드시 롬 읽기 신호(RRD)가 인에이블되면 상기 메모리 블록(120)의 저장 데이터를 데이터 버스(DB)에 전송하는 센스 앰프(130)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
롬 라이터(ROM Writer)에 이피롬(EPROM)을 장착하고 프로그램 모드 신호(WEPRM)를 인에이블시키면 전원 스위칭부(110)는 전압(Vpp)을 선택하여 메모리 블록(120)에 인가하게 된다.
이후, 롬 쓰기신호(RWR)를 인에이블시키고 어드레스(AO..An)를 메모리 블록(120)에 인가하면 센스 앰프(130)는 데이터 버스(DB)에 실린 프로그램을 메모리 블록(120)에 전송하여 해당 영역에 저장시키게 된다.
이러한 프로그램 저장 동작은 어드레스(A0..An)가 순차적으로 메모리 블록(120)에 인가됨에 따라 반복적으로 수행되어 해당 영역에 프로그램을 저장하게 된다.
또한, 이피롬(EPROM)에 프로그램 저장이 완료되어 시스템에 장착하고 시스템을 동작시키면 프로그램 모드 신호(WERPM)가 디스에이블되어 전원 스위칭부(110)는 전압(Vdd)을 선택하여 메모리 블록(120)에 인가하게 된다.
이후, 롬 읽기 신호(RRD)가 인에이블되고 어드레스(A0..An)가 메모리 블록(120)에 인가되면 센스 앰프(130)는 상기 메모리 블록(120)으로부터 데이터를 읽어 데이 터버스(DB)에 전송하게 된다.
이에 따라, 중앙 처리 장치(CPU)는 데이터 버스(DB)에 실린 프로그램을 읽어 해당 동작을 실행시키게 된다.
그러나, 이러한 종래의 기술은 한 번 프로그램된 이피롬 셀의 데이터가 이피롬 셀의 특성에 따라 소정 시간이 경과하면서 손실됨으로 인해 프로그램되지 않은 상태가 됨으로 시스템의 동작에 대한 신뢰성을 보장하지 못하는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 한 번 프로그램된 이피롬의 데이터를 소정 시간이 경과할 때마다 재프로그램을 실시하여 프로그램된 데이터의 손실분을 보상하도록 창안한 메모리 소자의 셀 리프레쉬 회로를 제공함에 목적이 있다.
도1은 종래의 이피롬의 구성을 보인 블록도.
도2는 본 발명에 따른 셀 리프레쉬 회로의 블록도.
도3은 도2에서 어드레스 선택부의 회로도.
도4는 도2에서 타이밍 제어부의 회로도.
도5는 도2에서의 프로그램 모드시의 타이밍도.
도6은 도2에서의 재프로그램 모드시의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
200 : 전원 공급부 210 : 전원 스위칭부
220 : 메모리 블록 230 : 센스 앰프
240 : 쓰기 제어부 250 : 읽기 제어부
260 : 어드레스 선택부 270 : 클럭 공급부
280 : 계수 제어부 290 : 전원선택 제어부
본 발명은 상기의 목적을 달성하기 위하여 실행 프로그램을 저장하는 메모리 블록과, 이 메모리 블록에 대한 데이터 입출력을 수행하는 센스 앰프 수단과, 프로그램 모드시 프로그램 모드 신호가 인에이블되면 프로그램 전압을 상기 메모리 블록에 인가하고 정상 동작시 전원 전압을 상기 메모리 블록에 인가하다가 재프로그램 모드 신호가 인에이블되면 펌핑 전압을 상기 메모리 블록에 인가하는 전원 입력 수단과, 상기 센스 앰프 수단에 롬쓰기 인에이블신호 및 롬 읽기 인에이블신호를 인가하는 읽기/쓰기 제어 수단과, 계수 인에이블신호에 따라 유저 모드시 씨피유 어드레스를 선택하고 재프로그램시 클럭 계수에 의한 어드레스를 선택하여 상기 메모리 블록에 입력시키는 어드레스 선택 수단과, 사용자 모드신호에 의해 클럭을 상기 어드레스 선택 수단으로 공급하는 클럭 공급 수단과, 사용자 모드 신호가 인에이블된 경우 소정 시간을 계수함에 의한 계수 인에이블 신호를 상기 어드레스 선택 수단에 출력하는 계수 제어 수단으로 구성함을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도2는 본 발명의 실시예를 보인 회로의 블록도로서 이에 도시한 바와 같이, 실행 프로그램을 저장하는 메모리 블록(220)과, 이 메모리 블록(220)에 대한 데이터 입출력을 수행하는 센스 앰프(230)와, 전원 전압(Vdd)를 입력으로 펌핑 전압(Vpp')을 생성하고 상기 펌핑 전압(Vpp') 또는 프로그램 전압(Vpp)을 공급하는 전원 공급부(200)와, 프로그램 모드시 전원선택 제어신호(Vcon)가 인에이블되면 프로그램 전압(Vpp)을 선택하여 상기 메모리 블록(220)에 인가하고 정상 동작시 전원 전압(Vdd)을 선택하여 상기 메모리 블럭(220)에 인가하다가 재프로그램 모드가 설정되어 전원선택 제어신호(Vcon)가 인에이블되면 펌핑 전압(Vpp')을 선택하여 상기 메모리 블록(220)에 동작 전압(Vs)으로 인가하는 전원 스위칭부(210)와, 프로그램 모드시 프로그램 모드신호(WEPRM)가 인에이블되거나 정상 동작시 라이트 신호(WR)가 인에이블되면 상기 전원 스위칭부(210)에 전원선택 제어신호(Vcon)로 출력하는 전원선택 제어부(290)와, 계수 인에이블신호(CNTEN')에 따라 유저 모드시 씨피유 어드레스(UAO..UAn)를 선택하고 재프로그램시 클럭(CCK)을 계수함에 의한 어드레스(CA0..CAn)를 선택하여 상기 메모리 블록(220)에 입력시키는 어드레스 선택부(260)와, 사용자 모드신호(UMB)에 따라 클럭(CCK)을 상기 어드레스 선택부(260)에 출력하는 클럭 공급부(270)와, 사용자 모드신호(UMB)가 인에이블인 경우 소정 시간을 계수함에 의한 계수 인에이블호(CNTEN')를 상기 어드레스 선택부(260)에 출력하는 계수 제어부(280)와, 롬 쓰기 신호(RWR) 또는 정상 동작시 상기 센스 앰프(230)의 입출력 데이터(DB)와 상기 어드레스 선택부(260)의 계수 어드레스(CA0)를 앤딩한 라이트 신호(WR)를 롬 쓰기 인에이블신호(WROM)로 상기 센스 앰프(230)에 입력시키는 쓰기 제어부(240)와, 롬 읽기 신호(RRD) 또는 상기 어드레스 선택부(260)에서의 계수 어드레스 반전신호(/CA0)를 롬 읽기 인에이블신호(RROM)로 상기 센스 앰프(230)에 입력시키는 읽기 제어부(250)로 구성한다.
상기 전원공급부(200)는 전원전압(Vdd)을 펌핑하여 전압(Vpp')을 발생시키는 챠지 펌핑회로(201)와, 프로그램 전압(Vpp) 또는 상기 챠지 펌핑회로(201)의 출력전압(Vpp')을 전원 스위칭부(210)로 공급하는 오아 게이트(OR3)로 구성한다.
상기 쓰기 제어부(240)는 센스 앰프(230)의 입출력 데이터(DB)와 어드레스 선택부(260)에서의 어드레스(CA0)를 논리곱하여 라이트 신호(WR)를 출력하는 앤드 게이트(AN1)와, 롬 쓰기 신호(RWR) 또는 상기 앤드 게이트(AN1)의 라이트 신호(WR)를 롬 쓰기 인에이블신호(WROM)로 출력하는 오아 게이트(OR1)로 구성한다.
상기 읽기 제어부(250)는 롬 읽기 신호(RRD) 또는 어드레스 선택부(260)의 어드레스(CA0)의 반전신호(/CA0)를 롬읽기 인에이블신호(RROM)로 출력하는 오아 게이트(OR2)로 구성한다.
상기 클럭 공급부(27O)는 사용자 모드신호(UMB)가 인에이블이면 클럭(CLK)을 계수 클럭(CCK)으로 하여 어드레스 선택부(260)로 공급하는 앤드 게이트(AN2)로 구성한다.
상기 계수 제어부(280)는 소정 시간을 계수하여 계수 신호(CNTEN)를 발생시키고 어드레스 선택부(260)의 리셋신호(TRST)에 의해 크리어되는 타이머(281)와, 사용자 모드신호(UMB)와 상기 타이어(281)의 출력신호(CNTEN)를 논리곱하여 계수 인에이블신호(CNTEN')를 상기 어드레스 선택부(260)에 출력하는 앤드 게이트(AN3)로 구성한다.
상기 전원선택 제어부(290)는 프로그램 모드신호(WEPRM) 또는 쓰기 제어부(240)의 라이트 신호(WR)를 전원선택 제어신호(Vcon)로 출력하는 오아 게이트(OR4)로 구성한다.
상기 어드레스 선택부(260)는 도4의 회로도에 도시한 바와 같이, 클럭(CCK)을 계수하여 어드레스(CA0..CAn)를 출력하는 n비트 카운터(261)와, 이 n비트 카운터(261)의 출력 신호(CA0..CAn)를 선택하여 메모리 블록(220)에 어드레스(A0..An)로 출력하는 제1어드레스 선택단(263)과, 외부 어드레스(UA0..UAn)를 선택하여 상기 메모리 블록(220)에 어드레스(A0..An)로 출력하는 제2어드레스 선택단(265)와, 계수 제어부(280)의 계수 인에이블신호(CNTEN')를 입력으로 상기 제1, 제2어드레스 선택단(263)(265)의 동작을 각기 제어하는 제1, 제2어드레스 선택제어단(262)(264)과, 상기 어드레스(A0..An)를 논리곱하여 상기 계수 제어부(280)에 리셋신호(TRST)를 출력하는 앤드 게이트(266)로 구성한다.
상기 제1어드레스 선택제어단(262)은 계수 제어부(280)의 출력 신호(CNTEN')를 순차 반전하여 제어신호(CP1)를 제1어드레스 선택단(263)에 출력하는 2개의 인버터(IN1,IN2)와, 상기 계수 인에이블신호(CNTEN')를 반전하여 제어신호(CN1)를 상기 제1어드레스 선택단(263)에 출력하는 인버터(IN3)로 구성한다.
상기 제1어드레스 선택단(263)은 외부의 어드레스(UA)를 반전하는 인버터와, 제1어드레스 선택제어단(262)의 출력 제어신호(CP1)(CN1)에 의해 상기 인버터의 출력신호를 반전하여 베모리 블록(220)으로 전송하는 클럭드(clocked) 인버터로 각기 이루어진 어드레스 선택회로(263-1∼263-n)를 병렬 접속하여 구성한다.
상기 제2어드레스 선택제어단(264)은 계수 제어부(280)의 출력신호(CNTEN')를 반전하여 제어신호(CP2)를 상기 제2어드레스 선택단(265)에 출력하는 인버터(IN4)와, 상기 계수 인에이블 신호(CNTEN')를 순차 반전하여 제어신호(CN2)를 제2어드레스 선택단(265)에 출력하는 인버터(IN5,IN6)로 구성한다.
상기 제2어드레스 선택단(265)은 어드레스 선택부(260)에서 발생된 어드레스(CA)를 반전하는 인버터와, 제2어드레스 선택제어단(264)의 출력 제어신호(CP2)(CN2)에 의해 상기 인버터의 출력 신호를 반전하여 메모리 블록(220)으로 전송하는 클럭드(clocked) 인버터로 각기 이루어진 어드레스 선택회로(265-1∼265-n)를 방렬 접속하여 구성한다.
상기 어드레스 선택회로(263-1∼263-n)(265-1∼265-n)에 구비된 클럭드(clocked) 인버터는 도4의 회로도에 도시한 바와 같이, 전원단자와 접지사이에 피모스트랜지스터(PM1)(PM2)와 엔모스트랜지스터(NM1)(NM2)를 직렬 접속하여 상기 트랜지스터(PM1)(NM2)의 게이트에 입력신호(Vin)를 인가하고 상기 트랜지스터(PM2)(NM1)의 게이트에 제어 신호(CP)(CN)를 각기 인가하며 상기 트랜지스터(PM2)(NM2)의 접속점에서 출력신호(Vout)가 발생하도록 각기 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
이피롬의 프로그램 모드시 프로그램 모드신호(WEPRM)가 인에이블되면 전원선택 제어부(290)는 오아 게이트(OR4)를 통해 상기 프로그램 모드신호(WEPRM)를 제어신호(Vcon)로 전원 스위칭부(210)에 입력시키게 된다.
이때, 전원 스위칭부(210)는 외부로부터의 프로그램 전압(Vpp)을 선택하여 메모리블록(220)으로 공급하게 된다.
그리고, 사용자 모드 신호(UMB)가 디스에이블 상태이기 때문에 계수 제어부(280)에서의 계수 인에이블신호(CNTEN')가 로우이므로 어드레스 선택부(260)는 제1어드레스 선택제어단(262)의 제어신호(CP1)(CN1)가 로우, 하이로 인에이블되어 제1어드레스 선택단(263)에 구비된 n개의 클럭드(clocked) 인버터가 동작하게 됨에 의해 외부의 어드레스(UAO.. UAn)를 어드레스(AO..An)로 선택하여 상기 메모리 블록(220)으로 입력시키게 된다.
이후, 롬 쓰기 신호(RWR)가 하이로 인에이블되면 쓰기 제어부(240)는 오아 게이트(OR1)를 통해 롬 쓰기 인에이블신호(WROM)론 하여 메모리 블록(220)으로 입력시키게 된다.
이에 따라, 센스 앰프(230)는 데이터 버스(DB)에 실린 데이터를 메모리 블록(220)으로 전송하여 어드레스(AO..An)에 의해 지정된 영역에 저장시키게 된다.
만일, 프로그램 모드가 설정된 상태에서 읽기 모드가 설정되어 프로그램 모드신호(WEPRM)가 로우로 디스에이블되면 전원 스위칭부(210)는 전원전압(Vdd)을 선택하여 메모리 블록(220)으로 공급하게 된다.
이때, 계수 제어부(280)에서의 계수 인에이블 신호(CNTEN')는 로우로 디스에이블인 상태이므로 어드레스 선택부(260)는 쓰기모드시와 동일하게 제1어드레스 선택단(263)에 구비된 n개의 클럭드(clocked) 인버터가 동작함에 의해 외부의 어드레스(UAO..UAn)를 어드레스(A0..An)로 선택하여 메모리 블록(220)으로 인가하게 된다.
이후, 롬 읽기 신호(RRD)가 하이로 인에이블되면 읽기 제어부(250)는 오아 게이드(OR2)를 통해 롬 읽기 인에이블신호(WROM)로 하여 메모리 블록(220)에 인가하게 된다.
이에 따라, 센스 앰프(230)는 어드레스(A0..An)에 의해 지정된 메모리 블록(220)의 영역으로부터 데이터를 읽어 데이터 버스(DB)로 전송하게 된다.
이러한 동작은 도5의 타이밍도와 동일하게 수행된다.
한편, 프로그램의 저장이 완료된 이피롬을 시스템에 장착하여 동작시키면 프로그램 모드신호(WEPRM)가 로우로 디스에이블 상태이므로 전원선택 제어부(290)는 오아 게이트(OR4)가 제어신호(Vcon)를 로우로 출력하여 전원 스위칭부(210)는 외부의 전원전압(Vdd)를 메모리 블록(220)에 인가하게 된다.
이때, 전원 공급부(200)는 전원전압(Vdd)을 입력으로 챠지핌핑 회로(201)에서 펌핑동작을 수행하여 프로그램 전압(Vpp)과 동일한 레벨의 펌핑전압(Vpp')을 오아 게이트(OR3)를 통해 상기 전원 스위칭부(210)에 인가하고 있다.
그리고, 사용자 모드신호(UMB)가 하이로 인에이블된 상태이므로 클럭 공급부(270)는 앤드 게이트(AN2)가 인에이블되어 클럭(CLK)을 어드레스 선택부(260)의 n비트 카운터(261)에 계수 클럭(CCK)으로 입력시키게 된다.
이때, 사용자 모드신호(UMB)가 하이로 인에이블 상태이지만 계수 제어부(280)는 타이머(281)의 계수 시간이 소정 시간이 되지 않은 경우 앤드 게이트(AN3)에서의 계수 인에이블 신호(CTNEN')는 로우로 디스에이블인 상태이므로 어드레스 선택부(260)는 n비트 카운터(261)가 동작하지 않고 반면, 제1어드레스 선택제어단(262)이 로우인 계수 인에이블신호(CTNEN')를 입력으로 인버터(IN1,IN2)를 통해 로우인 제어신호(CP1)를 발생시키고 인버터(IN3)를 통해 하이인 제어신호(CN1)를 발생시키게 되므로 제1어드레스 선택단(263)의 클럭드(clocked) 인버터가 동작 상태가 되어 외부에서 입력된 어드레스(UAO..UAn)를 어드레스(AO..An)로 하여 메모리 블록(220)에 입력시키게 된다.
이에 따라, 롬 읽기 신호(RRD)가 인에이블되어 읽기 제어부(250)에 의해 메모리 블록(220)에 롬 읽기 인에이블신호(RROM)로 인가되면 센스 앰프(230)는 어드레스(AO..An)에 의해 지정된 상기 메모리 블록(220)의 영역으로부터 데이터를 읽어 데이터 버스(DB)로 전송하게 된다.
상기에서 타이머(281)는 실시간 클럭(RTC) 등을 사용할 수 있으며 사용자는 임의로 계수 시간을 설정할 수 있다.
또한, 사용자 모드신호(UMB)는 시스템의 전원 플러그가 콘센트에 꽂혀진 상태에서는 인에이블되고 전원 플로그가 빠져 시스템에 전원 공급이 차된된 상태에서는 디스에이블되는 신호이다. 즉, 사용자 모드신호(UMB)는 이피롬(EPROM)이 시스템에 장착된 상태에서 사용자가 사용하지 않는 시간에 플러그가 완전히 뽑혀지지 않은 소프트(soft) 파워 오프때에만 인에이블되는 신호로서 이는, 사용자가 시스템을 사용하지 않는 시간에만 리프레쉬 기능이 수행되어야 하기 때문이다.
이후, 계수 제어부(280)는 타이머(281)가 시간을 계수하여 소정 시간이 되면 계수신호(CTNEN)를 하이로 인에이블시키게 되고 앤드 게이트(AN3)는 사용자 모드신호(UMB)가 하이로 인에이블인 상태이므로 상기 계수 신호(CTNEN)를 계수 인에이블신호(CTNEN')로 하여 어드레스 선택부(260)에 출력하게 된다.
이에 따라, 어드레스 선택부(260)는 계수 제어부(280)로부터 하이인 계수 인에이블신호(CTNEN')를 입력받으므로 n비트 카운터(261)가 클럭 공급부(270)에서의 클럭(CCK)을 입력으로 계수 동작을 시작하여 어드레스(CAO..CAn)를 발생시키게 되고 동시에 제2어드레스 선택제어단(264)에서 제어신호(CP2)(CN2)가 로우, 하이로 인에이블됨에 의해 제2어드레스 선택단(265)에 구비된 n개의 클럭드(c1ocked) 인버터가 동작 상태가 되어 상기 n비트 카운터(261)의 출력 어드레스(CA0..CAn)를 메모리블록(220)에 어드레스(A0..An)로 입력시키게 된다.
이때, n비트 카운터(261)의 어드레스(CAO)의 반전신호(/CAO)가 하이로 인에이블되면 읽기 제어부(250)는 그 어드레스(/CAO)를 오아 게이트(OR2)를 통해 롬 읽기 인에이블신호(RROM)로 메모리 블록(220)에 인가하므로 이피롬 읽기 모드로 된다.
따라서, 센스 앰프(230)가 어드레스(A0..An)에 의해 지정된 메모리 블록(220)의 영역으로부터 데이터를 읽어 데이터 버스(DB)로 전송하는데, 읽기 동작의 결과 상기 메모리 블록(220)의 지정된 영역에 프로그램이 저장되어 있는 상태이면 데이터 버스(DB)의 레벨이 하이가 되므로 n비트 카운터(261)의 어드레스(CAO)가 하이로 인에이블되는 시점에서 쓰기 제어부(240)는 앤드 게이트(AN1)가 라이트 신호(WR)를 하이로 인에이블시키게 되며 오아 게이트(OR1)가 상기 라이트 신호(WR)를 상기 메모리 블록(220)에 롬 쓰기 인에이블신호(WROM)로 인가하게 된다.
이때, 전원선택 제어부(290)가 쓰기 제어부(240)의 라이트 신호(WR)를 전원선택 제어신호(Vcon)로 출력하므로 전원 스위칭부(210)는 챠지핌핑 회로(201)의 출력전압(Vpp')을 선택하여 메모리 블록(220)에 인가하게 된다.
따라서, 이피롬 쓰기모드가 설정되므로 센스 앰프(230)는 데이터 버스(DB)의 데이터를 메모리 블록(220)의 해당 영역에 재프로그램하게 된다.
만일, 이피롬 읽기 결과 데이터가 쓰여있지 않은 상태이면 데이터 버스(DB)는 로우레벨이 되어 쓰기 제어부(240)는 앤드 게이트(AN1)에서의 라이트 신호(WR)가 로우가 되므로 오아 게이트(OR1)에서의 롬쓰기 인에이블신호(WROM)가 로우 상태를 유지하고 전원선택 제어부(290)는 전원선택 제어신호(Vcon)를 로우 상태를 유지하여 전원 스위칭부(210)는 전원전압(Vdd)을 메모리 블록(220)에 계속 공급하게 된다.
따라서, 메모리 블록(220)에 대한 데이터의 쓰기 동작을 이루어지지 않는다.
즉, 정상 동작모드에서 타이머(281)가 소정 시간마다 계수 신호(CTNEN)를 인에이블시킬 때마다 어드레스 선택부(260)의 어드레스(CA0)가 인에이블되는 시점에서 읽기 모드를 설정하여 메모리 블록(220)의 데이터를 읽고 데이터가 저장되어 있는 경우에만 쓰기 모드를 설정하여 리프레쉬 동작을 수행하게 되므로 원래 프로그램 모드에서 프로그램되어 있던 셀들에 대해서만 리프레쉬를 수행하게 된다.
이후, 어드레스 선택부(260)은 어드레스(AO..An)가 모두 하이가 되면 앤드 게이트(266)가 리셋신호(TRST)를 하이로 하여 계수 제어부(280)의 타이머(281)를 크리어시키게 되고 계수 신호(CNTEN)는 로우로 디스에이블된다.
상기에서 리셋 신호(TRST)는 어드레스(CAO..CAn)가 'FFFF'값이 된 후 카운터 리셋 또는 특정 구간의 어드레스 즉, 'DOOO..FFFF'까지 간 후 리셋되며 따라서, n비트 카운터(261)도 특정 영역에서만 카운팅 동작을 할 수 있다.
이에 따라, 이피롬에 대한 재프로그램 모드가 아닌 정상 동작 모드로 전환되어진다.
이러한 재프로그램 모드의 동작은 도6의 타이밍도와 동일하게 수행되어진다.
상기에서 타이머(281)는 계수 인에이블신호(CNTEN')가 하이로 인에이블 상태인 경우에도 사용자 모드신호(UMB)가 디스에이블되어 클럭 공급부(270)에서 클럭(CCK)가 공급되지 않으면 상기 사용자 모드신호(UMB)가 인에이블될 때까지 계수 동작을 중단하게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 일단 프로그램된 이피롬 셀에 대하여 주기적으로 챠지 손실을 재프로그램하여 리프레쉬시킴으로써 데이터의 특성을 유지할 수 있어 시스템의 신뢰성을 확보할 수 있는 효과가 있다.
특히, 이피롬 제조회사의 데이터 유지 특성 즉, 시간에 따른 데이터의 손실 특성을 알면 재프로그램 주기를 임의로 설정할 수 있으므로 이피롬 셀의 데이터 유지 특성의 양부에 상관없이 반영구적으로 데이터 특성을 보장할 수 있는 효과가 있다.

Claims (11)

  1. 실행 프로그램을 저장하는 메모리 블록과, 이 메모리 블록에 대한 데이터 입출력을 수행하는 센스 앰프 수단과, 프로그램 모드신호(WEPRM)가 인에이블되면 프로그램에 전압(Vpp)을 상기 메모리 블럭에 인가하고 중상 동작시 전원 전압(Vdd)을 상기 메모리 블록에 인가하다가 라이트 신호(WR)가 인에이블되면 챠지 펌핑 전압(Vpp')을 상기 메모리 블록에 인가하는 전원 입력 수단과, 재프로그램모드시 어드레스(CAO)가 인에이블되는 시점에서 라이트 신호(WR)를 생성하며 프로그램 모드 또는 정상 동작시 롬 쓰기 신호(RWR)를 선택하고 재프로그램 모드시 상기 라이트 신호(WR)와 상기 어드레스(CAO)의 반전 신호(/CAO)를 선택하여 상기 센스 앰프 수단에 롬 쓰기 인에이블 신호(WROM) 및 롬읽기 인에이블신호(RROM)로서 인가하는 읽기/쓰기 제어 수단과, 계수 인에이블신호(CTNEN')에 따라 유저 모드시 씨피유 어드레스(UAO..UAn)를 선택하고 재프로그램 모드시 클럭(CCK)을 계수함에 의한 어드레스(CAO .. CAn )를 선택하여 상기 메모리 블록에 입력시키는 어드레스 선택 수단과, 사용자모드신호(UMB)가 인에이블되면 클럭(CCK)을 상기 어드레스 선택 수단에 공급하는 클럭 공급 수단과, 정상 동작시 사용자 모드신호(UMB)가 인에이블된 상태에서 주기적으로 게수 인에이블신호(CTENE')를 상기 어드레스 선택 수단으로 출력하는 계수 제어 수단으로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  2. 제1항에 있어서, 전원 입력 수단은 프로그램 모드시에는 프로그램 모드신호(WEPRM), 재프로그램 모드시에는 쓰기/읽기 제어수단의 라이트 신호(WR)를 선택하여 전원선택 제어신호(Vcon)로서 출력하는 오아 게이트로 구성한 전원선택 제어부와 프로그램 전압(Vpp) 또는 전원전압(Vdd)을 챠지 펌핑한 전압(Vpp')중 하나를 공급하는 전원 공급부와, 상기 전원 선택 제어부의 출력 신호(Vcon)에 따라 상기 전원 공급부의 출력 전압을 선택하여 메모리 블록에 인가하는 전원 스위칭부로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  3. 제2항에 있어서, 전원공급부는 전원전압(Vdd)을 폄핑하여 전압(Vpp')을 발생시키는 챠지펌핑회로와. 프로그램 모드시는 프로그램 전압(Vpp)을 선택하고 정상 모드시는 상기 챠지펌핑회로의 출력전압(Vpp')을 선택하여 전원 스위칭부에 출력하는 오아 게이트로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  4. 제1항에 있어서, 읽기/쓰기 제어 수단은 재프로그램 모드시 센스 앰프 수단의 입출력 데이터(BD)와 어드레스 선택 수단에서의 어드레스(CAO)를 논리곱하여 라이트 신호(WR)를 출력하는 앤드 게이트와, 프로그램 모드시 또는 정상 동작시에는 롬 쓰기 신호(RWR), 재프로그램 모드시에는 상기 라이트 신호(WR)를 롬쓰기 인에이블신호(WROM)로서 상기 센스 앰프 수단으로 출력하는 오아 게이트로 구성한 쓰기 제어부와; 프로그램 모드시 또는 정상 동작시에는 롬 읽기 신호(RRD), 재프로그램 모드시에는 어드레스 선택 수단의 어드레스(/CAO)를 롬 읽기 인에이블신호(RROM)로서 상기 센스 앰프 수단으로 출력하는 오아 게이트로 구성한 읽기 제어부를 포함하여 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  5. 제1항에 있어서, 클럭 공급 수단은 사용자 모드신호(UMB)가 인에이블이면 클럭(CLK)을 계수 클럭(CCK)으로 하여 어드레스 선택 수단에 공급하는 앤드 게이트로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  6. 제1항에 있어서, 계수 제어 수단은 임의로 설정된 소정 시간을 계수하여 계수 신호(CNTEN)를 발생시키고 어드레스 선택 수단의 리셋신호(TRST)에 의해 크리어되는 타이머와, 사용자 모드신호(UMB)와 상기 타이머의 출력신호(CNTEN)를 논리곱하여 계수 인에이블신호(CNTEN')를 상기 어드레스 선택 수단에 출력하는 앤드 게이트로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  7. 제1항에 있어서, 어드레스 선택 수단은 계수 제어 수단의 계수 인에이블 신호 (CTNEN')가 인에이블되면 클럭(CCK)을 계수하여 어드레스(CAO..CAn)를 출력하는 n비트 카운터와, 이 n비트 카운터의 출력 신호(CAO..CAn)를 선택하여 메모리 블록에 어드레스(AO..An)로 출력하는 제1어드레스 선택단과, 외부 어드레스(UAO..UAn)를 선택하여 상기 메모리 블록에 어드레스(A0..An)로 출력하는 제2어드레스 선택단과, 상기 계수 인에이블신호(CNTEN')가 인에이블이면 상기 어드레스 (CAO..CAn)가 어드레스(AO..An)이 되도록 상기 제1어드레스 선택단을 제어하는 제1어드레스 선택 제어단과, 상기 계수 인에이블신호(CNTEN')가 디스에이블이면 상기 외부 어드레스(UAO..UAn)가 어드레스(AO..An)이 되도록 상기 제2어드레스 선택단을 제어하는 제2어드레스 선택단과, 상기 어드레스(AO..An)를 논리곱하여 상기 계수 제어 수단에 리셋신호(TRST)를 출력하는 앤드 게이트로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  8. 제7항에 있어서, 제1어드레스 선택제어단은 계수 제어 수단의 출력 신호(CNTEN,)가 인에이블되면 순차 반전하여 제어신호(CP1)를 제1어드레스 선택단에 출력하는 2개의 인버터(IN1,IN2)와, 상기 계수 인에이블신호(CNTEN')를 반전하여 제어신호 (CN1)를 상기 제1어드레스 선택단에 출력하는 인버터(IN3)로 구성하고; 제2어드레스 선택제어단은 계수 제어 수단의 출력 신호(CNTEN')가 디스에이블인 경우 순차 반전하여 제어신호(CN2)를 제2어드레스 선택단에 출력하는 인버터(IN5,IN6)와, 상기 계수 인에이블신호(CNTEN')를 반전하여 제어신호 (CP2)를 상기 제2어드레스 선택단에 출력하는 인버터(IN4)로 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  9. 제7항에 있어서, 제1어드레스 선택단은 제1어드레스 선택제어단의 제어신호(CP1)(CN1)에 인에이블되어 외부 어드레스(UAO..UAn)을 각기 선택하여 메모리 블록으로 전송하는 n개의 어드레스 선택회로를 병렬 접속하여 구성하고; 제2어드레스 선택단은 제2어드레스 선택제어단의 제어신호(CP2)(CN2)에 의해 인에이블되어 n비트 카운터의 출력 어드레스(CAO..CAn)를 선택하여 메모리 블록으로 전송하는 n개의 어드레스 선택회로를 병렬 접속하여 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  10. 제9항에 있어서, 제1, 제2어드레스 선택단에 각기 구비한 n개의 어드레스 선택회로는 어드레스(CA 또는 UA)를 반전하는 인버터와, 제어신호(CP)(CN)에 의해 상기 인버터의 출력신호를 반전하여 메모리 블륵으로 전송하는 클럭드(clocked) 인버터로 각기 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
  11. 제10항에 있어서, 클럭드(clocked) 인버터는 전원단자와 접지사이에 피모스트랜지스터(PM1)(PM2)와 엔모스트랜지스터(NM1)(NM2)를 직렬 접속하여 상기 트랜지스터(PM1)(NM1)의 게이트에 입력신호를 인가하고 상기 트랜지스터(PM2)(NM2)의 게이트에 제어 신호(CP1)(CN1)를 각기 인가하며 상기 트랜지스터(PM2)(NM2)의 접속점에서 출력신호가 발생하도록 구성함을 특징으로 하는 메모리 소자의 셀 리프레쉬 회로.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424703B1 (ko) * 2000-07-03 2004-03-27 인피니언 테크놀로지스 아게 Ｄｒａｍ-메모리 내 리시버 회로의 스위칭 전환을 위한 회로
US7542350B2 (en) 2006-10-20 2009-06-02 Samsung Electronics Co., Ltd. Methods of restoring data in flash memory devices and related flash memory device memory systems

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100764367B1 (ko) * 2001-06-30 2007-10-08 주식회사 하이닉스반도체 반도체 메모리 장치의 센스앰프 전원 공급회로
KR20190099933A (ko) * 2018-02-20 2019-08-28 삼성전자주식회사 외부의 전압을 기반으로 동작 모드를 결정하는 메모리 장치 및 그 동작방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205792A (ja) * 1988-02-12 1989-08-18 Yokogawa Electric Corp Ｅｅｐｒｏｍの内容保護装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1265136B1 (it) * 1992-06-29 1996-10-31 Fujitsu Ltd Dispositivo di memoria a semiconduttori avente una funzione di auto- ricarica
GB2269032B (en) * 1992-07-21 1996-03-20 Orbitel Mobile Communications Reprogramming methods and apparatus
US5594699A (en) * 1993-09-20 1997-01-14 Fujitsu Limited DRAM with reduced electric power consumption
IL121044A (en) * 1996-07-15 2000-09-28 Motorola Inc Dynamic memory device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01205792A (ja) * 1988-02-12 1989-08-18 Yokogawa Electric Corp Ｅｅｐｒｏｍの内容保護装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100424703B1 (ko) * 2000-07-03 2004-03-27 인피니언 테크놀로지스 아게 Ｄｒａｍ-메모리 내 리시버 회로의 스위칭 전환을 위한 회로
US7542350B2 (en) 2006-10-20 2009-06-02 Samsung Electronics Co., Ltd. Methods of restoring data in flash memory devices and related flash memory device memory systems

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