JP3581239B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、メモリセルとしてMOSトランジスタを用いた半導体記憶装置に関し、とくに省電力化を実現したリードオンリーメモリ(以下、ROM)に関する。
【0002】
【従来の技術】
メモリセルとしてMOSトランジスタを用いた従来技術によるROMの動作を図5〜図7を用いて説明する。図5は、1ビット出力、2カラム、2ワード構成のNAND型ROMの回路構成図、図6は図5の回路でビット線及びワード線を選択するためのデコーダの論理回路図、図7は図5の回路のタイミングチャートである。
【0003】
このROM回路では、ビット線b0、b1とワード線w0、w1とがそれぞれ格子状に配列されており、各線の交点に記憶素子としてのメモリ用トランジスタ1〜4が配置されている。これらのトランジスタは、書き込まれたデータに応じてトランジスタが無い状態とある状態(トランジスタとして機能しない状態と機能する状態)に分かれており、この例ではトランジスタが無い状態は出力“0”に、有る状態は出力“1”に対応している。
【0004】
また、ビット線b0、b1にはそれぞれカラム用トランジスタ6又は7が接続されており、図6のデコーダへのアドレス入力によりカラムC0又はC1が選択されると、対応するカラム用トランジスタ6又は7がオン状態となる。そして、クロック(CLK)がHighの期間にクロック用トランジスタ8がオンすると、選択されたビット線b0又はb1に対し図示しないプリチャージ回路によりプリチャージが行われ、続くLowの期間にビット線b0又はb1にチャージされた電荷が記憶情報(データ)として読み出される。次に、具体的に説明する。
【0005】
まず、イネーブルEがアクティブ(ここではHighでアクティブとする)の間に、データのアドレスとしてA0=0、A1=0が入力された場合、クロックがHighの期間はカラムC0が選択され、カラム用トランジスタ6がオンしてビット線b0がプリチャージされる。次に、クロックがLowの期間ではワード線w0が選択され、ビット線b0と繋がるメモリ用トランジスタ1にトランジスタがある場合は、ビット線b0に充電された電荷がメモリ用トランジスタ1から対基盤に放電され、電位レベルはLowとなり、インバータ9の出力(out)には“1”が出力される。また、メモリ用トランジスタ1にトランジスタが無い場合は、ビット線b0に充電された電荷は放電されず、電位レベルはHighのまま保持され、インバータ9の出力には“0”が出力される。
【0006】
【発明が解決しようとする課題】
上述したように、記憶素子としてMOSトランジスタを用いたROMにおいては、ビット線b0に充電された電荷を対基盤に放電し、電位レベルをLowとすることで出力“1”を得ている。これによると、出力に“1”が現れるまでビット線b0に充電された電荷のほとんどを放電することになるため、充電された電荷を無駄に消費することになり、装置全体として電力の利用効率が悪くなるという問題点があった。
【0007】
この発明の目的は、充電された電荷の有効利用を図ることにより、省電力化を実現するとともに、電荷を放電する際に隣接するビット線へ所望の電荷量を供給することができる半導体記憶装置を提供することにある。
【0008】
【課題を解決するための手段】
上記目的を達成するため、請求項1の発明は、格子状に配列されたビット線とワード線との交点に記憶素子を配置し、選択された記憶素子と繋がる選択ビット線に充電された電荷を、外記憶素子の機能状態に応じて放電又は非放電とすることにより、1又は0の記憶情報として出力する半導体記憶装置において、隣接するビット線間をスイッチング素子で接続し、前記選択ビット線の電荷を放電する際、前記選択ビット線の電荷が所定の電位レベルまで低下したときに、前記スイッチング素子により前記選択ビット線と隣接する非選択ビット線との間を導通させ、前記選択ビット線の電荷の一部を前記非選択ビット線へ供給することを特徴とする。
【0009】
なお、記憶素子の機能状態とは、記憶素子として機能しない状態又は機能する状態のことをいい、記憶素子は書き込まれたデータに応じて上記2つの状態に分かれている。
【0010】
上記請求項1の発明によれば、選択ビット線から電荷が放電される際に、隣接する非選択ビット線にはその電荷の一部が充電され、非選択ビット線には、ある程度の電位レベルが保持される。このため、次にそのビット線が選択された際には、全く充電がなされていない場合に比べて、より少ない電荷量でプリチャージを行うことができる。
【0012】
また、隣接するビット線間はスイッチング素子により接続されるので、選択ビット線から非選択ビット線へ電荷を供給するタイミングを前記スイッチング素子により制御することができる。
【0014】
さらに、所定の電位レベルを適宜に設定することにより、ビット線間を導通させるタイミングを制御することができるので、隣接するビット線へ所望の電荷量を供給することができる。
【0015】
請求項2の発明は、請求項1の発明において、各記憶素子毎に接続したワード線により該素子のオン、オフを個別に制御可能に構成し、前記選択ビット線の電荷の一部を非選択ビット線へ供給する際には、前記非選択ビット線に繋がる記憶素子をオフ状態とすることを特徴とする。
【0016】
上記請求項2の発明によれば、選択ビット線の電荷の一部を非選択ビット線へ供給する際には、非選択ビット線に繋がる記憶素子がオフ状態となるので、非選択ビット線に供給された電荷が記憶素子から対基盤に放電されることがない。
【0017】
【発明の実施の形態】
以下、この発明に係わる半導体記憶装置の一実施形態を添付の図面を参照しながら説明する。
【0018】
図1は、この実施形態に係わるROMの回路構成図、図2は図1の回路に使われるデコーダの論理回路図、図3は後述するパストランジスタへの動作信号を生成する制御回路の論理回路図である。
【0019】
図1のROM回路は、メモリセルとしてMOSトランジスタを用い、1ビット出力、2カラム、4ワードで構成されている。この回路では、ビット線b0、b1とワード線w0、w1、w2、w3とがそれぞれ格子状に配列され、各線の交点に記憶素子としてのメモリ用トランジスタ11〜14が配置されている。これらのメモリ用トランジスタ11〜14には、それぞれワード線w0〜w3が接続されており、各トランジスタのオン/オフは個別に制御されている。したがって、選択されたビット線の電荷の一部を隣接するビット線へ供給する際に、隣接するビット線に繋がるメモり用トランジスタをオフ状態とすることで、隣接するビット線に供給された電荷がこれらトランジスタから対基盤へ放電されるのを防止することができる。
【0020】
また、ビット線b0とb1との間は、スイッチング素子としてのパストランジスタ15により接続されている。このパストランジスタ15のオン/オフは、図3に示す論理回路からの信号seにより制御されている。図3の論理回路では、選択されたビット線b0又はb1で電荷が放電されて電位レベルが0になると、選択されたワード線との間で論理積が成立して、信号seは1となり、パストランジスタ15はオン状態となる。
【0021】
ただし、ビット線の電荷の電位レベルが実際に0になった時点でビット線間を導通させたのでは、隣接するビット線に電荷を供給できないため、図3の論理回路では、電荷が所定の電位レベル(Low)まで低下したときに電位レベルが0になったものとみなして、ビット線b0又はb1に0を出力するように構成されている。この場合、所定の電位レベルを適宜に設定することにより、パストランジスタ15をオン状態とするタイミングを制御することができるので、隣接するビット線へ所望の電荷量を供給させるようにすることができる。なお、通常は選択されたビット線から電荷の放電が始まると、その後まもなくパストランジスタ15がオン状態となるように設定される。
【0022】
また、図1の回路において、ビット線b0、b1にはそれぞれカラム用トランジスタ16又は17が接続されており、図2のデコーダでカラムC0又はC1が選択されると、対応するカラム用トランジスタ16又は17がオン状態となるように構成されている。そして、クロック(CLK)がHighの期間にはクロック用トランジスタ18がオンし、選択されたビット線b0又はb1に対し図示しないプリチャージ回路によりプリチャージが行われる。さらに、クロックがLowの期間にはビット線b0又はb1にチャージされた電荷が記憶情報として読み出され、インバータ19の出力(out)には“0”又は“1”が出力される。
【0023】
次に、以上のように構成された本実施形態のROMにおいて、データの読み出しを行う場合の動作を、図4のタイミングチャートを参照しながら説明する。なお、図4では、比較のために従来例における出力(out)とビット線b0の波形を併せて示している。
【0024】
まず、イネーブルEがアクティブの間にデータのアドレスとしてA0=0、A1=1が入力された場合、クロックがHighの期間ではカラムC1が選択され、カラム用トランジスタ17がオンしてビット線b1がプリチャージされる。次に、クロックがLowの期間ではワード線w3が選択され、ビット線b1と繋がるメモリ用トランジスタ14にトランジスタが無い場合は、ビット線b1に充電された電荷は放電されず、電位レベルはHighのまま保持され、インバータ19の出力には“0”が出力される。このように、出力に“0”が出力される場合は、ほぼ従来と同様の動作となる。
【0025】
一方、クロックがLowの期間にワード線w3が選択され、メモリ用トランジスタ14にトランジスタがある場合は、ビット線b1に充電された電荷がメモリ用トランジスタ14から対基盤に放電され、電位レベルはHighからLowへ移行する。ここで、ビット線b1の電荷が所定の電位レベルまで低下すると、図3のビット線b1の値として0が与えられるため、信号seは1となり、パストランジスタ15はオン状態となる。この結果、ビット線b0とビット線b1との間が導通し、ビット線b1に充電されていた電荷はメモリ用トランジスタ14から対基盤に放電される一方で、その一部がパストランジスタ15を通じて隣接するビット線b0へ供給されることになる。
【0026】
これによると、ビット線b0には、ビット線b1から放電される電荷の一部が充電され、ある程度の電位レベルが保持されることになるため、次にビット線b0が選択された際には、全く充電がなされていない場合に比べて、より少ない電荷量でプリチャージを早く終了させることができる。すなわち、本実施形態のROMによれば、従来のようにプリチャージにより充電された電荷をすべて無駄に放電することがなく、電荷の一部を隣接するビット線で有効利用することができるので、ROM全体として省電力化を実現することができる。
【0027】
図4のタイミングチャートでは、従来例のビット線b0において、プリチャージが0からVまで行われるのに対して、本実施形態のビット線b0では、プリチャージがVm(Vm<V)のレベルからVまで行われる様子を示している。
【0028】
なお、ビット線b1の電位レベルは、上述したように電荷の対基盤への放電と隣接するビット線への供給のために、やがてLowとなり、インバータ19の出力には“1”が出力される。
【0029】
【発明の効果】
以上説明したように、この発明に係わる半導体記憶装置においては、選択されたビット線の電荷を放電する際に、その電荷の一部を隣接する非選択ビット線に供給するようにしたため、電荷を供給されたビット線では次回のプリチャージをより少ない電荷量で早く終了させることができる。したがって、従来のように充電した電荷をすべて放電してしまう場合に比べて、充電電荷を有効利用することができるので、ROM全体として省電力化を実現することができる。
【図面の簡単な説明】
【図1】実施形態に係わるROMの回路構成図。
【図2】図1の回路に使われるデコーダの論理回路図。
【図3】パストランジスタへの動作信号を生成する制御回路の論理回路図。
【図4】図1の回路のタイミングチャート。
【図5】従来技術におけるROMの回路構成図。
【図6】図5の回路に使われるデコーダの論理回路図。
【図7】図5の回路のタイミングチャート。
【符号の説明】
11〜14 メモリ用トランジスタ
15 パストランジスタ
16、17 カラム用トランジスタ
18 クロック用トランジスタ
Claims (2)
- 格子状に配列されたビット線とワード線との交点に記憶素子を配置し、選択された記憶素子と繋がる選択ビット線に充電された電荷を、該記憶素子の機能状態に応じて放電又は非放電とすることにより、1又は0の記憶情報として出力する半導体記憶装置において、
隣接するビット線間をスイッチング素子で接続し、前記選択ビット線の電荷を放電する際、前記選択ビット線の電荷が所定の電位レベルまで低下したときに、前記スイッチング素子により前記選択ビット線と隣接する非選択ビット線との間を導通させ、前記選択ビット線の電荷の一部を前記非選択ビット線へ供給することを特徴とする半導体記憶装置。 - 各記憶素子毎に接続したワード線により該素子のオン、オフを個別に制御可能に構成し、前記選択ビット線の電荷の一部を非選択ビット線へ供給する際には、前記非選択ビット線に繋がる記憶素子をオフ状態とすることを特徴とする請求項1に記載の半導体記憶装置。
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JPH11110990A JPH11110990A (ja) | 1999-04-23 |
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1997
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