JPH0689591A - 読み出し専用メモリ - Google Patents

Abstract

(57)【要約】 【目的】 擬似ＧＮＤ線のダイナミックな消費電力を抑
えた読出し専用メモリを提供することを目的とする。 【構成】 擬似ＧＮＤ線を用いた読み出し専用メモリに
おいて、擬似ＧＮＤ線を分割し、擬似ＧＮＤ線選択時に
これを LOWレベルに制御するドライバを分割された擬似
ＧＮＤ線毎に設けることを特徴とする。このような構成
により擬似ＧＮＤ線の寄生容量を減少させることがで
き、消費電力を減少させることができる。分割数を最適
化することにより、メモリセルアレイの規模に依存する
ことなく擬似ＧＮＤ線のダイナミックな消費電力を一定
に保てる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳメモリに関するも
のであり、特に擬似ＧＮＤ線を用いた低電力な読出し専
用メモリの改良に関する。

【０００２】

【従来の技術】従来の読出し専用メモリの構成を図４に
示す。Ｍ(j,k);(j=1,・・・,J),(k=1, ・・・,K)はメモリセ
ル、ＷＬ(k);(k=1,・・・,K)はワード線、ＢＬ(j);(j=1,・・
・,J)はビット線、ＶＧ'(j);(j=1,・・・,J)は擬似ＧＮＤ
線、Ｌ(j);(j=1,・・・,J) は負荷抵抗、ＱB(j)とＱ'VG
(j);(j=1,・・・,J)はＭＯＳトランジスタである。ＱB(j)
はビット線を選択するスイッチ、Ｑ'VG(j)は選択時に擬
似ＧＮＤ線を LOWレベルに制御するドライバとして機能
する。ロウデコーダは、入力されたロウアドレス信号を
デコードして、ひとつのワード線を選択する回路であ
る。ワード線は選択状態でHIGHレベル、非選択状態で L
OWレベルとなる。コラムデコーダは、入力されたコラム
アドレス信号をデコードし、一対のビット線ＢＬ(j)と
擬似ＧＮＤ線ＶＧ'(j)を選択する回路である。メモリセ
ルの等価回路を図５(a)、(b) 、(c) に示す。メモリセル
は物理的に構造を一部変化させることによって情報を記
憶している。ワード線が選択されてゲート電極２にHIGH
レベルの電圧が印加されると、データ「１」を記憶した
図５(a)のセルでは端子１と３が導通する。これに対し
て、データ「０」を記憶した図５(b) 、(c) のセルは、
非導通状態を維持する。この違いによって、メモリセル
当り１ビットのデータが記憶される。読出し専用メモリ
の動作は以下の通りである。初期状態として、ビット線
ＢＬ(j);(j=1,・・・,J)は負荷抵抗Ｌ(j);(j=1,・・・,J)によ
ってHIGHレベルにプルアップされている。ロウアドレス
とコラムアドレスでひとつのメモリセルＭ(j,k) が特定
されると、メモリセルにデータ「１」が記憶されている
場合は、電源ＶCCから負荷抵抗L(j)、メモリセルM(j,k)、擬
似GND 線 VG'(j) 、GND への順の経路で電流が流れる。
その結果、負荷抵抗Ｌ(j)で電圧降下が発生し、ビット
線のレベルが低下する。メモリセルにデータ「０」が記
憶されているメモリは、メモリセルの端子１と３が非導
通の為に電圧降下は発生せず、ビット線はHIGHレベルを
維持する。このビット線のレベルの違いをセンス回路で
検出して出力する。

【０００３】上記の説明から判るように、擬似ＧＮＤ線
方式と呼ばれる従来の低電力化技術は、コラムデコーダ
から出力されるビット線の選択信号を用いて、擬似ＧＮ
Ｄ線ドライバＱ'VG(j);(j=1,・・・,J)の導通／非導通を制
御する処に特徴がある。すなわち、コラムデコーダで選
択されていないメモリセルについては、Ｑ'VG(j);(j= 1,
・・・,J)を非導通状態に制御することにより、スタティッ
クな消費電力を零下している。

【０００４】

【発明が解決しようとする課題】さて、ひとつのワード
線ＷＬ(k) が選択されると、選択ワード線上のメモリセ
ルＭ(j,k);(j=1,・・・,J) 内のＭＯＳＴのゲート電極には
一律にHIGHレベル電圧が印加される。すなわち、データ
「１」を記憶しているメモリセルＭ(j,k);(j=1,・・・,J)
については、端子１と３が導通状態となり、上述したと
同様の経路で擬似ＧＮＤ線ＶＧ(j)に流入した電荷は、
その寄生容量ＣVG(j)に蓄えられる。ＣVG(j)に蓄積され
た電荷は、ビット線ＢＬ(j) が選択された際にＧＮＤに
放電され、ダイナミックな消費電力となる。ダイナミッ
クな消費電力は、ＣVG(j) が大きいほど、また充放電の
周期が短いほど大きくなる。ＣVG(j) 擬似ＧＮＤ線に接
続されるメモリセル数と共に増大する性質がある。ま
た、読出し専用メモリの使用状況のひとつに、コラムア
ドレスを優先的にインクリメントしたりデクリメントす
る場合があるが、このような状況では最も短い周期でＧ
VG(j) を充放電することになる。すなわち、擬似ＧＮＤ
線を用いた従来の読出し専用メモリは、擬似ＧＮＤ線に
接続されるメモリセル数と共にダイナミックな消費電力
が増大する欠点があり、特に大容量メモリや、ダイナミ
ックな消費電力成分が支配的な高速メモリでは問題であ
る。本発明の目的は、上述の問題点を解決するべく、擬
似ＧＮＤ線のダイナミックな消費電力を抑えた読出し専
用メモリを提供することにある。

【０００５】

【課題を解決するための手段】本発明は、擬似ＧＮＤ線
を分割し、擬似ＧＮＤ線選択時にこれを LOWレベルに制
御するドライバを分割された擬似ＧＮＤ線毎に設けるこ
とを主要な特徴とする。

【０００６】

【作用】擬似ＧＮＤ線を分割することにより擬似ＧＮＤ
線の寄生容量を減少させることができ、消費電力を減少
させることができる。分割数を最適化することにより、
メモリセルアレイの規模に依存することなく擬似ＧＮＤ
線のダイナミックな消費電力を一定に保てる。

【０００７】

【実施例】

（実施例１）本発明の実施例１を図１に示す。ＶＧ(j,
p);(j=1,・・・,J),(p=1,・・・,P) はＰ個に分割された擬似
ＧＮＤ線、ＭＯＳトランジスタＱVG(j,p);(j=1,・・・,J),
(p=1,・・・,P) は選択時に擬似ＧＮＤ線を LOWレベルに制
御するドライバである。他の構成要素については、図４
に示した従来の読出し専用メモリの構成と同じである。

【０００８】本発明の読出し専用メモリの動作は、図４
に示した従来の読出し専用メモリの動作と同様である。
すなわち、入力されたアドレスに従って、ワード線ＷＬ
(k)とビット線ＢＬ(j)でメモリセルを特定し、負荷抵抗
Ｌ(j) の両端に発生する電圧降下の有無をセンス回路で
検出することによって記憶内容（データ「０」または
「１」）を読み出す。ひとつのワード線ＷＬ(k) が選択
されると、選択ワード線上のメモリセルＭ(j,k);(j=1,・
・・,J) 内のＭＯＳＴゲード電極には一律にHIGHレベル電
圧が印加される。その際、従来の読出し専用メモリと同
様に、データ「１」を記憶しているメモリセルＭ(j,k);
(j=1,・・・,J) については、端子１と３が導通状態とな
り、擬似ＧＮＤ線に電荷が流入する。ところが、本発明
の読出し専用メモリでは擬似ＧＮＤ線がＰ個に分割され
ており、擬似ＧＮＤ線の寄生容量はＧVG(j)/Ｐに低減さ
れている。すなわち、読出し動作に伴って非選択状態の
擬似ＧＮＤ線に流入する電荷量は従来構成の１／Ｐであ
り、擬似ＧＮＤ線の充放電に伴うダイナミックな消費電
力は１／Ｐに低減される。擬似ＧＮＤ線の分割数に特に
制限はなく、例えば分割された擬似ＧＮＤ線あたりのメ
モリセル数が一定になるように分割数を最適化すること
により、メモリアレイの規模に依存することなくダイナ
ミックな消費電力を一定に保つことも可能である。

【０００９】（実施例２）本発明の実施例２を図２に示
す。出力データ幅が２ビットの読出し専用メモリに本発
明の分割擬似ＧＮＤ線を適用した例である。ワード線方
向に隣接するメモリセルＭ(2j-1,k)とＭ(2j,k)で擬似Ｇ
ＮＤ線ＶＧ(j,p) とそのドライバＱVG(j,p)を共用して
いる。他の構成要素については、実施例１と同じであ
る。擬似ＧＮＤ線を分割することにより、実施例１と同
等のダイナミックな消費電力を低減する効果がある。さ
らに、擬似ＧＮＤ線とドライバ、そして擬似ＧＮＤ線の
選択信号の伝送線路を共用することにより、メモリアレ
イを小形化できる利点がある。実施例２では、簡単の為
に出力データ幅が２ビットの例を示したが３ビット以上
でも同じであり、同様の消費電力低減効果とメモリアレ
イを小形化できる利点がある。

【００１０】（実施例３）本発明の実施例３を図３に示
す。図３はサブデコーダを用いて、ロウアドレス信号を
２段階にデコードする場合への適用例である。ＭＤＣ
(p);(p=1,・・・, P)は入力されたアドレス信号をメインデ
コーダでデコードした信号である。ＭＤＣ(p)は隣接し
たＱ本のワード線グループＷＬ(p,q);(q=1,・・・,Q)の選
択信号に相当する。メモリセルからの読出し動作では、
ワード線をひとつに特定することが必要であり、同図中
に点線で囲んだように、ＭＤＣ(p) とロウアドレスの一
部のビットをデコードした信号ＳＤＣ(q);(q=1,・・・,Q)
で論理をとることでこれを実現する。ＱR(j,p);(j=1,・・
・,J),(p=1,・・・,P)はＭＯＳトランジスタであり、メイン
デコーダの出力信号ＭＤＣ(p);(p=1,・・・,P) によって導
通状態／非導通状態に制御されるスイッチとして機能す
る。Ｍ(j,p,q);(j=1,・・・,J),(p=1,・・・,P),(q=1, ・・・,Q)
はメモリセル、ＶＧ(j,p);(j=1,・・・,J),(p=1,・・・,P) は
擬似ＧＮＤ線、ＱVG(j,p);(j=1,・・・,J),(p=1,・・・,P) は
擬似ＧＮＤ線のドライバである。その他の構成要素につ
いては、実施例１と同じである。実施例１とは、ＱR(j,
p)を介して、擬似ＧＮＤ線ＶＧ(j,p) とドライバＱVG
(j,p)が接続されていることが異なる。分割された擬似
ＧＮＤ線ＶＧ(j,p)に蓄積された電荷は、ＶＧ(j,p)上の
メモリセルが選択され、ＱR(j,p)とＱVG(j,p) が共に導
通状態にならない限り放電されない。言い換えれば、分
割された擬似ＧＮＤ線ＶＧ(j,p) の寄生容量が充電され
てから放電されるまでの周期を長く設定できる。その
為、実施例３では、アドレスを順にインクリメント／デ
クリメントするシーケンシャルアクセスだけでなく、ラ
ンダムアクセスにおいてもダイナミックな消費電力を低
減できる。実施例３において、出力データ幅が多ビット
の場合は実施例２のように、分割擬似ＧＮＤ線ＶＧ(j,
p)、そのドライバＱVG(j,p)、そしてＭＤＣ(p) で制御さ
れるスイッチＱR(j,p)などをメモリセル間で共用可能で
ある。その結果、同等の消費電力低減効果とメモリアレ
イを小形化できる利点が得られる。

【００１１】

【発明の効果】以上説明したように、本発明の読出し専
用メモリでは、擬似ＧＮＤ線を分割構成しており、非選
択状態の擬似ＧＮＤ線の充放電によるダイナミックな消
費電力を低減できる利点がある。擬似ＧＮＤ線の分割数
には制限がなく、この値を最適化することにより、メモ
リセルアレイの規模に依存せず、ダイナミックな消費電
力を一定に保つことが可能である。その為、ワード数の
大きい大容量メモリや、消費電力のダイナミックな成分
が支配的となる高速メモリにおいて本発明を適用すると
効果大である。

【図面の簡単な説明】

【図１】実施例１の読出し専用メモリの構成を示す概略
図である。

【図２】実施例２の読出し専用メモリの構成を示す概略
図である。

【図３】実施例３の読出し専用メモリの構成を示す概略
図である。

【図４】従来の読出し専用メモリの構成を示す概略図で
ある。

【図５】メモリセルの構成を示す図である。

【符号の説明】

１，３ メモリセルの端子 ２ ゲート電極 Ｍ(j,k),Ｍ(j,p,q);(j=1,・・・,J),(k=1,・・・,K),(p=1,・・
・,P),(q=1,・・・,Q) メモリセル ＷＬ(k),ＷＬ(p,q);(k=1,・・・,K),(p=1,・・・,P),(q=1,・・
・,Q) ワード線ＢＬ(j);(j=1,・・・,J) ビット線 ＶＧ'(j),ＶＧ'(j);(j=1,・・・,J) 擬似ＧＮＤ線 ＱB(j),Ｑ'VG(j),ＱVG(j,p),ＱR(j,p);(j=1,・・・,J),(p=
1,・・・,P) ＮchＭＯＳトランジスタ ＭＤＣ(p),ＳＤＣ(q);(p=1,・・・,P),(q=1,・・・,Q) デコ
ードされたアドレス信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレスデータをデコードした信号で制
   御されるスイッチを介してＧＮＤ線に接続された擬似Ｇ
   ＮＤ線と、 ＭＯＳトランジタの構造を一部変化させることによりデ
   ータを記憶させた読み出し専用のメモリセルを有し、 該ＭＯＳトランジスタのドレイン（またはソース）がビ
   ット線に接続され、該ＭＯＳトランジスタのソース（ま
   たはドレイン）が上記の擬似ＧＮＤ線に接続され、選択
   時に該ＭＯＳトランジスタのゲート電極の電位を一定の
   レベルに制御した際に、該ＭＯＳトランジスタのドレイ
   ン・ソース間が導通するか否かを検出することによっ
   て、メモリセルに記憶されたデータを読み出すメモリに
   おいて、 一つのビット線に接続された前記メモリセルが接続され
   た擬似ＧＮＤ線を分割構成とすることを特徴とする読み
   出し専用メモリ。