JPH03192596A

JPH03192596A - 不揮発性半導体メモリ

Info

Publication number: JPH03192596A
Application number: JP1331126A
Authority: JP
Inventors: Makoto Ito; 真伊東; Nobutaka Kitagawa; 信孝北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-12-22
Filing date: 1989-12-22
Publication date: 1991-08-22
Anticipated expiration: 2012-01-22
Also published as: EP0437791A3; EP0437791B1; KR910013285A; JP2573380B2; DE69028616T2; US5229968A; DE69028616D1; EP0437791A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はメモリセルとしてフローティングゲート型ト
ランジスタ等の不揮発性素子を用いた不揮発性半導体メ
モリに関する。

（従来の技術）第６図は、メモリセルとしてフローティングゲート型ト
ランジスタを用いた従来の不揮発性半導体メモリの概略
的な構成を示す回路図である。なお、説明を簡略化する
ために、データの書き込みを行うための書き込み回路等
は省略している。

図において、５１はフローティングゲート型トランジス
タからなるメモリセルである。このメモリセル５１のド
レインはビット線５２に接続されており、コントロール
ゲートは行アドレスが入力される行デコーダ５３からの
デコード信号が与えられるワード線５４に接続されてい
る。また、上記メモリセル５１のソースと接地電位ｖ、
ｓとの間には、プリチャージ制御信号Ｐｒで導通制御さ
れるディスチャージ用のトランジスタ５５が挿入されて
いる。

上記ビット線５２とノードＡとの間には列選択用のトラ
ンジスタ５Ｂが挿入されており、このトランジスタ５Ｂ
のゲートには、列アドレスが入力される列デコーダ５７
からのデコード信号が与えられる。

また、上記ノードＡとノードＢとの間にはレベルダウン
用のトランジスタ５８が挿入されている。このトランジ
スタ５８のゲートには、中間電位発生回路５９から出力
される電源電位ＶＣＣと接地電位ＶＳｌｉとの間の中間
電位ＶＤＯが供給される。また、上記ノードＢと電源電
位ＶＣＣとの間には、上記プリチャージ制御信号Ｐｒで
導通制御されるプリチャージ用のトランジスタ６０が挿
入されている。そして、上記ノードＢの電位は、２個の
ＮＯＲゲート６１゜６２の入出力端間を交差接続してフ
ロップフロップを構成したセンスアンプ６８の一方入力
端に接続されている。このセンスアンプ６３は、一方入
力端に供給される上記ノードＢの電位を、他方入力端に
供給される比較電位Ｖ　ｒｅｒと比較することにより、
前記メモリセル５１の記憶データを検出し、読み出しデ
ータＤ　ｏｕｔを出力するものである。

上記センスアンプ６３でデータ検出の際に使用される比
較電位Ｖ　ｒｅｒは、本体メモリセル側と同等に構成さ
れた比較電位発生回路７０によって形成される。この比
較電位発生回路７０において、電源電位ＶＣＣと接地電
位ｖ、ｓとの間には、前記トランジスタＢＯと等価なト
ランジスタ７１、前記トランジスタ５８と等価なトラン
ジスタ７２、前記トランジスタ５Ｂと等価なトランジス
タ７３、フローティング型トランジスタ７４及び前記ト
ランジスタ５５と等価なトランジスタ７５が直列接続さ
れている。ここで、上記フローティング型トランジスタ
７４はダミーセルとして使用されるものであり、そのチ
ャネル長とチャネル幅との寸法比が、前記メモリセル５
１に対して、１／２程度となるように設定されている。

そして、上記トランジスタ７１と７２が接続されている
ノードＣで比較電位Ｖ　ｒｅｒが得られるようになって
いる。なお、本体メモリセル側と条件を同じにするため
、上記トランジスタ７１及び７５の各ゲートには前記プ
リチャージ制御信号Ｐ「が、トランジスタ７２のゲート
には前記中間電位発生回路５９がら出力される中間電位
ＶＤＤが、トランジスタ７３のゲートには電源電位ＶＣ
Ｃがそれぞれ供給される。

また、ダミーセルとして使用されるトランジスタ７４に
対しては書き込みは行われず、フローティングゲートに
電子は注入されない。

次に上記構成でなるメモリの動作を第７図のタイミング
チャートを用いて説明する。まず、メモリセル５１から
のデータ読み出しに先立ち、プリチャージ制御信号Ｐｒ
が“Ｌ”レベルになる。すると、本体メモリセル側では
プリチャージ用のトランジスタ６０が導通し、ノードＢ
が“Ｈ”　レベル、すなわちＶＣＣレベルにプリチャー
ジされる。このとき、レベルダウン用のトランジスタ５
８のゲートには、中間電位発生回路５９がら出力される
電源電位ＶＣＣよりも低い中間電位ＶＤＤが供給されて
いるので、ノードＡには電源電位ＶＣＣよりも低い電位
が与えられる。次に、プリチャージ制御信号Ｐｒが′Ｈ
”レベルになり、ディスチャージ用のトランジスタ５５
が導通する。さらに行アドレス及び列アドレスに応じて
１個のメモリセル５１が選択される。このとき、選択さ
れたメモリセル５１に対してデータの書き込みが行われ
、そのフローティングゲートに電子が注入されている場
合、そのメモリセル５１は非導通のままとなり、ビット
線５２の電位及びノードＡの電位はプリチャージ状態の
まま変化しない。従って、ノードＢの電位も、第７図中
の破線で示すようにプリチャージ状態のまま変化しない
。一方、選択されたメモリセル５１に対してデータの書
き込みが行われておらず、フローティングゲートに電子
が注入されていない場合、そのメモリセル５１は導通し
、ビット線５２の電位及びノードＡの電位はそれぞれ接
地電位ＶＳＳに放電される。従って、ノードＢの電位Ｖ
　ｒｅｒも、第７図中の実線で示すように接地電位ｖｓ
５に放電される。

一方、比較電位発生回路７０では、プリチャージ制御信
号Ｐｒが“Ｌ”レベルのときにトランジスタ７１が導通
し、ノードＣが“Ｈ”レベルにプリチャージされる。そ
の後、プリチャージ制御信号Ｐｒが′Ｈ２レベルになる
と、トランジスタ７５が導通する。このとき、トランジ
スタ７４も行アドレスに応じて導通し、ノードＣは電位
は接地電位ｖ５５に放電される。このとき、トランジス
タ７４のチャネル長とチャネル幅との寸法比が、メモリ
セル５１に対して１／２程度となるように設定されてい
るため、ノードＣの電位がＶＳＳまで低下するまでの時
間は、書き込みが行われていないメモリセル５１が選択
されたときにノードＢの電位が電位ｖｓｓまで低下する
までの時間よりも長くなる。そこで、前記センスアンプ
６３は両ノードＢ、Ｃの電位を比較することによってデ
ータを検出し、出力Ｄ　ｏｕｔのレベルを決定する。

（発明が解決しようとするａｌｆｉ）ところで、従来のメモリでは、メモリセルのドレインが
接続されているビット線に寄生的に存在している容量が
、比較電位発生回路内の対応するノードに寄生的に存在
している容量に比べて極めて大きいものとなっている。

そして、メモリ容量の増大に伴い、その容量差は増々大
きくなり、メモリセル側及びダミーセル側で同一のタイ
ミングでプリチャージ、ディスチャージを行っても、Ｖ
　ｒｅｆ’の電位変化に比べてノードＢの電位変化が遅
くなる傾向にある。そして、ノードＢの電位変化が、例
えば第７図中の一点鎖線に示すように、Ｖ　ｒｅｒの電
位変化と同じ程度になると、センスアンプが正しくフロ
ップフロップ動作せず、誤ったデータが検出される恐れ
がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、プリチャージ、ディスチャージを行
って不揮発性メモリセルからデータ検出を行う不揮発性
半導体メモリにおいて、メモリ容量にかかわず、データ
検出手段で常に正しいデータを検出することができる不
揮発性半導体メモリを提供することを目的とする。

［発明の構成］（課題を解決するための手段）この発明の不揮発性半導体メモリは、複数個の不揮発性
メモリセル及びこれらメモリセルとは電気的特性が異な
るダミーセルが同一ビット線に接続されたプリチャージ
、ディスチャージ方式の第１のメモリアレイと、上記第
１のメモリアレイと同一構成の第２のメモリアレイと、
上記第１、第２のメモリアレイ内のメモリセルを選択す
ると共に、第１のメモリアレイ内のメモリセルを選択す
る際には第２のメモリアレイ内のダミーセルを選択し、
第２のメモリアレイ内のメモリセルを選択する際には第
１のメモリアレイ内のダミーセルを選択する選択手段と
、上記選択手段により選択されたメモリセル及びダミー
セルからの読み出し電位を比較し、メモリセルの記憶デ
ータを出力するデータ検出手段とを具備したことを特徴
とする。

また、この発明の不揮発性半導体メモリは、前記データ
検出手段が、前記第１、第２のメモリアレイのプリチャ
ージ期間に出力状態が初期設定され、ディスチャージ期
間に前記選択手段により選択されたメモリセル及びダミ
ーセルからの読み出し電位の比較を行うＣＭＯ３型のフ
ロップフロップ回路で構成されていることを特徴とする
。

さらにこの発明の不揮発性半導体メモリは、前記第１、
べ第２メモリアレイ内のダミーセルの幾何学的寸法がメ
モリセルとは異なるように設定されている特徴とする。

（作用）この発明では、メモリセルを第１、第２のメモリアレイ
の２つに分け、それぞれのメモリアレイに対してダミー
セルを設け、メモリセルと同一のビット線に接続する。

そして、第１、ｊｌ！２のメモリアレイのうちいずれか
一方側のメモリセルを遍択するときは他方側のダミーセ
ルを選択することにより、データ検出手段におけるデー
タの検出を可能にしている。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明に係る不揮発性半導体メモリの概略的
な回路構成を示すブロック図である。なお、この実施例
回路では、説明を簡略化するため、データの書き込みを
行う書き込み回路等は省略している。

図において、ｌＯは複数個の不揮発性メモリセル（図示
せず）が行列状に配置されたメモリセルアレイ１１と、
このメモリセルアレイ１１の各メモリセル行に対応して
それぞれ１個のダミーセルが配置されたダミーセル列１
２とから構成された第１メモリアレイである。また、１
３は上記第１メモリアレイ１０と同様に、複数個の不揮
発性メモリセルが行列状に配置されたメモリセルアレイ
１４と、このメモリセルアレイ１４の各メモリセル行に
対応して１個のダミーセルが配置されたダミーセル列１
５とから構成された第２メモリアレイである。

上記第１メモリアレイ１０のメモリセルアレイ１１内の
メモリセルは、ｍビットの相補な行アドレス（ＡＤＨ）
Ｏ，（ＡＤＨ）Ｏ〜（ＡＤＲ）ｍ−１゜（ＡＤＨ）ｍ−
１と最上位ビットの行アドレス（ＡＤＨ）ｍが供給され
る行デコーダ１６及び（ｎ＋１）ビットの列アドレス（
ＡＤＣ）０゜（ＡＤＣ）０〜（ＡＤＣ）ｎ、（ＡＤＣ）
ｎが供給される列デコーダ１７の各デコード出力に応じ
て選択される。また、第２メモリアレイ１３のメモリセ
ルアレイ１４内のメモリセルは、ｍビットの相補な行ア
ドレス（ＡＤＨ）０．（ＡＤＲ）０〜（ＡＤＨ）ｍ−１
，（ＡＤＨ）ｍ−１と最上位ビットの行アドレス（ＡＤ
Ｈ）ｍが供給される行デコーダ１８及び上記列デコーダ
１７の各デコード出力に応じて選択される。上記行デコ
ーダ１８．１８は、行アドレスの最上位ビット（ＡＤＲ
）ｍもしくは（ＡＤＨ）ｍが活性化されたときにのみに
動作し、対応するメモリセルアレイ１１．１４内の同一
列に配置されたメモリセル列の選択が図示しないワード
線を介して行なわれる。また、行アドレスの最上位ビッ
ト（ＡＤＲ）ｍ及び（ＡＤＨ）ｍは上記第１メモリアレ
イＩＯ内のダミーセル列１２、第２メモリアレイ１３内
のダミーセル列１５にも供給されている。そして、両ア
ドレスが活性化されたときに、対応するダミーセル列１
２．１５の全てのダミーセルが同時に選択される。

上記行デコーダ１６及び列デコーダ１７の各デコード出
力に応じて選択されるメモリセルアレイ１１のメモリセ
ル、行デコーダ１８及び列デコーダ１７の各デコード出
力に応じて選択されるメモリセルアレイ１４のメモリセ
ルの記憶データに応じた電位と、ダミーセル列１２もし
くは１５内のダミーセルの記憶データに応じた電位はセ
ンスアンプ１９に供給される。このセンスアンプ１９に
も行アドレスの最上位ビット（ＡＤＨ）ｍ及び（ＡＤＨ
）ｍが供給されており、センスアンプ１９はこのアドレ
スに応じて、第１メモリアレイ１０と第２メモリアレイ
１８のいずれか一方側のメモリセルからの読み出し電位
と、他方側のダミーセルからの読み出し電位とを選択し
、選択した両電位を比較することによってデータを検出
し、Ｄ　ｏｕｔとして出力する。

第２図は上記実施例回路を詳細に示す回路図である。

この詳細回路では、前記第１メモリアレイ１０、第２メ
モリアレイ１３、行デコーダ１８．１８、列デコーダ１
７及びセンスアンプ１分の他に、電源電位ＶＣＣと接地
電位ＶＳＳとの間の中間電位ＶＤＤを発生する中間電位
発生回路２０やメモリアレイの周辺回路等が図示されて
いる。

第１メモリアレイ１０のメモリセルアレイ１１内には、
それぞれＮチャネルのフローティングゲート型トランジ
スタからなる複数個のメモリセル２１が設けられている
。これらメモリセル２１のドレインは行単位で複数の各
ビット線２２に共通接続され、ソースは行単位で共通接
続されている。また、上記複数個のメモリセル２１のコ
ントロールゲートは列単位で複数の各ワード線２３に共
通接続されている。上記複数の各ワード線２３には前記
行デコーダ１６から出力されるデコード信号が供給され
る。また、第１メモリアレイ１０のダミーセル列１２内
には、上記メモリセル２１と同様にそれぞれＮチャネル
のフローティングゲート型トランジスタからなり、その
チャネル長とチャネル幅との寸法比がメモリセル２１に
対して１７２程度となるように設定され、上記メモリセ
ルアレイ１１のメモリ行と対応した数のダミーセル２４
が設けられている。そして、各ダミーセル２４は対応す
る行の各メモリセル２１と並列に接続されており、ダミ
ーセル列１２内の全てのダミーセル２４のコントロール
ゲートには前記行アドレスの最上位ビット（ＡＤＲ）ｍ
が供給される。

また、各行のメモリセル旧及びダミーセル２４の共通ソ
ースと接地電位ＶＳＳとの間にはディスチャージ用のＮ
チャネルのトランジスタ２５が接続されており、これら
トランジスタｚ５の各ゲートにはプリチャージ制御信号
Ｐｒが並列に供給される。

一方、上記複数の各ビット線２２とノードＡ１との間に
は列選択用のＮチャネルの各トランジスタ２Ｇが挿入さ
れている。これらトランジスタ２６の各ゲートには前記
列デコーダ１７から出力されるデコード信号が供給され
る。さらに上記ノードＡ１とノードＢ１との間にはレベ
ルダウン用のＮチャネルのトランジスタ２７が挿入され
ている。このトランジスタ２７のゲートには、前記中間
電位発生回路２０で発生される中間電位ＶＤ＋７が供給
されている。

また、上記ノードＢ１と電源電位ＶＣＣとの間には、プ
リチャージ制御信号Ｐ「で導通制御されるプリチャージ
用のＰチャネルのトランジスタ２８が挿入されている。

第２メモリアレイ１３側も基本的には上記第１メモリア
レイＩＯ側と同様に構成されているが、ダミーセル列１
５内の各ダミーセル２４のコントロールゲートに前記行
アドレス（ＡＤＨ）ｍの代わりに（ＡＤＨ）ｍが供給さ
れている点、ワード線２３には行デコーダ１８のデコー
ド信号が供給される点が第１メモリアレイ１０側と異な
っている。また、この第２メモリアレイ１３側では、前
記ノードＡｌ。

Ｂ１に対するノードはＡ２．Ｂ２である。なお、上記各
ダミーセル２４にはデータの書き込みが行われず、それ
ぞれのフローティングゲート１こは電子が注入されてお
らず、その閾値電圧は低い状態のままにされている。

前記センスアンプ１９は、２個のＮＯＲゲート３１゜３
２の入出力端間を交差接続して構成され、一方式力とし
て上記第１メモリアレイｌＯ側のノードＢ１の電位が、
他方入力として上記第２メモリアレイ１３側のノードＢ
２の電位が供給されるフロ・ツブフロップ３３と、この
フロップフロップ３３の出力と前記行アドレス（ＡＤＲ
）ｍが入力されるＮＡＮＤゲート３４と、上記フロップ
フロップ３３の出力と前記行アドレス（ＡＤＨ）ｍが入
力されるＮＡＮＤゲート３５と、上記両ＮＡＮＤゲート
３４．３５の出力が入力されるＮＡＮＤゲート３６とか
ら構成されており、前記読み出しデータＤｏｕｔはこの
ＮＡＮＤゲート３６から出力されるようになっている。

なお、上記各ＮＯＲゲート３１．３２、各ＮＡＮＤゲー
ト３４゜３５、３６はそれぞれＣＭＯＳ構成のものが使
用されている。

上記中間電位発生回路２０は、例えば第３図に示すよう
に構成されている。すなわち、電源電位ＶＣＣと接地電
位ＶＳＳとの間に、Ｐチャネルのトランジスタ４１．デ
プレッション型でＮチャネルのトランジスタ４２及びイ
ントリンシック（閾値電圧がほぼＯＶ）のＮチャネルの
トランジスタ４３が直列に挿入されている。そして、上
記トランジスタ４１のゲートには読み出し制御信号Ｒｄ
が供給され、トランジスタ４２．４３のゲートは両トラ
ンジスタ４２゜４３の接続ノードＣに共通接続されてい
る。そして、前記中間電位ＶＤＤはこのノードＣから出
力される。

この中間電位発生回路２０において、読み出し制御信号
Ｒｄが′Ｌ＃レベルになり、トランジスタ４１が導通す
ると、ノードＣには電源電位ＶＣＣと接地電位ＶＳＳと
の間の中間電位ＶＤＤが得られる。そして、トランジス
タ４２．４３の各ゲートがノードＣに共通に接続されて
いるため、第４図に示すように、電源電位ＶＣＣがある
程度変動しても、中間電位ＶＤＤは常に一定値となるよ
うに制御される。なお、上記のトランジスタは、特に型
を指定していないものは全てエンハンスメント型である
とする。

次に上記構成でなるメモリの動作を第５図のタイミング
チャートを用いて説明する。

まず、読み出し制御信号Ｒｄが“Ｌ°レベルになると、
上記のように中間電位発生回路２０が動作し、読み出し
可能状態になる。その後、プリチャージ制御信号Ｐ「が
“Ｌ″レベルなり、第１メモリアレイ１０側及び第２メ
モリアレイ１３側のプリチャージ用トランジスタ２７が
導通し、ノードＢｌ。

Ｂ２はそれぞれＶＣＣの電位までプリチャージされる（
第５図中のプリチャージ期間Ｔｐ）。このとき、第１メ
モリアレイ１０側及び第２メモリアレイ１８側のディス
チャージ用トランジスタ２５は非導通となり、電源電位
ｖｃ０と接地電位ｖ３．との間には直流電流は流れない
。この場−合、上記ノードＢｌ。

Ｂ２が共にＶＣＣの電位、すなわち“Ｈ”レベルになる
ため、センスアンプ１９内のフロップフロップ３３の両
画力は“Ｌ”レベルとなり、出力Ｄｏｕｔも同様に″Ｌ
ルベルになる。次に行アドレスト列アドレスが行デコー
ダ１６．１８と列デコーダ■７に供給される。このとき
、行アドレスの最上位ビット（ＡＤＨ）ｍが“Ｈ”　レ
ベルで（ＡＤＲ）ｍがＬ“レベルの場合、行デコーダ１
６が動作して、第１メモリアレイ１０側のワード線２３
の一つが選択的に駆動される。従って、この場合は、上
記行デコーダ１Ｂと列デコーダ１７のデコード出力に基
づき、第１メモリアレイＩＯ側のメモリセルアレイｌｌ
内のいずれか１個のメモリセル２１が選択される。この
とき、他方の行デコーダ１８は動作しない。従って、第
２メモリアレイＩ８側のメモリセルアレイ１４内のメモ
リセル２１はいずれのものも選択されない。しかし、（
ＡＤＨ）ｍがＨ”レベルであるため、第２メモリアレイ
１３側のダミーセル列１５内の全てのダミーセル２４が
選択される。

その後、プリチャージ制御信号Ｐｒが“Ｌ”レベルから
“Ｈ″レベル変化することにより、上記両プリチャージ
用トランジスタ２７が非導通となり、今度は第１メモリ
アレイｌＯ側及び第２メモリアレイ１３側のディスチャ
ージ用トランジスタ２５が導通する（第５図中のディス
チャージ期間Ｔｄ）。

ここで、第１メモリアレイＩＯ側において、選択されて
いるメモリセル２１に対し、例えば予め゛書き込みが行
われていず、フローティングゲートに電子が注入されて
いなければ、その閾値電圧は低く保たれているので、ワ
ード線２３が選択駆動されることにより、このメモリセ
ル２１は導通し、予め高電位にプリチャージされていた
ノードＢ１は接地電位■ｓｓに向かって放電される。他
方、第２メモリアレイ１３側では、列デコーダ１７のデ
コード出力に応じて導通制御される列選択用トランジス
タ２６、ダミーセル２４を介して、ノードＢ２が接地電
位ＶＳ５に放電される。そして、従来例で説明したよう
に、両ノードＢｌ、Ｂ２の電位は選択されたメモリセル
２１とダミーセル２４の電気的特性に応じて変化し、両
電位変化がセンスアンプ１９で比較されることにより、
データＤｏｕＬのレベルが決定される。このとき、セン
スアンプ１９では、選択されたメモリセルを含む第１メ
モリアレイ１０側のＮＯＲゲート３１の出力が選択出力
されるように、ＮＡＮＤゲート３４がアドレス（ＡＤＲ
）ｍによって開かれる。また、非選択の第２メモリアレ
イ１３側のＮＯＲゲート３２の出力が供給されるＮＡＮ
Ｄゲート３５の出力は、アドレス（ＡＤＨ）ｍによって
“Ｈ”レベルに固定される。

一方、行アドレスの最上位ビット（ＡＤＲ）ｍが′Ｌ”
レベルで（ＡＤＲ）ｍが″Ｈルベルの場合には、行デコ
ーダ１８が動作して、第２メモリアレイ１３側のワード
線２３の一つが選択的に駆動され、第２メモリアレイ１
３側のメモリセルアレイ１１内のいずれか１個のメモリ
セル２１が選択される。

さらに、（ＡＤＨ）ｍにより、第１メモリアレイｌＯ側
のダミーセル列１５内の全てのダミーセル２４が選択さ
れ、上記と同様にノードＢｌ、Ｂ２の電位変化がセンス
アンプ１９で比較され、データＤｏｕｔのレベルが決定
される。

ここで、第１メモリアレイＩＯ側及び第２メモリアレイ
１３側の、各ビット線２２にはそれぞれ同数のメモリセ
ル２１と１個のダミーセル２４が接続されており、各ビ
ット線２２に寄生的に存在している容量はメモリ容量に
かかわらず全て同じである。このため、選択されたメモ
リセルが接続されたビット線と、選択されたダミーセル
が接続されたビット線それぞれに付随している寄生容量
は同等となり、センスアンプ１９は各セルの電気的特性
の差にのみ基づく電位変化を比較することになる。この
結果、センスアンプ１９では常に正しいデータを検出す
ることが可能になる。

また、上記実施例のメモリでは、データの読み出しに先
立ちビット線２２をプリチャージし、読み出し時にはデ
ィスチャージしてダイナミック化しており、かつセンス
アンプ１９をＣＭＯ３論理回路で構成したことにより、
消費電流を低く抑えることができる。また、中間電位発
生回路２０において、読み出し期間は電流を消費するが
、回路全体のインピーダンスを大きくすることによりで
消費電流の削減を図ることができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例ではディスチャージ用トランジスタ２４を
各メモリセル行毎に設ける場合について説明したが、こ
れは第１メモリアレイｌＯで１個及び第２メモリアレイ
１３で１個のみ設けるようにしてもよく、全体で１個の
み設けるようにしてよい。また、上記ノードＡ１と８１
もしくはノードＡ２と８２との間に設けられたレベルダ
ウン用トランジスタ２７として通常のエンハンスメント
型のものを使用する場合について説明したが、これはイ
ントリンシック型トランジスタを用いることにより、プ
ロセス上のバラツキが生じても、ビット線に供給される
電位はほぼ一定にすることができ、歩留り低下を防止す
ることができる。

［発明の効果］以上説明したようにこの発明によれば、プリチャージ、
ディスチャージを行って不揮発性メモリセルからデータ
検出を行う不揮発性半導体メモリにおいて、メモリ容量
にかかわず、データ検出手段で常に正しいデータを検出
することができる不揮発性半導体メモリを提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明に係る不揮発性半導体メモリの概略的
な回路構成を示すブロック図、第２図は上記実施例回路
を詳細に示す回路図、第３図は上記第２図回路の一部回
路を具体的に示す回路図、第４図Ｇｉ！第３図の回路を
説明するための特性図、第５図は上記実施例回路の動作
を説明するためのタイミングチャート、第６図は従来の
不揮発性半導体メモリの概略的な構成を示す回路図、第
７図は上記従来回路を説明するためのタイミングチャー
トである。ｌＯ・・・第１メモリアレイ、１１．１４・・・メモリ
セルアレイ、１２．　１５・・・ダミーセル列、１３・
・・第２メモリアレイ、１６．１８・・・行デコーダ、
１７・・・列デコーダ、１９・・・センスアンプ、２０
・・・中間電位発生回路、２１・・・メモリセル、２２
・・・ビット線、２３・・・ワード線、２４・・・ダミ
ーセル、２５・・・ディスチャージ用トランジスタ、２
６・・・列選択用トランジスタ、２７・・・レベルダウ
ン用トランジスタ、２８・・・プリチャージ用トランジ
スタ、３１、３２・・・ＮＯＲゲート、３３・・・フロ
ップフロップ、３４、　３５．　　Ｈ・・・ＮＡＮＤゲ
ート。

Claims

【特許請求の範囲】

（１）複数個の不揮発性メモリセル及びこれらメモリセ
ルとは電気的特性が異なるダミーセルが同一ビット線に
接続されたプリチャージ、ディスチャージ方式の第１の
メモリアレイと、上記第１のメモリアレイと同一構成の第２のメモリアレ
イと、上記第１、第２のメモリアレイ内のメモリセルを選択す
ると共に、第１のメモリアレイ内のメモリセルを選択す
る際には第２のメモリアレイ内のダミーセルを選択し、
第２のメモリアレイ内のメモリセルを選択する際には第
１のメモリアレイ内のダミーセルを選択する選択手段と
、上記選択手段により選択されたメモリセル及びダミーセ
ルからの読み出し電位を比較し、メモリセルの記憶デー
タを出力するデータ検出手段とを具備したことを特徴と
する不揮発性半導体メモリ。
（２）前記データ検出手段を、第１、第２のメモリアレ
イの間に配置することを特徴とする請求項１記載の不揮
発性半導体メモリ。
（３）前記データ検出手段が、前記第１、第２のメモリ
アレイのプリチャージ期間に出力状態が初期設定され、
ディスチャージ期間に前記選択手段により選択されたメ
モリセル及びダミーセルからの読み出し電位の比較を行
うＣＭＯＳ型のフロップフロップ回路で構成されている
請求項１記載の不揮発性半導体メモリ。
（４）前記第１、第２メモリアレイ内のダミーセルの幾
何学的寸法がメモリセルとは異なるように設定されてい
る請求項１記載の不揮発性半導体メモリ。