JP2013069355A - 半導体記憶装置及びデータ読み出し方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置1は、2つのメモリセルアレイ10U,10Dと、それら2つのメモリセルアレイ10U,10Dで共有されるセンスアンプ30と、メモリセルアレイ10U,10Dからのデータ読み出しを制御する制御回路50とを有している。メモリセルアレイ10Uは、m本のワード線WL0U〜WLmUと、n本のビット線BL0U〜BL15Uと、これらワード線WL0U〜WLmUとビット線BL0U〜BL15Uの交差点に設けられたメモリセルMCと、ビット線BL0U〜BL15Uとダミーワード線DWLUとの交差点に設けられたダミーセルDMCとを有している。制御回路50は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ30のリファレンスレベルを生成する。
【選択図】図1
Description
半導体記憶装置110は、メモリセルアレイ111と、カラムスイッチ112と、リファレンスレベル生成回路113と、センスアンプ114とを有している。
以下、第1実施形態を図1〜図7に従って説明する。
図1に示すように、半導体記憶装置1は、メモリセルアレイ(セルアレイ)10U,10Dと、カラムスイッチ20U,20Dと、センスアンプ30と、出力ラッチ40と、コントローラ50と、カラムデコーダ70U,70Dと、ロウデコーダ80U,80Dとを有している。半導体記憶装置1は、読み出し専用の記憶装置(Read Only Memory:ROM)である。
コントローラ50には、アドレス信号A0〜Ak、クロック信号CK及びチップイネーブル信号CEが外部から入力される。このコントローラ50は、プリデコーダ51と、センスアンプドライバ52と、ダミーワード線ドライバ53とを有している。プリデコーダ51は、アドレス信号A0〜Akをプリデコードし、そのプリデコード信号をロウデコーダ80U,80D及びカラムデコーダ70U,70Dに供給する。なお、アドレス信号A0〜Akは、アドレス信号A0〜A3がカラムスイッチの選択を行うカラムアドレス信号であり、アドレス信号A4〜Ak−1がワード線の選択を行うロウアドレス信号であり、アドレス信号Akがセルアレイの選択を行うアドレス信号である。
セルアレイ10Uは、各ビット線BLUをプリチャージするプリチャージ回路11と、ワード線WLUとビット線BLUとの交差点に設けられたメモリセルMCと、ダミーワード線DWLUとビット線BLUとの交差点に設けられたダミーセルDMCとを有している。
センスアンプ30は、データビット線DBU,DBDと読み出しビット線RDBU,RDBDとをそれぞれ接続するPチャネルMOSトランジスタP1,P2と、プリチャージ回路31と、センスアンプ部32と、読み出しビット線RDBU,RDBDにそれぞれ接続されたインバータ回路33,34とを有している。
コントローラ50では、クロック信号CKがNAND回路54に入力され、チップイネーブル信号CEがインバータ回路55を介してNAND回路54に入力される。NAND回路54の出力信号は、奇数段(図4では1段)のインバータ回路56を介してクロック信号MCLKとして出力される。このクロック信号MCLKは、チップイネーブル信号CEがLレベルの状態でクロック信号CKがHレベルに遷移すると、その遷移からインバータ回路56の動作遅延時間後にHレベルとなる。そして、クロック信号MCLKは、センスアンプドライバ52、ダミーワード線ドライバ53及び第1〜第3プリデコーダ51A〜51Cに供給される。
カラムデコーダ70Uは、第1プリデコーダ51Aから出力されるプリデコード信号PC0〜PC15がそれぞれ入力される16個のNAND回路71を有している。各NAND回路71には、選択信号BLKUが入力される。NAND回路71の出力信号は、カラム選択信号C0U〜C15Uとして対応するカラムスイッチSU(図2参照)に供給される。例えばセルアレイ10Uのアクセス時、つまり選択信号BLKUがHレベルである場合には、プリデコード信号PC0〜PC15に基づいて、カラム選択信号C0U〜C15Uのいずれか1つの信号がHレベルとなる。一方、セルアレイ10Dのアクセス時、つまり選択信号BLKUがLレベルである場合には、カラム選択信号C0U〜C15Uが全てHレベルとなる。これにより、ビット線BL0U〜BL15Uに接続されるカラムスイッチSUが全てオンされる。
ロウデコーダ80Uは、第2プリデコーダ51Bから出力されるプリデコード信号PWL0〜PWLmがそれぞれ入力されるm個のNAND回路81を有している。各NAND回路81には、選択信号BLKUが入力される。m個のNAND回路81の出力信号はそれぞれ、インバータ回路を介して対応するワード線WL0U〜WLmUに出力される。すなわち、NAND回路81の出力信号の反転レベルがワード線WL0U〜WLmUの電位となる。例えばセルアレイ10Uのアクセス時、つまり選択信号BLKUがHレベルである場合には、プリデコード信号PWL0〜PWL15に基づいて、ワード線WL0U〜WLmUのいずれか1つのワード線WLUの電位がHレベルになる。一方、セルアレイ10Dのアクセス時、つまり選択信号BLKUがLレベルである場合には、全てのNAND回路81の出力信号がHレベルとなる。このため、ワード線WL0U〜WLmUの全ての電位がLレベルになる。
チップイネーブル信号CEがLレベルのときに、クロック信号CKがHレベルに立ち上がると(時刻t1)、その立ち上がりから所定時間経過後にクロック信号MCLKがHレベルに立ち上がる。このとき、セルアレイ10Dからデータの読み出しを開始する前にプリチャージ動作が行われている。詳述すると、カラムデコーダ70UからHレベルのカラム選択信号C0U〜C15Uが出力され、カラムデコーダ70DからHレベルのカラム選択信号C0D〜C15Dが出力される。これにより、セルアレイ10Uの全てのカラムスイッチSUがオンされ、全てのビット線BL0U〜BL15Uがデータビット線DBUに共通に接続される。また、セルアレイ10Dの全てのカラムスイッチSDがオンされ、全てのビット線BL0D〜BL15Dがデータビット線DBDに共通に接続される。さらに、コントローラ50からLレベルのプリチャージ信号CH1,CH2及びLレベルのイコライズ信号EQが出力され、Lレベルのセンスアンプイネーブル信号SAEが出力される。このLレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオンされ、ビット線BL0U〜BL15U、ビット線BL0D〜BL15D及びデータビット線DBU,DBDがHレベルにプリチャージされる。さらに、上記Lレベルのイコライズ信号EQに応答してプリチャージ回路31が活性化され、読み出しビット線RDBU,RDBDがHレベルにプリチャージされている。なお、Lレベルのセンスアンプイネーブル信号SAEに応答してトランジスタP1,P2がオンされるため、データビット線DBU,DBDがセンスアンプ30の読み出しビット線RDBU,RDBDにそれぞれ接続される。このとき、センスアンプ30は、Lレベルのセンスアンプイネーブル信号SAEにより非活性化状態にある。
まず、上記Hレベルのクロック信号MCLKに応答して、プリチャージ信号CH1,CH2及びイコライズ信号EQがLレベルからHレベルに遷移されると、プリチャージ動作が終了し、リード動作に移る(時刻t2)。すなわち、Hレベルのプリチャージ信号CH1,CH2に応答してスイッチ回路S1,S2がオフされ、高電位電源VDDからビット線BLU,BLD及びデータビット線DBU,DBDへの電流の流れ込みが遮断される。また、Hレベルのイコライズ信号EQに応答してプリチャージ回路31が非活性化し、高電位電源VDDから読み出しビット線RDBU,RDBDへの電流の流れ込みが遮断される。
(1)一方のセルアレイ(例えばセルアレイ10U)からデータを読み出す際に、他方のセルアレイ(例えばセルアレイ10D)、つまり非アクセスのセルアレイに設けられたダミーセルDMCでセンスアンプ30のリファレンスレベルを生成するようにした。また、メモリセルMC(リアルセル)に接続されるビット線BLU,BLDに対してダミーセルDMCを接続するようにした。すなわち、メモリセルMCとダミーセルDMCとでビット線BLU,BLDを共有するようにした。これにより、メモリセルMCとは異なるビット線をリファレンスレベル生成回路(ここでは、ダミーセルDMC)に形成する場合と比べて、レイアウト面積を縮小することができる。
なお、上記第1実施形態は、これを適宜変更した以下の態様にて実施することもできる。
メモリセルMC(セルトランジスタT1)が形成される領域には、m/2行×16列に配置された拡散領域ARが形成されている。また、ダミーセルDMC(ダミートランジスタDT)が形成される領域には、1行×16列に配置された拡散領域DARが形成されている。各拡散領域AR,DARは、列方向(図中の縦方向)に細長く延びるように形成されている。なお、これら拡散領域AR,DARは、例えばシャロートレンチアイソレーション(STI)の素子分離絶縁膜(図示略)によって画定されている。
このようにセルアレイ10U,10Dをレイアウトした場合のコントローラ50(図1参照)は、図12(b)に示すように、例えばセルアレイ10Dの偶数番目のワード線WL0Dが選択されたときに、セルアレイ10Uのダミーワード線DWLU0を選択するように制御する。これにより、図中の左側のビット線とのピッチが広いダミートランジスタDTと、図中の左側のビット線とのピッチが狭いダミートランジスタDTとの双方が動作する。したがって、セルアレイ10Dで選択されるビット線BLDが左側のビット線とのピッチが広いビット線であっても、左側のビット線とのピッチが狭いビット線であっても、そのピッチ(形状)の違いによるセルトランジスタT1とダミートランジスタDTとの形状差を平均化することができる。このため、これらの形状差に起因して各トランジスタT1,DTに流れる電流に差が生じることを好適に抑制することができる。さらに、選択されるセルトランジスタT1に流れる電流の方向と、ダミートランジスタDTに流れる電流の方向とを同一方向にすることができるため、各トランジスタT1,DTに流れる電流に差が生じることをより好適に抑制することができる。
・上記第1実施形態のセルアレイ10U,10Dにおけるプリチャージ回路11を省略するようにしてもよい。この場合には、例えばセルアレイ10U,10Dからデータを読み出す前に、スイッチ回路S2を利用してビット線BLU,BLD及びデータビット線DBU,DBDをHレベルにプリチャージするようにしてもよい。
以下、第2実施形態を図14〜図16に従って説明する。先の図1〜図13に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。
(第3実施形態)
以下、第3実施形態を図17及び図18に従って説明する。先の図1〜図16に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第2実施形態との相違点を中心に説明する。
図18に示すように、コントローラ50Bでは、偶数段のインバータ回路によって所定時間だけ遅延されたクロック信号MCLKがNAND回路68に入力され、選択信号BLKUがNAND回路68に入力される。また、NAND回路68には、センスアンプドライバ52のNAND回路59の出力信号SAE1が入力される。NAND回路68の出力信号は、インバータ回路を介して上記制御信号φ0として出力される。この制御信号φ0は、セルアレイ12Uのアクセス時、つまり選択信号BLKUがHレベルのときには、クロック信号MCLKがHレベル、且つNAND回路59の出力信号SAE1がHレベルの間だけHレベルとなる。このHレベルの制御信号φ0に応答して転送ゲートG0がオンされ、データビット線DBD0〜DBD2が相互に接続される。また、制御信号φ0は、セルアレイ12Uのアクセス時には、NAND回路59の出力信号SAE1の立ち下がりに応答してLレベルに立ち下がる。このため、Hレベルのセンスアンプイネーブル信号SAEに応答してセンスアンプ30が活性化する前に、制御信号φ0がLレベルに立ち下がる。これにより、センスアンプ30の活性化前に、データビット線DBD0〜DBD2が他のデータビット線から切り離される。
(3)センスアンプ30のリファレンスレベルを生成する際に、複数のセルアレイ12U,12Dに設けられたダミーセルDMCを動作させるようにした。これにより、リファレンスレベルを生成する際に使用するダミーセルDMCを増加させることができるため、製造ばらつき等に起因したダミーセルDMC(ダミートランジスタT1)の特性のばらつきによる影響を低減することができる。
以下、第4実施形態を図19〜図22に従って説明する。先の図1〜図18に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。以下、第1実施形態との相違点を中心に説明する。
センスアンプ90では、メインビット線MBL0の電位がラッチ回路91に供給される。ラッチ回路91は、メインビット線MBL0が入力端子に接続されるインバータ回路91aと、インバータ回路91aの出力端子が入力端子に接続され、出力端子がインバータ回路91aの入力端子に接続されるインバータ回路91bとを有している。図示を省略するが、これらインバータ回路91a,91bには、高電位電源VDD及びグランドが接続されている。このラッチ回路91は、メインビット線MBL0の電位を判定して、Hレベル又はLレベルの読み出しデータAXとして転送ゲート92に出力する。
次に、センスアンプ90の転送ゲート92,95に供給されるラッチ信号Laについて説明する。ラッチ信号Laは、図21に示すコントローラ50Cにおいて、上記制御信号U1,D1に基づいて生成される。
ここでは、セルアレイ15DのメモリセルMCから「0」データを読み出す場合の動作を説明する。具体的には、セルアレイ15Dのビット線BL0D及びワード線WL0Dに接続されたメモリセルMCが選択されるアドレス信号A0〜Akが入力された場合の動作を説明する。
まず、セルアレイ15Dからデータの読み出しを開始する前にプリチャージ動作が行われる。詳述すると、チップイネーブル信号CEがLレベルのときに、クロック信号CKがHレベルに立ち上がると、その立ち上がりから所定時間経過後にクロック信号MCLKがHレベルに立ち上がる(時刻t6)。このHレベルのクロック信号MCLK及びアドレス信号A0〜Akに基づいて、Hレベルのカラム選択信号C0Dと、Lレベルのカラム選択信号C1D〜C15DとがカラムスイッチSDに出力される(時刻t7)。これにより、ビット線BL0Dに接続されたカラムスイッチSDのみがオンされる。このとき、Lレベルの制御信号BLKDXに応答して転送ゲートG3がオンされるため、上記ビット線BL0Dがデータビット線DBD及びメインビット線MBL0を介してセンスアンプ90に接続される。また、上記Hレベルのクロック信号MCLK及びアドレス信号A0〜Akに基づいて、Hレベルのカラム選択信号C0U〜C15Uが出力され、全てのカラムスイッチSUがオンされる。このとき、Hレベルの制御信号BLKUXに応答して転送ゲートG2がオフされるため、ビット線BL0U〜BL15Uが共通にNAND回路16Uに接続される。
上記プリチャージ動作が終了すると(時刻t8)、ビット線BL0Dの電荷が上記オンされたセルトランジスタT1を介してディスチャージされる。この結果、ビット線BL0Dの電位が徐々に低下する。さらに、このビット線BL0Dの電荷がデータビット線DBD及びメインビット線MBL0に転送されるため、ビット線BL0Dと同様に、データビット線DBD及びメインビット線MBL0の電位も徐々に低下する。このとき、センスアンプ90では、Hレベルのラッチ信号Laに応答して転送ゲート92がオフされているため、メインビット線MBL0の電位がラッチ回路91でラッチされ、ラッチ回路91から出力される読み出しデータAXが転送ゲート92を通じてラッチ回路93に到達はしない。このとき、Hレベルのラッチ信号Laに応答して転送ゲート95がオンされているため、上記読み出しデータAXは未だラッチ回路93でラッチされず、前のデータが保持された状態である。
(1)一方のセルアレイ(例えばセルアレイ15U)からデータを読み出す際に、他方のセルアレイ(例えばセルアレイ15D)、つまり非アクセスのセルアレイに設けられたダミーセルDMCでセンスアンプ90に供給されるラッチ信号Laを生成するようにした。また、メモリセルMC(リアルセル)に接続されるビット線BLU,BLDに対してダミーセルDMCを接続するようにした。すなわち、メモリセルMCとダミーセルDMCとでビット線BLU,BLDを共有するようにした。これにより、メモリセルMCとは異なるビット線をラッチタイミング生成回路(ここでは、ダミーセルDMC)に形成する場合と比べて、レイアウト面積を縮小することができる。
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第2及び第3実施形態において、上記第1実施形態と同様に、ビット線BLU,BLDをHレベルにプリチャージするプリチャージ回路11を設けるようにしてもよい。
・上記第1〜第3実施形態では、n本のビット線BLU,BLDのうちn/2本のビット線BLU,BLDに対してダミーセルDMCを設けるようにした。これに限らず、例えばn本のビット線BLU,BLDの全てにダミーセルDMCを設けるようにしてもよい。この場合には、例えばダミーセルDMCのダミートランジスタDTのオン抵抗がメモリセルMCのセルトランジスタT1のオン抵抗の2倍になるように、ダミートランジスタDTを形成する。
(付記1)
2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
m本(mは2以上の整数)のワード線と、n本(nは2以上の整数)のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。
(付記2)
前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記n本のビット線のうち(n/2)本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする付記1に記載の半導体記憶装置。
(付記3)
前記n本のビット線に一方の端子がそれぞれ接続されるn個のカラムスイッチと、
前記n個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記1又は2に記載の半導体記憶装置。
(付記4)
前記各ビット線を所定の電位にプリチャージする第1プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第2プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記第1プリチャージ回路及び前記第2プリチャージ回路を活性化して、前記各メモリセルアレイの前記n本のビット線をプリチャージした後、前記第1プリチャージ回路及び前記第2プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする付記3に記載の半導体記憶装置。
(付記5)
前記2つのメモリセルアレイは、第1のメモリセルアレイと第2のメモリセルアレイであって、
前記第1のメモリセルアレイと、前記第2のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第1のメモリセルアレイに接続された前記共通ビット線が第1スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第2のメモリセルアレイに接続された前記共通ビット線が第2スイッチ回路を介して相互に接続され、
前記制御回路は、前記第1のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を導通状態とし前記第2スイッチ回路を非導通状態とする一方、前記第2のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を非道通状態とし前記第2スイッチ回路を導通状態とすることを特徴とする付記3又は4に記載の半導体記憶装置。
(付記6)
前記各メモリセルアレイは、
前記各ビット線を短絡する第3スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第3スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする付記1〜5のいずれか1つに記載の半導体記憶装置。
(付記7)
前記各メモリセルアレイ内の前記メモリセルの領域上には、
第1拡散領域と、
前記第1拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第1拡散領域と前記ビット線を接続する第1コンタクトと、
前記第1コンタクトよりも第1方向側の前記第1拡散領域上に形成され、前記列方向と直交する行方向に延在される第1のワード線と、
前記第1コンタクトよりも前記第1方向と反対方向の第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2のワード線と、
前記第1のワード線よりも前記第1方向側の前記第1拡散領域上に形成され、前記行方向に延在される第1の電源配線と、
前記第2のワード線よりも前記第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2の電源配線と、を有し、
前記第1拡散領域に、前記第1コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第2拡散領域と、
前記第2拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第2拡散領域と前記ビット線を接続する第2コンタクトと、
前記第2コンタクトよりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第1のダミーワード線と、
前記第2コンタクトよりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第2のダミーワード線と、
前記第1のダミーワード線よりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第3の電源配線と、
前記第2のダミーワード線よりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第4の電源配線と、を有し、
前記第2拡散領域に、前記第2コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする付記1〜6のいずれか1つに記載の半導体記憶装置。
(付記8)
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線が活性化されるときには、他方のメモリセルアレイの前記第1のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第2のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第2のダミーワード線を活性化することを特徴とする付記7に記載の半導体記憶装置。
(付記9)
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線及び前記第2のワード線のいずれか1つが活性化されるときに、他方のメモリセルアレイの前記第1のダミーワード線及び前記第2のダミーワード線を活性化することを特徴とする付記7に記載の半導体記憶装置。
(付記10)
2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
m本(mは2以上の整数)のワード線と、n本(nは2以上の整数)のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプでのラッチタイミングを決定するラッチ信号を生成するように制御することを特徴とする半導体記憶装置。
(付記11)
m本(mは2以上の整数)のワード線と、n本(nは2以上の整数)のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記2つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
10U,10D,12U,12D メモリセルアレイ
11 プリチャージ回路
30 センスアンプ
50 制御回路
MC メモリセル
T1 セルトランジスタ
DMC ダミーセル
DT ダミートランジスタ
BL0U〜BL15U ビット線
BL0D〜BL15D ビット線
WL0U〜WLmU ワード線
WL0D〜WLmD ワード線
DWLU,DWLU0,DWLU1 ダミーワード線
DWLD,DWLD0,DWLD1 ダミーワード線
DBU,DBD データビット線
DBU0〜DBU2 データビット線
DBD0〜DBD2 データビット線
SU,SD カラムスイッチ
S2 スイッチ回路
S3 スイッチ回路
G0 転送ゲート
G1 転送ゲート
MB0〜MB2 メモリブロック
AR 拡散領域
DAR 拡散領域
BCT1 ビット線コンタクト
BCT2 ビット線コンタクト
CT コンタクト
Claims (10)
- 2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプと、前記2つのメモリセルアレイからのデータ読み出しを制御する制御回路と、を有し、
前記各メモリセルアレイは、
m本(mは2以上の整数)のワード線と、n本(nは2以上の整数)のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルと、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成するように制御することを特徴とする半導体記憶装置。 - 前記メモリセルは、前記ワード線にゲートが接続され、前記ビット線にドレインが接続されたセルトランジスタであり、
前記ダミーセルは、前記ダミーワード線にゲートが接続され、前記ビット線にドレインが接続され、ソースが接地された、前記セルトランジスタのレプリカトランジスタであり、
前記ダミーセルは、前記n本のビット線のうち(n/2)本のビット線と前記ダミーワード線との交差点に設けられていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記n本のビット線に一方の端子がそれぞれ接続されるn個のカラムスイッチと、
前記n個のカラムスイッチの他方の端子が共通に接続される共通ビット線と、を有し、
前記センスアンプは、前記各メモリセルアレイの前記共通ビット線が接続され、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチ及び前記他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項1又は2に記載の半導体記憶装置。 - 前記各ビット線を所定の電位にプリチャージする第1プリチャージ回路と、
前記共通ビット線を前記所定の電位にプリチャージする第2プリチャージ回路と、を有し、
前記制御回路は、一方のメモリセルアレイからデータを読み出す場合に、前記各メモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記第1プリチャージ回路及び前記第2プリチャージ回路を活性化して、前記各メモリセルアレイの前記n本のビット線をプリチャージした後、前記第1プリチャージ回路及び前記第2プリチャージ回路を非活性化し、前記一方のメモリセルアレイ内の前記カラムスイッチのうちのデータを読み出すメモリセルに対応したカラムスイッチのみを導通状態とし、他方のメモリセルアレイ内の前記n個のカラムスイッチを導通状態とし、前記一方のメモリセルアレイ内の前記ワード線と前記他方のメモリセルアレイ内の前記ダミーワード線を活性化することを特徴とする請求項3に記載の半導体記憶装置。 - 前記2つのメモリセルアレイは、第1のメモリセルアレイと第2のメモリセルアレイであって、
前記第1のメモリセルアレイと、前記第2のメモリセルアレイと、前記センスアンプとを有する複数のメモリブロックと、
前記各メモリブロック内の前記第1のメモリセルアレイに接続された前記共通ビット線が第1スイッチ回路を介して相互に接続されるとともに、前記各メモリブロック内の前記第2のメモリセルアレイに接続された前記共通ビット線が第2スイッチ回路を介して相互に接続され、
前記制御回路は、前記第1のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を導通状態とし前記第2スイッチ回路を非導通状態とする一方、前記第2のメモリセルアレイ内の前記ダミーワード線を活性化するときに、前記第1スイッチ回路を非道通状態とし前記第2スイッチ回路を導通状態とすることを特徴とする請求項3又は4に記載の半導体記憶装置。 - 前記各メモリセルアレイは、
前記各ビット線を短絡する第3スイッチ回路を有し、
前記制御回路は、前記ダミーワード線を活性化するときに前記第3スイッチ回路を導通状態にして前記各ビット線を短絡することを特徴とする請求項1〜5のいずれか1つに記載の半導体記憶装置。 - 前記各メモリセルアレイ内の前記メモリセルの領域上には、
第1拡散領域と、
前記第1拡散領域上に形成され、列方向に延在される前記ビット線と、
前記第1拡散領域と前記ビット線を接続する第1コンタクトと、
前記第1コンタクトよりも第1方向側の前記第1拡散領域上に形成され、前記列方向と直交する行方向に延在される第1のワード線と、
前記第1コンタクトよりも前記第1方向と反対方向の第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2のワード線と、
前記第1のワード線よりも前記第1方向側の前記第1拡散領域上に形成され、前記行方向に延在される第1の電源配線と、
前記第2のワード線よりも前記第2方向側の前記第1拡散領域上に形成され、前記行方向に延在される第2の電源配線と、を有し、
前記第1拡散領域に、前記第1コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記メモリセルが形成され、
前記各メモリセルアレイ内の前記ダミーセルの領域上には、
第2拡散領域と、
前記第2拡散領域上に形成され、前記列方向に延在される前記ビット線と、
前記第2拡散領域と前記ビット線を接続する第2コンタクトと、
前記第2コンタクトよりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第1のダミーワード線と、
前記第2コンタクトよりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第2のダミーワード線と、
前記第1のダミーワード線よりも前記第1方向側の前記第2拡散領域上に形成され、前記行方向に延在される第3の電源配線と、
前記第2のダミーワード線よりも前記第2方向側の前記第2拡散領域上に形成され、前記行方向に延在される第4の電源配線と、を有し、
前記第2拡散領域に、前記第2コンタクトを中心にして前記第1方向側と前記第2方向側にそれぞれ前記ダミーセルが形成されていることを特徴とする請求項1〜6のいずれか1つに記載の半導体記憶装置。 - 前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線が活性化されるときには、他方のメモリセルアレイの前記第1のダミーワード線を活性化する一方、前記一方のメモリセルアレイの前記第2のワード線が活性化されるときには、前記他方のメモリセルアレイの前記第2のダミーワード線を活性化することを特徴とする請求項7に記載の半導体記憶装置。
- 前記制御回路は、一方のメモリセルアレイからデータを読み出す場合において、前記一方のメモリセルアレイの前記第1のワード線及び前記第2のワード線のいずれか1つが活性化されるときに、他方のメモリセルアレイの前記第1のダミーワード線及び前記第2のダミーワード線を活性化することを特徴とする請求項7に記載の半導体記憶装置。
- m本(mは2以上の整数)のワード線と、n本(nは2以上の整数)のビット線と、前記ビット線と前記ワード線の交差点に設けられたメモリセルと、少なくとも一部の前記ビット線とダミーワード線の交差点に設けられたダミーセルとを有する2つのメモリセルアレイと、前記2つのメモリセルアレイで共有されるセンスアンプとを有する半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記2つのメモリセルアレイのうち一方のメモリセルアレイからデータを読み出すときに、他方のメモリセルアレイの前記ダミーワード線を活性化して前記ダミーセルにより前記センスアンプのリファレンスレベルを生成することを特徴とするデータ読み出し方法。
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