JP3584494B2 - 半導体不揮発性記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
従来、ＮＯＲ型フラッシュメモリは、データの書き込みはＣＨＥ（チャンネルホットエレクトロン）によりドレイン側からフローティングゲート中に電子を注入することにより行い、消去はＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ） トンネリングによりソース側からフローティングゲート中の電子を引き抜くことにより行う。
【０００３】
しかし、この方法の場合、データの書き込みをＣＨＥで行っているために、書き込み時にドレイン−ソース間に大電流が流れ、単一電源で動作させることは不可能である。
【０００４】
ところが近年、携帯用小型電子機器市場の拡大に伴い、ランダムアクセススピードの点で有利なＮＯＲ型フラッシュで、しかも、単一電源で動作できるフラッシュメモリの実現が要望されている。
このような観点から、データ書き込み／消去をともにＦＮトンネリングにより行うことにより、単一電源動作できることを目的としたＮＯＲ型のフラッシュメモリとして、たとえば、
（１）ＤＩＮＯＲ型フラッシュメモリ
（２）ＡＮＤ型フラッシュメモリ
（３）ＡＣＥＥ型フラッシュメモリ
が提案されている。
【０００５】
以下、これら３種類のフラッシュメモリについて、その構造・動作、そして、それらの問題点について詳しく説明する。
【０００６】
（１）ＤＩＮＯＲ型フラッシュメモリ
図１５は、主ビット線２本、副ビット線に連なるワード線８本の２群から構成されるＤＩＮＯＲ型フラッシュのメモリアレイ構成を示す図である。
図１５のメモリアレイにおいて、ＷＬ１ｍ〜ＷＬ８ｍ，ＷＬ１ｍ＋１ 〜ＷＬ８ｍ＋１ はワード線、ＳＬｍ，ＳＬｍ＋１ は選択ゲート線、ＭＢＬｎ，ＭＢＬｎ＋１ は主ビット線、ＳＢＬｍ，ｎ 、ＳＢＬｍ＋１，ｎ 、ＳＢＬｍ，ｎ＋１ 、ＳＢＬｍ＋１，ｎ＋１ は副ビット線、ＳＲＬｍ，ｎ 、ＳＲＬｍ＋１，ｎ 、ＳＲＬｍ，ｎ＋１ 、ＳＲＬｍ＋１，ｎ＋１ は共通ソース線、ＭＴ１ｍ，ｎ 〜ＭＴ８ｍ，ｎ 、ＭＴ１ｍ＋１，ｎ 〜ＭＴ８ｍ＋１，ｎ 、ＭＴ１ｍ，ｎ＋１ 〜ＭＴ８ｍ，ｎ＋１ 、ＭＴ１ｍ＋１，ｎ＋１ 〜ＭＴ８ｍ＋１，ｎ＋１ はメモリセルトランジスタ、ＳＴｍ，ｎ 、ＳＴｍ＋１，ｎ 、ＳＴｍ，ｎ＋１ 、ＳＴｍ＋１，ｎ＋１ は選択トランジスタをそれぞれ示している。
【０００７】
図１６は、図１５に示すようなＤＩＮＯＲ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
図１６に示すように、ＤＩＮＯＲ型フラッシュメモリの消去動作は、選択ゲート線ＳＬおよびソースに０Ｖ、ワード線ＷＬに２０Ｖを印加し、ビット線ＢＬをフローティング状態に保持することによって、フローティングゲート中に電子を注入することにより行われる。
データの書き込みは、選択ゲート線ＳＬに１０Ｖ、ワード線ＷＬに−１０Ｖ、ビット線Ｂに０Ｖまたは６Ｖを印加し、ソースをフローティング状態に保持することによって、ワード線セクタ毎に全ビット並列書き込み動作が行われる。
データの読み出しは、選択されたワード線ＷＬおよび選択ゲート線ＳＬに３〜５Ｖ、選択されたビット線ＢＬに１〜２Ｖ、ソースに０Ｖを印加することにより行われる。
【０００８】
ＤＩＮＯＲ型フラッシュメモリにおいて、特に問題となるのは、データ書き込み動作、具体的には、「１」データ書き込みセル、つまりＦＮトンネリングによりフローティングゲート中の電子を引き抜くセルにおいて、ドレイン−基板間にバンド間トンネル電流が流れることである。
【０００９】
図１７は、標準的な０．６μｍプロセスにより試作されたＤＩＮＯＲ型フラッシュメモリのデバイスパラメータを用いてシミュレーションにより計算した書き込み動作結果を示す図である。図１７において、横軸は時間を、縦軸はしきい値電圧をそれぞれ表している。
図１７からわかるように、ワード線に−１０Ｖ、ビット線に６Ｖを印加することにより、およそ１ｍ秒の書き込み時間で、しきい値電圧ＶＴＨが５Ｖから１Ｖに遷移し、書き込み動作が完了する。
【００１０】
また、図１８は、図１７の書き込み動作におけるＦＮトンネリングによるゲート電流ＩＧと、バンド間トンネリングによるドレイン−基板間電流ＩＤＢをシミュレーションにより計算した結果を示す図である。図１８において、横軸は時間を、縦軸はトンネル電流値をそれぞれ表している。
図１８に示すように、ゲート電流ＩＧと、ドレイン−基板間電流ＩＤＢとも、書き込み動作の進行とともに減少するが、ここで重要な点は、ドレイン−基板間電流ＩＤＢはゲート電流ＩＧよりも４桁近くも大きく、１セルにつき３００〜４００ｎＡ以上にもなっていることである。
【００１１】
したがって、一般的なＤＩＮＯＲ型フラッシュメモリのように、書き込み動作を全ビット並列的に行うと、ドレインと基板との間に大電流が流れ、ドレイン電圧６Ｖを、チップ内昇圧電源を用いて動作させることが困難となる可能性がある。
たとえば、ビット線の本数を１０２４本とした場合、最大限３００〜４００μＡにもなる電流が、ドレイン−基板間に流れる可能性がある。
【００１２】
（２）ＡＮＤ型フラッシュメモリ
図１９は、主ビット線３本、副ビット線および副ソース線に並列に接続されるメモリセルが３２個の場合のＡＮＤ型フラッシュメモリのメモリアレイ構成を示す図である。
このＡＮＤ型フラッシュメモリは、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置された、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有している。
【００１３】
図１９のメモリアレイにおいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１，ＳＬ２は選択ゲート線、Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ は主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ はメモリセルトランジスタ、ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ は選択トランジスタをそれぞれ示している。
【００１４】
このＡＮＤ型フラッシュメモリアレイは、図１５に示すＤＩＮＯＲ型フラッシュメモリアレイと比較すると、いわゆる、コンタクトレスメモリアレイ構造のために、同一デザインルールの場合、セル面積が小さくなるという利点がある。
【００１５】
図２０は、図１９に示すようなＡＮＤ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
このＡＮＤ型フラッシュメモリの場合もＤＩＮＯＲ型フラッシュメモリと同様のバイアス条件下で各動作制御が行われ、消去はＦＮトンネリングによるフローティングゲート中への電子注入により行われ、データ書き込みは、ＦＮトンネリングによりフローティングゲート中の電子をドレインより引き抜くことにより行われる。
したがって、ＡＮＤ型フラッシュメモリの場合においても、ＤＩＮＯＲ型フラッシュメモリの場合と同様の問題が生じる。
つまり、ワード線セクタ毎に、全ビット並列的にデータ書き込み動作を行うとバンド間トンネリングによりドレイン−基板間に大電流が流れ、単一電源で動作させることが困難となる可能性がある。
【００１６】
（３）ＡＣＥＥ型フラッシュメモリ
図２１は、ＡＣＥＥ型フラッシュメモリのメモリセル構成を示す図である。また、図２２は、図２１に示すようなＡＣＥＥ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
ＡＣＥＥセルは、ソースおよびドレインが埋め込み拡散層により形成される、いわゆるコンタクトレスアレイ構造を有しており、ＡＮＤ型フラッシュのメモリアレイ構造と基本的に同じである。
図２１において、ＷＬ１，ＷＬ２はワード線、Ｄ１，Ｄ２はドレイン側ビット線、Ｓ１，Ｓ２はソース側ビット線、ＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２はメモリセルトランジスタをそれぞれ示している。
【００１７】
しかし、ＡＣＥＥ型フラッシュメモリの動作は、消去はＦＮトンネリングによりフローティングゲート中の電子をソース側から引き抜くことにより、データの書き込みをＦＮトンネリングによりソース側からフローティングゲート中に電子を注入することにより行われ、その動作は、上述したＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリと逆になっている。
したがって、ＡＣＥＥ型フラッシュメモリの場合には、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリの場合のようなバンド間トンネル電流の問題はまったく生じない。
つまり、ＡＣＥＥ型フラッシュの場合においても、消去時にソース−基板間にバンド間トンネル電流が流れるが、消去動作の場合は書き込み動作の場合と違ってデータの「１」，「０」を制御する必要がないために、消去時に印加するソース電圧は昇圧電圧を用いる必要がなく電源電圧ＶＣＣが印加される。
【００１８】
しかしながら、ＡＣＥＥセルは、電子の注入・引き抜きをＦＬＯＴＯＸセルのように、ソース拡散層の部分領域に設けられたトンネル窓を介して行ったり、ドレイン側のチャンネル部にコントロールゲートによる選択トランジスタ部を設けることにより過剰消去セルを救済する等、完全な１トランジスタメモリタイプのコンセプトに基づいていない。
したがって、ＡＣＥＥセルは、セル面積が大きくなり、大容量のフラッシュメモリに適していない。
【００１９】
【発明が解決しようとする課題】
上述したように、ＤＩＮＯＲ型、ＡＮＤ型、およびＡＣＥＥ型のフラッシュメモリは、データの書き込み／消去をともにＦＮトンネリングにより行われるが、上述した各問題がある。
すなわち、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリの場合には、データ書き込み時にドレイン−基板間に流れるバンド間トンネル電流のために、単一電源で動作させることが困難である。
【００２０】
また、ＡＣＥＥ型フラッシュメモリの場合には、完全な１トランジスタメモリタイプのコンセプトに基づいていないために、セル面積が大きくなり、大容量のフラッシュメモリに適していない。
【００２１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、単一電源で動作可能で、しかも完全な１トランジスタメモリタイプのセル面積の小さい半導体不揮発性記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明では、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、データの書き込み時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、消去時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、上記ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりドレイン側から電荷蓄積層中の電荷を引き抜くことにより消去を行う。
【００２３】
また、本発明の半導体不揮発性記憶装置では、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、消去を行う。
また、本発明の半導体不揮発性記憶装置では、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、ワード線セクタを単位として、全ビットビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位とし、かつ消去パルスが複数の消去パルスに分割され、消去の終了したセルのビット線パルスが正電圧から基準電位に切り換えられる。
【００２４】
また、本発明の半導体不揮発性記憶装置では、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、データの書き込み時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、消去時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、上記ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりチャンネル全面から電荷蓄積層中の電荷を引き抜くことにより消去を行う。
また、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、全ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、消去を行う。
【００２５】
また、本発明では、電荷蓄積層を備えたメモリセルを複数有する半導体不揮発性装置であって、メモリセルが消去ブロック単位毎に分割され、各分割ブロックに対応して設けられた複数のカラムデコーダを有し、少なくとも消去および書き込み動作をカラムデコーダ単位で行う。
【００２６】
【作用】
本発明の半導体不揮発性記憶装置によれば、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間にメモリセルが並列接続された構成において、データの書き込み動作がＦＮトンネリングによる電子注入により行われ、消去動作がＦＮトンネリングによる電子引き抜きによって行われる。その結果、データ書き込み時にバンド間トンネル電流が流れないため、単一電源で動作可能な半導体不揮発性記憶装置が実現される。
また、本半導体不揮発性記憶装置は、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有する完全な１トランジスタメモリタイプのフラッシュメモリであり、大容量フラッシュメモリに適している。
【００２７】
さらに、本発明の半導体不揮発性装置は、その消去動作において、ビット毎ベリファイ消去動作を行うために、消去時のしきい値電圧分布のバラツキが狭い。その結果、ドレイン側に選択ゲートを設ける必要がない完全な１トランジスタメモリタイプの半導体不揮発性記憶装置を実現できるだけでなく、今後の電源電圧の低電圧化に対しても充分に読み出しマージンが確保される。
【００２８】
また、本発明の半導体不揮発性装置によれば、消去および書き込み動作がカラムデコーダ単位で行われる。その結果、ＮＯＲ型の半導体不揮発性記憶装置において、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造が実現される。
【００２９】
【実施例】
図１は、本発明に係るフラッシュメモリのメモリアレイ構成を示す図である。図１のメモリアレイにおいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１〜ＳＬ２は選択ゲート線、Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ は主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ はメモリセルトランジスタ、ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ は選択トランジスタをそれぞれ示している。
【００３０】
このメモリアレイ構成自体は、図１９のＡＮＤ型メモリアレイ構成と同じである。つまり、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置された、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有している。
しかし、図２および図３に示すように、消去、書き込み、並びに読み出し時の各配線に対するバイアス条件が、図２０に示す従来のＡＮＤ型メモリアレイのバイアス条件と異なる。
以下に、本発明に係るフラッシュメモリの構造、消去、書き込み、および読み出し時の各配線に対するバイアス条件、並びに動作について、図面に関連づけて順を追って説明する。
【００３１】
図４は図１のメモリアレイの平面パターンレイアウト図で、図５は図４中のＡ−Ａ線矢視方向における断面図、図６は図４のＢ−Ｂ線矢視方向における断面図である。
図において、１は半導体基板、２は第１ＬＯＣＯＳ、３はＮ＋ 埋め込み拡散層、４は第２ＬＯＣＯＳ、５はトンネル酸化膜、６はフローティングゲート用ポリシリコン層、７はＯＮＯ積層絶縁膜、８はコントロールゲート用ポリシリコン層、９は絶縁膜、１０はアルミニウム（Ａｌ）配線、ＣＮＴはコンタクトホールをそれぞれ示している。
【００３２】
図４〜図６に示すように、副ビット線Ｓ−ＤＢＬおよび副ソース線Ｓ−ＳＢＬが、第２ＬＯＣＯＳ酸化膜４の下部に形成された埋め込み拡散層３により構成される、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造をなしている。
【００３３】
次に、Ａ−Ａ線断面から眺めた場合の製造方法の一例を、図７および図８を参照しながら説明する。
まず、図７（ａ）に示すように、半導体基板１に対して、素子分離のためのＬＯＣＯＳ酸化を行い、第１ＬＯＣＯＳ２を形成する。
次に、図７（ｂ）に示すように、厚さ１０ｎｍ程度のパッド酸化膜１１を形成し、さらに３０ｎｍ程度のＳｉ３ Ｎ４ 膜１２をデポ後、埋め込み拡散層形成のためのエッチングを行う。
そして、図７（ｃ）に示すように、レジスト膜１３を所望の領域に形成した状態で、Ａｓ＋ イオンを１Ｅ１４〜１Ｅ１６程度イオン注入し、ソース・ドレイン拡散層３ａを形成する。
【００３４】
次に、図７（ｄ）に示すように、レジスト膜１３を剥離後、第２ＬＯＣＯＳ酸化を行い、ソース・ドレイン拡散層３ａ上に膜厚１００ｎｍ程度の第２ＬＯＣＯＳ４を形成し、埋め込みソース・ドレイン拡散層３を構成する。そして、第２ＬＯＣＯＳ酸化後、Ｓｉ３ Ｎ４ 膜１２、パッド酸化膜１１を除去する。
【００３５】
次に、図７（ｅ）に示すように、トンネル酸化膜５を１０ｎｍ程度の膜厚に形成する。
続いて、図７（ｆ）に示すように、Ｎ＋ ドープポリシリコンよりなるフローティングゲート用ポリシリコン層６を１００ｎｍ程度の膜厚にデポ後、エッチング加工する。
【００３６】
次いで、図８（ｇ）に示すように、層間のＯＮＯ積層絶縁膜７を形成後、コントロールゲート用ポリシリコン層８をデポする。
このＯＮＯ積層絶縁膜７は、たとえば、次のように形成される。まず、フローティングゲート用ポリシリコン層６の熱酸化膜を１４ｎｍの厚さに形成後、厚さ１１ｎｍ程度のＳｉ３ Ｎ４ 膜をＣＶＤ法にて形成し、最後にＳｉ３ Ｎ４ 膜上に熱酸化により厚さ２ｎｍ程度の熱酸化膜を形成する。このようにして形成されるＯＮＯ積層酸化膜７の膜厚は、ＳｉＯ２ 換算で２２ｎｍ程度である。
また、コントロールゲート用ポリシリコン層８は、１００ｎｍ程度のＮ＋ ドープポリシリコンと１００ｎｍ程度のタングステンシリサイド膜よりなるポリサイド構造である。
【００３７】
次に、図８（ｈ）に示すように、コントロールゲート用ポリシリコン層８、ＯＮＯ積層絶縁膜７、およびフローティングゲート用ポリシリコン層６をセルファラインでエッチング加工する。
そして、コントロールゲート用ポリシリコン層８上に絶縁膜９を形成した後、通常のＣＭＯＳプロセスと同様、図８（ｉ）に示すように、主ビット線Ｍ−ＤＢＬＮ−１ 、Ｍ−ＤＢＬＮ 、Ｍ−ＤＢＬＮ＋１ としてのＡｌ配線１０を形成する。
【００３８】
次に、本発明に係るフラッシュメモリの消去、書き込み、読み出しの各種動作について、図９〜図１３を参照しながら説明する。
【００３９】
図９は、本発明に係るフラッシュメモリにおける消去動作の第１の実施例によるバイアス条件を示す図である。
この第１の実施例による消去動作は、ＦＮトンネリングによりドレイン側からフローティングゲート中の電子を引き抜くことにより行われる。
つまり、選択するワード線、たとえば図７に示すように、ワードＷＬ２に−１４Ｖ、全主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ に３．３Ｖ（電源電圧ＶＣＣ）、選択ゲート線ＳＬ１，ＳＬ２に５Ｖを印加することにより行われる。このとき、他のワード線ＷＬ１，ＷＬ〜ＷＬ３２および共通ソース線ＳＢＬには０Ｖを印加する。
【００４０】
この図７に示す消去時においても、ドレイン−基板間にバンド間トンネル電流が流れる。
しかしながら、ＤＩＮＯＲ型およびＡＮＤ型フラッシュメモリのデータ書き込み動作と違って、この場合、ビット線電圧によりデータの「１」、「０」を制御する必要がないため、印加するビット線電圧は電源電圧ＶＣＣでよいことから、バンド間トンネル電流は問題にならない。
【００４１】
また、消去ブロックの単位として、ワード線セクタを単位とする場合と、同じ副ビット線に連なる３２ワード線を単位とする場合が考えられるが、前者の場合、データ書き込み時のディスターブが厳しくなるため、後者の方が適当である。この場合、消去動作は、ワード線セクタを単位として、ＷＬ１〜ＷＬ３２と順々に消去を行っていけばよい。
また、図７の消去動作において、各ビット線電圧を３．３Ｖ→０Ｖと制御することにより、ビット毎ベリファイ消去動作が可能となり、消去時のしきい値電圧ＶＴＨ分布の広がりを狭く抑えることが可能となる。
【００４２】
このビット毎ベリファイ消去動作は、消去パルスを複数の消去パルスに分割して、次のように行う。
まず、全ビット線の図示しない読み出し／書き込み用ラッチをセットすることにより、消去時に全ビット線に電源電圧ＶＣＣ（３．３Ｖ）が印加されるように設定する。
次に、各消去パルス印加後、ワード線にベリファイ電圧を印加するベリファイ読み出し動作により、消去が終了したビット線メモリセルの読み出し／書き込み用ラッチをリセットすることにより、消去時にビット線電圧が０Ｖになるように設定する。
そして、全ビット線の読み出し／書き込み用ラッチがリセットされることで、消去動作を終了する。
【００４３】
図１０は、本発明に係るフラッシュメモリにおける消去動作の第２の実施例によるバイアス条件を示す図である。
第２の実施例においては、消去動作は、ＦＮトンネリングによりチャンネル全面からフローティングゲート中の電子を引き抜くことにより行われる。
たとえば、図１０の例においては、ワード線ＷＬ１〜ＷＬ３２に−１８Ｖを印加することによりブロック消去が行われる。
ただし、図１０の第２の実施例の場合においては、図９の第１の実施例の場合と異なり、ビット毎ベリファイ消去動作を行うことが不可能であり、消去後のしきい値電圧ＶＴＨ分布のバラツキ抑制という観点からは、第１の実施例と比べて不利になる。
【００４４】
次に、書き込み動作について説明する。
図１１は、本発明に係るフラッシュメモリにおけるデータ書き込み動作の一実施例におけるバイアス条件を示す図である。
本例では、データの書き込み動作は、ＦＮトンネリングによりチャンネル全面からフローティングゲート中に電子を注入することにより行われる。
たとえば、図１１の例においては、選択するワード線ＷＬ２および選択ゲート線ＳＬ１に２２Ｖを印加し、「１」データ（所定データまたは第１のデータ）書き込みセルＭＴ２N が接続された主ビット線Ｍ−ＤＢＬN に０Ｖ、「０」データ（第２のデータ）書き込みセルＭＴ２N-1 、ＭＴ２N+1 が接続された主ビット線Ｍ−ＤＢＬN-1 、Ｍ−ＤＢＬN+1 に中間電位１１Ｖを印加することにより、ワード線セクタを単位として、全ビット並列的にデータ書き込みが行われる。このとき選択ゲート線ＳＬ２および共通ソース線ＳＢＬは０Ｖに保持される。
その結果、「１」データ書き込みセルにのみフローティングゲート中に電子が注入され、メモリセルのＶTHが５Ｖ以上になる。
【００４５】
また、図１１の書き込み動作において、各副ソース線Ｓ−ＳＢＬは、それぞれの各副ビット線Ｓ−ＤＢＬと同電位になるが、ソース側の選択ゲート線ＳＬ２が０Ｖになって共通ソース線ＳＢＬと切り離されているため、隣合う副ソース線間の短絡が防止される。
【００４６】
次に、読み出し動作について説明する。
図１２および図１３は、本発明に係るフラッシュメモリにおける読み出し動作の実施例のバイアス条件を示す図である。具体的には、図１２はランダムアクセスモードにおける読み出し動作時のバイアス条件を示し、図１３はワード線を単位としたページモードでの読み出し動作時のバイアス条件を示している。
【００４７】
図１２のランダムモードでは、選択するメモリセル、たとえばメモリセルＭＴ２Ｎ が接続されたワード線ＷＬ２に３．３Ｖ、主ビット線Ｍ−ＤＢＬＮ に２Ｖを印加し、選択ゲート線ＳＬ１，ＳＬ２に３．３Ｖを印加する。このとき、非選択のワード線ＷＬ１，ＷＬ３〜ＷＬ３２、主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ＋１ 、並びに共通ソース線ＳＢＬは０Ｖに保持される。
その結果、読み出しセルがオンしている場合にデータ「０」、オフしている場合にデータ「１」と、図示しない制御系により判断される。
【００４８】
また、図１３のページモードでは、選択するワード線ＷＬ２に３．３Ｖ、全主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ に２Ｖを印加する。
その結果、選択するワード線ＷＬ２上のメモリセルのＭＴ２Ｎ−１ ，ＭＴ２Ｎ ，ＭＴ２Ｎ＋１ のデータ内容が、それぞれのビット線毎の図示しない読み出し／書き込み用ラッチに読み込まれる。
【００４９】
以上の消去、書き込み、読み出しの各動作時のバイアス条件を図表にまとめたものが図２および図３であり、図２が消去動作が図９の第１の実施例の場合であり、図３が消去動作が図１０の第２の実施例の場合である。
【００５０】
以上説明したように、本実施例によれば、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリにおいて問題となるバンド間トンネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよびＡＣＥＥ型フラッシュメモリのようにセル面積を大きくしない完全な１トランジスタメモリタイプのＦＮ／ＦＮ式ＮＯＲ型フラッシュメモリを実現することができる。
よって、単一電源で動作可能な大容量ＮＯＲ型フラッシュメモリが実現できる。
【００５１】
図１４は、本発明に係るフラッシュメモリ回路の他の実施例を示すブロック構成図である。
図１４において、ＣＬＤはカラムデコーダ、ＲＯＤはロウデコーダ、ＭＢＬはメモリセルブロックをそれぞれ示している。
【００５２】
本実施例は、図１４に示すように、メモリセルを消去ブロック単位毎に分割し、そのブロックＭＢＬ毎にカラムデコーダＣＬＤを配置して、書き込みおよび消去をカラムデコーダＣＬＤ単位で行うことを特徴としている。
この構成において、一つのブロックＭＢＬ内のメモリセルの構造は、たとえば通常のＮＯＲ型の構造をしている。ここで、メモリセル内での１本のビット線に連なるトランジスタの数は、ドレインディスターブに対してのマージンが取れる範囲、たとえば数百ビット程度に設定されている。
【００５３】
このような構成において、消去動作は、たとえばセルのコントロールゲート、すなわちワード線に＋２０Ｖ、ソース、ドレイン、すなわちビット線、および基板に０Ｖを印加して、フローティングゲートに電子を注入することで実現される。
書き込み動作は、たとえばセルのコントロールゲート（ワード線）に−１２Ｖ、ドレイン（ビット線）に５Ｖを印加して、フローティングゲートより電子を引き抜くことで実現される。
また、同じコントロールゲート（ワード線）上に存在する、書き込みを行いたくないセルは、ドレイン（ビット線）を０Ｖに保持するため、フローティングゲートとドレインとの間の電界が緩和され、フローティングゲートからの電子の抜けが発生しなくなる。
読み出し動作は、セルのコントロールゲートに電源電圧ＶＣＣ、ドレイン（ビット線）に＋１Ｖ、ソースおよび基板に０Ｖを印加して、セル電流が流れるか否かでデータの「１」，「０」を判断する。
【００５４】
このように本実施例では、フラッシュメモリセルおいて、そのオペレーションをカラムデコーダ単位（ビット線方向）単位で行うことから、以下に示すような利点がある。
すなわち、たとえば、フローティングゲートを持つＮＯＲ型のフラッシュメモリでは、そのビット線に多数（数ｋビット）のメモリセルトランジスタが連なる構造をしている。このため、セルの書き込みを行う際、ドレインディスターブが起こり、これが深刻な問題となっていた。
【００５５】
このようなドレインディスターブに対する回避策として、前述したビット線を分割するＤＩＮＯＲ型のメモリセル構造がある。この構造では、メインの主ビット線にサブの副ビット線が連なり、これらの間を選択トランジスタで分割する構成を取っている。
副ビット線には数十ビットのメモリセルしか接続されていないため、ＮＯＲ型で問題となる書き込み時のドレインディスターブに対しては２桁程度マージンが広がることになる。
【００５６】
しかしながら、このＤＩＮＯＲ型フラッシュメモリでは、ビット線を分割してサブのビット線を形成するため、さらにもう一層の配線層が必要となる。
これに対して、本実施例の回路では、新たに配線層を増やすことなく、メモリセルを形成できる。すなわち、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造を実現できる。
また、この構造はＣＨＥ書き込み方式にも適用が可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＤＩＮＯＲ型半導体不揮発性記憶装置およびＡＮＤ型半導体不揮発性記憶装置において問題となるバンド間トンネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよびＡＣＥＥ型半導体不揮発性記憶装置のようにセル面積が大きくならず、完全な１トランジスタメモリタイプのＦＮ／ＦＮトンネリング方式のＮＯＲ型半導体不揮発性記憶装置を実現することができる。
よって、単一電源で動作可能な、大容量ＮＯＲ型半導体不揮発性記憶装置を実現できる利点がある。
【００５８】
また、ＮＯＲ型の半導体不揮発性記憶装置において、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造を実現できる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリのメモリアレイ構成を示す図である。
【図２】本発明に係るフラッシュメモリの第１の消去、書き込み、読み出しの各動作時のバイアス条件を示す図である。
【図３】本発明に係るフラッシュメモリの第２の消去、書き込み、読み出しの各動作時のバイアス条件を示す図である。
【図４】図１のメモリアレイの平面パターンレイアウトを示す図である。
【図５】図４のＡ−Ａ線矢視方向における断面図である。
【図６】図４のＢ−Ｂ線矢視方向における断面図である。
【図７】図４のフラッシュメモリの製造方法を説明するための工程図である。
【図８】図４のフラッシュメモリの製造方法を説明するための工程図である。
【図９】本発明に係るフラッシュメモリにおける消去動作の第１の実施例によるバイアス条件を示す図である。
【図１０】本発明に係るフラッシュメモリにおける消去動作の第２の実施例によるバイアス条件を示す図である。
【図１１】本発明に係るフラッシュメモリにおける書き込み動作のバイアス条件を示す図である。
【図１２】本発明に係るフラッシュメモリのランダムモードにおける読み出し動作のバイアス条件を示す図である。
【図１３】本発明に係るフラッシュメモリのページモードにおける読み出し動作のバイアス条件を示す図である。
【図１４】本発明に係るフラッシュメモリ回路の他の実施例を示すブロック構成図である。
【図１５】主ビット線２本、副ビット線に連なるワード線８本の２群から構成されるＤＩＮＯＲ型フラッシュのメモリアレイ構成を示す図である。
【図１６】図１５に示すようなＤＩＮＯＲ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【図１７】標準的な０．６μｍプロセスにより試作されたＤＩＮＯＲ型フラッシュメモリのデバイスパラメータを用いてシミュレーションにより計算した書き込み動作結果を示す図である。
【図１８】図１７の書き込み動作におけるＦＮトンネリングによるゲート電流と、バンド間トンネリングによるドレイン−基板間電流をシミュレーションにより計算した結果を示す図である。
【図１９】主ビット線３本、副ビット線および副ソース線に並列に接続されるメモリセルが３２個の場合のＡＮＤ型フラッシュメモリのメモリアレイ構成を示す図である。
【図２０】図１９に示すようなＡＮＤ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【図２１】ＡＣＥＥ型フラッシュメモリのメモリセル構成を示す図である。
【図２２】図２１に示すようなＡＣＥＥ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【符号の説明】
ＷＬ１〜ＷＬ３２…ワード線
ＳＬ１，ＳＬ２…選択ゲート線
Ｍ…ＤＢＬは主ビット線
Ｓ−ＤＢＬ…副ビット線
ＳＢＬ…共通ソース線
Ｓ−ＳＢＬ…副ソース線
ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ …メモリセルトランジスタ
ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ …選択トランジスタ
１…半導体基板
２…第１ＬＯＣＯＳ
３…Ｎ＋ 埋め込み拡散層
４…第２ＬＯＳＯＳ
５…トンネル酸化膜
６…フローティングゲート用ポリシリコン層
７…ＯＮＯ積層絶縁膜
８…コントロールゲート用ポリシリコン層
９…絶縁膜
１０…アルミニウム（Ａｌ）配線
【産業上の利用分野】
本発明は、電気的に書き換え可能な不揮発性メモリ、たとえばフラッシュＥＥＰＲＯＭなどの半導体不揮発性記憶装置に関するものである。
【０００２】
【従来の技術】
従来、ＮＯＲ型フラッシュメモリは、データの書き込みはＣＨＥ（チャンネルホットエレクトロン）によりドレイン側からフローティングゲート中に電子を注入することにより行い、消去はＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ） トンネリングによりソース側からフローティングゲート中の電子を引き抜くことにより行う。
【０００３】
しかし、この方法の場合、データの書き込みをＣＨＥで行っているために、書き込み時にドレイン−ソース間に大電流が流れ、単一電源で動作させることは不可能である。
【０００４】
ところが近年、携帯用小型電子機器市場の拡大に伴い、ランダムアクセススピードの点で有利なＮＯＲ型フラッシュで、しかも、単一電源で動作できるフラッシュメモリの実現が要望されている。
このような観点から、データ書き込み／消去をともにＦＮトンネリングにより行うことにより、単一電源動作できることを目的としたＮＯＲ型のフラッシュメモリとして、たとえば、
（１）ＤＩＮＯＲ型フラッシュメモリ
（２）ＡＮＤ型フラッシュメモリ
（３）ＡＣＥＥ型フラッシュメモリ
が提案されている。
【０００５】
以下、これら３種類のフラッシュメモリについて、その構造・動作、そして、それらの問題点について詳しく説明する。
【０００６】
（１）ＤＩＮＯＲ型フラッシュメモリ
図１５は、主ビット線２本、副ビット線に連なるワード線８本の２群から構成されるＤＩＮＯＲ型フラッシュのメモリアレイ構成を示す図である。
図１５のメモリアレイにおいて、ＷＬ１ｍ〜ＷＬ８ｍ，ＷＬ１ｍ＋１ 〜ＷＬ８ｍ＋１ はワード線、ＳＬｍ，ＳＬｍ＋１ は選択ゲート線、ＭＢＬｎ，ＭＢＬｎ＋１ は主ビット線、ＳＢＬｍ，ｎ 、ＳＢＬｍ＋１，ｎ 、ＳＢＬｍ，ｎ＋１ 、ＳＢＬｍ＋１，ｎ＋１ は副ビット線、ＳＲＬｍ，ｎ 、ＳＲＬｍ＋１，ｎ 、ＳＲＬｍ，ｎ＋１ 、ＳＲＬｍ＋１，ｎ＋１ は共通ソース線、ＭＴ１ｍ，ｎ 〜ＭＴ８ｍ，ｎ 、ＭＴ１ｍ＋１，ｎ 〜ＭＴ８ｍ＋１，ｎ 、ＭＴ１ｍ，ｎ＋１ 〜ＭＴ８ｍ，ｎ＋１ 、ＭＴ１ｍ＋１，ｎ＋１ 〜ＭＴ８ｍ＋１，ｎ＋１ はメモリセルトランジスタ、ＳＴｍ，ｎ 、ＳＴｍ＋１，ｎ 、ＳＴｍ，ｎ＋１ 、ＳＴｍ＋１，ｎ＋１ は選択トランジスタをそれぞれ示している。
【０００７】
図１６は、図１５に示すようなＤＩＮＯＲ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
図１６に示すように、ＤＩＮＯＲ型フラッシュメモリの消去動作は、選択ゲート線ＳＬおよびソースに０Ｖ、ワード線ＷＬに２０Ｖを印加し、ビット線ＢＬをフローティング状態に保持することによって、フローティングゲート中に電子を注入することにより行われる。
データの書き込みは、選択ゲート線ＳＬに１０Ｖ、ワード線ＷＬに−１０Ｖ、ビット線Ｂに０Ｖまたは６Ｖを印加し、ソースをフローティング状態に保持することによって、ワード線セクタ毎に全ビット並列書き込み動作が行われる。
データの読み出しは、選択されたワード線ＷＬおよび選択ゲート線ＳＬに３〜５Ｖ、選択されたビット線ＢＬに１〜２Ｖ、ソースに０Ｖを印加することにより行われる。
【０００８】
ＤＩＮＯＲ型フラッシュメモリにおいて、特に問題となるのは、データ書き込み動作、具体的には、「１」データ書き込みセル、つまりＦＮトンネリングによりフローティングゲート中の電子を引き抜くセルにおいて、ドレイン−基板間にバンド間トンネル電流が流れることである。
【０００９】
図１７は、標準的な０．６μｍプロセスにより試作されたＤＩＮＯＲ型フラッシュメモリのデバイスパラメータを用いてシミュレーションにより計算した書き込み動作結果を示す図である。図１７において、横軸は時間を、縦軸はしきい値電圧をそれぞれ表している。
図１７からわかるように、ワード線に−１０Ｖ、ビット線に６Ｖを印加することにより、およそ１ｍ秒の書き込み時間で、しきい値電圧ＶＴＨが５Ｖから１Ｖに遷移し、書き込み動作が完了する。
【００１０】
また、図１８は、図１７の書き込み動作におけるＦＮトンネリングによるゲート電流ＩＧと、バンド間トンネリングによるドレイン−基板間電流ＩＤＢをシミュレーションにより計算した結果を示す図である。図１８において、横軸は時間を、縦軸はトンネル電流値をそれぞれ表している。
図１８に示すように、ゲート電流ＩＧと、ドレイン−基板間電流ＩＤＢとも、書き込み動作の進行とともに減少するが、ここで重要な点は、ドレイン−基板間電流ＩＤＢはゲート電流ＩＧよりも４桁近くも大きく、１セルにつき３００〜４００ｎＡ以上にもなっていることである。
【００１１】
したがって、一般的なＤＩＮＯＲ型フラッシュメモリのように、書き込み動作を全ビット並列的に行うと、ドレインと基板との間に大電流が流れ、ドレイン電圧６Ｖを、チップ内昇圧電源を用いて動作させることが困難となる可能性がある。
たとえば、ビット線の本数を１０２４本とした場合、最大限３００〜４００μＡにもなる電流が、ドレイン−基板間に流れる可能性がある。
【００１２】
（２）ＡＮＤ型フラッシュメモリ
図１９は、主ビット線３本、副ビット線および副ソース線に並列に接続されるメモリセルが３２個の場合のＡＮＤ型フラッシュメモリのメモリアレイ構成を示す図である。
このＡＮＤ型フラッシュメモリは、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置された、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有している。
【００１３】
図１９のメモリアレイにおいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１，ＳＬ２は選択ゲート線、Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ は主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ はメモリセルトランジスタ、ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ は選択トランジスタをそれぞれ示している。
【００１４】
このＡＮＤ型フラッシュメモリアレイは、図１５に示すＤＩＮＯＲ型フラッシュメモリアレイと比較すると、いわゆる、コンタクトレスメモリアレイ構造のために、同一デザインルールの場合、セル面積が小さくなるという利点がある。
【００１５】
図２０は、図１９に示すようなＡＮＤ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
このＡＮＤ型フラッシュメモリの場合もＤＩＮＯＲ型フラッシュメモリと同様のバイアス条件下で各動作制御が行われ、消去はＦＮトンネリングによるフローティングゲート中への電子注入により行われ、データ書き込みは、ＦＮトンネリングによりフローティングゲート中の電子をドレインより引き抜くことにより行われる。
したがって、ＡＮＤ型フラッシュメモリの場合においても、ＤＩＮＯＲ型フラッシュメモリの場合と同様の問題が生じる。
つまり、ワード線セクタ毎に、全ビット並列的にデータ書き込み動作を行うとバンド間トンネリングによりドレイン−基板間に大電流が流れ、単一電源で動作させることが困難となる可能性がある。
【００１６】
（３）ＡＣＥＥ型フラッシュメモリ
図２１は、ＡＣＥＥ型フラッシュメモリのメモリセル構成を示す図である。また、図２２は、図２１に示すようなＡＣＥＥ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
ＡＣＥＥセルは、ソースおよびドレインが埋め込み拡散層により形成される、いわゆるコンタクトレスアレイ構造を有しており、ＡＮＤ型フラッシュのメモリアレイ構造と基本的に同じである。
図２１において、ＷＬ１，ＷＬ２はワード線、Ｄ１，Ｄ２はドレイン側ビット線、Ｓ１，Ｓ２はソース側ビット線、ＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２はメモリセルトランジスタをそれぞれ示している。
【００１７】
しかし、ＡＣＥＥ型フラッシュメモリの動作は、消去はＦＮトンネリングによりフローティングゲート中の電子をソース側から引き抜くことにより、データの書き込みをＦＮトンネリングによりソース側からフローティングゲート中に電子を注入することにより行われ、その動作は、上述したＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリと逆になっている。
したがって、ＡＣＥＥ型フラッシュメモリの場合には、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリの場合のようなバンド間トンネル電流の問題はまったく生じない。
つまり、ＡＣＥＥ型フラッシュの場合においても、消去時にソース−基板間にバンド間トンネル電流が流れるが、消去動作の場合は書き込み動作の場合と違ってデータの「１」，「０」を制御する必要がないために、消去時に印加するソース電圧は昇圧電圧を用いる必要がなく電源電圧ＶＣＣが印加される。
【００１８】
しかしながら、ＡＣＥＥセルは、電子の注入・引き抜きをＦＬＯＴＯＸセルのように、ソース拡散層の部分領域に設けられたトンネル窓を介して行ったり、ドレイン側のチャンネル部にコントロールゲートによる選択トランジスタ部を設けることにより過剰消去セルを救済する等、完全な１トランジスタメモリタイプのコンセプトに基づいていない。
したがって、ＡＣＥＥセルは、セル面積が大きくなり、大容量のフラッシュメモリに適していない。
【００１９】
【発明が解決しようとする課題】
上述したように、ＤＩＮＯＲ型、ＡＮＤ型、およびＡＣＥＥ型のフラッシュメモリは、データの書き込み／消去をともにＦＮトンネリングにより行われるが、上述した各問題がある。
すなわち、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリの場合には、データ書き込み時にドレイン−基板間に流れるバンド間トンネル電流のために、単一電源で動作させることが困難である。
【００２０】
また、ＡＣＥＥ型フラッシュメモリの場合には、完全な１トランジスタメモリタイプのコンセプトに基づいていないために、セル面積が大きくなり、大容量のフラッシュメモリに適していない。
【００２１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、単一電源で動作可能で、しかも完全な１トランジスタメモリタイプのセル面積の小さい半導体不揮発性記憶装置を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、本発明では、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、データの書き込み時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、消去時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、上記ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりドレイン側から電荷蓄積層中の電荷を引き抜くことにより消去を行う。
【００２３】
また、本発明の半導体不揮発性記憶装置では、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、消去を行う。
また、本発明の半導体不揮発性記憶装置では、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、ワード線セクタを単位として、全ビットビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位とし、かつ消去パルスが複数の消去パルスに分割され、消去の終了したセルのビット線パルスが正電圧から基準電位に切り換えられる。
【００２４】
また、本発明の半導体不揮発性記憶装置では、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、データの書き込み時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、消去時には、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、上記ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりチャンネル全面から電荷蓄積層中の電荷を引き抜くことにより消去を行う。
また、上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、上記書き込み時は、ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、上記消去時は、全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、全ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、消去を行う。
【００２５】
また、本発明では、電荷蓄積層を備えたメモリセルを複数有する半導体不揮発性装置であって、メモリセルが消去ブロック単位毎に分割され、各分割ブロックに対応して設けられた複数のカラムデコーダを有し、少なくとも消去および書き込み動作をカラムデコーダ単位で行う。
【００２６】
【作用】
本発明の半導体不揮発性記憶装置によれば、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間にメモリセルが並列接続された構成において、データの書き込み動作がＦＮトンネリングによる電子注入により行われ、消去動作がＦＮトンネリングによる電子引き抜きによって行われる。その結果、データ書き込み時にバンド間トンネル電流が流れないため、単一電源で動作可能な半導体不揮発性記憶装置が実現される。
また、本半導体不揮発性記憶装置は、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有する完全な１トランジスタメモリタイプのフラッシュメモリであり、大容量フラッシュメモリに適している。
【００２７】
さらに、本発明の半導体不揮発性装置は、その消去動作において、ビット毎ベリファイ消去動作を行うために、消去時のしきい値電圧分布のバラツキが狭い。その結果、ドレイン側に選択ゲートを設ける必要がない完全な１トランジスタメモリタイプの半導体不揮発性記憶装置を実現できるだけでなく、今後の電源電圧の低電圧化に対しても充分に読み出しマージンが確保される。
【００２８】
また、本発明の半導体不揮発性装置によれば、消去および書き込み動作がカラムデコーダ単位で行われる。その結果、ＮＯＲ型の半導体不揮発性記憶装置において、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造が実現される。
【００２９】
【実施例】
図１は、本発明に係るフラッシュメモリのメモリアレイ構成を示す図である。図１のメモリアレイにおいて、ＷＬ１〜ＷＬ３２はワード線、ＳＬ１〜ＳＬ２は選択ゲート線、Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ は主ビット線、Ｓ−ＤＢＬは副ビット線、ＳＢＬは共通ソース線、Ｓ−ＳＢＬは副ソース線、ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ はメモリセルトランジスタ、ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ は選択トランジスタをそれぞれ示している。
【００３０】
このメモリアレイ構成自体は、図１９のＡＮＤ型メモリアレイ構成と同じである。つまり、ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線との間に選択トランジスタが配置され、副ソース線と副ビット線間にメモリセルトランジスタが並列に配置された、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造を有している。
しかし、図２および図３に示すように、消去、書き込み、並びに読み出し時の各配線に対するバイアス条件が、図２０に示す従来のＡＮＤ型メモリアレイのバイアス条件と異なる。
以下に、本発明に係るフラッシュメモリの構造、消去、書き込み、および読み出し時の各配線に対するバイアス条件、並びに動作について、図面に関連づけて順を追って説明する。
【００３１】
図４は図１のメモリアレイの平面パターンレイアウト図で、図５は図４中のＡ−Ａ線矢視方向における断面図、図６は図４のＢ−Ｂ線矢視方向における断面図である。
図において、１は半導体基板、２は第１ＬＯＣＯＳ、３はＮ＋ 埋め込み拡散層、４は第２ＬＯＣＯＳ、５はトンネル酸化膜、６はフローティングゲート用ポリシリコン層、７はＯＮＯ積層絶縁膜、８はコントロールゲート用ポリシリコン層、９は絶縁膜、１０はアルミニウム（Ａｌ）配線、ＣＮＴはコンタクトホールをそれぞれ示している。
【００３２】
図４〜図６に示すように、副ビット線Ｓ−ＤＢＬおよび副ソース線Ｓ−ＳＢＬが、第２ＬＯＣＯＳ酸化膜４の下部に形成された埋め込み拡散層３により構成される、いわゆるコンタクトレスＮＯＲ型メモリアレイ構造をなしている。
【００３３】
次に、Ａ−Ａ線断面から眺めた場合の製造方法の一例を、図７および図８を参照しながら説明する。
まず、図７（ａ）に示すように、半導体基板１に対して、素子分離のためのＬＯＣＯＳ酸化を行い、第１ＬＯＣＯＳ２を形成する。
次に、図７（ｂ）に示すように、厚さ１０ｎｍ程度のパッド酸化膜１１を形成し、さらに３０ｎｍ程度のＳｉ３ Ｎ４ 膜１２をデポ後、埋め込み拡散層形成のためのエッチングを行う。
そして、図７（ｃ）に示すように、レジスト膜１３を所望の領域に形成した状態で、Ａｓ＋ イオンを１Ｅ１４〜１Ｅ１６程度イオン注入し、ソース・ドレイン拡散層３ａを形成する。
【００３４】
次に、図７（ｄ）に示すように、レジスト膜１３を剥離後、第２ＬＯＣＯＳ酸化を行い、ソース・ドレイン拡散層３ａ上に膜厚１００ｎｍ程度の第２ＬＯＣＯＳ４を形成し、埋め込みソース・ドレイン拡散層３を構成する。そして、第２ＬＯＣＯＳ酸化後、Ｓｉ３ Ｎ４ 膜１２、パッド酸化膜１１を除去する。
【００３５】
次に、図７（ｅ）に示すように、トンネル酸化膜５を１０ｎｍ程度の膜厚に形成する。
続いて、図７（ｆ）に示すように、Ｎ＋ ドープポリシリコンよりなるフローティングゲート用ポリシリコン層６を１００ｎｍ程度の膜厚にデポ後、エッチング加工する。
【００３６】
次いで、図８（ｇ）に示すように、層間のＯＮＯ積層絶縁膜７を形成後、コントロールゲート用ポリシリコン層８をデポする。
このＯＮＯ積層絶縁膜７は、たとえば、次のように形成される。まず、フローティングゲート用ポリシリコン層６の熱酸化膜を１４ｎｍの厚さに形成後、厚さ１１ｎｍ程度のＳｉ３ Ｎ４ 膜をＣＶＤ法にて形成し、最後にＳｉ３ Ｎ４ 膜上に熱酸化により厚さ２ｎｍ程度の熱酸化膜を形成する。このようにして形成されるＯＮＯ積層酸化膜７の膜厚は、ＳｉＯ２ 換算で２２ｎｍ程度である。
また、コントロールゲート用ポリシリコン層８は、１００ｎｍ程度のＮ＋ ドープポリシリコンと１００ｎｍ程度のタングステンシリサイド膜よりなるポリサイド構造である。
【００３７】
次に、図８（ｈ）に示すように、コントロールゲート用ポリシリコン層８、ＯＮＯ積層絶縁膜７、およびフローティングゲート用ポリシリコン層６をセルファラインでエッチング加工する。
そして、コントロールゲート用ポリシリコン層８上に絶縁膜９を形成した後、通常のＣＭＯＳプロセスと同様、図８（ｉ）に示すように、主ビット線Ｍ−ＤＢＬＮ−１ 、Ｍ−ＤＢＬＮ 、Ｍ−ＤＢＬＮ＋１ としてのＡｌ配線１０を形成する。
【００３８】
次に、本発明に係るフラッシュメモリの消去、書き込み、読み出しの各種動作について、図９〜図１３を参照しながら説明する。
【００３９】
図９は、本発明に係るフラッシュメモリにおける消去動作の第１の実施例によるバイアス条件を示す図である。
この第１の実施例による消去動作は、ＦＮトンネリングによりドレイン側からフローティングゲート中の電子を引き抜くことにより行われる。
つまり、選択するワード線、たとえば図７に示すように、ワードＷＬ２に−１４Ｖ、全主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ に３．３Ｖ（電源電圧ＶＣＣ）、選択ゲート線ＳＬ１，ＳＬ２に５Ｖを印加することにより行われる。このとき、他のワード線ＷＬ１，ＷＬ〜ＷＬ３２および共通ソース線ＳＢＬには０Ｖを印加する。
【００４０】
この図７に示す消去時においても、ドレイン−基板間にバンド間トンネル電流が流れる。
しかしながら、ＤＩＮＯＲ型およびＡＮＤ型フラッシュメモリのデータ書き込み動作と違って、この場合、ビット線電圧によりデータの「１」、「０」を制御する必要がないため、印加するビット線電圧は電源電圧ＶＣＣでよいことから、バンド間トンネル電流は問題にならない。
【００４１】
また、消去ブロックの単位として、ワード線セクタを単位とする場合と、同じ副ビット線に連なる３２ワード線を単位とする場合が考えられるが、前者の場合、データ書き込み時のディスターブが厳しくなるため、後者の方が適当である。この場合、消去動作は、ワード線セクタを単位として、ＷＬ１〜ＷＬ３２と順々に消去を行っていけばよい。
また、図７の消去動作において、各ビット線電圧を３．３Ｖ→０Ｖと制御することにより、ビット毎ベリファイ消去動作が可能となり、消去時のしきい値電圧ＶＴＨ分布の広がりを狭く抑えることが可能となる。
【００４２】
このビット毎ベリファイ消去動作は、消去パルスを複数の消去パルスに分割して、次のように行う。
まず、全ビット線の図示しない読み出し／書き込み用ラッチをセットすることにより、消去時に全ビット線に電源電圧ＶＣＣ（３．３Ｖ）が印加されるように設定する。
次に、各消去パルス印加後、ワード線にベリファイ電圧を印加するベリファイ読み出し動作により、消去が終了したビット線メモリセルの読み出し／書き込み用ラッチをリセットすることにより、消去時にビット線電圧が０Ｖになるように設定する。
そして、全ビット線の読み出し／書き込み用ラッチがリセットされることで、消去動作を終了する。
【００４３】
図１０は、本発明に係るフラッシュメモリにおける消去動作の第２の実施例によるバイアス条件を示す図である。
第２の実施例においては、消去動作は、ＦＮトンネリングによりチャンネル全面からフローティングゲート中の電子を引き抜くことにより行われる。
たとえば、図１０の例においては、ワード線ＷＬ１〜ＷＬ３２に−１８Ｖを印加することによりブロック消去が行われる。
ただし、図１０の第２の実施例の場合においては、図９の第１の実施例の場合と異なり、ビット毎ベリファイ消去動作を行うことが不可能であり、消去後のしきい値電圧ＶＴＨ分布のバラツキ抑制という観点からは、第１の実施例と比べて不利になる。
【００４４】
次に、書き込み動作について説明する。
図１１は、本発明に係るフラッシュメモリにおけるデータ書き込み動作の一実施例におけるバイアス条件を示す図である。
本例では、データの書き込み動作は、ＦＮトンネリングによりチャンネル全面からフローティングゲート中に電子を注入することにより行われる。
たとえば、図１１の例においては、選択するワード線ＷＬ２および選択ゲート線ＳＬ１に２２Ｖを印加し、「１」データ（所定データまたは第１のデータ）書き込みセルＭＴ２N が接続された主ビット線Ｍ−ＤＢＬN に０Ｖ、「０」データ（第２のデータ）書き込みセルＭＴ２N-1 、ＭＴ２N+1 が接続された主ビット線Ｍ−ＤＢＬN-1 、Ｍ−ＤＢＬN+1 に中間電位１１Ｖを印加することにより、ワード線セクタを単位として、全ビット並列的にデータ書き込みが行われる。このとき選択ゲート線ＳＬ２および共通ソース線ＳＢＬは０Ｖに保持される。
その結果、「１」データ書き込みセルにのみフローティングゲート中に電子が注入され、メモリセルのＶTHが５Ｖ以上になる。
【００４５】
また、図１１の書き込み動作において、各副ソース線Ｓ−ＳＢＬは、それぞれの各副ビット線Ｓ−ＤＢＬと同電位になるが、ソース側の選択ゲート線ＳＬ２が０Ｖになって共通ソース線ＳＢＬと切り離されているため、隣合う副ソース線間の短絡が防止される。
【００４６】
次に、読み出し動作について説明する。
図１２および図１３は、本発明に係るフラッシュメモリにおける読み出し動作の実施例のバイアス条件を示す図である。具体的には、図１２はランダムアクセスモードにおける読み出し動作時のバイアス条件を示し、図１３はワード線を単位としたページモードでの読み出し動作時のバイアス条件を示している。
【００４７】
図１２のランダムモードでは、選択するメモリセル、たとえばメモリセルＭＴ２Ｎ が接続されたワード線ＷＬ２に３．３Ｖ、主ビット線Ｍ−ＤＢＬＮ に２Ｖを印加し、選択ゲート線ＳＬ１，ＳＬ２に３．３Ｖを印加する。このとき、非選択のワード線ＷＬ１，ＷＬ３〜ＷＬ３２、主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ＋１ 、並びに共通ソース線ＳＢＬは０Ｖに保持される。
その結果、読み出しセルがオンしている場合にデータ「０」、オフしている場合にデータ「１」と、図示しない制御系により判断される。
【００４８】
また、図１３のページモードでは、選択するワード線ＷＬ２に３．３Ｖ、全主ビット線Ｍ−ＤＢＬＮ−１ ，Ｍ−ＤＢＬＮ ，Ｍ−ＤＢＬＮ＋１ に２Ｖを印加する。
その結果、選択するワード線ＷＬ２上のメモリセルのＭＴ２Ｎ−１ ，ＭＴ２Ｎ ，ＭＴ２Ｎ＋１ のデータ内容が、それぞれのビット線毎の図示しない読み出し／書き込み用ラッチに読み込まれる。
【００４９】
以上の消去、書き込み、読み出しの各動作時のバイアス条件を図表にまとめたものが図２および図３であり、図２が消去動作が図９の第１の実施例の場合であり、図３が消去動作が図１０の第２の実施例の場合である。
【００５０】
以上説明したように、本実施例によれば、ＤＩＮＯＲ型フラッシュメモリおよびＡＮＤ型フラッシュメモリにおいて問題となるバンド間トンネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよびＡＣＥＥ型フラッシュメモリのようにセル面積を大きくしない完全な１トランジスタメモリタイプのＦＮ／ＦＮ式ＮＯＲ型フラッシュメモリを実現することができる。
よって、単一電源で動作可能な大容量ＮＯＲ型フラッシュメモリが実現できる。
【００５１】
図１４は、本発明に係るフラッシュメモリ回路の他の実施例を示すブロック構成図である。
図１４において、ＣＬＤはカラムデコーダ、ＲＯＤはロウデコーダ、ＭＢＬはメモリセルブロックをそれぞれ示している。
【００５２】
本実施例は、図１４に示すように、メモリセルを消去ブロック単位毎に分割し、そのブロックＭＢＬ毎にカラムデコーダＣＬＤを配置して、書き込みおよび消去をカラムデコーダＣＬＤ単位で行うことを特徴としている。
この構成において、一つのブロックＭＢＬ内のメモリセルの構造は、たとえば通常のＮＯＲ型の構造をしている。ここで、メモリセル内での１本のビット線に連なるトランジスタの数は、ドレインディスターブに対してのマージンが取れる範囲、たとえば数百ビット程度に設定されている。
【００５３】
このような構成において、消去動作は、たとえばセルのコントロールゲート、すなわちワード線に＋２０Ｖ、ソース、ドレイン、すなわちビット線、および基板に０Ｖを印加して、フローティングゲートに電子を注入することで実現される。
書き込み動作は、たとえばセルのコントロールゲート（ワード線）に−１２Ｖ、ドレイン（ビット線）に５Ｖを印加して、フローティングゲートより電子を引き抜くことで実現される。
また、同じコントロールゲート（ワード線）上に存在する、書き込みを行いたくないセルは、ドレイン（ビット線）を０Ｖに保持するため、フローティングゲートとドレインとの間の電界が緩和され、フローティングゲートからの電子の抜けが発生しなくなる。
読み出し動作は、セルのコントロールゲートに電源電圧ＶＣＣ、ドレイン（ビット線）に＋１Ｖ、ソースおよび基板に０Ｖを印加して、セル電流が流れるか否かでデータの「１」，「０」を判断する。
【００５４】
このように本実施例では、フラッシュメモリセルおいて、そのオペレーションをカラムデコーダ単位（ビット線方向）単位で行うことから、以下に示すような利点がある。
すなわち、たとえば、フローティングゲートを持つＮＯＲ型のフラッシュメモリでは、そのビット線に多数（数ｋビット）のメモリセルトランジスタが連なる構造をしている。このため、セルの書き込みを行う際、ドレインディスターブが起こり、これが深刻な問題となっていた。
【００５５】
このようなドレインディスターブに対する回避策として、前述したビット線を分割するＤＩＮＯＲ型のメモリセル構造がある。この構造では、メインの主ビット線にサブの副ビット線が連なり、これらの間を選択トランジスタで分割する構成を取っている。
副ビット線には数十ビットのメモリセルしか接続されていないため、ＮＯＲ型で問題となる書き込み時のドレインディスターブに対しては２桁程度マージンが広がることになる。
【００５６】
しかしながら、このＤＩＮＯＲ型フラッシュメモリでは、ビット線を分割してサブのビット線を形成するため、さらにもう一層の配線層が必要となる。
これに対して、本実施例の回路では、新たに配線層を増やすことなく、メモリセルを形成できる。すなわち、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造を実現できる。
また、この構造はＣＨＥ書き込み方式にも適用が可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＤＩＮＯＲ型半導体不揮発性記憶装置およびＡＮＤ型半導体不揮発性記憶装置において問題となるバンド間トンネル電流の問題を回避でき、しかもＦＬＯＴＯＸ型ＥＥＰＲＯＭおよびＡＣＥＥ型半導体不揮発性記憶装置のようにセル面積が大きくならず、完全な１トランジスタメモリタイプのＦＮ／ＦＮトンネリング方式のＮＯＲ型半導体不揮発性記憶装置を実現することができる。
よって、単一電源で動作可能な、大容量ＮＯＲ型半導体不揮発性記憶装置を実現できる利点がある。
【００５８】
また、ＮＯＲ型の半導体不揮発性記憶装置において、新たな配線層を増やすことなく、ドレインディスターブ耐性の向上を図れるメモリセル構造を実現できる。
【図面の簡単な説明】
【図１】本発明に係るフラッシュメモリのメモリアレイ構成を示す図である。
【図２】本発明に係るフラッシュメモリの第１の消去、書き込み、読み出しの各動作時のバイアス条件を示す図である。
【図３】本発明に係るフラッシュメモリの第２の消去、書き込み、読み出しの各動作時のバイアス条件を示す図である。
【図４】図１のメモリアレイの平面パターンレイアウトを示す図である。
【図５】図４のＡ−Ａ線矢視方向における断面図である。
【図６】図４のＢ−Ｂ線矢視方向における断面図である。
【図７】図４のフラッシュメモリの製造方法を説明するための工程図である。
【図８】図４のフラッシュメモリの製造方法を説明するための工程図である。
【図９】本発明に係るフラッシュメモリにおける消去動作の第１の実施例によるバイアス条件を示す図である。
【図１０】本発明に係るフラッシュメモリにおける消去動作の第２の実施例によるバイアス条件を示す図である。
【図１１】本発明に係るフラッシュメモリにおける書き込み動作のバイアス条件を示す図である。
【図１２】本発明に係るフラッシュメモリのランダムモードにおける読み出し動作のバイアス条件を示す図である。
【図１３】本発明に係るフラッシュメモリのページモードにおける読み出し動作のバイアス条件を示す図である。
【図１４】本発明に係るフラッシュメモリ回路の他の実施例を示すブロック構成図である。
【図１５】主ビット線２本、副ビット線に連なるワード線８本の２群から構成されるＤＩＮＯＲ型フラッシュのメモリアレイ構成を示す図である。
【図１６】図１５に示すようなＤＩＮＯＲ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【図１７】標準的な０．６μｍプロセスにより試作されたＤＩＮＯＲ型フラッシュメモリのデバイスパラメータを用いてシミュレーションにより計算した書き込み動作結果を示す図である。
【図１８】図１７の書き込み動作におけるＦＮトンネリングによるゲート電流と、バンド間トンネリングによるドレイン−基板間電流をシミュレーションにより計算した結果を示す図である。
【図１９】主ビット線３本、副ビット線および副ソース線に並列に接続されるメモリセルが３２個の場合のＡＮＤ型フラッシュメモリのメモリアレイ構成を示す図である。
【図２０】図１９に示すようなＡＮＤ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【図２１】ＡＣＥＥ型フラッシュメモリのメモリセル構成を示す図である。
【図２２】図２１に示すようなＡＣＥＥ型フラッシュメモリの消去、書き込み、並びに読み出し時のバイアス条件を示す図である。
【符号の説明】
ＷＬ１〜ＷＬ３２…ワード線
ＳＬ１，ＳＬ２…選択ゲート線
Ｍ…ＤＢＬは主ビット線
Ｓ−ＤＢＬ…副ビット線
ＳＢＬ…共通ソース線
Ｓ−ＳＢＬ…副ソース線
ＭＴ１Ｎ−１ 〜ＭＴ３２Ｎ−１ ，ＭＴ１Ｎ 〜ＭＴ３２Ｎ ，ＭＴ１Ｎ＋１ 〜ＭＴ３２Ｎ＋１ …メモリセルトランジスタ
ＳＴ１Ｎ−１ ，ＳＴ１Ｎ ，ＳＴ１Ｎ＋１ 、ＳＴ２Ｎ−１ ，ＳＴ２Ｎ ，ＳＴ２Ｎ＋１ …選択トランジスタ
１…半導体基板
２…第１ＬＯＣＯＳ
３…Ｎ＋ 埋め込み拡散層
４…第２ＬＯＳＯＳ
５…トンネル酸化膜
６…フローティングゲート用ポリシリコン層
７…ＯＮＯ積層絶縁膜
８…コントロールゲート用ポリシリコン層
９…絶縁膜
１０…アルミニウム（Ａｌ）配線
Claims (5)
- ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、
データの書き込み時には、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、
消去時には、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、上記ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりドレイン側から電荷蓄積層中の電荷を引き抜くことにより消去を行う
半導体不揮発性記憶装置。 - 上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、
上記書き込み時は、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、
上記消去時は、
全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位として、消去を行う
請求項１記載の半導体不揮発性記憶装置。 - 上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、
上記書き込み時は、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、
上記消去時は、ワード線セクタを単位として、
全ビットビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、選択されたワード線が負電圧に設定され、非選択のワード線が基準電位に設定され、全ビット線の主配線が正電圧に設定され、上記ソース線の主配線を基準電位とし、かつ消去パルスが複数の消去パルスに分割され、消去の終了したセルのビット線パルスが正電圧から基準電位に切り換えられる
請求項１記載の半導体不揮発性記憶装置。 - ビット線、ソース線とも主配線と副配線とに階層化され、それぞれ主配線と副配線とが動作に応じて選択的に接続され、かつ副ソース線と副ビット線間に複数のメモリセルが並列接続され、各メモリセルのゲートがワード線に接続され、上記副ソース線と副ビット線が素子分離膜の下部に形成された埋め込み拡散層より構成されるコンタクトレスメモリアレイ構造を有する半導体不揮発性記憶装置であって、
データの書き込み時には、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、上記ビット線の主配線が基準電位または第２の正電圧に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングにより、チャンネル全面から電荷蓄積層中に電荷を注入することにより所定データの書き込みを行い、
消去時には、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、上記ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、ＦＮトンネリングによりチャンネル全面から電荷蓄積層中の電荷を引き抜くことにより消去を行う
半導体不揮発性記憶装置。 - 上記コンタクトレスメモリアレイ構造が複数並列に配列されたメモリアレイを有し、
上記書き込み時は、
ビット線の主配線と副配線とを接続状態とし、ソース線の主配線と副配線とを非接続状態とし、選択されたワード線が第１の正電圧に設定され、非選択のワード線が上記第１の正電圧より低い第２の正電圧に設定され、第１のデータを書き込むメモリセルが接続された上記ビット線の主配線が基準電位に設定され、第２のデータを書き込むメモリセルが接続された上記ビット線の主配線が第２の電圧に設定され、上記ソース線の主配線を基準電位として、ワード線セクタを単位として全ビット並列的にデータの書き込みを行い、
上記消去時は、
全ビット線の主配線と副配線とを接続状態とし、全ソース線の主配線と副配線とを接続状態とし、全ワード線が負電圧に設定され、全ビット線の主配線が基準電位に設定され、上記ソース線の主配線を基準電位として、消去を行う
請求項４記載の半導体不揮発性記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295694A JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
| KR1019950020107A KR960006048A (ko) | 1994-07-25 | 1995-07-08 | 반도체 불휘발성 기억장치 |
| US08/779,115 US5784325A (en) | 1994-07-25 | 1997-01-06 | Semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17295694A JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836890A JPH0836890A (ja) | 1996-02-06 |
| JP3584494B2 true JP3584494B2 (ja) | 2004-11-04 |
Family
ID=15951485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17295694A Expired - Fee Related JP3584494B2 (ja) | 1994-07-25 | 1994-07-25 | 半導体不揮発性記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5784325A (ja) |
| JP (1) | JP3584494B2 (ja) |
| KR (1) | KR960006048A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10312694A (ja) * | 1997-05-08 | 1998-11-24 | Oki Electric Ind Co Ltd | 半導体不揮発性メモリおよびそのための電源回路 |
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| JP4810712B2 (ja) | 1997-11-05 | 2011-11-09 | ソニー株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
| JP3959165B2 (ja) * | 1997-11-27 | 2007-08-15 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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| JP4883832B2 (ja) * | 2000-10-05 | 2012-02-22 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
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Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5833638B2 (ja) * | 1979-09-21 | 1983-07-21 | 株式会社日立製作所 | メモリ装置 |
| US4627027A (en) * | 1982-09-01 | 1986-12-02 | Sanyo Electric Co., Ltd. | Analog storing and reproducing apparatus utilizing non-volatile memory elements |
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| JP2573380B2 (ja) * | 1989-12-22 | 1997-01-22 | 株式会社東芝 | 不揮発性半導体メモリ |
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-
1994
- 1994-07-25 JP JP17295694A patent/JP3584494B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-08 KR KR1019950020107A patent/KR960006048A/ko not_active Withdrawn
-
1997
- 1997-01-06 US US08/779,115 patent/US5784325A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960006048A (ko) | 1996-02-23 |
| JPH0836890A (ja) | 1996-02-06 |
| US5784325A (en) | 1998-07-21 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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