JP4883832B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP4883832B2 JP4883832B2 JP2000306720A JP2000306720A JP4883832B2 JP 4883832 B2 JP4883832 B2 JP 4883832B2 JP 2000306720 A JP2000306720 A JP 2000306720A JP 2000306720 A JP2000306720 A JP 2000306720A JP 4883832 B2 JP4883832 B2 JP 4883832B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- semiconductor memory
- memory device
- data
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、一般に半導体記憶装置に関し、詳しくは電気的にデータの書き換えが可能な不揮発性の半導体記憶装置に関する。
【0002】
【従来の技術】
従来の不揮発性半導体記憶装置では、電気的にデータの書き換えが可能なものとしては、例えばEEPROMが挙げられる。EEPROMでは、セレクトゲートを有することでメモリセルアレイ面積が大きくなる傾向があり、大容量化には適していない。
【0003】
大容量化に適した不揮発性メモリとしては、FLASHメモリなどが代表的であるが、例えばNOR型FLASHメモリでは、1つのトランジスタが1つのセルを構成する構造であるため、メモリセルアレイ面積は小さいがデータ消去がセクタ単位又は全ビット一括型の消去方式であり、データの書き換えが必要のないメモリセルに対しても、データの書き換えを行う必要がある。
【0004】
【発明が解決しようとする課題】
NOR型のFLASHメモリ及びNAND型のFLASHメモリには、それぞれ以下のような長所・短所がある。
【0005】
1)NOR型はソースのみが共通でドレインは独立しており、NAND型に比較してメモリセル面積が大きい。
【0006】
2)NAND型は、メモリセル面積は比較的小さいがNOR型に比較してアクセスタイムが遅い。
【0007】
3)NOR型及びNAND型共に、ビット・バイト単位でのデータ消去を実行することが出来ない。
【0008】
以上を鑑みて、本発明では、大容量かつアクセス時間が高速であり、ビット毎或いはバイト毎の消去が可能な不揮発性半導体記憶装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明において、不揮発性半導体記憶装置は、第1の方向に平行に延展するソース或いはドレインを形成する複数の埋め込み拡散層と、該第1の方向に垂直な第2の方向に延展するゲートと、該ゲートの直下に位置する該複数の埋め込み拡散層の間に該第2の方向に1つおきに設けられる複数の電荷捕獲層と、該ゲートの直下に位置し該複数の電荷捕獲層の間に設けられる素子分離層を含み、平面上に前記電荷捕獲層と前記素子分離層とを互い違いに交互に配置し、該電荷捕獲層に電荷を捕獲することで情報を記憶するメモリセルトランジスタが該第2の方向について分離されていることを特徴とする。
【0010】
上記発明では、素子分離層を設けて隣り合うメモリセルトランジスタ間を分離することで、同一のゲート(ワード線)に接続されるメモリセルトランジスタが、同一の埋め込み拡散層(ビット線)に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、アクセス対象のメモリセルトランジスタに対してその隣のメモリセルトランジスタに、ビット線から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【0011】
また読み出しはNOR型のメモリ構造であるので、NAND型FLASHメモリよりも高速なランダムアクセスが可能である。
【0012】
また本発明によれば、上記不揮発性半導体記憶装置において、該複数の電荷捕獲層の各々は、1つのメモリセルトランジスタに対応し、2ビット分の電荷を独立に蓄えることを特徴とする。
【0013】
上記発明によれば、1つのセルに2ビットのデータを格納するために、大容量の不揮発性半導体記憶装置を実現することが可能となる。
【0014】
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【0015】
図1(a)は、本発明による不揮発性半導体記憶装置のメモリセル部分の構成を示す平面図である。図1(b)は、図1(a)の線A−A’に沿った断面を示す断面図である。図1(c)は、図1(a)の線B−B’に沿った断面を示す断面図である。
【0016】
図1(a)に示されるように、本発明による不揮発性半導体記憶装置のメモリセル部分は、埋め込み拡散層10、ワード線11、電荷捕獲層12、及び素子分離層13を含む。図1(b)に示されるように、埋め込み拡散層10上部にはビットラインオキサイド15が形成される。また基板17に形成される拡散層16のうちで、電荷捕獲層12に対応する位置の埋め込み拡散層10間の領域がチャネル18を形成する。これによって、電荷捕獲層12にホットエレクトロンを格納可能なメモリセルトランジスタが形成される。ワード線11がメモリセルトランジスタのゲートに対応し、埋め込み拡散層10がメモリセルトランジスタのソース及びドレインに対応することになる。
【0017】
図1(a)乃至(c)から分かるように、平面上に電荷捕獲層12と素子分離層13とを交互に配置することで、即ち図1(a)において線A−A’の横方向に電荷捕獲層12と素子分離層13とを交互に配置することによって、メモリセルトランジスタ間を素子分離層13によって分離している。なおこの素子分離層13は、LOCOS等で形成される。
【0018】
ここで、電荷捕獲層12としてONO(オキサイド・ナイトライド・オキサイド)を用いることで、1つのメモリセルトランジスタに2ビットの情報を格納することが可能になる。
【0019】
あるメモリセルトランジスタに対応する2つの埋め込み拡散層10のうち、一方をドレインとして高電圧(例えば6V)を印加して、他方をソースとして基準電位(例えば電源グランドVSS)に接続する。更にこのメモリセルトランジスタに対応するワード線11に高電圧(例えば10V)を印加すると、ドレイン側(高電圧が印加されている側)の埋め込み拡散層10の付近にホットエレクトロンが発生し、電荷(電子)が電荷捕獲層12に注入される。この際、電荷捕獲層12内で電荷(電子)が蓄えられる位置は、ドレインとして高電圧が印加されている埋め込み拡散層10に近い側である。
【0020】
次に、上記のドレイン側を今回はソース側として基準電位に接続し、上記のソース側を今回はドレイン側として高電圧を印加することで、電荷捕獲層12の逆側の位置に電荷(電子)を格納することが出来る。このようにして、電荷捕獲層12の両端にそれぞれ電荷(電子)を注入することで、1つのメモリセルトランジスタに対して2ビットを格納することが可能になる。
【0021】
注入された電荷(電子)の情報を読み出す場合には、書込み時にドレイン側であった埋め込み拡散層10を基準電位とし、書込み時にソース側であった埋め込み拡散層10に読み出し電圧(例えば1.5V)を印加する。また更に、ワード線11に対して読み出しゲート電圧を印加する。このようにして、読み出し動作が実行される。
【0022】
また注入された電荷(電子)を消去する際には、書込み時にドレイン側であった埋め込み拡散層10に高電圧(例えば6V)を印加すると共に、書込み時にソース側であった埋め込み拡散層10をフローティング状態とする。この状態で、ワード線11に負の高電圧(例えば−9V)を印加することで、高電圧(例えば6V)と負の高電圧(例えば−9V)との電位差によるトンネル現象により、電荷捕獲層12に捕獲されている電荷(電子)を、高電圧(例えば6V)側に抜き取ることが出来る。これによって、消去動作が実行される。
【0023】
図2は、図1(a)の構成に対する等価回路を示す回路図である。
【0024】
図1を参照して説明したメモリセルトランジスタが、メモリセルトランジスタ21として配列されている。ここでメモリセルトランジスタ21間のスペース22が、図1を参照して説明した素子分離層13に対応する。メモリセルトランジスタ21のゲートには、ワード線11が接続される。また埋め込み拡散層10及びビットラインオキサイド15に対応するビット線20が、メモリセルトランジスタ21のソース及びドレインに接続される。
【0025】
図2の構成においては、メモリセルトランジスタ21間が素子分離層13に対応するスペース22で分離されているために、ビット毎のデータ消去が可能な構成となっている。図1を参照して説明したように、データ消去即ち電荷捕獲層12に蓄えられた電荷(電子)を抜き取るためには、書込み時にドレイン側であったビット線20に高電圧(例えば6V)を印加すると共に、書込み時にソース側であったビット線20をフローティング状態とする。この状態で、ワード線11に負の高電圧(例えば−9V)を印加することで、電荷(電子)を抜き取ってデータ消去することが出来る。
【0026】
仮に図1の構成において、素子分離層13を設けずに、素子分離層13の位置にもメモリセルトランジスタを設けたとする。このようにすると、図2の回路において、スペース22の位置にもメモリセルトランジスタ21が設けられて、縦横に間隙なくメモリセルトランジスタ21が並べられることになる。
【0027】
この時、データ消去即ち電荷捕獲層12に蓄えられた電荷(電子)を抜き取るために、選択された一本のビット線20に高電圧(例えば6V)を印加して、選択された一本のワード線11に負の高電圧(例えば−9V)を印加すると、消去対象のメモリセルトランジスタ21だけでなく、その隣のメモリセルトランジスタ21も影響を受けてしまう。即ち、高電圧が印加されたビット線20には、消去対象のメモリセルトランジスタ21が接続されているだけでなく、その隣のスペース22に設けられたメモリセルトランジスタ21も接続されている。これらの2つのメモリセルトランジスタ21は同一のワード線11を共有しているので、このワード線11に負の高電圧を印加すると、両方のメモリセルトランジスタ21に対してデータ消去動作が実行されてしまう。
【0028】
これに対して本発明においては、図1及び図2に示されるように、素子分離層13を設けて隣り合うメモリセルトランジスタ21間を分離することで、同一のワード線11に接続されるメモリセルトランジスタ21が、同一のビット線20に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、アクセス対象のメモリセルトランジスタに対してその隣のメモリセルトランジスタに、ビット線20から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【0029】
また一般に、埋め込み拡散層をメモリセルビット線として用いる不揮発性半導体記憶装置においては、データ高速読み出しのためにバーチャルグラウンド方式を用いる必要があるが、本発明ではこれを用いなくとも高速読み出しが可能であり、チップ面積を縮小することが出来る。
【0030】
図3は、本発明による不揮発性半導体記憶装置の構成を示す図である。
【0031】
図3の不揮発性半導体記憶装置は、メモリセル配列24、Xデコーダ25、ビットライン選択ユニット26、センスアンプ27、Yデコーダ28、ビットライン選択ゲートユニット40、データ選択ユニット41、及び電圧印加ユニット42を含む。ビットライン選択ゲートユニット40は、トランジスタ30−1、30−2、30−3、30−4、・・・を含む。またデータ選択ユニット41は、トランジスタ31−1、31−2、31−3、31−4、・・・及びY選択ユニット32を含む。
【0032】
メモリセル配列24は、図2に示されるメモリセル配列と同一のものであるが、説明の都合上それぞれの同一要素を区別するために、各参照番号に“−n”を付してある。
【0033】
不揮発性半導体記憶装置外部から入力されるアドレス信号は、Xデコーダ25及びYデコーダ28に供給される。Xデコーダ25は、供給されたアドレスに従って、ワード線11−1、11−2、11−3、11−4、・・・の何れかを選択して活性化する。Yデコーダ28は、供給されたアドレスをデコードして、デコードYアドレスを、ビットライン選択ユニット26及びY選択ユニット32に供給する。
【0034】
例えば読み出し動作時には、ビットライン選択ユニット26は、供給されたデコードYアドレスに従って、ビットライン選択ゲートユニット40のトランジスタ30−1、30−2、30−3、30−4、・・・のうちの2本を選択して導通状態とする。またY選択ユニット32は、供給されたデコードYアドレスに従って、トランジスタ31−1、31−2、31−3、31−4、・・・のうちの1つ(トランジスタ31−xとする)を選択して導通状態とする。センスアンプ27は、メモリセルトランジスタからのデータ読み出しのために、ビット線20の電流をセンスしてデータを検出する。
【0035】
以下に、電荷(電子)を注入するプログラム動作、電荷(電子)を抜くイレーズ動作、及びデータを読み出すデータ読み出し動作について詳細に説明する。
【0036】
まずプログラム動作を説明する。
【0037】
ワード線11−1を選択し、更にビット線20−1及び20−2を選択することで、メモリセルトランジスタ21−1をプログラムする場合を例に取る。
【0038】
ビットライン選択ユニット26はトランジスタ31−1及び31−2を導通させる。これによりビット線20−1及び20−2がデータ線D1及びD2に接続される。このとき、電圧印加ユニット42は、データ線D1に例えば6Vの電圧を印加する。またY選択ユニット32は、トランジスタ31−2を導通させて、データ線D2をグランド電圧VSSに接続する。またXデコーダ25は、ワード線11−1を選択して例えば10Vの高電圧を印加する。これによってビット線20−1からビット線20−2に対して過電流が流れ、ビット線20−1の埋め込み拡散層10付近にホットエレクトロンが発生する。この発生した電荷(電子)が、メモリセルトランジスタ21−1中のビット線20−1近傍の電荷捕獲層12に蓄えられて、プログラム状態となる。
【0039】
メモリセルトランジスタ21−1に対して2ビット目をプログラムしたい場合には、電圧印加ユニット42は、データ線D2に例えば6Vの電圧を印加する。またY選択ユニット32は、トランジスタ31−1を導通させて、データ線D1をグランド電圧VSSに接続する。またXデコーダ25は、ワード線11−1を選択して例えば10Vの高電圧を印加する。これによってビット線20−2からビット線20−1に対して過電流が流れ、ビット線20−2の埋め込み拡散層10付近にホットエレクトロンが発生する。この発生した電荷(電子)が、メモリセルトランジスタ21−1中のビット線20−2近傍の電荷捕獲層12に蓄えられて、プログラム状態となる。
【0040】
次にイレーズ動作について説明する。
【0041】
ワード線11−1を選択し、更にビット線20−1及び20−2を選択することで、メモリセルトランジスタ21−1をイレーズする場合を例に取る。
【0042】
ビットライン選択ユニット26はトランジスタ31−1及び31−2を導通させる。これによりビット線20−1及び20−2がデータ線D1及びD2に接続される。このとき、電圧印加ユニット42は、データ線D1に例えば6Vの電圧を印加すると共に、データ線D2をフローティング状態とする。またXデコーダ25は、ワード線11−1を選択して例えば−8Vの負の高電圧を印加する。なおY選択ユニット32は、データ選択ユニット41内の全てのトランジスタ31−1、31−2、・・・を非導通状態としておく。
【0043】
このような電圧条件下では、ワード線11−1からビット線20−1に対してトンネル現象或いはホットホールが誘起され。この結果、メモリセルトランジスタ21−1中のビット線20−1近傍の電荷捕獲層12に蓄えられていた電荷(電子)が、ビット線20−1に引き抜かれ或いは中和される。これによりビット消去動作が行われる。
【0044】
またセクタ或いはブロック単位の消去を行いたい場合には、全てのデータ線D1、D2、D3、D4、・・・に対して例えば6Vを印加して、ビットライン選択ゲートユニット40の全てのトランジスタ30−1、30−2、30−3、30−4、・・・を導通する。またデータ選択ユニット41内の全てのトランジスタ31−1、31−2、・・・を、非導通状態としておく。これによって、ワード線11−1で選択された全てのメモリセルトランジスタ21において、電荷捕獲層12に存在する電荷が、ビット線20−1、20−2、・・・に引き抜かれる。このようにして、例えばワード線のブロック単位でのデータ消去が可能になる。
【0045】
以下に、データ読み出し動作について説明する。
【0046】
ワード線11−1を選択し、更にビット線20−1及び20−2を選択することで、メモリセルトランジスタ21−1からデータを読み出す場合を例に取る。
【0047】
ビットライン選択ユニット26はトランジスタ31−1及び31−2を導通させる。これによりビット線20−1及び20−2がデータ線D1及びD2に接続される。Y選択ユニット32は、NOR型の読み出しを行うために、トランジスタ31−2を導通させて、データ線D2をグランド電圧VSSに接続する。また電圧印加ユニット42は、データ線D1に読み出し電圧として例えば1.5Vの電圧を印加する。これはビット線20−1をドレインとしてビット線20−2をソースとしてデータ読み出しを実行することであり、読み出されるデータは、ビット線20−1をソースとしビット線20−2をドレインとしてプログラムした場合に対応する。
【0048】
このときXデコーダ25は、ワード線11−1を選択して例えば5Vの電圧を印加する。
【0049】
このような電圧条件下において、データ“0”及び“1”の場合のデータ読み出しは、それぞれ以下のようになる。
【0050】
プログラム動作によりビット線20−2付近の電荷捕獲層12に電荷(電子)が蓄えられている場合、この電荷(電子)がチャネルの発生を抑制することで、メモリセルトランジスタ21−1はオン状態にはならない。従って、メモリセルトランジスタ21−1に電流は流れずに、この状態をデータ“0”としてセンスアンプ27が判定する。
【0051】
ビット線20−2付近の電荷捕獲層12に電荷(電子)が存在しない場合、メモリセルトランジスタ21−1はオン状態となる。従って、メモリセルトランジスタ21−1に電流が流れ、この状態をデータ“1”としてセンスアンプ27が判定する。
【0052】
メモリセルトランジスタ21−1から2ビット目を読み出したい場合には、ビットライン選択ユニット26がトランジスタ31−1及び31−2を導通させて、ビット線20−1及び20−2をデータ線D1及びD2に接続する。Y選択ユニット32は、NOR型の読み出しを行うために、トランジスタ31−1を導通させて、データ線D1をグランド電圧VSSに接続する。また電圧印加ユニット42は、データ線D2に読み出し電圧として例えば1.5Vの電圧を印加する。これはビット線20−2をドレインとしてビット線20−1をソースとしてデータ読み出しを実行することであり、読み出されるデータは、ビット線20−2をソースとしビット線20−1をドレインとしてプログラムした場合に対応する。
【0053】
このときXデコーダ25は、ワード線11−1を選択して例えば5Vの電圧を印加する。
【0054】
このような電圧条件下において、データ“0”及び“1”の場合のデータ読み出しは、それぞれ以下のようになる。
【0055】
プログラム動作によりビット線20−1付近の電荷捕獲層12に電荷(電子)が蓄えられている場合、この電荷(電子)がチャネルの発生を抑制することで、メモリセルトランジスタ21−1はオン状態にはならない。従って、メモリセルトランジスタ21−1に電流は流れずに、この状態をデータ“0”としてセンスアンプ27が判定する。
【0056】
ビット線20−1付近の電荷捕獲層12に電荷(電子)が存在しない場合、メモリセルトランジスタ21−1はオン状態となる。従って、メモリセルトランジスタ21−1に電流が流れ、この状態をデータ“1”としてセンスアンプ27が判定する。
【0057】
なおビットライン選択ユニット26及びY選択ユニット32における選択動作、センスアンプ27における判定動作、電圧印加ユニット42における電圧印加動作を実現するための回路構成は、当業者の通常の技術範囲内であり、詳細な説明を省略する。
【0058】
また上記実施例の説明では、電荷捕獲層12をONOによって実現したものとして説明したが、通常のポリシリコンによるフローティングゲートとして実現してもよい。但しこの場合には、2ビットの格納を可能にするために、トランジスタのソース側及びドレイン側にそれぞれ別個の電荷捕獲層を設ける必要がある。
【0059】
また本発明においては、大容量化の要請がそれ程重要でない場合やチップ面積に余裕がある場合であれば、1つのセルに2ビット格納することは必ずしも必要ではなく、1つのセルに1ビットだけ格納する動作を実行するようにしてもよい。このような構成にしても、素子分離層を設けてトランジスタを分離したことによって、ビット毎の消去が可能になりまたリーク電流を回避できるという効果を得ることが出来る。
【0060】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【0061】
【発明の効果】
本発明では、素子分離層を設けて隣り合うメモリセルトランジスタ間を分離することで、同一のワード線に接続されるメモリセルトランジスタが、同一のビット線に接続されないように構成してある。従って、データ消去時におけるビット毎のイレーズ動作が可能になる。またこのような構成にすることによって、データ読み出し時等に、ビット線から電流がリークして読み出し動作等が影響を受けることを避けることが出来る。
【0062】
また読み出しはNOR型のメモリ構造であるので、NAND型FLASHメモリよりも高速なランダムアクセスが可能である。
【0063】
また1つのセルに2ビットのデータを格納するために、大容量の不揮発性半導体記憶装置を実現することが可能となる。
【図面の簡単な説明】
【図1】(a)は、本発明による不揮発性半導体記憶装置のメモリセル部分の構成を示す平面図であり、(b)は、(a)の線A−A’に沿った断面を示す断面図であり、(c)は、(a)の線B−B’に沿った断面を示す断面図である。
【図2】図1(a)の構成に対する等価回路を示す回路図である。
【図3】本発明による不揮発性半導体記憶装置の構成を示す図である。
【符号の説明】
10 埋め込み拡散層
11 ワード線
12 電荷捕獲層
13 素子分離層
15 ビットラインオキサイド
24 メモリセル配列
25 Xデコーダ
26 ビットライン選択ユニット
27 センスアンプ
28 Yデコーダ
40 ビットライン選択ゲートユニット
41 データ選択ユニット
42 電圧印加ユニット
Claims (5)
- 第1の方向に平行に延展するソース或いはドレインを形成する複数の埋め込み拡散層と、
該第1の方向に垂直な第2の方向に延展するゲートと、
該ゲートの直下に位置する該複数の埋め込み拡散層の間に該第2の方向に1つおきに設けられる複数の電荷捕獲層と、
該ゲートの直下に位置し該複数の電荷捕獲層の間に設けられる素子分離層
を含み、平面上に前記電荷捕獲層と前記素子分離層とを互い違いに交互に配置し、該電荷捕獲層に電荷を捕獲することで情報を記憶するメモリセルトランジスタが該第2の方向について分離されていることを特徴とする不揮発性半導体記憶装置。 - 該複数の電荷捕獲層の各々は、1つのメモリセルトランジスタに対応し、2ビット分の電荷を独立に蓄えることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 該埋め込み拡散層の1つを選択して正の電圧を印加する電圧印加手段と、
該ゲートの一つを選択して負の電圧を印加するデコーダ手段
を更に含み、上記動作により選択された1つのメモリセルトランジスタに対して消去動作を行うことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 該電圧印加手段は埋め込み拡散層の2つ以上を選択して正の電圧を印加することが可能でありかつ該デコーダ手段は該ゲートの2つ以上を選択して負の電圧を印加することが可能であり、該選択動作により選択された複数のメモリセルトランジスタに対して消去動作を行うことを特徴とする請求項3記載の不揮発性半導体記憶装置。
- 該電圧印加手段は埋め込み拡散層の2つ以上を選択して正の電圧を印加することが可能であり、該選択動作により選択された複数のメモリセルトランジスタに対してワード線単位の消去動作を行うことを特徴とする請求項3記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000306720A JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000306720A JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002118182A JP2002118182A (ja) | 2002-04-19 |
JP4883832B2 true JP4883832B2 (ja) | 2012-02-22 |
Family
ID=18787363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000306720A Expired - Fee Related JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4883832B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007172747A (ja) | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3584494B2 (ja) * | 1994-07-25 | 2004-11-04 | ソニー株式会社 | 半導体不揮発性記憶装置 |
JP2000030471A (ja) * | 1998-07-14 | 2000-01-28 | Toshiba Microelectronics Corp | 不揮発性半導体メモリ |
-
2000
- 2000-10-05 JP JP2000306720A patent/JP4883832B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002118182A (ja) | 2002-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8315100B2 (en) | Memory array of floating gate-based non-volatile memory cells | |
US8345488B2 (en) | Flash memory array of floating gate-based non-volatile memory cells | |
US6256231B1 (en) | EEPROM array using 2-bit non-volatile memory cells and method of implementing same | |
US6181597B1 (en) | EEPROM array using 2-bit non-volatile memory cells with serial read operations | |
US6850438B2 (en) | Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations | |
US7573745B2 (en) | Multiple use memory chip | |
KR20080110168A (ko) | 비휘발성 메모리 소자의 동작 방법 | |
JPH0855921A (ja) | フラッシュeepromメモリ・アレイおよびそのバイアス方法 | |
JP2002334588A (ja) | 不揮発性半導体記憶装置のプログラム方法 | |
US9685239B1 (en) | Field sub-bitline nor flash array | |
JP4902196B2 (ja) | 不揮発性半導体記憶装置 | |
JP3843869B2 (ja) | 不揮発性半導体記憶装置 | |
JP4883832B2 (ja) | 不揮発性半導体記憶装置 | |
JPH07169285A (ja) | 不揮発性半導体記憶装置 | |
JPH02110979A (ja) | 不揮発性半導体メモリ | |
JPH0963283A (ja) | 半導体不揮発性メモリ素子およびその使用方法 | |
JP2024001222A (ja) | 半導体記憶装置 | |
US7295477B2 (en) | Semiconductor memory device and method for writing data into the semiconductor memory device | |
JPH0191395A (ja) | 不揮発性半導体メモリ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070906 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100216 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110603 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110705 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111004 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20111012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111108 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111206 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4883832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |