JP2002118182A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2002118182A JP2002118182A JP2000306720A JP2000306720A JP2002118182A JP 2002118182 A JP2002118182 A JP 2002118182A JP 2000306720 A JP2000306720 A JP 2000306720A JP 2000306720 A JP2000306720 A JP 2000306720A JP 2002118182 A JP2002118182 A JP 2002118182A
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Abstract
(57)【要約】
【課題】本発明は、大容量かつアクセス時間が高速であ
り、ビット毎或いはバイト毎の消去が可能な不揮発性半
導体記憶装置を提供することを目的とする。 【解決手段】不揮発性半導体記憶装置は、第１の方向に
略平行に延展するソース或いはドレインを形成する複数
の埋め込み拡散層と、第１の方向に略垂直な第２の方向
に延展するゲートと、ゲートの略直下に位置する複数の
埋め込み拡散層の間に第２の方向に１つおきに設けられ
る複数の電荷捕獲層と、ゲートの略直下に位置し複数の
電荷捕獲層の間に設けられる素子分離層を含み、電荷捕
獲層に電荷を捕獲することで情報を記憶するメモリセル
トランジスタが第２の方向について分離されていること
を特徴とする。
り、ビット毎或いはバイト毎の消去が可能な不揮発性半
導体記憶装置を提供することを目的とする。 【解決手段】不揮発性半導体記憶装置は、第１の方向に
略平行に延展するソース或いはドレインを形成する複数
の埋め込み拡散層と、第１の方向に略垂直な第２の方向
に延展するゲートと、ゲートの略直下に位置する複数の
埋め込み拡散層の間に第２の方向に１つおきに設けられ
る複数の電荷捕獲層と、ゲートの略直下に位置し複数の
電荷捕獲層の間に設けられる素子分離層を含み、電荷捕
獲層に電荷を捕獲することで情報を記憶するメモリセル
トランジスタが第２の方向について分離されていること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体記憶
装置に関し、詳しくは電気的にデータの書き換えが可能
な不揮発性の半導体記憶装置に関する。
装置に関し、詳しくは電気的にデータの書き換えが可能
な不揮発性の半導体記憶装置に関する。
【０００２】
【従来の技術】従来の不揮発性半導体記憶装置では、電
気的にデータの書き換えが可能なものとしては、例えば
ＥＥＰＲＯＭが挙げられる。ＥＥＰＲＯＭでは、セレク
トゲートを有することでメモリセルアレイ面積が大きく
なる傾向があり、大容量化には適していない。
気的にデータの書き換えが可能なものとしては、例えば
ＥＥＰＲＯＭが挙げられる。ＥＥＰＲＯＭでは、セレク
トゲートを有することでメモリセルアレイ面積が大きく
なる傾向があり、大容量化には適していない。
【０００３】大容量化に適した不揮発性メモリとして
は、ＦＬＡＳＨメモリなどが代表的であるが、例えばＮ
ＯＲ型ＦＬＡＳＨメモリでは、１つのトランジスタが１
つのセルを構成する構造であるため、メモリセルアレイ
面積は小さいがデータ消去がセクタ単位又は全ビット一
括型の消去方式であり、データの書き換えが必要のない
メモリセルに対しても、データの書き換えを行う必要が
ある。
は、ＦＬＡＳＨメモリなどが代表的であるが、例えばＮ
ＯＲ型ＦＬＡＳＨメモリでは、１つのトランジスタが１
つのセルを構成する構造であるため、メモリセルアレイ
面積は小さいがデータ消去がセクタ単位又は全ビット一
括型の消去方式であり、データの書き換えが必要のない
メモリセルに対しても、データの書き換えを行う必要が
ある。
【０００４】
【発明が解決しようとする課題】ＮＯＲ型のＦＬＡＳＨ
メモリ及びＮＡＮＤ型のＦＬＡＳＨメモリには、それぞ
れ以下のような長所・短所がある。
メモリ及びＮＡＮＤ型のＦＬＡＳＨメモリには、それぞ
れ以下のような長所・短所がある。
【０００５】１）ＮＯＲ型はソースのみが共通でドレイ
ンは独立しており、ＮＡＮＤ型に比較してメモリセル面
積が大きい。
ンは独立しており、ＮＡＮＤ型に比較してメモリセル面
積が大きい。
【０００６】２）ＮＡＮＤ型は、メモリセル面積は比較
的小さいがＮＯＲ型に比較してアクセスタイムが遅い。
的小さいがＮＯＲ型に比較してアクセスタイムが遅い。
【０００７】３）ＮＯＲ型及びＮＡＮＤ型共に、ビット
・バイト単位でのデータ消去を実行することが出来な
い。
・バイト単位でのデータ消去を実行することが出来な
い。
【０００８】以上を鑑みて、本発明では、大容量かつア
クセス時間が高速であり、ビット毎或いはバイト毎の消
去が可能な不揮発性半導体記憶装置を提供することを目
的とする。
クセス時間が高速であり、ビット毎或いはバイト毎の消
去が可能な不揮発性半導体記憶装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明において、不揮発
性半導体記憶装置は、第１の方向に略平行に延展するソ
ース或いはドレインを形成する複数の埋め込み拡散層
と、該第１の方向に略垂直な第２の方向に延展するゲー
トと、該ゲートの略直下に位置する該複数の埋め込み拡
散層の間に該第２の方向に１つおきに設けられる複数の
電荷捕獲層と、該ゲートの略直下に位置し該複数の電荷
捕獲層の間に設けられる素子分離層を含み、該電荷捕獲
層に電荷を捕獲することで情報を記憶するメモリセルト
ランジスタが該第２の方向について分離されていること
を特徴とする。
性半導体記憶装置は、第１の方向に略平行に延展するソ
ース或いはドレインを形成する複数の埋め込み拡散層
と、該第１の方向に略垂直な第２の方向に延展するゲー
トと、該ゲートの略直下に位置する該複数の埋め込み拡
散層の間に該第２の方向に１つおきに設けられる複数の
電荷捕獲層と、該ゲートの略直下に位置し該複数の電荷
捕獲層の間に設けられる素子分離層を含み、該電荷捕獲
層に電荷を捕獲することで情報を記憶するメモリセルト
ランジスタが該第２の方向について分離されていること
を特徴とする。
【００１０】上記発明では、素子分離層を設けて隣り合
うメモリセルトランジスタ間を分離することで、同一の
ゲート（ワード線）に接続されるメモリセルトランジス
タが、同一の埋め込み拡散層（ビット線）に接続されな
いように構成してある。従って、データ消去時における
ビット毎のイレーズ動作が可能になる。またこのような
構成にすることによって、データ読み出し時等に、アク
セス対象のメモリセルトランジスタに対してその隣のメ
モリセルトランジスタに、ビット線から電流がリークし
て読み出し動作等が影響を受けることを避けることが出
来る。
うメモリセルトランジスタ間を分離することで、同一の
ゲート（ワード線）に接続されるメモリセルトランジス
タが、同一の埋め込み拡散層（ビット線）に接続されな
いように構成してある。従って、データ消去時における
ビット毎のイレーズ動作が可能になる。またこのような
構成にすることによって、データ読み出し時等に、アク
セス対象のメモリセルトランジスタに対してその隣のメ
モリセルトランジスタに、ビット線から電流がリークし
て読み出し動作等が影響を受けることを避けることが出
来る。
【００１１】また読み出しはＮＯＲ型のメモリ構造であ
るので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なラン
ダムアクセスが可能である。
るので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なラン
ダムアクセスが可能である。
【００１２】また本発明によれば、上記不揮発性半導体
記憶装置において、該複数の電荷捕獲層の各々は、１つ
のメモリセルトランジスタに対応し、２ビット分の電荷
を独立に蓄えることを特徴とする。
記憶装置において、該複数の電荷捕獲層の各々は、１つ
のメモリセルトランジスタに対応し、２ビット分の電荷
を独立に蓄えることを特徴とする。
【００１３】上記発明によれば、１つのセルに２ビット
のデータを格納するために、大容量の不揮発性半導体記
憶装置を実現することが可能となる。
のデータを格納するために、大容量の不揮発性半導体記
憶装置を実現することが可能となる。
【００１４】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて詳細に説明する。
図面を用いて詳細に説明する。
【００１５】図１（ａ）は、本発明による不揮発性半導
体記憶装置のメモリセル部分の構成を示す平面図であ
る。図１（ｂ）は、図１（ａ）の線Ａ−Ａ’に沿った断
面を示す断面図である。図１（ｃ）は、図１（ａ）の線
Ｂ−Ｂ’に沿った断面を示す断面図である。
体記憶装置のメモリセル部分の構成を示す平面図であ
る。図１（ｂ）は、図１（ａ）の線Ａ−Ａ’に沿った断
面を示す断面図である。図１（ｃ）は、図１（ａ）の線
Ｂ−Ｂ’に沿った断面を示す断面図である。
【００１６】図１（ａ）に示されるように、本発明によ
る不揮発性半導体記憶装置のメモリセル部分は、埋め込
み拡散層１０、ワード線１１、電荷捕獲層１２、及び素
子分離層１３を含む。図１（ｂ）に示されるように、埋
め込み拡散層１０上部にはビットラインオキサイド１５
が形成される。また基板１７に形成される拡散層１６の
うちで、電荷捕獲層１２に対応する位置の埋め込み拡散
層１０間の領域がチャネル１８を形成する。これによっ
て、電荷捕獲層１２にホットエレクトロンを格納可能な
メモリセルトランジスタが形成される。ワード線１１が
メモリセルトランジスタのゲートに対応し、埋め込み拡
散層１０がメモリセルトランジスタのソース及びドレイ
ンに対応することになる。
る不揮発性半導体記憶装置のメモリセル部分は、埋め込
み拡散層１０、ワード線１１、電荷捕獲層１２、及び素
子分離層１３を含む。図１（ｂ）に示されるように、埋
め込み拡散層１０上部にはビットラインオキサイド１５
が形成される。また基板１７に形成される拡散層１６の
うちで、電荷捕獲層１２に対応する位置の埋め込み拡散
層１０間の領域がチャネル１８を形成する。これによっ
て、電荷捕獲層１２にホットエレクトロンを格納可能な
メモリセルトランジスタが形成される。ワード線１１が
メモリセルトランジスタのゲートに対応し、埋め込み拡
散層１０がメモリセルトランジスタのソース及びドレイ
ンに対応することになる。
【００１７】図１（ａ）乃至（ｃ）から分かるように、
平面上に電荷捕獲層１２と素子分離層１３とを交互に配
置することで、即ち図１（ａ）において線Ａ−Ａ’の横
方向に電荷捕獲層１２と素子分離層１３とを交互に配置
することによって、メモリセルトランジスタ間を素子分
離層１３によって分離している。なおこの素子分離層１
３は、ＬＯＣＯＳ等で形成される。
平面上に電荷捕獲層１２と素子分離層１３とを交互に配
置することで、即ち図１（ａ）において線Ａ−Ａ’の横
方向に電荷捕獲層１２と素子分離層１３とを交互に配置
することによって、メモリセルトランジスタ間を素子分
離層１３によって分離している。なおこの素子分離層１
３は、ＬＯＣＯＳ等で形成される。
【００１８】ここで、電荷捕獲層１２としてＯＮＯ（オ
キサイド・ナイトライド・オキサイド）を用いること
で、１つのメモリセルトランジスタに２ビットの情報を
格納することが可能になる。
キサイド・ナイトライド・オキサイド）を用いること
で、１つのメモリセルトランジスタに２ビットの情報を
格納することが可能になる。
【００１９】あるメモリセルトランジスタに対応する２
つの埋め込み拡散層１０のうち、一方をドレインとして
高電圧（例えば６Ｖ）を印加して、他方をソースとして
基準電位（例えば電源グランドＶＳＳ）に接続する。更
にこのメモリセルトランジスタに対応するワード線１１
に高電圧（例えば１０Ｖ）を印加すると、ドレイン側
（高電圧が印加されている側）の埋め込み拡散層１０の
付近にホットエレクトロンが発生し、電荷（電子）が電
荷捕獲層１２に注入される。この際、電荷捕獲層１２内
で電荷（電子）が蓄えられる位置は、ドレインとして高
電圧が印加されている埋め込み拡散層１０に近い側であ
る。
つの埋め込み拡散層１０のうち、一方をドレインとして
高電圧（例えば６Ｖ）を印加して、他方をソースとして
基準電位（例えば電源グランドＶＳＳ）に接続する。更
にこのメモリセルトランジスタに対応するワード線１１
に高電圧（例えば１０Ｖ）を印加すると、ドレイン側
（高電圧が印加されている側）の埋め込み拡散層１０の
付近にホットエレクトロンが発生し、電荷（電子）が電
荷捕獲層１２に注入される。この際、電荷捕獲層１２内
で電荷（電子）が蓄えられる位置は、ドレインとして高
電圧が印加されている埋め込み拡散層１０に近い側であ
る。
【００２０】次に、上記のドレイン側を今回はソース側
として基準電位に接続し、上記のソース側を今回はドレ
イン側として高電圧を印加することで、電荷捕獲層１２
の逆側の位置に電荷（電子）を格納することが出来る。
このようにして、電荷捕獲層１２の両端にそれぞれ電荷
（電子）を注入することで、１つのメモリセルトランジ
スタに対して２ビットを格納することが可能になる。
として基準電位に接続し、上記のソース側を今回はドレ
イン側として高電圧を印加することで、電荷捕獲層１２
の逆側の位置に電荷（電子）を格納することが出来る。
このようにして、電荷捕獲層１２の両端にそれぞれ電荷
（電子）を注入することで、１つのメモリセルトランジ
スタに対して２ビットを格納することが可能になる。
【００２１】注入された電荷（電子）の情報を読み出す
場合には、書込み時にドレイン側であった埋め込み拡散
層１０を基準電位とし、書込み時にソース側であった埋
め込み拡散層１０に読み出し電圧（例えば1.5Ｖ）を印
加する。また更に、ワード線１１に対して読み出しゲー
ト電圧を印加する。このようにして、読み出し動作が実
行される。
場合には、書込み時にドレイン側であった埋め込み拡散
層１０を基準電位とし、書込み時にソース側であった埋
め込み拡散層１０に読み出し電圧（例えば1.5Ｖ）を印
加する。また更に、ワード線１１に対して読み出しゲー
ト電圧を印加する。このようにして、読み出し動作が実
行される。
【００２２】また注入された電荷（電子）を消去する際
には、書込み時にドレイン側であった埋め込み拡散層１
０に高電圧（例えば６Ｖ）を印加すると共に、書込み時
にソース側であった埋め込み拡散層１０をフローティン
グ状態とする。この状態で、ワード線１１に負の高電圧
（例えば−９Ｖ）を印加することで、高電圧（例えば６
Ｖ）と負の高電圧（例えば−９Ｖ）との電位差によるト
ンネル現象により、電荷捕獲層１２に捕獲されている電
荷（電子）を、高電圧（例えば６Ｖ）側に抜き取ること
が出来る。これによって、消去動作が実行される。
には、書込み時にドレイン側であった埋め込み拡散層１
０に高電圧（例えば６Ｖ）を印加すると共に、書込み時
にソース側であった埋め込み拡散層１０をフローティン
グ状態とする。この状態で、ワード線１１に負の高電圧
（例えば−９Ｖ）を印加することで、高電圧（例えば６
Ｖ）と負の高電圧（例えば−９Ｖ）との電位差によるト
ンネル現象により、電荷捕獲層１２に捕獲されている電
荷（電子）を、高電圧（例えば６Ｖ）側に抜き取ること
が出来る。これによって、消去動作が実行される。
【００２３】図２は、図１（ａ）の構成に対する等価回
路を示す回路図である。
路を示す回路図である。
【００２４】図１を参照して説明したメモリセルトラン
ジスタが、メモリセルトランジスタ２１として配列され
ている。ここでメモリセルトランジスタ２１間のスペー
ス２２が、図１を参照して説明した素子分離層１３に対
応する。メモリセルトランジスタ２１のゲートには、ワ
ード線１１が接続される。また埋め込み拡散層１０及び
ビットラインオキサイド１５に対応するビット線２０
が、メモリセルトランジスタ２１のソース及びドレイン
に接続される。
ジスタが、メモリセルトランジスタ２１として配列され
ている。ここでメモリセルトランジスタ２１間のスペー
ス２２が、図１を参照して説明した素子分離層１３に対
応する。メモリセルトランジスタ２１のゲートには、ワ
ード線１１が接続される。また埋め込み拡散層１０及び
ビットラインオキサイド１５に対応するビット線２０
が、メモリセルトランジスタ２１のソース及びドレイン
に接続される。
【００２５】図２の構成においては、メモリセルトラン
ジスタ２１間が素子分離層１３に対応するスペース２２
で分離されているために、ビット毎のデータ消去が可能
な構成となっている。図１を参照して説明したように、
データ消去即ち電荷捕獲層１２に蓄えられた電荷（電
子）を抜き取るためには、書込み時にドレイン側であっ
たビット線２０に高電圧（例えば６Ｖ）を印加すると共
に、書込み時にソース側であったビット線２０をフロー
ティング状態とする。この状態で、ワード線１１に負の
高電圧（例えば−９Ｖ）を印加することで、電荷（電
子）を抜き取ってデータ消去することが出来る。
ジスタ２１間が素子分離層１３に対応するスペース２２
で分離されているために、ビット毎のデータ消去が可能
な構成となっている。図１を参照して説明したように、
データ消去即ち電荷捕獲層１２に蓄えられた電荷（電
子）を抜き取るためには、書込み時にドレイン側であっ
たビット線２０に高電圧（例えば６Ｖ）を印加すると共
に、書込み時にソース側であったビット線２０をフロー
ティング状態とする。この状態で、ワード線１１に負の
高電圧（例えば−９Ｖ）を印加することで、電荷（電
子）を抜き取ってデータ消去することが出来る。
【００２６】仮に図１の構成において、素子分離層１３
を設けずに、素子分離層１３の位置にもメモリセルトラ
ンジスタを設けたとする。このようにすると、図２の回
路において、スペース２２の位置にもメモリセルトラン
ジスタ２１が設けられて、縦横に間隙なくメモリセルト
ランジスタ２１が並べられることになる。
を設けずに、素子分離層１３の位置にもメモリセルトラ
ンジスタを設けたとする。このようにすると、図２の回
路において、スペース２２の位置にもメモリセルトラン
ジスタ２１が設けられて、縦横に間隙なくメモリセルト
ランジスタ２１が並べられることになる。
【００２７】この時、データ消去即ち電荷捕獲層１２に
蓄えられた電荷（電子）を抜き取るために、選択された
一本のビット線２０に高電圧（例えば６Ｖ）を印加し
て、選択された一本のワード線１１に負の高電圧（例え
ば−９Ｖ）を印加すると、消去対象のメモリセルトラン
ジスタ２１だけでなく、その隣のメモリセルトランジス
タ２１も影響を受けてしまう。即ち、高電圧が印加され
たビット線２０には、消去対象のメモリセルトランジス
タ２１が接続されているだけでなく、その隣のスペース
２２に設けられたメモリセルトランジスタ２１も接続さ
れている。これらの２つのメモリセルトランジスタ２１
は同一のワード線１１を共有しているので、このワード
線１１に負の高電圧を印加すると、両方のメモリセルト
ランジスタ２１に対してデータ消去動作が実行されてし
まう。
蓄えられた電荷（電子）を抜き取るために、選択された
一本のビット線２０に高電圧（例えば６Ｖ）を印加し
て、選択された一本のワード線１１に負の高電圧（例え
ば−９Ｖ）を印加すると、消去対象のメモリセルトラン
ジスタ２１だけでなく、その隣のメモリセルトランジス
タ２１も影響を受けてしまう。即ち、高電圧が印加され
たビット線２０には、消去対象のメモリセルトランジス
タ２１が接続されているだけでなく、その隣のスペース
２２に設けられたメモリセルトランジスタ２１も接続さ
れている。これらの２つのメモリセルトランジスタ２１
は同一のワード線１１を共有しているので、このワード
線１１に負の高電圧を印加すると、両方のメモリセルト
ランジスタ２１に対してデータ消去動作が実行されてし
まう。
【００２８】これに対して本発明においては、図１及び
図２に示されるように、素子分離層１３を設けて隣り合
うメモリセルトランジスタ２１間を分離することで、同
一のワード線１１に接続されるメモリセルトランジスタ
２１が、同一のビット線２０に接続されないように構成
してある。従って、データ消去時におけるビット毎のイ
レーズ動作が可能になる。またこのような構成にするこ
とによって、データ読み出し時等に、アクセス対象のメ
モリセルトランジスタに対してその隣のメモリセルトラ
ンジスタに、ビット線２０から電流がリークして読み出
し動作等が影響を受けることを避けることが出来る。
図２に示されるように、素子分離層１３を設けて隣り合
うメモリセルトランジスタ２１間を分離することで、同
一のワード線１１に接続されるメモリセルトランジスタ
２１が、同一のビット線２０に接続されないように構成
してある。従って、データ消去時におけるビット毎のイ
レーズ動作が可能になる。またこのような構成にするこ
とによって、データ読み出し時等に、アクセス対象のメ
モリセルトランジスタに対してその隣のメモリセルトラ
ンジスタに、ビット線２０から電流がリークして読み出
し動作等が影響を受けることを避けることが出来る。
【００２９】また一般に、埋め込み拡散層をメモリセル
ビット線として用いる不揮発性半導体記憶装置において
は、データ高速読み出しのためにバーチャルグラウンド
方式を用いる必要があるが、本発明ではこれを用いなく
とも高速読み出しが可能であり、チップ面積を縮小する
ことが出来る。
ビット線として用いる不揮発性半導体記憶装置において
は、データ高速読み出しのためにバーチャルグラウンド
方式を用いる必要があるが、本発明ではこれを用いなく
とも高速読み出しが可能であり、チップ面積を縮小する
ことが出来る。
【００３０】図３は、本発明による不揮発性半導体記憶
装置の構成を示す図である。
装置の構成を示す図である。
【００３１】図３の不揮発性半導体記憶装置は、メモリ
セル配列２４、Ｘデコーダ２５、ビットライン選択ユニ
ット２６、センスアンプ２７、Ｙデコーダ２８、ビット
ライン選択ゲートユニット４０、データ選択ユニット４
１、及び電圧印加ユニット４２を含む。ビットライン選
択ゲートユニット４０は、トランジスタ３０−１、３０
−２、３０−３、３０−４、・・・を含む。またデータ
選択ユニット４１は、トランジスタ３１−１、３１−
２、３１−３、３１−４、・・・及びＹ選択ユニット３
２を含む。
セル配列２４、Ｘデコーダ２５、ビットライン選択ユニ
ット２６、センスアンプ２７、Ｙデコーダ２８、ビット
ライン選択ゲートユニット４０、データ選択ユニット４
１、及び電圧印加ユニット４２を含む。ビットライン選
択ゲートユニット４０は、トランジスタ３０−１、３０
−２、３０−３、３０−４、・・・を含む。またデータ
選択ユニット４１は、トランジスタ３１−１、３１−
２、３１−３、３１−４、・・・及びＹ選択ユニット３
２を含む。
【００３２】メモリセル配列２４は、図２に示されるメ
モリセル配列と同一のものであるが、説明の都合上それ
ぞれの同一要素を区別するために、各参照番号に“−
ｎ”を付してある。
モリセル配列と同一のものであるが、説明の都合上それ
ぞれの同一要素を区別するために、各参照番号に“−
ｎ”を付してある。
【００３３】不揮発性半導体記憶装置外部から入力され
るアドレス信号は、Ｘデコーダ２５及びＹデコーダ２８
に供給される。Ｘデコーダ２５は、供給されたアドレス
に従って、ワード線１１−１、１１−２、１１−３、１
１−４、・・・の何れかを選択して活性化する。Ｙデコ
ーダ２８は、供給されたアドレスをデコードして、デコ
ードＹアドレスを、ビットライン選択ユニット２６及び
Ｙ選択ユニット３２に供給する。
るアドレス信号は、Ｘデコーダ２５及びＹデコーダ２８
に供給される。Ｘデコーダ２５は、供給されたアドレス
に従って、ワード線１１−１、１１−２、１１−３、１
１−４、・・・の何れかを選択して活性化する。Ｙデコ
ーダ２８は、供給されたアドレスをデコードして、デコ
ードＹアドレスを、ビットライン選択ユニット２６及び
Ｙ選択ユニット３２に供給する。
【００３４】例えば読み出し動作時には、ビットライン
選択ユニット２６は、供給されたデコードＹアドレスに
従って、ビットライン選択ゲートユニット４０のトラン
ジスタ３０−１、３０−２、３０−３、３０−４、・・
・のうちの２本を選択して導通状態とする。またＹ選択
ユニット３２は、供給されたデコードＹアドレスに従っ
て、トランジスタ３１−１、３１−２、３１−３、３１
−４、・・・のうちの１つ（トランジスタ３１−ｘとす
る）を選択して導通状態とする。センスアンプ２７は、
メモリセルトランジスタからのデータ読み出しのため
に、ビット線２０の電流をセンスしてデータを検出す
る。
選択ユニット２６は、供給されたデコードＹアドレスに
従って、ビットライン選択ゲートユニット４０のトラン
ジスタ３０−１、３０−２、３０−３、３０−４、・・
・のうちの２本を選択して導通状態とする。またＹ選択
ユニット３２は、供給されたデコードＹアドレスに従っ
て、トランジスタ３１−１、３１−２、３１−３、３１
−４、・・・のうちの１つ（トランジスタ３１−ｘとす
る）を選択して導通状態とする。センスアンプ２７は、
メモリセルトランジスタからのデータ読み出しのため
に、ビット線２０の電流をセンスしてデータを検出す
る。
【００３５】以下に、電荷（電子）を注入するプログラ
ム動作、電荷（電子）を抜くイレーズ動作、及びデータ
を読み出すデータ読み出し動作について詳細に説明す
る。
ム動作、電荷（電子）を抜くイレーズ動作、及びデータ
を読み出すデータ読み出し動作について詳細に説明す
る。
【００３６】まずプログラム動作を説明する。
【００３７】ワード線１１−１を選択し、更にビット線
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１をプログラムする場合を例に取る。
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１をプログラムする場合を例に取る。
【００３８】ビットライン選択ユニット２６はトランジ
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。このとき、電圧印加ユニット４２は、デー
タ線Ｄ１に例えば６Ｖの電圧を印加する。またＹ選択ユ
ニット３２は、トランジスタ３１−２を導通させて、デ
ータ線Ｄ２をグランド電圧ＶＳＳに接続する。またＸデ
コーダ２５は、ワード線１１−１を選択して例えば１０
Ｖの高電圧を印加する。これによってビット線２０−１
からビット線２０−２に対して過電流が流れ、ビット線
２０−１の埋め込み拡散層１０付近にホットエレクトロ
ンが発生する。この発生した電荷（電子）が、メモリセ
ルトランジスタ２１−１中のビット線２０−１近傍の電
荷捕獲層１２に蓄えられて、プログラム状態となる。
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。このとき、電圧印加ユニット４２は、デー
タ線Ｄ１に例えば６Ｖの電圧を印加する。またＹ選択ユ
ニット３２は、トランジスタ３１−２を導通させて、デ
ータ線Ｄ２をグランド電圧ＶＳＳに接続する。またＸデ
コーダ２５は、ワード線１１−１を選択して例えば１０
Ｖの高電圧を印加する。これによってビット線２０−１
からビット線２０−２に対して過電流が流れ、ビット線
２０−１の埋め込み拡散層１０付近にホットエレクトロ
ンが発生する。この発生した電荷（電子）が、メモリセ
ルトランジスタ２１−１中のビット線２０−１近傍の電
荷捕獲層１２に蓄えられて、プログラム状態となる。
【００３９】メモリセルトランジスタ２１−１に対して
２ビット目をプログラムしたい場合には、電圧印加ユニ
ット４２は、データ線Ｄ２に例えば６Ｖの電圧を印加す
る。またＹ選択ユニット３２は、トランジスタ３１−１
を導通させて、データ線Ｄ１をグランド電圧ＶＳＳに接
続する。またＸデコーダ２５は、ワード線１１−１を選
択して例えば１０Ｖの高電圧を印加する。これによって
ビット線２０−２からビット線２０−１に対して過電流
が流れ、ビット線２０−２の埋め込み拡散層１０付近に
ホットエレクトロンが発生する。この発生した電荷（電
子）が、メモリセルトランジスタ２１−１中のビット線
２０−２近傍の電荷捕獲層１２に蓄えられて、プログラ
ム状態となる。
２ビット目をプログラムしたい場合には、電圧印加ユニ
ット４２は、データ線Ｄ２に例えば６Ｖの電圧を印加す
る。またＹ選択ユニット３２は、トランジスタ３１−１
を導通させて、データ線Ｄ１をグランド電圧ＶＳＳに接
続する。またＸデコーダ２５は、ワード線１１−１を選
択して例えば１０Ｖの高電圧を印加する。これによって
ビット線２０−２からビット線２０−１に対して過電流
が流れ、ビット線２０−２の埋め込み拡散層１０付近に
ホットエレクトロンが発生する。この発生した電荷（電
子）が、メモリセルトランジスタ２１−１中のビット線
２０−２近傍の電荷捕獲層１２に蓄えられて、プログラ
ム状態となる。
【００４０】次にイレーズ動作について説明する。
【００４１】ワード線１１−１を選択し、更にビット線
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１をイレーズする場合を例に取る。
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１をイレーズする場合を例に取る。
【００４２】ビットライン選択ユニット２６はトランジ
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。このとき、電圧印加ユニット４２は、デー
タ線Ｄ１に例えば６Ｖの電圧を印加すると共に、データ
線Ｄ２をフローティング状態とする。またＸデコーダ２
５は、ワード線１１−１を選択して例えば−８Ｖの負の
高電圧を印加する。なおＹ選択ユニット３２は、データ
選択ユニット４１内の全てのトランジスタ３１−１、３
１−２、・・・を非導通状態としておく。
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。このとき、電圧印加ユニット４２は、デー
タ線Ｄ１に例えば６Ｖの電圧を印加すると共に、データ
線Ｄ２をフローティング状態とする。またＸデコーダ２
５は、ワード線１１−１を選択して例えば−８Ｖの負の
高電圧を印加する。なおＹ選択ユニット３２は、データ
選択ユニット４１内の全てのトランジスタ３１−１、３
１−２、・・・を非導通状態としておく。
【００４３】このような電圧条件下では、ワード線１１
−１からビット線２０−１に対してトンネル現象或いは
ホットホールが誘起され。この結果、メモリセルトラン
ジスタ２１−１中のビット線２０−１近傍の電荷捕獲層
１２に蓄えられていた電荷（電子）が、ビット線２０−
１に引き抜かれ或いは中和される。これによりビット消
去動作が行われる。
−１からビット線２０−１に対してトンネル現象或いは
ホットホールが誘起され。この結果、メモリセルトラン
ジスタ２１−１中のビット線２０−１近傍の電荷捕獲層
１２に蓄えられていた電荷（電子）が、ビット線２０−
１に引き抜かれ或いは中和される。これによりビット消
去動作が行われる。
【００４４】またセクタ或いはブロック単位の消去を行
いたい場合には、全てのデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ
４、・・・に対して例えば６Ｖを印加して、ビットライ
ン選択ゲートユニット４０の全てのトランジスタ３０−
１、３０−２、３０−３、３０−４、・・・を導通す
る。またデータ選択ユニット４１内の全てのトランジス
タ３１−１、３１−２、・・・を、非導通状態としてお
く。これによって、ワード線１１−１で選択された全て
のメモリセルトランジスタ２１において、電荷捕獲層１
２に存在する電荷が、ビット線２０−１、２０−２、・
・・に引き抜かれる。このようにして、例えばワード線
のブロック単位でのデータ消去が可能になる。
いたい場合には、全てのデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ
４、・・・に対して例えば６Ｖを印加して、ビットライ
ン選択ゲートユニット４０の全てのトランジスタ３０−
１、３０−２、３０−３、３０−４、・・・を導通す
る。またデータ選択ユニット４１内の全てのトランジス
タ３１−１、３１−２、・・・を、非導通状態としてお
く。これによって、ワード線１１−１で選択された全て
のメモリセルトランジスタ２１において、電荷捕獲層１
２に存在する電荷が、ビット線２０−１、２０−２、・
・・に引き抜かれる。このようにして、例えばワード線
のブロック単位でのデータ消去が可能になる。
【００４５】以下に、データ読み出し動作について説明
する。
する。
【００４６】ワード線１１−１を選択し、更にビット線
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１からデータを読み出す場合を例に取
る。
２０−１及び２０−２を選択することで、メモリセルト
ランジスタ２１−１からデータを読み出す場合を例に取
る。
【００４７】ビットライン選択ユニット２６はトランジ
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。Ｙ選択ユニット３２は、ＮＯＲ型の読み出
しを行うために、トランジスタ３１−２を導通させて、
データ線Ｄ２をグランド電圧ＶＳＳに接続する。また電
圧印加ユニット４２は、データ線Ｄ１に読み出し電圧と
して例えば1.5Ｖの電圧を印加する。これはビット線２
０−１をドレインとしてビット線２０−２をソースとし
てデータ読み出しを実行することであり、読み出される
データは、ビット線２０−１をソースとしビット線２０
−２をドレインとしてプログラムした場合に対応する。
スタ３１−１及び３１−２を導通させる。これによりビ
ット線２０−１及び２０−２がデータ線Ｄ１及びＤ２に
接続される。Ｙ選択ユニット３２は、ＮＯＲ型の読み出
しを行うために、トランジスタ３１−２を導通させて、
データ線Ｄ２をグランド電圧ＶＳＳに接続する。また電
圧印加ユニット４２は、データ線Ｄ１に読み出し電圧と
して例えば1.5Ｖの電圧を印加する。これはビット線２
０−１をドレインとしてビット線２０−２をソースとし
てデータ読み出しを実行することであり、読み出される
データは、ビット線２０−１をソースとしビット線２０
−２をドレインとしてプログラムした場合に対応する。
【００４８】このときＸデコーダ２５は、ワード線１１
−１を選択して例えば５Ｖの電圧を印加する。
−１を選択して例えば５Ｖの電圧を印加する。
【００４９】このような電圧条件下において、データ
“０”及び“１”の場合のデータ読み出しは、それぞれ
以下のようになる。
“０”及び“１”の場合のデータ読み出しは、それぞれ
以下のようになる。
【００５０】プログラム動作によりビット線２０−２付
近の電荷捕獲層１２に電荷（電子）が蓄えられている場
合、この電荷（電子）がチャネルの発生を抑制すること
で、メモリセルトランジスタ２１−１はオン状態にはな
らない。従って、メモリセルトランジスタ２１−１に電
流は流れずに、この状態をデータ“０”としてセンスア
ンプ２７が判定する。
近の電荷捕獲層１２に電荷（電子）が蓄えられている場
合、この電荷（電子）がチャネルの発生を抑制すること
で、メモリセルトランジスタ２１−１はオン状態にはな
らない。従って、メモリセルトランジスタ２１−１に電
流は流れずに、この状態をデータ“０”としてセンスア
ンプ２７が判定する。
【００５１】ビット線２０−２付近の電荷捕獲層１２に
電荷（電子）が存在しない場合、メモリセルトランジス
タ２１−１はオン状態となる。従って、メモリセルトラ
ンジスタ２１−１に電流が流れ、この状態をデータ
“１”としてセンスアンプ２７が判定する。
電荷（電子）が存在しない場合、メモリセルトランジス
タ２１−１はオン状態となる。従って、メモリセルトラ
ンジスタ２１−１に電流が流れ、この状態をデータ
“１”としてセンスアンプ２７が判定する。
【００５２】メモリセルトランジスタ２１−１から２ビ
ット目を読み出したい場合には、ビットライン選択ユニ
ット２６がトランジスタ３１−１及び３１−２を導通さ
せて、ビット線２０−１及び２０−２をデータ線Ｄ１及
びＤ２に接続する。Ｙ選択ユニット３２は、ＮＯＲ型の
読み出しを行うために、トランジスタ３１−１を導通さ
せて、データ線Ｄ１をグランド電圧ＶＳＳに接続する。
また電圧印加ユニット４２は、データ線Ｄ２に読み出し
電圧として例えば1.5Ｖの電圧を印加する。これはビッ
ト線２０−２をドレインとしてビット線２０−１をソー
スとしてデータ読み出しを実行することであり、読み出
されるデータは、ビット線２０−２をソースとしビット
線２０−１をドレインとしてプログラムした場合に対応
する。
ット目を読み出したい場合には、ビットライン選択ユニ
ット２６がトランジスタ３１−１及び３１−２を導通さ
せて、ビット線２０−１及び２０−２をデータ線Ｄ１及
びＤ２に接続する。Ｙ選択ユニット３２は、ＮＯＲ型の
読み出しを行うために、トランジスタ３１−１を導通さ
せて、データ線Ｄ１をグランド電圧ＶＳＳに接続する。
また電圧印加ユニット４２は、データ線Ｄ２に読み出し
電圧として例えば1.5Ｖの電圧を印加する。これはビッ
ト線２０−２をドレインとしてビット線２０−１をソー
スとしてデータ読み出しを実行することであり、読み出
されるデータは、ビット線２０−２をソースとしビット
線２０−１をドレインとしてプログラムした場合に対応
する。
【００５３】このときＸデコーダ２５は、ワード線１１
−１を選択して例えば５Ｖの電圧を印加する。
−１を選択して例えば５Ｖの電圧を印加する。
【００５４】このような電圧条件下において、データ
“０”及び“１”の場合のデータ読み出しは、それぞれ
以下のようになる。
“０”及び“１”の場合のデータ読み出しは、それぞれ
以下のようになる。
【００５５】プログラム動作によりビット線２０−１付
近の電荷捕獲層１２に電荷（電子）が蓄えられている場
合、この電荷（電子）がチャネルの発生を抑制すること
で、メモリセルトランジスタ２１−１はオン状態にはな
らない。従って、メモリセルトランジスタ２１−１に電
流は流れずに、この状態をデータ“０”としてセンスア
ンプ２７が判定する。
近の電荷捕獲層１２に電荷（電子）が蓄えられている場
合、この電荷（電子）がチャネルの発生を抑制すること
で、メモリセルトランジスタ２１−１はオン状態にはな
らない。従って、メモリセルトランジスタ２１−１に電
流は流れずに、この状態をデータ“０”としてセンスア
ンプ２７が判定する。
【００５６】ビット線２０−１付近の電荷捕獲層１２に
電荷（電子）が存在しない場合、メモリセルトランジス
タ２１−１はオン状態となる。従って、メモリセルトラ
ンジスタ２１−１に電流が流れ、この状態をデータ
“１”としてセンスアンプ２７が判定する。
電荷（電子）が存在しない場合、メモリセルトランジス
タ２１−１はオン状態となる。従って、メモリセルトラ
ンジスタ２１−１に電流が流れ、この状態をデータ
“１”としてセンスアンプ２７が判定する。
【００５７】なおビットライン選択ユニット２６及びＹ
選択ユニット３２における選択動作、センスアンプ２７
における判定動作、電圧印加ユニット４２における電圧
印加動作を実現するための回路構成は、当業者の通常の
技術範囲内であり、詳細な説明を省略する。
選択ユニット３２における選択動作、センスアンプ２７
における判定動作、電圧印加ユニット４２における電圧
印加動作を実現するための回路構成は、当業者の通常の
技術範囲内であり、詳細な説明を省略する。
【００５８】また上記実施例の説明では、電荷捕獲層１
２をＯＮＯによって実現したものとして説明したが、通
常のポリシリコンによるフローティングゲートとして実
現してもよい。但しこの場合には、２ビットの格納を可
能にするために、トランジスタのソース側及びドレイン
側にそれぞれ別個の電荷捕獲層を設ける必要がある。
２をＯＮＯによって実現したものとして説明したが、通
常のポリシリコンによるフローティングゲートとして実
現してもよい。但しこの場合には、２ビットの格納を可
能にするために、トランジスタのソース側及びドレイン
側にそれぞれ別個の電荷捕獲層を設ける必要がある。
【００５９】また本発明においては、大容量化の要請が
それ程重要でない場合やチップ面積に余裕がある場合で
あれば、１つのセルに２ビット格納することは必ずしも
必要ではなく、１つのセルに１ビットだけ格納する動作
を実行するようにしてもよい。このような構成にして
も、素子分離層を設けてトランジスタを分離したことに
よって、ビット毎の消去が可能になりまたリーク電流を
回避できるという効果を得ることが出来る。
それ程重要でない場合やチップ面積に余裕がある場合で
あれば、１つのセルに２ビット格納することは必ずしも
必要ではなく、１つのセルに１ビットだけ格納する動作
を実行するようにしてもよい。このような構成にして
も、素子分離層を設けてトランジスタを分離したことに
よって、ビット毎の消去が可能になりまたリーク電流を
回避できるという効果を得ることが出来る。
【００６０】以上、本発明を実施例に基づいて説明した
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で様々な変形が可能であ
る。
【００６１】
【発明の効果】本発明では、素子分離層を設けて隣り合
うメモリセルトランジスタ間を分離することで、同一の
ワード線に接続されるメモリセルトランジスタが、同一
のビット線に接続されないように構成してある。従っ
て、データ消去時におけるビット毎のイレーズ動作が可
能になる。またこのような構成にすることによって、デ
ータ読み出し時等に、ビット線から電流がリークして読
み出し動作等が影響を受けることを避けることが出来
る。
うメモリセルトランジスタ間を分離することで、同一の
ワード線に接続されるメモリセルトランジスタが、同一
のビット線に接続されないように構成してある。従っ
て、データ消去時におけるビット毎のイレーズ動作が可
能になる。またこのような構成にすることによって、デ
ータ読み出し時等に、ビット線から電流がリークして読
み出し動作等が影響を受けることを避けることが出来
る。
【００６２】また読み出しはＮＯＲ型のメモリ構造であ
るので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なラン
ダムアクセスが可能である。
るので、ＮＡＮＤ型ＦＬＡＳＨメモリよりも高速なラン
ダムアクセスが可能である。
【００６３】また１つのセルに２ビットのデータを格納
するために、大容量の不揮発性半導体記憶装置を実現す
ることが可能となる。
するために、大容量の不揮発性半導体記憶装置を実現す
ることが可能となる。
【図１】（ａ）は、本発明による不揮発性半導体記憶装
置のメモリセル部分の構成を示す平面図であり、（ｂ）
は、（ａ）の線Ａ−Ａ’に沿った断面を示す断面図であ
り、（ｃ）は、（ａ）の線Ｂ−Ｂ’に沿った断面を示す
断面図である。
置のメモリセル部分の構成を示す平面図であり、（ｂ）
は、（ａ）の線Ａ−Ａ’に沿った断面を示す断面図であ
り、（ｃ）は、（ａ）の線Ｂ−Ｂ’に沿った断面を示す
断面図である。
【図２】図１（ａ）の構成に対する等価回路を示す回路
図である。
図である。
【図３】本発明による不揮発性半導体記憶装置の構成を
示す図である。
示す図である。
１０ 埋め込み拡散層 １１ ワード線 １２ 電荷捕獲層 １３ 素子分離層 １５ ビットラインオキサイド ２４ メモリセル配列 ２５ Ｘデコーダ ２６ ビットライン選択ユニット ２７ センスアンプ ２８ Ｙデコーダ ４０ ビットライン選択ゲートユニット ４１ データ選択ユニット ４２ 電圧印加ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD02 AD04 AD05 AD08 AE00 AE05 AE08 5F001 AA13 AA34 AB02 AC06 AD19 AD52 AD60 AF20 5F083 EP09 EP18 EP22 EP65 EP77 ER02 ER05 ER06 ER14 ER15 ER16 ER21 ER30 GA01 GA09 JA04 LA01 LA12 LA16 LA20 ZA21 5F101 BA16 BA45 BB02 BC11 BD10 BD33 BD35 BF05
Claims (5)
- 【請求項１】第１の方向に略平行に延展するソース或い
はドレインを形成する複数の埋め込み拡散層と、 該第１の方向に略垂直な第２の方向に延展するゲート
と、 該ゲートの略直下に位置する該複数の埋め込み拡散層の
間に該第２の方向に１つおきに設けられる複数の電荷捕
獲層と、 該ゲートの略直下に位置し該複数の電荷捕獲層の間に設
けられる素子分離層を含み、該電荷捕獲層に電荷を捕獲
することで情報を記憶するメモリセルトランジスタが該
第２の方向について分離されていることを特徴とする不
揮発性半導体記憶装置。 - 【請求項２】該複数の電荷捕獲層の各々は、１つのメモ
リセルトランジスタに対応し、２ビット分の電荷を独立
に蓄えることを特徴とする請求項１記載の不揮発性半導
体記憶装置。 - 【請求項３】該埋め込み拡散層の１つを選択して正の電
圧を印加する電圧印加手段と、 該ゲートの一つを選択して負の電圧を印加するデコーダ
手段を更に含み、上記動作により選択された１つのメモ
リセルトランジスタに対して消去動作を行うことを特徴
とする請求項１記載の不揮発性半導体記憶装置。 - 【請求項４】該電圧印加手段は埋め込み拡散層の２つ以
上を選択して正の電圧を印加することが可能でありかつ
該デコーダ手段は該ゲートの２つ以上を選択して負の電
圧を印加することが可能であり、該選択動作により選択
された複数のメモリセルトランジスタに対して消去動作
を行うことを特徴とする請求項３記載の不揮発性半導体
記憶装置。 - 【請求項５】該電圧印加手段は埋め込み拡散層の２つ以
上を選択して正の電圧を印加することが可能であり、該
選択動作により選択された複数のメモリセルトランジス
タに対してワード線単位の消去動作を行うことを特徴と
する請求項３記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306720A JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306720A JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002118182A true JP2002118182A (ja) | 2002-04-19 |
| JP4883832B2 JP4883832B2 (ja) | 2012-02-22 |
Family
ID=18787363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000306720A Expired - Fee Related JP4883832B2 (ja) | 2000-10-05 | 2000-10-05 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4883832B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408820B2 (en) | 2005-12-22 | 2008-08-05 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory with virtual ground array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836890A (ja) * | 1994-07-25 | 1996-02-06 | Sony Corp | 半導体不揮発性記憶装置 |
| JP2000030471A (ja) * | 1998-07-14 | 2000-01-28 | Toshiba Microelectronics Corp | 不揮発性半導体メモリ |
-
2000
- 2000-10-05 JP JP2000306720A patent/JP4883832B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836890A (ja) * | 1994-07-25 | 1996-02-06 | Sony Corp | 半導体不揮発性記憶装置 |
| JP2000030471A (ja) * | 1998-07-14 | 2000-01-28 | Toshiba Microelectronics Corp | 不揮発性半導体メモリ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408820B2 (en) | 2005-12-22 | 2008-08-05 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile semiconductor memory with virtual ground array |
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| Publication number | Publication date |
|---|---|
| JP4883832B2 (ja) | 2012-02-22 |
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Legal Events
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| A621 | Written request for application examination |
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| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110603 |
|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141216 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4883832 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| R250 | Receipt of annual fees |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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