JP2001216788A - 不揮発性半導体メモリ装置の消去方式 - Google Patents

Abstract

(57)【要約】 【課題】制御ゲートに印加する電圧を低減する。 【解決手段】本発明による不揮発性半導体メモリ装置の
消去方式は、メモリアレイ部が１以上のブロックに分割
され、各ブロックは、第１の導電型の基板１０上に形成
された第２の導電型の第１のウェル１１と、第１のウェ
ル上に第１のウェルにより基板から電気的に分離された
状態で形成された第１の導電型を有する第２のウェル１
２と、第２のウェル上に形成されソース１４ａが共通に
接続されている複数のメモリセルと、を備えた不揮発性
半導体メモリ装置の消去方式である。一括消去に先立っ
て、消去すべきブロック内におけるすべてのメモリセル
の制御ゲート１８に第１の電圧を印加し、第２のウェル
には第１の電圧と反対の極性の第２の電圧を印加し、第
１のウェルには第１の電圧と同じ極性の第３の電圧を印
加して、ファウラーノーデハイムトンネル現象により浮
遊ゲート１６に電子を注入することで消去前書き込みを
行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置の消去方式に関し、特にチャネルホットエレク
トロンによる書き込み方式を用いる不揮発性半導体メモ
リ装置の消去方式に関する。

【０００２】

【従来の技術】従来、一般的に最も用いられている不揮
発性半導体メモリ（フラッシュメモリ）として、ＥＴＯ
Ｘ（EPROM Thin Oxide、インテルの登録商標）型不揮発
性半導体メモリがある。特公平６−８２８４１号公報
（先行技術１）にこのタイプの不揮発性半導体メモリが
開示されている。図１を参照しながら、ＥＴＯＸ型不揮
発性半導体メモリのセル構成を説明する。この不揮発性
半導体メモリのセルは、基板１０上にソース１４ａおよ
びドレイン１４ｂが形成され、ソース１４ａとドレイン
１４ｂの間のチャネル領域１４ｃの上には、トンネル酸
化膜１５を介してフローティングゲート（浮遊ゲート）
１６が設けられ、さらにその上に、層間絶縁膜１７を介
してコントロールゲート（制御ゲート）１８が形成され
ている。

【０００３】ＥＴＯＸ型不揮発性半導体メモリの動作原
理を以下に説明する。表１は、メモリセルの書き込み、
消去および読み出しの各モードにおいて、コントロール
ゲート１８、ソース・ドレイン１４および基板１０に印
加する電圧を示す。

【０００４】

【表１】

【０００５】書き込み（プログラム）時において、書き
込みを行うメモリセルに対し、コントロールゲート１８
に例えば１０Ｖの電圧を、ソース１４ａに例えば０Ｖの
基準電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印
加する。これにより、チャネル領域１４ｃで１セル当た
り５００μＡの大電流が流れ、ドレイン１４ｂサイドに
おける電界の高い部分で、チャネルホットエレクトロン
（以下、ＣＨＥと呼ぶ）が発生する。ＣＨＥは、基本的
にはチャネルを流れる電子で、高電界により発生するエ
ネルギーの高い電子である。ＣＨＥがトンネル酸化膜の
エネルギー障壁を飛び越えてフローティングゲート１６
に注入されることにより、メモリセルのしきい値が上昇
する。なお、書き込みを行わないメモリセル（非選択メ
モリセル）のドレインは、基準電圧（例えば０Ｖ）にし
ておく。上記のように書き込まれたメモリセルは、図２
におけるプログラム状態（ａ）のように５．５Ｖ以上の
しきい値を有する。図２に示されるように、しきい値の
電圧が３．５Ｖ以下のメモリセルが消去（イレース）状
態となり、５．５Ｖ以上のメモリセルが書き込み（プロ
グラム）状態となる。

【０００６】消去（イレース）時においては、コントロ
ールゲート１８に例えば−９Ｖの電圧、ソース１４ａに
例えば６Ｖの電圧を印加することで、ソース１４ａサイ
ドでフローティングゲート１６から電子が引き抜かれ、
しきい値が低下する。この場合のしきい値状態は図２の
イレース状態（ｂ）に当たり、消去が行われたメモリセ
ルのしきい値は３．５Ｖ以下となる。

【０００７】上記のソースサイドで電子を引き抜く際の
動作の状態を図３に示す。図３に示すように、イレース
時には、ＢＴＢＴ（Band To Band Tunneling）電流が流
れる。この電流の流れと同時にホットホールおよびホッ
トエレクトロンが発生する。そのうち、ホットエレクト
ロンはドレインに流れてしまうが、ホットホールは、ト
ンネル酸化膜側へ引かれ、トンネル酸化膜内にトラップ
される。このトラップが信頼性を悪化させると一般的に
言われている。

【０００８】上記のように書き込みまたは消去がなされ
たメモリセルの読み出し（リード）は、コントロールゲ
ート１８に５Ｖの電圧を、ドレイン１４ｂに１Ｖの電圧
を印加し、ソース１４ａを０Ｖの電位にすることで行
う。このような電圧条件の下で、メモリセルに記憶され
ているデータが消去状態の場合、メモリセルのしきい値
が３．５Ｖ以下であるためメモリセルに電流が流れ、図
示していないがドレインに接続されたセンス回路にて電
流を検出し、消去状態“１”と判定する。メモリセルに
記憶されているデータが書き込み状態の場合、メモリセ
ルのしきい値が５．５Ｖ以上であるためメモリセルには
電流は流れず、上記のセンス回路にて書き込み状態
“０”と判定される。

【０００９】このような動作原理により、書き込み、消
去、読み出しが行われるが、実際のデバイスでは、消去
はブロック単位、例えば６４ｋＢと比較的大きな単位で
行われ、さらに、その消去されるべきブロック内のメモ
リセルのしきい値は、プログラム状態のものもあればイ
レース状態のものもあるため、図４に示すような複雑な
アルゴリズムを用いて消去を行う必要がある（特開平９
−３２０２８２号公報）。

【００１０】図４に示される消去方法について説明す
る。消去が開始されると、まず、１つのブロック内のす
べてのメモリセルを、通常の書き込み動作（ＣＨＥによ
る書き込み方式）により書き込み状態にする（ステップ
Ｓ１）。

【００１１】次に、ステップＳ１により書き込まれたメ
モリセルのしきい値が５．５Ｖ以上であるかどうかを検
証するプログラムベリファイを、８ビット単位で行う
（ステップＳ２）。メモリセルのしきい値が５．５Ｖ以
上でなければステップＳ１に戻り書き込みを続ける。一
方、メモリセルのしきい値が５．５Ｖ以上となればステ
ップＳ３に進む。

【００１２】ステップＳ３において、ブロック一括で消
去パルスを印加する。ソースサイドから電子を引き抜き
メモリセルのしきい値を下げることにより、消去が行わ
れる。次に、ステップＳ４において、ブロック内の全メ
モリセルのしきい値が３．５Ｖ以下であるかどうかを検
証するイレースベリファイを行う。メモリセルのしきい
値が３．５Ｖ以下でなければステップＳ３に戻り消去を
続ける。一方、メモリセルのしきい値が３．５Ｖ以下と
なれば消去を終了させる。

【００１３】図４の消去方法から分かるように、イレー
ス後のしきい値の分布をできるだけタイトに、すなわち
分布の幅を狭くし、かつオーバーイレースセル（しきい
値が０Ｖ以下となるセル）をなくすために、まず全ての
セルを書き込み状態にしている。この書き込みは、通常
のプログラム動作により、８個のメモリセルに対して同
時に行なうことができる。１つのメモリセルの書き込み
時間が２μｓとすると、この書き込み動作にかかる時間
は以下の通りである。

【００１４】２μｓ×６４ｋＢ÷８＝１３１ｍｓ この時間は、消去の総合時間を６００ｍｓとすると、そ
の約２０％を占めることになる。１３１ｍｓという時間
は５Ｖの電源を用いる場合の値であり、３Ｖの電源の場
合になると、消去前書き込み時間は２６２ｍｓとなる。
３Ｖの電源の場合、消去前書き込み用電圧、例えば、コ
ントロールゲートの印加電圧を電源電圧から昇圧するチ
ャージポンプの能力が低いため、消去前書き込みは４ビ
ット単位でしか行えず、その結果、消去前書き込み時間
がこのように長くなる。低電圧化が進行するにつれて、
この消去前書き込み時間の長さの問題は非常に顕著とな
る。

【００１５】また、ステップＳ２のベリファイについ
て、１セル当り１００ｎｓで８ビット単位で行なうの
で、このベリファイに必要な時間は、 １００ｎｓ×６４ｋＢ÷８＝６．６ｍｓ 程度になる。８ビット単位のベリファイなので消費電流
も多い。さらに、ステップＳ３の消去パルス印加につい
ては、従来の方式によれば、前述したようにＢＴＢＴ電
流が発生し、比較的大きな電流が流れる。この消去パル
ス印加のトータル時間は３００ｍｓ程度であり、消費電
流は、１セル当り１０ｎＡで６４ｋＢでは １０ｎＡ×６４ＫＢ＝５．２４ｍＡ となる。なお、書き込みは、チャネルホットエレクトロ
ンを用いるので、１セル当りの書き込み電流のピーク値
が５００ｕＡとなり、非常に多くの電流を消費すること
になる。

【００１６】図４の消去方式について、パルス印加のト
ータル時間を短縮する方法として、イレースパルス印加
時のソースに印加する電圧を高くすることが考えられ
る。しかしながら、ソースの電圧を高めるとＢＴＢＴ電
流が多くなり、トンネル酸化膜にトラップされるホール
が増加し、信頼性が劣化する。したがって、ソースの電
圧はこれ以上高めることができず、そのため消去速度も
これ以上高めることができない。

【００１７】以上に示したように、従来のＥＴＯＸ型の
フラッシュメモリにおける主な問題点として、まず
（１）消去速度が遅いということがある。消去パルス印
加前に行なうブロック内の全ビットのプログラム（消去
前の書き込み）に時間がかかり、消去パルス印加の時間
を短縮することができない。その次に、（２）消費電流
が多いということが挙げられる。消去パルス印加前に行
なうブロック内全ビットの消去前書き込みにチャネルホ
ットエレクトロンを用いるので、消費電流が多くなる。
また、消去パルス印加時にＢＴＢＴ電流が流れるため、
消費電流がさらに多くなる。その他、消去前書き込みの
後のベリファイにおいても、多くの電流が消費される。

【００１８】これらの問題を解決する１つの手段とし
て、特開平６−９６５９２号公報（先行技術２）に開示
されている方式がある。この方式によれば、消去前の書
き込みにファウラーノーデハイム（Fowler-Nordheimま
たはＦＮ）トンネル現象を利用し、１回の書き込みで全
メモリセルを書込むようになっている。この方式に用い
られるメモりセルは、図１に示すものと同様である。メ
モリセルの書き込み、消去、消去前書き込みおよび読み
出しの各モードにおいて、コントロールゲート１８、ソ
ース・ドレイン１４および基板１０に印加する電圧を表
２に示す。

【００１９】

【表２】

【００２０】表２から分かるように、消去前の書き込み
時、コントロールゲートには高電圧（１８Ｖ）を印加し
ている。これにより、ソースサイドとフローティングゲ
ートとの間に高電界が発生し、ソースサイドから電子が
フローティングゲートへ注入される。この方式では、消
去前書き込みにＦＮトンネル現象を用いることにより、
１セル当たりに消費される電流は１０ｐＡと非常に小さ
い。したがって、チャージポンプの能力や１Ｃ内の配線
の電流許容値などを考慮しても、１ブロック内の複数の
メモリセルに対して同時に書き込みを行うことが可能で
あり、消去前書き込みに所要な時間を短縮できる。

【００２１】

【発明が解決しようとする課題】しかしながら、先行技
術２の方式においては次のような問題点がある。コント
ロールゲートに接続されるワード線に印加される電圧が
１８Ｖと非常に高いことにより、ワード線の出力段のト
ランジスタとして高耐圧用のものを用いる必要がある。
そのため、トランジスタが占める面積が大きくなり、結
果としてそのレイアウト面積が増加してしまう。また、
１８Ｖという電圧は実際の通常動作で用いられる電圧よ
り高いので、この高電圧を生成するために、デバイス内
に設けられる昇圧用チャージポンプがより複雑な構成と
なり、その占める面積も大きくなる。このこともレイア
ウト面積を増加させる。さらに、高い電圧を用いること
で、周辺回路のトランジスタが与えられるストレスが大
きくなり、デバイスの信頼性が劣化するおそれがある。

【００２２】本発明は、上記事情に鑑みてなされたもの
であって、その目的とするところは、消去前書き込みに
おいてコントロールゲートに印加する電圧を低減でき
る、不揮発性半導体メモリ装置の消去方式を提供するこ
とにある。

【００２３】

【課題を解決するための手段】本発明による不揮発性半
導体メモリ装置の消去方式は、電気的に情報の書き込み
および消去が可能であって、ドレイン・ソース、浮遊ゲ
ートおよび制御ゲートを有する電界効果トランジスタに
よりそれぞれ構成される複数のメモリセルがマトリクス
状に配列されている不揮発性半導体メモリ装置の消去方
式であって、該複数のメモリセルは１以上のブロックに
分割され、各ブロックは、第１の導電型の基板上に形成
された第２の導電型の第１のウェルと、該第１のウェル
上に該第１のウェルにより該基板から電気的に分離され
た状態で形成された該第１の導電型を有する第２のウェ
ルと、該第２のウェル上に形成されソースが共通に接続
されている複数のメモリセルと、を備えており、該消去
方式は、ファウラーノーデハイムトンネル現象により該
浮遊ゲートから電子を引き抜くことで、該ブロック内の
すべてのメモリセルに対し一括消去を行うものであり、
該一括消去に先立って、消去すべきブロック内における
すべてのメモリセルの制御ゲートに第１の電圧を印加
し、該第２のウェルには該第１の電圧と反対の極性の第
２の電圧を印加し、該第１のウェルには該第１の電圧と
同じ極性の第３の電圧を印加して、ファウラーノーデハ
イムトンネル現象により該浮遊ゲートに電子を注入する
ことで消去前書き込みを行っており、そのことにより上
記目的が達成される。

【００２４】ある実施形態では、前記第１および第３の
電圧は正の電圧であり、前記第２の電圧は負の電圧であ
り、該第１の電圧は該第３の電圧より高くなっている。

【００２５】ある実施形態では、前記一括消去におい
て、前記制御ゲートに負の電圧を、前記ソースには正の
電圧を印加し、ソースサイドから電子を引き抜きしきい
値を下げる。

【００２６】ある実施形態では、前記一括消去におい
て、前記制御ゲートに負の電圧を、前記ソースおよび前
記第２のウェルには正の電圧を印加し、ソース−ドレイ
ン間のチャネル領域から電子を引き抜きしきい値を下げ
る。

【００２７】ある実施形態では、前記消去前書き込みに
おいて、前記制御ゲートに正の電圧を、前記ソースおよ
び前記第２のウェルには負の電圧を印加し、ソース―ド
レイン間のチャネル領域から前記浮遊ゲートに電子を注
入することによりしきい値を上げる。

【００２８】

【発明の実施の形態】以下に、図面を参照しながら、本
発明による不揮発性半導体メモリ装置の消去方式につい
て説明する。

【００２９】まず、本発明に用いられる不揮発性半導体
メモリ装置を説明する。図５はそのメモリアレイ部の１
例の平面構成を示す。

【００３０】このメモリアレイ部は、電気的に情報の書
き込みおよび消去が可能な複数のメモリセルＭＣがマト
リクス状に配列されているメモリセルアレイ５０を備え
ている。メモリセルＭＣは、後で詳細に説明するよう
に、ソース１４ａ/ドレイン１４ｂ、フローティングゲ
ート１６（図５では不図示）およびコントロールゲート
１８を含む電界効果トランジスタによりそれぞれ構成さ
れている。

【００３１】図５のメモリアレイ部は、さらに、ワード
線ＷＬを介してメモリセルＭＣのコントロールゲート１
８に電圧信号を与えるためのワードデコーダ５２、およ
びビット線ＢＬを介してメモリセルＭＣのドレイン１４
ｂに電圧信号を供給するためのコラムデコーダ５４を備
えている。この例において、ワード線ＷＬ１、ＷＬ
２、......、ＷＬｍはｍ本（例えば、ｍ＝２０４８）と
なり、このワード線１本当たりにｎ個（例えば、ｎ＝５
１２）のメモリセルＭＣのコントロールゲート１８がつ
ながっている。

【００３２】複数のメモリセルＭＣは１以上のブロック
１、......、ブロックｋ（ｋ=１、２、３、......）に
分割されており、各ブロックは、ワード線ＷＬ
１、......、ＷＬｍに接続されている複数個（ｉ×ｍ
個）のメモリセルＭＣにより構成される。ブロック１の
メモリセルＭＣについて、メモリセルＭＣｘ１（ここで
はｘ＝１〜ｍ）のドレイン１４ｂはビット線ＢＬ１１に
接続され、メモリセルＭＣｘ２のドレイン１４ｂはビッ
ト線ＢＬ１２に接続される。同様に、メモリセルＭＣｘ
ｉのドレイン１４ｂはビット線ＢＬ１ｉに接続される。
他のブロックのメモリセルＭＣも、ブロック１と同じ形
でワード線ＷＬおよびビット線ＢＬに接続されている。
なお、図５の例ではビット線ＢＬ毎にメモリセルＭＣを
まとめてブロック分割を行っているが、ワード線ＷＬ毎
にメモリセルＭＣをまとめてブロック分割をしてもよ
く、さらにこの２種類の分割を組み合わせてもよい。

【００３３】各ブロック内のメモリセルＭＣのソース１
４ａは、互いに電気的に接続されるように共通ソース線
ＳＬ1、......、ＳＬｋに繋がっている。共通ソース線
ＳＬは、それぞれの各ブロックに設けられている消去回
路５６（１）、......５６（ｋ）に接続されている。消
去すべきブロックは入力される消去信号Ｅにより選択さ
れ、それに対応する消去回路５６によりブロック内のメ
モリセルＭＣのソースに所定の消去電圧が印加され、ブ
ロック内で一括して消去が行われる。なお、消去は１つ
のブロックに対して行ってもよく、複数またはすべての
ブロックに対して行ってもよい。

【００３４】ワードデコーダ５２には上位アドレス信号
Ａy＋１〜Ａｚ（例えば、ｚ＝１６）が入力される。ア
ドレス信号がワードデコーダ５２によりデコードされる
ことで、所望の一本のワード線ＷＬが選択される。一
方、コラムデコーダ５４にはデータ（例えば、８ビット
であればＤ０〜Ｄ７）と下位アドレス信号Ａ０〜Ａｙ
（例えば、ｙ＝５）が入力される。コラムデコーダ５４
は、下位アドレス信号をデコードすることで所望のビッ
トＢＬを選択し、書き込み時はデータを選択されたビッ
ト線ＢＬに出力し、読み出し時には選択されたビット線
ＢＬに１Ｖの電圧を印加する。それと共に、コラムデコ
ーダ５４内に設けられているセンス回路（不図示）にて
ビット線ＢＬの電位を検出し、データが読み出される。
また、消去動作時には、コラムデコーダ５４の出力をハ
イインピーダンスにすることで、ビット線ＢＬをオープ
ン状態にする。

【００３５】以下に、図６を参照しながら、本発明にお
けるメモリセルＭＣの構成を説明する。図６は図５にお
ける線ＶＩ-ＶＩに沿った断面図である。

【００３６】メモリセルＭＣは電界効果トランジスタに
より構成されている。より詳細には図６に示されるよう
に、メモリセルＭＣは、基板１０上にソース１４ａおよ
びドレイン１４ｂが形成され、ソース１４ａとドレイン
１４ｂの間のチャネル領域１４ｃの上には、トンネル酸
化膜１５を介してフローティングゲート（浮遊ゲート）
１６が設けられ、さらにその上に、層間絶縁膜１７を介
してコントロールゲート（制御ゲート）１８が形成され
ている。複数の上記のようなメモリセルＭＣが１つのブ
ロックを構成し、それらのソースは互いに電気的に接続
されるように共通に繋がっている。

【００３７】１つのブロック内の複数のメモリセルＭＣ
は、基板１０上に形成されたｐ-ウェル１２（第２のウ
ェル）に形成され、ｐ-ウェル１２は、ｎ−ウェル１１
（第１のウェル）により基板１０と電気的に分離されて
いる。このような構造を、以下ではトリプルウェル構造
と称する。トリプルウェル構造はブロック毎に形成さ
れ、異なるブロックの間は互いに電気的に絶縁されてい
る。なお、消去を一括に行う１ブロックが第１のウェル
１１で取り囲まれた構成となっているが、第１のウェル
１１を形成することによるレイアウト面積の増加はそれ
ほど大きくなく、不揮発性半導体メモリ装置全体にとっ
ては特に問題にはならない。

【００３８】本発明は、このような、メモリセルＭＣが
形成されているｐ-ウェル１２（第２のウェル）がｎ−
ウェル１１（第１のウェル）によりｐ-基板１０から電
気的に分離されている構成を利用し、消去前書き込みに
おいて、消去すべきブロック内のメモリセルの制御ゲー
トに第１の電圧（例えば正の電圧）を印加し、第２のウ
ェルには第１の電圧と反対の極性の第２の電圧（例えば
負の電圧）を印加するようにしている。本発明によれ
ば、ｐ−基板１０を基準電圧に維持したまま、第２のウ
ェルの電位を下げることができる。このことにより、消
去前書き込み時に制御ゲートに印加される電圧を、従来
の方式に比べて大幅に低減することができる。

【００３９】以下に、本発明による不揮発性半導体メモ
リ装置の消去方式を詳細に説明する。

【００４０】（第１の実施形態）表３を参照しながら、
図６のメモリセルＭＣによる書き込み、消去および読み
込みの各モードのセル動作原理を説明する。表３は、メ
モリセルの書き込み、消去、消去前書き込みおよび読み
出しの各モードにおいて、メモリセルＭＣの各部分に印
加する電圧を示す。

【００４１】

【表３】

【００４２】書き込み（プログラム）時において、書き
込みを行うメモリセルに対し、コントロールゲート１８
に例えば１０Ｖの電圧を、ｎ-ウェル１１には例えば３
Ｖの電圧を、ドレイン１４ｂには例えば６Ｖの電圧を印
加し、一方、ソース１４ａ、ｐ-ウェル１２およびｐ-基
板１０には例えば０Ｖの基準電圧を印加する。なお、書
き込みを行わないメモリセル（非選択メモリセル）のド
レインは、基準電圧（例えば０Ｖ）にしておく。

【００４３】このような電圧印加により、チャネル領域
１４ｃで１セル当たり５００μＡの大電流が流れ、ドレ
イン１４ｂサイドにおける電界の高い部分で、チャネル
ホットエレクトロン（ＣＨＥ）が発生する。ＣＨＥがト
ンネル酸化膜１５のエネルギー障壁を飛び越えてフロー
ティングゲート１６に注入されることにより、メモリセ
ルのしきい値が上昇する。上記のように書き込まれたメ
モリセルは、図２におけるプログラム状態（ａ）のよう
に５．５Ｖ以上のしきい値を有し、書き込み状態とな
る。

【００４４】消去（イレース）時においては、コントロ
ールゲート１８に例えば−９Ｖの電圧、ソース１４ａに
例えば６Ｖの電圧を印加し、ドレインはオープン状態に
する。一方、ｎ−ウェル１１には例えば３Ｖの電圧を印
加し、ｐ−ウェル１２およびｐ−基板１０は例えば０Ｖ
の基準電圧にする。これにより、ソース１４ａサイドで
ファウラーノーデハイム（Fowler-NordheimまたはＦＮ)
トンネル現象によりフローティングゲート１６から電子
が引き抜かれ、しきい値が３．５Ｖ以下まで低下し、メ
モリセルが消去状態（図２のイレース状態（ｂ））とな
る。電子が引き抜かれる状態を図１２に示す。

【００４５】上記のように書き込みまたは消去がなされ
たメモリセルの読み出し（リード）においては、コント
ロールゲート１８に５Ｖの電圧、ドレイン１４ｂに１Ｖ
の電圧を印加し、ソース１４ａを０Ｖの電位にし、さら
にｎ−ウェル１１には例えば３Ｖの電圧を印加し、ｐ−
ウェル１２およびｐ−基板１０は例えば０Ｖの基準電圧
にする。このような電圧条件の下で、メモリセルに記憶
されているデータが消去状態の場合、メモリセルのしき
い値が３．５Ｖ以下であるためメモリセルに電流が流
れ、図示していないがドレインに接続されたセンス回路
にて電流を検出し、消去状態“１”と判定する。メモリ
セルに記憶されているデータが書き込み状態の場合、メ
モリセルのしきい値が５．５Ｖ以上であるためメモリセ
ルには電流は流れず、上記のセンス回路にて書き込み状
態“０”と判定される。

【００４６】次に、上記の消去動作の前に行う消去前書
き込みについて、図７を参照しながら説明する。図７は
図６における１メモリセルに対応する部分を示してい
る。

【００４７】消去前書き込みが開始されると、コントロ
ールゲート１８に例えば１２Ｖの電圧を、ソース１４ａ
およびｐ−ウェル１２には例えば−９Ｖの電圧を印加
し、ドレイン１４ｂはオープン状態とする。一方、ｎ−
ウェル１１は例えば３Ｖの電位にすることでｐ−ウェル
１２とｐ−基板１０間を電気的に分離し、ｐ−基板１０
を基準電圧に維持する。このような電圧条件により、ソ
ースサイドではなく、図７に示されるように、チャネル
領域１４ｃにおいてＦＮトンネル現象により、電子がフ
ローティングゲート１６に注入され、メモリセルのしき
い値が上昇し書き込み状態となる。ＦＮトンネル現象に
よる消去前書き込みを実現するためには、厚さ８０〜１
１０Åのトンネル酸化膜１５を用いる場合、コントロー
ルゲート１８と第２のウェル１２との電位差は１６〜２
１Ｖにすることが好ましい。例えば、トンネル酸化膜１
５の厚さが１１０Åのとき、コントロールゲート１８の
電圧は１２Ｖにし、第２のウェル１２の電圧は−９Ｖに
すればよい。

【００４８】このように、本発明においては、メモリセ
ルにトリプルウェル構造を用い、ｐ−ウェル１２とｐ−
基板１０とを電気的に分離することにより、ｐ−基板１
０を基準電圧に維持したまま、ｐ−ウェル１０の電位を
下げるようにしている。その結果、消去前書き込み時に
コントロールゲート１８に印加される電圧を、先行技術
２の場合の１８Ｖから１２Ｖに低減することができる。
このため、使用されるトランジスタに要求される耐圧レ
ベルを低減でき、素子信頼性を向上することができる。
また、高い印加電圧を使わないことにより、チャージポ
ンプ回路などの周辺回路の負担が低く、消費電力の低減
にもつながる。

【００４９】また、コントロールゲート１８に印加され
る電圧の低減は、その電圧を生成するための高電圧発生
用チャージポンプのレイアウト面積の低減にもつなが
る。コントロールゲート１８に印加されるような高電圧
は、通常、不揮発性半導体メモリの内部のチャージポン
プ回路により電源電圧から昇圧して作られている。チャ
ージポンプ回路は一般的に効率が悪く、レイアウト面積
が大きくなる傾向がある。コントロールゲート１８に印
加される電圧が低減されれば、高電圧発生用チャージポ
ンプの必要なレイアウト面積が小さくなり、そのため、
不揮発性半導体メモリチップ全体の面積も縮小できる。

【００５０】また、ｎ-ウェル１１（第１のウェル）に
よりｐ-ウェル１２（第２のウェル）と基板１０とを絶
縁することにより、基板１０を基準電位にすることがで
きるため、チャージポンプ回路による各種電圧を安定し
て作り出すことができる。

【００５１】さらに、複数のメモリセル（例えば、６４
ｋＢ）により構成されるブロックに対して、消去すべき
ブロックのみについて消去前の書き込みを行うため、全
ブロックのメモリセルを一旦消去して再度書き込む必要
はなく効率的である。

【００５２】以上に説明した消去前書き込みを包含する
消去方式について、図８を参照しながら説明する。図８
は、消去動作のアルゴリズムを示す。

【００５３】消去が開始されると、まず、ステップＳ８
１として、消去すべきブロック内のすべてのメモリセル
を、上述したＦＮトンネル現象を利用する書き込み動作
により、一括して書き込み状態にする。このステップに
おいて、消去すべきブロックのメモリセルのコントロー
ルゲート１８につながる全ワード線ＷＬに例えば１２Ｖ
の電圧を、ソース１４ａおよびメモリセルが形成されて
いるｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウ
ェル１１には例えば３Ｖの電圧を印加し、一方、ドレイ
ン１４ｂはオープン状態とする。この−９Ｖの電圧は、
消去すべきブロック内のメモリセルのソース１４ａおよ
びｐ−ウェル１２にのみ印加されており、消去されない
ブロック内のメモリセルのソースおよびｐ−ウェルには
基準電圧（例えば、０Ｖ）が印加されている。なお、消
去前の書き込みにおける電圧の印加時間は、表３に記載
の電圧印加条件では２ｍｓ程度である。

【００５４】このような電圧印加により、消去すベきブ
ロック内のメモリセルにおいて、ドレインサイドではな
く、チャネル領域から、ＦＮトンネル現象により電子が
フローティングゲート１６に注入される。それにより、
メモリセルのしきい値が上昇し、書き込み状態となる。

【００５５】次に、ステップＳ８１により書き込まれた
メモリセルのしきい値が５．５Ｖ以上であるかどうかを
検証するプログラムベリファイとを、８ビット単位で行
う（ステップＳ８２）。全てのメモリセルのしきい値が
５．５Ｖ以上であれば、消去前書き込みを終了しステッ
プＳ８３に進む。もし１ビットでも５．５Ｖ以下のセル
が発見されたらその時点で、再度書き込みパルスを印加
し書き込みを行う。このパルス印加の時間は一般的に２
ｍｓ程度でよい。状況に応じて２ｍｓ以外の他の時間に
設定してもよい。なお、通常は、１回のパルス印加でこ
の消去前書き込みを終了するように設定されている。

【００５６】消去前書き込みが終了すると、ステップＳ
８３において、ブロック一括で消去パルスを印加する。
パルス幅は約１０ｍｓ程度で、パルスの印加回数は約３
０回とする。この消去パルスの印加で、ＦＮトンネル現
象によりソースサイドから電子が引き抜かれ、消去すべ
きブロックのメモリセルのしきい値が３．５Ｖ以下とな
る。なお、ここで、パルス幅を小さく刻む理由は、その
つどベリファイを行い、オーバーイレースが生じないよ
うにするためである。

【００５７】次に、ステップＳ８４において、消去すべ
きブロック内の全メモリセルのしきい値が３．５Ｖ以下
であるかどうかを検証するイレースベリファイを行う。
メモリセルのしきい値が３．５Ｖ以下でなければステッ
プＳ８３に戻り消去を続ける。一方、メモリセルのしき
い値が３．５Ｖ以下となれば消去を終了させる。

【００５８】本発明によれば、上述したコントロールゲ
ート１８に印加する電圧の低減（従来の１８Ｖから１２
Ｖまで）という効果以外に、消去前書き込みにおける書
き込み電圧の印加時間の短縮にも顕著な効果が得られ
る。本実施形態において、消去前書き込みにおける書き
込み電圧の印加時間は２ｍｓ程度である。これに対し、
ホットエレクトロンを利用する先行技術１の場合は１３
１ｍｓである（消去すベきブロックが６４ｋＢであり、
バイト単位で消去前書き込みが行われる）。先行技術１
に比べて、本発明によれば、消去前書き込みにおける書
き込み電圧の印加時間が約９８％、大幅に短縮される。

【００５９】２ｍｓという短い時間でも、図９に示され
るように、消去すべきブロック内のメモリセルのしきい
値の分布を所望の範囲内にすることができる。図９は、
消去前書き込みにおける、書き込み電圧印加時間に対す
るメモリセルのしきい値の変化を示す。消去前書き込み
を行う前には、ブロック内には当然、書き込み状態のメ
モリセル（しきい値が５．５Ｖ以上）および消去状態の
メモリセル（しきい値が３．５Ｖ以下）がランダムに存
在している。図９から分かるように、消去状態（四角の
印）であったメモリセルは、２ｍｓ程度の消去前書き込
みによりしきい値が５．５Ｖ以上に上昇し書き込み状態
となっている。一方、書き込み状態（丸の印）のメモリ
セルは、２ｍｓ程度の消去前書き込みにより６Ｖ程度ま
での上昇に止まって初期の状態とはほとんど変化してい
ない。図９の結果から、書き込み状態のメモリセルと消
去状態のメモリセルがランダムに存在していても、消去
前の書き込みを上記の電圧印加条件下で２ｍｓ程度行う
ことで、消去すべきブロック内のメモリセルのしきい値
の分布は５．５Ｖ〜６．５Ｖの範囲に収まることが分か
る。

【００６０】本実施形態はＦＮトンネル現象を用いてい
るため、消去前書き込みに費やす１セル当たりの消費電
流は約１０ｐＡ程度であり、ホットエレクトロンを用い
た先行技術１の場合の５００μＡと比較して、１０万倍
以上減少している。これにより、大幅な低消費電力化が
達成できる。

【００６１】総括的に言えば、本発明によると、消去前
の書き込み時に必要な最大電圧を低減でき、それにより
トランジスタに要求される耐圧レベルを低減することが
可能となり、その結果、周辺トランジスタ部の信頼性が
向上する。また、消去前書き込み時間を大幅に短縮する
ことにより、消去時間の短縮および消費電流の低減が図
れる。

【００６２】（第２の実施形態）以下に、本発明による
不揮発性半導体メモリ装置の消去方式の第２の実施形態
を説明する。

【００６３】第１の実施形態では、ソース１４ａサイド
でファウラーノーデハイム（ＦＮ）トンネル現象を利用
し、フローティングゲート１６から電子を引き抜くこと
により消去を行っている（図１２参照）。これに対し、
本実施形態においては、消去動作は、チャネル領域１４
ｃサイドにおいて、ＦＮトンネル現象を利用し、フロー
ティングゲート１６から電子を引き抜くようにしてい
る。このことは、ソース１４ａとｐ−ウェル１２を同電
位にすることで実現される。本実施形態によれば、消去
時間をさらに短縮できるという効果が得られる。

【００６４】本実施形態に用いられるメモリアレイ部お
よびメモリセルの構成はそれぞれ図５および図６に示す
ものと同様である。表４は、本実施形態の、メモリセル
の書き込み、消去、消去前書き込みおよび読み出しの各
モードにおいて、コントロールゲート１８、ソース・ド
レイン１４、ｐ−ウェル１２、ｎ-ウェル１１および基
板１０に印加する電圧を示す。

【００６５】

【表４】

【００６６】本実施形態と第１の実施形態との差異は消
去動作にのみあり、それ以外のモード（書き込み、消去
前書き込みおよび読み出し）の動作は第１の実施形態の
場合と同様である。以下に、消去動作について説明す
る。

【００６７】消去時において、ソース１４ａ、ｐ−ウェ
ル１２およびｎ−ウェル１１には例えば１０Ｖの正の高
電圧を印加する。また、コントロールゲート１８に例え
ば−９Ｖの電圧を印加し、ドレイン１４ｂはオープン状
態にし、ｐ−基板１０は例えば０Ｖの基準電圧にする。
これにより、チャネル領域１４ｃにおいて、ＦＮトンネ
ル現象によりフローティングゲート１６から電子が引き
抜かれ、メモリセルのしきい値が３．５Ｖ以下まで低下
し、消去状態となる。電子が引き抜かれる状態を図１０
に示す。

【００６８】以下に、図１１を参照しながら、本実施形
態の消去方式を説明する。図１１は、消去動作のアルゴ
リズムを示す。

【００６９】消去が開始されると、まず、ステップＳ１
１１として、消去すべきブロック内のすべてのメモリセ
ルを、ＦＮトンネル現象を利用する書き込み動作によ
り、一括して書き込み状態にする。このステップにおい
て、消去すべきブロックのメモリセルのコントロールゲ
ート１８につながる全ワード線ＷＬに例えば１２Ｖの電
圧を、ソース１４ａおよびメモリセルが形成されている
ｐ−ウェル１２には例えば−９Ｖの電圧を、ｎ−ウェル
１１には例えば３Ｖの電圧を印加し、一方、ドレイン１
４ｂはオープン状態とする。この−９Ｖの電圧は、消去
すべきブロック内のメモリセルのソース１４ａおよびｐ
−ウェル１２にのみ印加されるもので、消去されないブ
ロック内のメモリセルのソースおよびｐ−ウェルには基
準電圧（例えば、０Ｖ）が印加されている。このような
電圧条件により、消去すベきブロック内のメモリセルに
おいて、チャネル領域１４ｃから、ＦＮトンネル現象に
より電子がフローティングゲート１６に注入される。そ
れにより、メモリセルのしきい値が上昇し、書き込み状
態となる。

【００７０】次に、ステップＳ１１１により書き込まれ
たメモリセルのしきい値が５．５Ｖ以上であるかどうか
を検証するプログラムベリファイを、８ビット単位で行
う（ステップＳ１１２）。全てのメモリセルのしきい値
が５．５Ｖ以上であれば、消去前書き込みを終了しステ
ップＳ１１３に進む。もし１ビットでも５．５Ｖ以下の
セルが発見されたらその時点で、再度書き込みパルスを
印加し書き込みを行う。

【００７１】消去前書き込みが終了すると、ステップＳ
１１３において、ブロック一括で消去パルスを印加す
る。パルスは約１００μｓ程度で、パルスの印加回数は
約３０回とするので、トータルでの消去パルス幅は３ｍ
ｓ程度となる。この消去パルスの印加で、ＦＮトンネル
現象によりチャネル領域１４ｃで電子がフローティング
ゲート１６から引き抜かれ、消去すべきブロックのメモ
リセルのしきい値が３．５Ｖ以下となる。

【００７２】次に、ステップＳ１１４において、消去す
べきブロック内の全メモリセルのしきい値が３．５Ｖ以
下であるかどうかを検証するイレースベリファイを行
う。メモリセルのしきい値が３．５Ｖ以下でなければス
テップＳ１１３に戻り消去を続ける。一方、メモリセル
のしきい値が３．５Ｖ以下となれば消去を終了させる。

【００７３】本実施形態において、チャネル領域１４ｃ
を使ってフローティングゲート１６から電子を引き抜く
ので、ソースサイドで電子を引き抜く場合（第１の実施
形態）におけるＢＴＢＴ電流の発生（図３を参照）はな
い。したがって、本実施形態によれば、比較的に大きな
消去電圧の印加が可能となり、より高速な消去が実現で
きる。本実施形態によれば、第１の実施形態の場合の３
００ｍｓ（１０ｍｓ×３０回）という長い消去パルス印
加時間を短縮でき、１０ｍｓ以下のトータルの消去時間
を実現できる。また、ＢＴＢＴ電流が発生しないことに
より、１セル当たりで消費される電流は１０ｐＡ程度と
なり、ＢＴＢＴ電流が流れる従来方式での１セル当たり
に消費される電流１０ｎＡと比較して、消費電力が大幅
に低減できる。

【００７４】本実施形態では、消去前の書き込みにおい
て、特にしきい値の低い消去状態のメモリセルに対し
て、チャネル領域を用いてＦＮトンネル現象による書き
込みを行っている。その後の消去動作においても、同様
のチャネル領域を用いた消去がなされている。このよう
に、フローテイングゲートにおいて、電子の注入と引き
抜きという双方向のやり取りが行うようになっている。
この双方向の電子のやり取りはメモリセルの信頼性を向
上させるのに役立つといわれている（IElCE Trans.Elec
tron.VolE79-C1996,pp832、“A Novel Programming Meth
od Using a Reverse Polarity Pulse in Flash EEPROM
s”を参照）。このため、第２の実施形態によれば、従
来方式や第１の実施形態の方式に比較して、さらにメモ
リセルの信頼性が向上する可能性が大きい。

【００７５】以上のように、本実施形態によると、消去
時間が短縮し、消費電流が低減し、メモリセルの信頼性
が向上する。さらに、第１の実施形態と同様に、消去前
の書き込み時に必要な最大電圧を低減することで、トラ
ンジスタに要求される耐圧レベルを低減でき、周辺トラ
ンジスタ部における素子信頼性の向上が実現できる。

【００７６】

【発明の効果】本発明によれば、メモリセルをトリプル
ウェル構造の第２のウェル１２上に形成し、かつ第２の
ウェル１２を第１のウェル１１により基板１０から絶縁
することにより、コントロールゲートに印加する電圧を
低減する。例えば、第２のウェルを負の電圧にすること
で、メモリセルのコントロールゲート１８に印加する正
の電圧を実質的に下げるようにしている。この構成によ
り、ワード線の出力段のトランジスタとして高耐圧用の
ものを使用する必要がなく、出力段トランジスタのレイ
アウト面積を縮小できる。このレイアウト面積の縮小
は、規則性を持った配列でアレイ化されているメモリセ
ルアレイ部をもつ不揮発性半導体メモリ全体の設計を容
易にする。素子動作に用いる印加電圧の低減により、外
部からの電圧を昇圧して高電圧を作るための内蔵のチャ
ージポンプ回路のレイアウト面積の縮小も可能となる。
効率が悪いチャージポンプ回路の占める面積の縮小は、
不揮発性半導体メモリ全体のチップ面積の縮小に大きく
寄与する。なお、素子動作に用いる印加電圧の低減は、
不揮発性半導体メモリの信頼性の向上にもつながる。

【００７７】また、消去前の書き込みに、１セルあたり
の消費電流の低い、ＦＮトンネル現象による書き込みを
採用するため、消去前書き込みの高速化および消費電力
の低減が期待できる。なお、１セルあたりの消費電流が
低くなると、書き込みに用いる印加電圧を作るチヤージ
ポンプの負担が軽くなり、ＩＣチップ内の配線の電流許
容値などにも余裕を与えることができる。これにより、
不揮発性半導体メモリ全体の設計が容易になる。

【００７８】また、消去前の書き込みにおいて、チャネ
ル領域でのＦＮトンネル現象を用いるため、チャネルホ
ットエレクトロンの発生を行うための電流消費がなく、
より低い消費電力および、一括書き込みによる消去動作
の高速化が図れる。

【００７９】また、第１のウェル１１により第２のウェ
ル１２と基板１０とを絶縁することにより基板を基準電
位に維持することができるため、チャージポンプによる
各種電圧を安定して作り出すことができる。なお、基板
をｐ−基板に、第１のウェルをｎ−ウェルに、第２のウ
ェルをｐ−ウェルにすることで、一般的に市場に出回っ
ているｐ−基板（ウェハ）を使用することができ、従来
通りのプロセスにて素子を製造でき、製造コストがアッ
プすることはない。

【００８０】なお、消去時において、ソースサイドの限
られた領域でＦＮトンネル現象を発生させる場合は、ソ
ース電圧は比較的低い値にすることができる。一方、消
去を、チャネル領域におけるＦＮトンネル現象によりフ
ローティングゲートから電子を引き抜くことで行う場合
は、ＢＴＢＴ電流が発生する問題がなく、消費電力の低
減と、高電圧印加による高速化が図れる。さらに、上述
した消去前の書き込みの場合と同様に、電子のやり取り
をフローティングゲートとチャネル領域の間で行うこと
で、メモリセルの信頼性の向上が期待できる。

【図面の簡単な説明】

【図１】従来の不揮発性半導体メモリ装置のセル構造の
断面図。

【図２】不揮発性半導体メモリ装置のメモリセルのしき
い値状態を示す図。

【図３】不揮発性半導体メモリ装置の消去動作を示す
図。

【図４】従来の不揮発性半導体メモリ装置の消去方式の
消去アルゴリズムを示す図。

【図５】本発明に用いられる不揮発性半導体メモリ装置
のメモリアレイ部の平面構成を示す図。

【図６】本発明に用いられる不揮発性半導体メモリ装置
のセル構造の断面図。

【図７】本発明の不揮発性半導体メモリ装置の消去方式
による消去前書き込み動作を示す図。

【図８】本発明の第１の実施形態による不揮発性半導体
メモリ装置の消去方式の消去アルゴリズムを示す図。

【図９】本発明における、消去前書き込みの書き込み電
圧印加時間に対するメモリセルのしきい値の変化を示す
図。

【図１０】本発明の第２の実施形態による不揮発性半導
体メモリ装置の消去方式の消去動作を示す図。

【図１１】その消去アルゴリズムを示す図。

【図１２】本発明の第１の実施形態による不揮発性半導
体メモリ装置の消去方式の消去動作を示す図。

【符号の説明】

１０ 基板 １１ ｎ-ウェル（第１のウェル） １２ ｐ-ウェル（第２のウェル） １４ａ ソース １４ｂ ドレイン １４ｃ チャネル領域 １５ トンネル酸化膜 １６ フローティングゲート（浮遊ゲート） １７ 層間絶縁膜 １８ コントロールゲート（制御ゲート）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気的に情報の書き込みおよび消去が可
   能であって、ドレイン・ソース、浮遊ゲートおよび制御
   ゲートを有する電界効果トランジスタによりそれぞれ構
   成される複数のメモリセルがマトリクス状に配列されて
   いる不揮発性半導体メモリ装置の消去方式であって、該
   複数のメモリセルは１以上のブロックに分割され、各ブ
   ロックは、第１の導電型の基板上に形成された第２の導
   電型の第１のウェルと、該第１のウェル上に該第１のウ
   ェルにより該基板から電気的に分離された状態で形成さ
   れた該第１の導電型を有する第２のウェルと、該第２の
   ウェル上に形成されソースが共通に接続されている複数
   のメモリセルと、を備えており、 該消去方式は、ファウラーノーデハイムトンネル現象に
   より該浮遊ゲートから電子を引き抜くことで、該ブロッ
   ク内のすべてのメモリセルに対し一括消去を行うもので
   あり、 該一括消去に先立って、消去すべきブロック内における
   すべてのメモリセルの制御ゲートに第１の電圧を印加
   し、該第２のウェルには該第１の電圧と反対の極性の第
   ２の電圧を印加し、該第１のウェルには該第１の電圧と
   同じ極性の第３の電圧を印加して、ファウラーノーデハ
   イムトンネル現象により該浮遊ゲートに電子を注入する
   ことで消去前書き込みを行う、不揮発性半導体メモリ装
   置の消去方式。
2. 【請求項２】 前記第１および第３の電圧は正の電圧で
   あり、前記第２の電圧は負の電圧であり、該第１の電圧
   は該第３の電圧より高くなっている、請求項１に記載の
   不揮発性半導体メモリ装置の消去方式。
3. 【請求項３】 前記一括消去において、前記制御ゲート
   に負の電圧を、前記ソースには正の電圧を印加し、ソー
   スサイドから電子を引き抜きしきい値を下げる、請求項
   1または２に記載の不揮発性半導体メモリ装置の消去方
   式。
4. 【請求項４】 前記一括消去において、前記制御ゲート
   に負の電圧を、前記ソースおよび前記第２のウェルには
   正の電圧を印加し、ソース−ドレイン間のチャネル領域
   から電子を引き抜きしきい値を下げる、請求項1または
   ２に記載の不揮発性半導体メモリ装置の消去方式。
5. 【請求項５】 前記消去前書き込みにおいて、前記制御
   ゲートに正の電圧を、前記ソースおよび前記第２のウェ
   ルには負の電圧を印加し、ソース―ドレイン間のチャネ
   ル領域から前記浮遊ゲートに電子を注入することにより
   しきい値を上げる、請求項1または２に記載の不揮発性
   半導体メモリ装置の消去方式。