TWI595487B - Method to prevent the loss of memory cell data - Google Patents

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TWI595487B TW105128281A TW105128281A TWI595487B TW I595487 B TWI595487 B TW I595487B TW 105128281 A TW105128281 A TW 105128281A TW 105128281 A TW105128281 A TW 105128281A TW I595487 B TWI595487 B TW I595487B
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Description

防止記憶單元資料遺失之方法
本發明係提供一種防止記憶單元資料遺失之方法，尤指可正確讀取記憶單元的資料之防止資料遺失方法，在對記憶單元進行清除後注入少許電子，使穿遂氧化層內不易累積電子，並不阻止源極、汲極間的通道形成導通，達到降低讀取記憶單元資料發生錯誤的機會之目的。
按，記憶體係用以儲存電子資訊或資料等之半導體元件，而透過半導體製程所成型之半導體記憶體裝置，可分類成非揮發性半導體裝置(例如，快閃記憶體裝置)及揮發性半導體裝置〔例如，動態隨機存取記憶體裝置(DRAM)、靜態隨機存取記憶體裝置(SRAM)等〕；其中，快閃記憶體(Flash memory)為一種非揮發性(Non-volatile)半導體記憶裝置，並在缺乏外部電源供應時，還能將儲存在記憶體內部的資料予以保存，且快閃記憶體具有可重複寫入及被抹除等優點，所以被應用在各式可攜式電子裝置，如平板電腦、智慧型手機、數位相機、個人數位助理或遊戲機等產品。
而目前所應用之快閃記憶體為可劃分成許多記憶區塊，並於每個記憶區塊具有許多記憶胞，且每個記憶胞係供用於記錄一個位元的資料，然記憶胞具有控制閘極(Control Gate，CG)、浮 置閘極(Floating Gate，FG)、源極(Source，S)與汲極(Drain，D)，則記憶胞的資料是以浮置閘極(FG)中所儲存的電子量多寡而定，則在對記憶體的記憶胞寫入資料前，都會先進行清除的步驟，然後再進行寫入作業，將電子注入浮置閘極(FG)內，且當浮置閘極(FG)內部具有足夠的電子時，在浮置閘極(FG)內變會形成一電場效應，且阻止源極(S)與汲極(D)之間的通道形成導通，則於讀取資料時可以量測到很小電流(Leakage)或是沒有量測到電流，表示為狀態“0”或邏輯“0”(Logic“0”)；但若浮置閘極(FG)內部沒有足夠的電子達到可阻止源極與汲極(S-D)之間的通道形成導通時，則因造成源極與汲極(S-D)之間的通道導通，因此在讀取時，則會量測到足夠大的電流(VGS>Vth)，表示狀態為“1”或邏輯“1”(Logic“1”)。
且因半導體記憶體裝置發生在製程上的瑕疵時，有可能經一段時間後，就會有熱電子被卡制在浮置閘極(FG)與控制閘極(CG)之間的穿遂氧化層(Tunnel Oxide，TO)內，並使得電子持續累積在穿遂氧化層(TO)內，造成讀取記憶體時在汲極與源極(D-S)間的通道無法形成導通，即浮置閘極(FG)內部沒有足夠的電子可阻止汲極與源極(D-S)間的通道形成導通，而造成讀取資料時原本應是狀態“1”或邏輯“1”(Logic“1”)的情形，因為受到持續累積在穿遂氧化層(TO)內的電子影響，即造成讀取記憶體資料時讀取到狀態“0”或邏輯“0”(Logic“0”)的錯誤結果，則將欲儲存的記憶胞資料寫入記憶體的浮置閘極(FG)內，並覆蓋住原來的 記憶胞資料，因此造成記憶體資料遺失的缺失。
是以，如何解決目前記憶體裝置的浮置閘極受到穿遂氧化層內部累積的電子影響，讀取資料時容易發生狀態錯誤之問題與麻煩，且導致浮置閘極內部儲存的記憶胞被覆蓋，造成浮置閘極內部資料遺失等之缺失及困擾，即為從事此行業之相關廠商所亟欲研究改善之方向所在者。
故，發明人有鑑於上述之問題與缺失，乃搜集相關資料，經由多方評估及考量，並以從事於此行業累積之多年經驗，經由不斷試作及修改，始設計出此種可透過記憶體單元的浮置閘極內注入少量電子，並與穿遂氧化層內的電子形成相斥，避免在穿遂氧化層內部累積電子，不會阻止汲極與源極之間的通道導通，達到降低讀取記憶體資料時發生錯誤情形之目的之防止記憶體資料遺失之方法的發明專利誕生者。
本發明之主要目的乃在於該記憶單元之電晶體，係於半導體基底(Bulk)上成型源極(Source，S)、汲極(Drain，D)與通道，且通道上成型穿遂氧化層(Tunnel Oxide，TO)、浮置閘極(Floating Gate，FG)、穿遂氧化層(TO)及控制閘極(Control Gate，CG)，而先對浮置閘極進行清除作業，並使用微弱電場，將少許電子注入浮置閘極內部，供浮置閘極內部保持少許電子，並導通源極與汲極間的通道，且浮置閘極內部少許電子與二側穿遂氧化層內部電子形成相互排斥，避免電子累積在二側穿遂氧化層內，可供正常讀取浮置閘極內部資料，利用正常寫入電場對浮置閘極注入正常電子，阻止源極與汲極間的通道導通，則 可將資料寫入浮置閘極內，而不會覆蓋住其它資料，並達到有效防止記憶體資料遺失之目的。
本發明之次要目的乃在於該記憶單元欲寫入資料前，針對浮置閘極進行清除(Erase)作業，係可於控制閘極(Control Gate，CG)施加9~12伏特(V)等的電壓，並於源極(Source，S)施予6伏特(V)等電壓，則讀取浮置閘極(Floating Gate，FG)的狀態為“1”，則不致阻止源極與汲極(S-D)之間的通道形成；且當針對浮置閘極進行寫入(Program)作業，則於控制閘極(Control Gate，CG)施加12伏特(V)等的電壓，並於汲極(Drain，D)施予7伏特(V)等電壓，則寫入後之浮置閘極(Floating Gate，FG)的狀態為“0”，進而阻止源極與汲極(S-D)之間的通道形成。
本發明之另一目的乃在於該記憶單元欲寫入資料時，可係採用通道熱電子編成〔CHE〕或〔Flowler-Nordheim，FN〕通道法，將預定電子量注入浮置閘極(Floating Gate，FG)內部。
1‧‧‧電晶體
11‧‧‧半導體基底
12‧‧‧源極
13‧‧‧汲極
14‧‧‧通道
2‧‧‧第一穿遂氧化層
3‧‧‧浮置閘極
4‧‧‧第二穿遂氧化層
5‧‧‧控制閘極
第一圖 係為本發明之流程圖。
第二圖 係為本發明記憶單元構造之側視剖面圖。
為達成上述目的與功效，本發明所採用之技術手段及其構造、實施之方法等，茲繪圖就本發明之較佳實施例詳加說明其特徵與功能如下，俾利完全瞭解。
請參閱第一、二圖所示，係為本發明之流程圖、記憶單元構造之側視剖面圖，由圖中所示可以清楚看出，本發明防止記憶體資料遺失之方法，其中：
該記憶體單元之電晶體1係包括半導體基底11、成型於半導體基底(Bulk)11上之源極(Source，S)12、汲極(Drain，D)13，並於源極12、汲極13之間形成通道14，則於通道14上成型有依序堆疊之第一穿遂氧化層(Tunnel Oxide，TO)2、浮置閘極(Floating Gate，FG)3、第二穿遂氧化層(Tunnel Oxide，TO)4及控制閘極(Control Gate，CG)5，以供第一穿遂氧化層(TO)2成型於半導體基底11與浮置閘極(FG)3之間，而第二穿遂氧化層(TO)4則成型於浮置閘極(FG)3另側與控制閘極(CG)5之間，而欲將資料寫入記憶體單元防止資料遺失方法之步驟係：
(A)欲將資料寫入記憶單元的電晶體1時，先對浮置閘極(FG)3進行清除作業。
(B)使用低於正常寫入的微弱電場，並將少許電子注入浮置閘極(FG)3內部。
(C)而於浮置閘極(FG)3內部保持少許電子，則可供記憶單元電晶體1的源極(S)12與汲極(D)13之間的通道14 形成導通。
(D)且浮置閘極(FG)3內部少許電子與二側第一穿遂氧化層(TO)2、第二穿遂氧化層(TO)4內部之電子形成相互排斥狀態，避免可電子累積在二側第一穿遂氧化層(TO)2、第二穿遂氧化層(TO)4內，以供正常讀取浮置閘極(FG)3內部的資料。
(E)再利用正常寫入電場對浮置閘極(FG)3注入正常電子，即可阻止記憶單元電晶體1的源極(S)12與汲極(D)13間之通道形成導通，則可將資料寫入浮置閘極(FG)3內部。
而上述該步驟(A)中，欲針對浮置閘極(FG)3進行清除(Erase)作業時，係可於控制閘極(CG)5施加〔9~12〕伏特(V)電壓或其它可用的電壓等，並於源極(S)12施予〔6〕伏特(V)電壓或其它可用的電壓等，則讀取浮置閘極(FG)3的狀態即為“1”，而可將電子資訊或資料等的記憶胞予以寫入該記憶單元電晶體1的浮置閘極(FG)3內部；且上述該步驟(E)中，欲針對浮置閘極(FG)3進行寫入(Program)作業時，則於控制閘極(CG)5施加〔12〕伏特(V)的電壓或其它可用的電壓等，並於汲極(D)13施予〔7〕伏特(V)電壓或其它可用的電壓等，則寫入後之浮置閘極(FG)3的狀態則為“0”，即於記憶單元電晶體1的該浮置閘極(FG)3內部，已經寫入電子資訊或資料等之記憶胞；並可達到對記憶單元電晶體1的上的浮置閘極(FG)3讀取時降低讀取錯誤機會之目的。
另，上述該步驟(B)及步驟(E)中，欲將電子注入浮 置閘極(FG)3時，係可採用通道熱電子編成〔CHE〕或〔Flowler-Nordheim，FN〕通道法等方式，將預定電子量注入浮置閘極(FG)3內部。
且一般進行讀取(Read)快閃記憶體的電晶體1之狀態時(為“1”或“0”)，係可偵測流經汲極(D)13的電流量(Vd)，而當流經汲極(D)13的電流量(Vd)為大於一門檻限值(Vth)時，(Vd>Vth)，則汲極(D)13與源極(S)12之間會形成導通的(D-S)通道14；欲進行量測汲極(D)13流過之電流量時，可於汲極(D)13處連接外部迴路進行量測，但此為一般量測記憶單元的電晶體1電流流過的方式，故不贅述其詳細量測方式內容。
是以，以上所述僅為本發明之較佳實施例而已，非因此侷限本發明之專利範圍，本發明防止記憶體資料遺失之方法，係利用記憶單元的電晶體1於半導體基底11上成型源極(S)12、汲極(D)13，再於源極(S)12、汲極(D)13之間的通道14處依序堆疊成型第一穿遂氧化層(TO)2、浮置閘極(FG)3、第二穿遂氧化層(TO)4及控制閘極(CG)5等，透過寫入微弱電場，以注入少量電子於浮置閘極3內，且供少量電子與二側穿遂氧化層2、4內的電子形成相斥，而不致阻止源極12、汲極13之間的通道導通，即供讀取顯示狀態“0”；再採用正常寫入電場對浮置閘極3注入電子，進而阻止源極12、汲極13之間的通道導通，讀取顯示狀態“1”，並可將電子資訊或資料等寫入浮置閘極3，俾可達到浮置閘極3內部資料不會遺失之目的，且寫入資料時讀取電晶體的浮置閘極3狀態“0”或“1”不易錯誤之效果， 而可有效防止記憶單元的資料不遺失之功能，故舉凡可達成前述效果之結構、裝置皆應受本發明所涵蓋，此種簡易修飾及等效結構變化，均應同理包含於本發明之專利範圍內，合予陳明。
故，本發明為主要針對防止記憶體資料遺失之方法進行設計，係利用記憶單元的電晶體於半導體基底上成型源極、汲極，再於源極與汲極之間的通道上依序堆疊成型第一穿遂氧化層、浮置閘極、第二穿遂氧化層及控制閘極，並對浮置閘極寫入微弱電場孺入少許電子，並與二側穿遂氧化層內部電子相斥，不致阻止源極、汲極之間的通道導通，而顯示狀態“0”，再採用正常寫入電場對浮置閘極注入電子，且阻止源極、汲極之間的通道導通，即顯示狀態“1”，以將電子資訊或資料寫入浮置閘極，並可達到防止浮置閘極內部記憶資料遺失為主要保護重點，且可有效控制源極、汲極之間的通道導通與否，乃僅使對記憶單元的電晶體寫入資料時讀取不易發生錯誤現象之優勢，並可正常保存記憶單元的浮置閘極內部資料之效果，惟，以上所述僅為本發明之較佳實施例而已，非因此即侷限本發明之專利範圍，故舉凡運用本發明說明書及圖式內容所為之簡易修飾及等效結構變化，均應同理包含於本發明之專利範圍內，合予陳明。
綜上所述，本發明上述防止記憶體資料遺失之方法於實際應用、實施時，為確實能達到其功效及目的，故本發明誠為一實用性優異之研發，為符合發明專利之申請要件，爰依法提出申請，盼 審委早日賜准本案，以保障發明人之辛苦研發、創設，倘若 鈞局審委有任何稽疑，請不吝來函指示，發明人定當竭力配合，實感德便。
1‧‧‧電晶體
11‧‧‧半導體基底
12‧‧‧源極
13‧‧‧汲極
14‧‧‧通道
2‧‧‧第一穿遂氧化層
3‧‧‧浮置閘極
4‧‧‧第二穿遂氧化層
5‧‧‧控制閘極

Claims (4)

  1. 一種防止記憶單元資料遺失之方法，該記憶單元係包括具有半導體基底之電晶體，而半導體基底上成型有源極、汲極與位於源極、汲極之間的通道，且於通道上成型有堆疊狀之浮置閘極、控制閘極，並於該浮置閘極二側表面與相對的半導體基底、控制閘極間分別成型有穿遂氧化層，其防止記憶單元的電子資料遺失之步驟係：(A)先對浮置閘極進行清除作業；(B)使用低於正常寫入的微弱電場，將少許電子注入浮置閘極內部；(C)而於浮置閘極內部保持少許電子，則源極與汲極之間通道導通；(D)且浮置閘極內部少許電子與二側穿遂氧化層內部電子形成相互排斥，避免電子累積在二側穿遂氧化層內，以供正常讀取浮置閘極內部的資料；(E)再利用正常寫入電場對浮置閘極注入正常電子，即阻止源極與汲極間之通道導通，則將資料寫入浮置閘極內。
  2. 如申請專利範圍第1項所述防止記憶單元資料遺失之方法，其中該步驟(A)中，針對浮置閘極進行清除(Erase)作業，係於控制閘極(Control Gate，CG)施加〔9~12〕伏特(V)的電壓，並於源極(Source，S)施予〔6〕伏特(V)電壓，則讀取浮置閘極(Floating Gate，FG)的狀態為“1”。
  3. 如申請專利範圍第1項所述防止記憶單元資料遺失之方法，其中該步驟(B)及步驟(E)中，係採用通道熱電子編成〔CHE〕或〔Flowler-Nordheim，FN〕通道法，將預定電子量注入浮置閘極(Floating Gate，FG)內部。
  4. 如申請專利範圍第1項所述防止記憶單元資料遺失之方法，其中該步驟(E)中，針對浮置閘極進行寫入(Program)作業，則於控制閘極(Control Gate，CG)施加12伏特(V)的電壓，並於汲極(Drain，D)施予7伏特(V)電壓，則寫入後之浮置閘極(Floating Gate，FG)的狀態為“0”。
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